TWI816463B - 使用半導體元件的記憶裝置 - Google Patents

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Abstract

本發明之使用半導體元件的記憶裝置係堆疊第一動態快閃記憶單元及第二動態快閃記憶單元而形成動態快閃記憶體。第一動態快閃記憶單元係於P層基板20上形成於由N+層21a、P層22a、N+層21b形成的第一Si柱25a。第二動態快閃記憶單元係形成於由P層22b、N+層21c形成的第二Si柱25b，且與第一動態快閃記憶單元共用要連接第一位元線BL1的N+層21b。俯視下，第一板線PL1、第一字元線WL1、第二字元線WL2、及第二板線PL2係沿著相同方向延伸，且與第一位元線BL1的延伸方向呈正交地形成。

Description

使用半導體元件的記憶裝置
本發明係關於使用半導體元件的記憶裝置。
近年來，LSI(Large Scale Integration，大型積體電路)技術開發上，有記憶元件的高密集化與高性能化的需求。
通常的平面型MOS電晶體中，其通道係朝沿著半導體基板的上表面的水平方向延伸。相對於此，SGT(Surrounding Gate Transistor；環繞式閘極電晶體)的通道係相對於半導體基板的上表面沿垂直的方向延伸(例如參照專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT更可達成半導體裝置的高密度化。使用此SGT作為選擇電晶體，可進行連接有電容器的DRAM(Dynamic Random Access Memory；動態隨機存取記憶體。例如參照非專利文獻2)、連接有電阻可變元件的PCM(Phase Change Memory，相變化記憶體。例如參照非專利文獻3)、RRAM(Resistive Random Access Memory，電阻式隨機存取記憶體。例如參照非專利文獻4)、及藉由電流使自旋磁矩的方向變化而使電阻變化的MRAM(Magnetoresistive Random Access，磁阻式隨機存取記憶體。例如參照非專利文獻5)等的高密集化。此外，亦有不具有電容器的由一個MOS電 晶體所構成的DRAM記憶單元(參照非專利文獻6)等。本案係關於不具有電阻可變化元件、電容器等的可僅由MOS電晶體所構成的動態快閃記憶體。
圖6係顯示前述不具有電容器的由一個MOS電晶體構成的DRAM記憶單元的寫入動作，圖7係顯示動作上的問題點，圖8係顯示讀出動作(例如參照非專利文獻7)。
圖6係顯示DRAM記憶單元的寫入動作。圖6(a)係顯示“1”寫入狀態。在此，記憶單元係形成於SOI(Silicon on Insulator，絕緣層覆矽)基板100，藉由要連接源極線SL的源極N+層103(以下將含有高濃度施體雜質的半導體層稱為「N+層」)、要連接位元線BL的汲極N+層104、要連接字元線WL的閘極導電層105、及MOS電晶體110a的浮體(Floating Body)102而構成，不具有電容器，以一個MOS電晶體110a構成DRAM的記憶單元。在此，浮體102的正下方係與SOI基板100的SiO2層101相接。以一個MOS電晶體110a構成的記憶單元進行“1”的寫入之際，係使MOS電晶體110a在飽和區域動作。亦即，從源極N+層103延伸的電子的通道107中具有夾止點108而不會到達連接有位元線的汲極N+層104。如此，若連接於汲極N+層104的位元線BL與連接於閘極導電層105的字元線WL皆設為高電壓，使閘極電壓為汲極電壓的約1/2左右而使MOS電晶體110a動作，則電場強度在汲極N+層104附近的夾止點108中成為最大。結果，從源極N+層103流向汲極N+層104的經加速的電子會與Si的晶格撞擊，而會因為在此時點所失去的運動能量而產生電子、電洞對(撞擊游離化現象)。所產生的大部分的電子(未圖示)係到達汲極N+層104。此外，極小部分的極熱的電子係越過閘極氧化膜109而到達閘極導電層105。並且，同時產生的電洞106則將浮體102充電。此時，由於浮體102為P型Si，故所產生的電洞106係有助於多數載子的增量。浮體102係被所產生 的電洞106所充滿，若浮體102的電壓比源極N+層103更提高至Vb以上，則進一步產生的電洞106會對源極N+層103放電。在此，Vb係指源極N+層103與P層的浮體102之間的PN接合的內建電壓，約0.7V。圖6(b)係顯示浮體102已被所產生的電洞106飽和充電的情形。
接著使用圖6(c)來說明記憶單元110b的“0”的寫入動作。對於共通的選擇字元線WL，隨機地存在有寫入“1”的記憶單元110a及寫入“0”的記憶單元110b。圖6(c)係顯示從“1”的寫入狀態改寫為“0”的寫入狀態的情形。寫入“0”時，使位元線BL的電壓為負偏壓，使汲極N+層104與P層的浮體102之間的PN接合為順向偏壓。結果，先前的周期產生於浮體102的電洞106係流向連接於位元線BL的汲極N+層104。若寫入動作結束，則會獲得被所產生的電洞106充滿的記憶單元110a(圖6(b))以及所產生的電洞106已被排出的記憶單元110b(圖6(c))的二個記憶單元的狀態。被電洞106所充滿的記憶單元110a的浮體102的電位係高於已無所產生的電洞的浮體102。因此，記憶單元110a的臨限值電壓係低於記憶單元110b的臨限值電壓，成為如圖6(d)所示的情形。
接著，使用圖7來說明此種由一個MOS電晶體所構成的記憶單元的動作上的問題點。如圖7(a)所示，浮體102的電容CFB係電容CWL、接合電容CSL及接合電容CBL的總和，可表示成
CFB=CWL+CBL+CSL (1)，其中，電容CWL係連接於字元線WL的閘極與浮體102間的電容。接合電容CSL係連接於源極線SL的源極N+層103與浮體102之間的PN接合的接合電容。接合電容CBL係連接於位元線的汲極N+層104與浮體102之間的PN接合的接合電容。因此，若寫入時字元線電壓VWL振盪，則成為記憶單元的記憶節點(接點)的浮體102 的電壓亦會受到其影響，成為如圖7(b)所示的情形。若寫入時字元線電壓VWL從0V上升至VProgWL，則浮體102的電壓VFB係從字元線電壓VWL變化前的初始狀態的電壓VFB1，因與字元線WL的電容耦合而上升至VFB2。其電壓變化量ΔVFB可表示成
ΔVFB=VFB2-VFB1=CWL/(CWL+CBL+CSL)×VProgWL (2)。
在此，以稱為電容耦合比的β表示如下。
β=CWL/(CWL+CBL+CSL) (3)
此種記憶單元中，CWL的貢獻率較大，例如CWL：CBL：CSL=8：1：1。此時，β=0.8。若字元線例如寫入時為5V而寫入結束後成為0V，則浮體102會因為字元線WL與浮體102的電容耦合而承受振盪雜訊達5V×βWL=4V。因此，會有無法充分取得寫入時的浮體102的“1”電位與“0”電位的電位差的差分邊限(margin)的問題點。
圖8係顯示讀出動作。圖8(a)係顯示“1”的寫入狀態，圖8(b)係顯示“0”的寫入狀態。然而，實際上，即使以“‘1”寫入對浮體102寫入了Vb，字元線WL因寫入結束而返回0V時，浮體102即會降低為負偏壓。要寫入“0”之際，由於會更偏向負偏壓，因此如圖8(c)所示，在寫入之際無法充分地增大“1”與“0”的電位差的差分邊限。對本DRAM記憶單元而言，如此的動作差分邊限小係成為重大的問題。此外，還有要將此DRAM記憶單元高密度化的課題。
此外，亦有在SOI(Silicon on Insulator，絕緣層覆矽)層上使用二個MOS電晶體來形成一個記憶單元而成的雙電晶體記憶元件(例如參照專利文獻4、5)。此等元件中，區分二個MOS電晶體的浮體通道之成為源極或汲極的N+ 層係接觸於絕緣層而形成。藉由此N+層接觸於絕緣層，二個MOS電晶體的浮體通道即電性分離。因此，作為信號電荷的電洞群僅會積蓄於一電晶體的浮體通道。積蓄有電洞的浮體通道的電壓係如前所述，會因為施加於鄰接的MOS電晶體的閘極電極的脈衝電壓而與數式(2)所示同樣地大幅地變化。因此，如使用圖6~圖8的說明，會有無法充分地增大寫入之際的”1”與”0”的動作的差分邊限的問題(例如參照非專利文獻8圖8)。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：日本特開平3-171768號公報
專利文獻3：日本特許第3957774號公報
專利文獻4：US2008/0137394A1
專利文獻5：US2003/0111681A1
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor (VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama：“Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat：“Novel Capacitorless Single-Transistor Charge-Trap DRAM(1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Powerand High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
非專利文獻8：F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Okamoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,”IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
使用SGT的記憶裝置之無電容器的一個電晶體型的DRAM(增益單元)中，字元線與浮動狀態的SGT的浮體間的電容結合耦合較大，在資料讀出時、寫入時等時候字元線的電位振盪時，即會有直接被作為是對於SGT的浮體傳遞的雜訊的問題。結果，引起誤讀出、記憶資料的誤改寫的問題，而難以達到無電容器的一電晶體型的DRAM(增益單元)的實用化。因此，必須解決上述問題並且將DRAM記憶單元高性能化、高密度化。
為了解決上述課題，本發明之使用半導體元件的記憶裝置係具有：
第一半導體柱，係沿垂直方向豎立於基板上，且從下方起由第一雜質層、第一半導體層、及第二雜質層構成；
第二半導體柱，係沿垂直方向相連於前述第一半導體柱上，且從下方起由與前述第一半導體柱共有的前述第二雜質層、第二半導體層、及第三雜質層構成；
第一閘極絕緣層，係包圍前述第一半導體柱的下方；
第一閘極導體層，係包圍前述第一閘極絕緣層；
第二閘極絕緣層，係包圍前述第一半導體柱的上方；
第二閘極導體層，係包圍前述第二閘極絕緣層；
第三閘極絕緣層，係包圍前述第二半導體柱的下方；第三閘極導體層，係包圍前述第三閘極絕緣層；第四閘極絕緣層，係包圍前述第二半導體柱的上方；以及第四閘極導體層，係包圍前述第四閘極絕緣層；該記憶裝置係進行資料寫入動作及資料抹除動作；前述資料寫入動作係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第四閘極導體層、前述第一雜質層、前述第二雜質層、及前述第三雜質層的電壓，藉由撞擊游離化現象或閘極引發汲極漏電流，於前述第一半導體層及前述第二半導體層雙方或一方的內部形成作為多數載子的電洞群或電子群，並且保持所形成的電洞群或電子群；前述資料抹除動作係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第四閘極導體層、前述第一雜質層、前述第二雜質層、及前述第三雜質層的電壓，從前述第一半導體層與前述第二半導體層的內部除去屬於多數載子的前述電洞群或前述電子群(第一發明)。
第二發明係於第一發明中，前述第一雜質層連接第一源極線；前述第一閘極導體層連接第一板線；前述第二閘極導體層連接第一字元線；前述第二雜質層連接第一位元線；前述第三閘極導體層連接第二字元線；前述第四閘極導體層連接第二板線；前述第三雜質層連接第二源極線；
俯視下，前述第一字元線與前述第二字元線係沿著相同的第一方向延伸，前述第一位元線係沿著與前述第一方向呈正交的第二方向延伸(第二發明)。
第三發明係於第一發明中，
前述第一雜質層連接第一源極線；
前述第一閘極導體層連接第一字元線；
前述第二閘極導體層連接第一板線；
前述第二雜質層連接第一位元線；
前述第三閘極導體層連接第二板線；
前述第四閘極導體層連接第二字元線；
前述第三雜質層連接第二源極線；
俯視下，前述第一字元線與前述第二字元線係沿著相同的第一方向延伸，前述第一位元線係沿著與前述第一方向呈正交的第二方向延伸(第三發明)。
第四發明係於第一發明中，
前述第一雜質層連接第一位元線；
前述第一閘極導體層連接第一字元線；
前述第二閘極導體層連接第一板線；
前述第二雜質層連接第一源極線；
前述第三閘極導體層連接第二板線；
前述第四閘極導體層連接第二字元線；
前述第三雜質層連接第二位元線；
俯視下，前述第一字元線與前述第二字元線係沿著相同的第一方向延伸，前述第一位元線與前述第二位元線係沿著與前述第一方向呈正交的第二方向延伸(第四發明)。
第五發明係於第一發明中，
前述第一雜質層連接第一位元線；
前述第一閘極導體層連接第一板線；
前述第二閘極導體層連接第一字元線；
前述第二雜質層連接第一源極線；
前述第三閘極導體層連接第二字元線；
前述第四閘極導體層連接第二板線；
前述第三雜質層連接第二位元線；
俯視下，前述第一字元線與前述第二字元線係沿著相同的第一方向延伸，前述第一位元線與前述第二位元線係沿著與前述第一方向呈正交的第二方向延伸(第五發明)。
第六發明係於第一發明中，
前述第一閘極導體層與前述第四閘極導體層為相同導體材料層；
前述第二閘極導體層與前述第三閘極導體層為相同導體材料層(第六發明)。
第七發明係於第一發明中，
前述第一閘極絕緣層與前述第四閘極絕緣層為相同絕緣材料層；
前述第二閘極絕緣層與前述第三閘極絕緣層為相同絕緣材料層(第七發明)。
第八發明係於第一發明中，
前述第一閘極導體層與前述第一半導體層之間的第一閘極電容大於前述第二閘極導體層與前述第二半導體層之間的第二閘極電容；
前述第三閘極導體層與前述第二半導體層之間的第三閘極電容小於前述第四閘極導體層與前述第二半導體層之間的第四閘極電容(第八發明)。
第九發明係於第八發明中，
前述第一閘極電容與前述第四閘極電容相同；
前述第二閘極電容與前述第三閘極電容相同(第九發明)。
1:基板
2:第一Si柱
3a,3b:N+層
4a:第一閘極絕緣層
4b:第二閘極絕緣層
5a:第一閘極導體層
5b:第二閘極導體層
6:絕緣層
7:P層
8:通道區域
9:第一動態快閃記憶單元
11:電洞群
12a,12b:反轉層
13:夾止點
20:P層基板
21a,21b,21c:N+層
22a,22b:P層
25a:第一Si柱
25b:第二Si柱
26aa:第一閘極絕緣層
26ab:第二閘極絕緣層
26ba:第三閘極絕緣層
26bb:第四閘極絕緣層
27a:第一閘極導體層
27b:第四閘極導體層
28a,28b,28c,28d,28e,28f,28g:絕緣層
29a:第二閘極導體層
29b:第三閘極導體層
30:第一配線導體層
33:接觸孔
34:第二配線導體層
100:SOI基板
101:SiO2層
102:浮體
103:源極N+層
104:汲極N+層
105:閘極導電層
106:電洞
107:電子的通道
109:閘極氧化膜
110a,110b:記憶單元(MOS電晶體)
BL,BL1:位元線
FB:浮體
PL,PL1,PL2:板線
SL,SL1,SL2:源極線
VR:第一電壓
VW:第二電壓
WL,WL1,WL2:字元線
CFB:電容
CWL:電容
CPL:電容
CSL:接合電容
CBL:接合電容
Vb:內建電壓
VWL:字元線電壓
VFB:浮體電壓
圖1係第一實施型態之具有SGT的記憶裝置的構造圖。
圖2係用以說明第一實施型態之具有SGT的記憶裝置的抹除動作機制的圖。
圖3係用以說明第一實施型態之具有SGT的記憶裝置的寫入動作機制的圖。
圖4A係用以說明第一實施型態之具有SGT的記憶裝置的讀出動作機制的圖。
圖4B係用以說明第一實施型態之具有SGT的記憶裝置的讀出動作機制的圖。
圖5係顯示第一實施型態之具有SGT的記憶裝置的構造圖。
圖6係顯示習知例之不具有電容器的DRAM記憶單元的寫入動作的圖。
圖7係用以說明習知例之不具有電容器的DRAM記憶單元的動作上的問題點的圖。
圖8係顯示習知例之不具有電容器的DRAM記憶單元的讀出動作的圖。
以下參照圖式來說明本發明的使用半導體元件的記憶裝置(以下稱為動態快閃記憶體)的構造、驅動方式及製造方法。
(第一實施型態)
使用圖1~圖5來說明本發明第一實施型態之第一動態快閃記憶單元的構造、動作機制、及製造方法。使用圖1來說明第一動態快閃記憶單元的構造。並且，使用圖2來說明資料抹除機制，使用圖3來說明資料寫入機制，使用圖4A及圖4B來說明資料讀出機制。並且，使用圖5來說明具有在第一動態快閃記憶單元之上堆疊第二動態快閃記憶單元的構造的動態快閃記憶單元。
圖1係顯示本發明第一實施型態之動態快閃記憶單元的構造。在基板1(申請專利範圍的「基板」的一例)上係具有第一矽半導體柱2(申請專利範圍的「第一半導體柱」的一例)(以下將矽半導體柱稱為「Si柱」)，並且，第一Si柱2係從下方起具有N+層3a(申請專利範圍的「第一雜質層」的一例)、P層7(以下將含有受體雜質的半導體區域稱為「P層」)、及N+層3b(申請專利範圍的「第二雜質層」的一例)。N+層3a、3b之間的P層7係成為通道區域8。且具有包圍第一Si柱2的下部的第一閘極絕緣層4a(申請專利範圍的「第一閘極絕緣層」的一例)以及包圍第一Si柱2的上部的第二閘極絕緣層4b(申請專利範圍的「第二閘極絕緣層」的一例)。並且，具有包圍第一閘極絕緣層4a的第一閘極導體層5a(申請專利範圍的「第一閘極導體層」的一例)以及包圍第二閘極絕緣層4b的第二閘極導體層5b(申請專利範圍的「第二閘極導體層」的一例)。並且， 第一閘極導體層5a與第二閘極導體層5b係藉由絕緣層6而分離。藉此，形成由N+層3a、3b、P層7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b所構成的第一動態快閃記憶單元9。
並且，如圖1所示，N+層3a係連接於第一源極線SL1(申請專利範圍的「第一源極線」的一例)，N+層3b係連接於第一位元線BL1(申請專利範圍的「第一位元線」的一例)，第一閘極導體層5a係連接於第一板線PL1(申請專利範圍的「第一板線」的一例)，第二閘極導體層5b係連接於第一字元線WL1(申請專利範圍的「第一字元線」的一例)。
將圖1所示的第一動態快閃記憶單元9沿垂直方向堆疊複數段。此時，俯視下，各段的板線導體層係與第一閘極導體層朝同方向延伸，各段的字元線導體層係與第二閘極導體層5b朝同方向延伸，且各段的字元線導體層與板線導體層係朝同方向延伸。
在此，連接於第一板線PL1的第一閘極導體層5a的閘極電容以具有大於連接於第一字元線WL1的第二閘極導體層5b的閘極電容的構造為佳。
此外，可將第一閘極導體層5a分割成二個以上而分別作為第一板線PL1的導體電極，以同步或非同步來動作。同樣地，可將第二閘極導體層5b分割成二個以上而分別作為第一字元線WL1的導體電極，以同步或非同步來動作。藉此亦能完成動態快閃記憶體動作。
使用圖2來說明資料抹除動作機制。N+層3a、3b間的通道區域8係從基板1電性分離而成為浮體。圖2(a)係顯示在抹除動作前，於先前的周期經由撞擊游離所產生的電洞群11積蓄於通道區域8的狀態。電洞群11主要積蓄於P層7。如圖2(b)所示，抹除動作時，使第一源極線SL1的電壓為負電壓VERA。在 此，VERA係例如-3V。結果，連接於第一源極線SL1的成為源極的N+層3a與通道區域8的PN接合成為正偏壓而無關於通道區域8的初始電位的值。結果，於先前的周期經由撞擊游離所產生的積蓄於通道區域8中的電洞群11被吸入至源極部的N+層3a，而通道區域8的電位VFB成為VFB=VERA+Vb。在此，Vb係PN接合的內建電壓，約0.7V。因此，VERA=-3V時，通道區域8的電位成為-2.3V。此值係成為資料抹除狀態的通道區域8的電位狀態。因此，若浮體的通道區域8的電位成為負的電壓，則第一動態快閃記憶單元9的N通道MOS電晶體區域的臨限值電壓會因基板偏壓效應而變高。藉此，如圖2(c)所示，連接於此第一字元線WL1的第二閘極導體層5b的臨限值電壓變高。此通道區域8的抹除狀態係成為邏輯記憶資料“0”。在此，上述的施加於第一位元線BL1、第一源極線SL1、第一字元線WL1、第一板線PL1的電壓條件以及浮體的電壓係用以進行資料抹除動作的一例，亦可為可進行資料抹除動作的其他動作條件。
圖3係顯示第一動態快閃記憶單元的寫入動作。如圖3(a)所示，對於連接於第一源極線SL1的N+層3a輸入例如0V，對於連接於第一位元線BL1的N+層3b輸入例如3V，對於連接於第一板線PL1的第一閘極導體層5a輸入例如2V，對於連接於第一字元線WL1的第二閘極導體層5b輸入例如5V。結果，如圖3(a)所示，在連接於第一板線PL1的第一閘極導體層5a的內側的通道區域8形成環狀的反轉層12a，使由被第一閘極導體層5a所包圍的通道區域8形成的第一N通道MOS電晶體區域在飽和區域動作。結果，在連接於第一板線PL1的第一閘極導體層5a的內側的反轉層12a係存在夾止點13。另一方面，使具有連接於第一字元線WL1的第二閘極導體層5b的第二N通道MOS電晶體區域在線性區域動作。結果，連接於第一字元線WL1的第二閘極導體層5b的內側的通道區域8不存在夾止點 而於整面形成反轉層12b。結果，電場係在串聯連接之具有第一閘極導體層5a的第一N通道MOS電晶體區域以及具有第二閘極導體層5b的第二N通道MOS電晶體區域之間的通道區域8的交界區域成為最大，而在此區域發生撞擊游離化現象。因此撞擊游離化現象中，從連接於第一源極線SL1的N+層3a流向連接於第一位元線BL1的N+層3b之經加速的電子係撞擊於晶格Si原子，而藉由其運動能量生成電子、電洞對。所生成的電子的一部分係流向第一閘極導體層5a與第二閘極導體層5b，但大部分係流向連接於第一位元線BL1的N+層3b。此外，亦可在“1”的寫入中，使用GIDL(Gate Induced Drain Leakage；閘極引發汲極漏電流)電流來產生電子、電洞對，且以所生成的電洞群來充滿浮體FB(參照圖4B(a))內(參照非專利文獻7)。
並且，如圖3(b)所示，所生成的電洞群11係通道區域8的多數載子，將通道區域8充電為正偏壓。因連接於第一源極線SL1的N+層3a為0V，故通道區域8係充電至連接於第一源極線SL1的N+層3a與通道區域8之間的PN接面的內建電壓Vb(約0.7V)。當通道區域8被充電為正偏壓時，第一N通道MOS電晶體區域與第二N通道MOS電晶體區域的臨限電壓係因基板偏壓效應而變低。藉此，如圖3(c)所示，連接於第一字元線WL1的第二N通道MOS電晶體區域的臨限電壓會變低。將此通道區域8的資料寫入狀態分配為邏輯記憶資料“1”。
在此，寫入動作時，亦能夠以在N+層3a與通道區域8之間的第二個交界區域或是N+層3b與通道區域8之間的第三個交界區域來取代上述的第一個交界區域，以撞擊游離化現象或GIDL電流來產生電子、電洞對，且以所產生的電洞群11來對通道區域8充電。在此，上述的施加於第一位元線BL1、第一源極 線SL1、第一字元線WL1、第一板線PL1的電壓條件係用以進行資料寫入動作的一例，亦可為可進行資料寫入動作的其他動作條件。
使用圖4A及圖4B來說明第一動態快閃記憶單元的資料讀出動作。使用圖4A(a)~(c)來說明第一動態快閃記憶單元的讀出動作。如圖4A(a)所示，通道區域8充電至內建電壓Vb(約0.7V)時，N通道MOS電晶體的臨限值電壓會因基板偏壓效應而降低。將此狀態分配為邏輯記憶資料“1”。如圖4A(b)所示，在進行資料寫入之前所選擇的記憶體方塊原為抹除狀態“0”時，通道區域8中，浮體電壓VFB成為VERA+Vb。藉由資料寫入動作隨機地記憶寫入狀態“1”。結果，對於第一字元線WL1作成邏輯“0”與“1”的邏輯記憶資料。如圖4A(c)所示，利用對於此第一字元線WL1的二個臨限值電壓的高低差，能夠以感測放大器進行讀出。在此，資料讀出中，將對板線PL1連接的第一閘極導體層5a施加的電壓設定為高於邏輯記憶資料“1”時的臨限值電壓且低於邏輯記憶資料“0”時的臨限值電壓，藉此，如圖4A(c)所示，可獲得邏輯記憶資料“0”讀出時，即使提高字元線WL的電壓，電流亦不流動的特性。
使用圖4B(a)~圖4B(d)來說明第一動態快閃記憶單元的讀出動作時，第一閘極導體層5a及第二閘極導體層5b二者的閘極電容的大小關係，並且說明與此相關的動作。連接第一字元線WL1的第二閘極導體層5b的閘極電容以設計為小於連接第一板線PL1的第一閘極導體層5a的閘極電容為佳。如圖4B(a)所示，使連接第一板線PL1的第一閘極導體層5a的垂直方向的長度大於連接第一字元線WL1的第二閘極導體層5b的垂直方向的長度，而使連接第一字元線WL1的第二閘極導體層5b的閘極電容小於連接第一板線PL1的第一閘極導體層5a的閘極電容。圖4B(b)係顯示圖4B(a)的一個第一動態快閃記憶單元的等效 電路。並且，圖4B(c)係顯示第一動態快閃記憶體的耦合電容關係。在此，CWL為第二閘極導體層5b的電容，CPL為第一閘極導體層5a的電容，CBL為成為汲極的N+層3b與通道區域8之間的PN接面的接合電容，CSL為成為源極的N+層3a與通道區域8之間的PN接面的接合電容。如圖4B(d)所示，當第一字元線WL1電壓振盪時，其動作會成為雜訊影響到通道區域8。此時的通道區域8的電位變動ΔVFB係成為
ΔVFB=CWL/(CPL+CWL+CBL+CSL)×VReadWL (4)。
在此，VReadWL係第一字元線WL1的讀出時的振幅電位。由數式(4)可知，若相較於通道區域8的整體的電容CPL+CWL+CBL+CSL將CWL的貢獻率減小，則ΔVFB就會變小。藉由使連接於第一板線PL1的第一閘極導體層5a的垂直方向的長度大於連接於第一字元線WL1的第二閘極導體層5b的垂直方向的長度，可使ΔVFB更小，且不會降低俯視時的記憶單元的積體度。在此，上述的施加於第一位元線BL1、第一源極線SL1、第一字元線WL1、第一板線PL1的電壓條件及浮體的電位係用以進行資料讀出動作的一例，亦可為可進行資料讀出動作的其他動作條件。此讀出動作亦可用雙極性動作來進行。
圖5中顯示在第一動態快閃記憶單元上堆疊第二動態快閃記憶單元之二段的動態快閃記憶單元的構造。圖5(a)係動態快閃記憶單元的俯視圖。並且，圖5(b)係沿著(a)中的X-X’線的垂直剖面圖，圖5(c)係沿著(a)中的Y-Y’線的垂直剖面圖。實際的動態快閃記憶裝置中，多個動態快閃記憶單元係二維狀地排列形成。
在P層基板20(申請專利範圍的「基板」的一例)上形成有第一Si柱25a(申請專利範圍的「第一半導體柱」的一例)。此第一Si柱25a係從下方起 由N+層21a(申請專利範圍的「第一雜質層」的一例)、P層22a(申請專利範圍的「第一半導體層」的一例)及N+層21b(申請專利範圍的「第二雜質層」的一例)而形成。包圍第一Si柱25a的下部而形成有第一閘極絕緣層26aa(申請專利範圍的「第一閘極絕緣層」的一例)。並且，包圍第一閘極絕緣層26aa而形成有第一閘極導體層27a(申請專利範圍的「第一閘極導體層」的一例)。並且，包圍第一Si柱25a的上部而形成有第二閘極絕緣層26ab(申請專利範圍的「第二閘極絕緣層」的一例)。並且，包圍第二閘極絕緣層26ab而形成有第二閘極導體層29a(申請專利範圍的「第二閘極導體層」的一例)。並且，第一閘極導體層27a與第二閘極導體層29a係藉由連接形成至第一閘極導體層27a的上面為止的第二閘極絕緣層26ab而彼此分離。並且，形成有與N+層21b連接的第一配線導體層30。
並且，在N+層21b上形成有第二Si柱25b(申請專利範圍的「第二半導體柱」的一例)。此第二Si柱25b係從下方起由P層22b(申請專利範圍的「第二半導體層」的一例)及N+層21c(申請專利範圍的「第三雜質層」的一例)而形成。包圍第二Si柱25b的下部而形成有第三閘極絕緣層26ba(申請專利範圍的「第三閘極絕緣層」的一例)。並且，包圍第三閘極絕緣層26ba而形成有第三閘極導體層29b(申請專利範圍的「第三閘極導體層」的一例)。並且，包圍第二Si柱25b的上部而形成有第四閘極絕緣層26bb(申請專利範圍的「第四閘極絕緣層」的一例)。並且，包圍第四閘極絕緣層26bb而形成有第四閘極導體層27b(申請專利範圍的「第四閘極導體層」的一例)。並且，第三閘極導體層29b與第四閘極導體層27b係藉由連接形成至第三閘極導體層29b的上面為止的第三閘極絕緣層26ba而彼此分離。並且，形成與N+層21b連接的第一配線導體層30。第一配線導體層30係藉由絕緣層28d而與第二閘極導體層29a及第三閘極導體層29b分 離。並且，形有成經由接觸孔33與N+層21c連接的第二配線導體層34。並且，在第一Si柱25a的底部外周部的N+層21a上形成有絕緣層28a，包圍第一閘極導體層27a而形成絕緣層28b，包圍第二閘極導體層29a而形成絕緣層28c，包圍第一配線導體層30而形成絕緣層28d，包圍第三閘極導體層29b而形成絕緣層28e，包圍第四閘極導體層27b而形成絕緣層28f，包圍N+層21c及接觸孔33而形成絕緣層28g。在此，第一閘極導體層27a與第四閘極導體層27b以相同導體材料層形成為佳。同樣地，第二閘極導體層29a與第三閘極導體層29b以相同導體材料層形成為佳。此外，第一閘極絕緣層26aa與第四閘極絕緣層26bb以相同絕緣材料層形成為佳。同樣地，第二閘極絕緣層26ab與第三閘極絕緣層26ba以相同絕緣材料層形成為佳。
並且，N+層21a係與第一源極線SL1連接，與N+層21b相連的第一配線導體層30係與第一位元線BL1連接，第一閘極導體層27a係與第一板線PL1連接，第二閘極導體層29a係與第一字元線WL1連接。並且，第三閘極導體層29b係與第二字元線WL2連接，第四閘極導體層27b係與第二板線PL2連接，與N+層21c相連的第二配線導體層34係與第二源極線SL2連接。
並且，俯視時，連接於第一板線PL1的第一閘極導體層27a、連接於第一字元線WL1的第二閘極導體層29a、連接於第二字元線WL2的第三閘極導體層29b以及連接於第二板線PL2的第四閘極導體層27b係沿著同方向之X-X’線方向延伸而形成。並且，俯視時，連接於第一位元線BL1的第一配線導體層30係沿著與第一閘極導體層27a、第二閘極導體層29a、第三閘極導體層29b以及第四閘極導體層27b呈正交之Y-Y’線方向延伸而形成。藉此，於第一Si柱25a形成第一動態快閃記憶單元，且於第二Si柱25b形成第二動態快閃記憶單元，而共用連接於第一位元線BL1的N+層21b。
在此，俯視時，連接於第二源極線SL2的第二配線導體層34可沿X-X’線方向亦可沿Y-Y’線方向延伸而形成，或者，亦可在X-X’線方向及Y-Y’線方向雙方皆鄰接的第二動態快閃記憶單元間連接而形成。
此外，就浮體電壓的安定化而言，以第一閘極導體層27a與P層22a之間的第一閘極電容大於第二閘極導體層29a與P層22a之間的第二閘極電容為佳。同樣地，就浮體電壓的安定化而言，以第三閘極導體層29b與P層22b之間的第三閘極電容小於第四閘極導體層27b與P層22b之間的第四閘極電容為佳。並且，為了使第一動態快閃記憶單元與第二動態快閃記憶單元以相同驅動電壓動作，以將第一閘極電容與第四閘極電容設為相同且將第二閘極電容與第三閘極電容設為相同為佳。在此，第一至第四閘極電容係相關於垂直方向的閘極長度，因此要以動作上不會發生問題的精度來加工此閘極長度。同樣地，要以動作上不會發生問題的精度來加工第一至第四閘極絕緣層的膜厚。
此外，為了使第一閘極電容與第四閘極電容相同，第一閘極絕緣層26aa與第四閘極絕緣層26bb以相同材料層形成為佳。同樣地，為了使第二閘極電容與第三閘極電容相同，第二閘極絕緣層26ab與第三閘極絕緣層26ba以相同材料層形成為佳。
此外，圖5係用具有矩形垂直剖面形狀的第一Si柱25a、第二Si柱25b進行了說明，惟此等Si柱的垂直剖面形狀亦可形成為梯形。此外，第一Si柱25a中，被第一閘極絕緣層26aa包圍的部分的形狀、被第二閘極絕緣層26ab包圍的部分的形狀，亦可為例如矩形、梯形之相異形狀。同樣地，第二Si柱25b中，被第三閘極絕緣層26ba包圍的部分的形狀、被第四閘極絕緣層26bb包圍的部分的形狀，亦可為例如矩形、梯形之相異形狀。
此外，即使圖1中的第一閘極導體層5a包圍第一閘極絕緣層4a的一部分，亦可進行動態快閃記憶體動作。此外，即使將第一閘極導體層5a分割為複數個導體層，而分別以同步或非同步，以相同驅動電壓或相異驅動電壓來動作，亦可進行動態快閃記憶體動作。同樣地，即使將第二閘極導體層5b分割為複數個導體層，而分別以同步或非同步，以相同驅動電壓或相異驅動電壓來動作，亦可進行動態快閃記憶體動作。圖5中此亦相同。
此外，圖1中，與第一板線PL1連接的第一閘極導體層5a係與第一源極線SL1連接的N+層3a鄰接設置，與第一字元線WL1連接的第二閘極導體層5b係與第一位元線BL1連接的N+層3b鄰接設置。相對於此，與第一字元線WL1連接的第二閘極導體層5b亦可與N+層3a鄰接設置，與第一板線PL1連接的第一閘極導體層5a亦可與N+層3b鄰接設置。即使如此，亦可進行動態快閃記憶體動作。此外，圖5中此亦相同。此時，將垂直方向的第一閘極導體層27a與第二閘極導體層29a的位置交替，並且將垂直方向的第四閘極導體層27b與第三閘極導體層29b的位置交替。
此外，圖5中，N+層21b可連接於共通源極線，N+層21a、21c可連接於各別獨立的位元線，而可進行動態快閃記憶體動作。
此外，亦可使圖1中的N+層3a於基板上延伸而兼作為第一源極線SL1的配線導體層。此外，亦可於N+層3a連接例如W層等的導體層。圖5中此亦相同。
此外，圖5中，N+層21a亦可與位於鄰接的第一Si柱的底部的N+層相連地形成。此時，與位於第二Si柱25b的頂部的N+層21c相連的第二配線導體層34亦連接於鄰接的第二Si柱的頂部的N+層。此外，N+層21a亦可用例如淺槽隔離 (Shallow Trench Isolation；STI)構造或井構造而與位於鄰接的第一Si柱的底部的N+層電性分離。此時，與位於第二Si柱25b的頂部的N+層21c相連的第二配線導體層34亦與鄰接的第二Si柱的頂部的N+層電性分離。
此外，圖1中，即使N+層3a、3b、P層7的導電型的極性為相反的構造，亦可進行動態快閃記憶體動作。此時，Si柱2中，多數載子成為電子。因此，將藉由撞擊游離所產生的電子群積蓄於通道區域8的狀態設定為“1”狀態。圖5中此亦相同。
本實施型態提供下述特徵。
(特徵一)
如圖5所示，俯視時，於第一Si柱25a形成的第一動態快閃記憶單元以及於第二Si柱25b形成的第二動態快閃記憶單元係垂直方向重疊地形成。藉此，可不增大記憶單元面積而形成二個動態快閃記憶單元。藉此，可謀求動態快閃記憶體的高密集化。
(特徵二)
如圖5所示，位於第一Si柱25a的頂部的N+層21b係兼作為第一動態快閃記憶單元以及第二動態快閃記憶單元之連接第一位元線BL1的N+層。藉此，可謀求動態快閃記憶單元的製程的簡略化、容易化。
[其他實施型態]
在此，連接於第一板線PL1的第一閘極導體層5a亦可組合使用單層或複數層的導體材料層，而此等導體材料層可包含富含施體或受體雜質的多晶Si。同樣地，連接於第一字元線WL1的第二閘極導體層5b亦可組合使用單層或複數層的導體 材料層。此外，第一及第二閘極導體層5a、5b亦可於其外側連接例如W等的配線金屬層。圖5的實施型態中此亦相同。
此外，圖1中係第一閘極導體層5a的閘極長度大於第二閘極導體層5b的閘極長度，以使連接於第一板線PL1的第一閘極導體層5a的閘極電容大於連接於第一字元線WL1的第二閘極導體層5b的閘極電容。然而，除此之外，第一閘極導體層5a的閘極長度亦可不大於第二閘極導體層5b的閘極長度，而可使第一閘極絕緣層4a的閘極絕緣層的膜厚小於第二閘極絕緣層4b的閘極絕緣層的膜厚。此外，亦可使第一閘極絕緣層4a的介電常數大於第二閘極絕緣層4b的介電常數。此外，亦可任意組合第一閘極導體層5a、第二閘極導體層5b的長度、第一閘極絕緣層4a、第二閘極絕緣層4b的膜厚、介電常數，以使第一閘極導體層5a的閘極電容大於第二閘極導體層5b的閘極電容。圖5的實施型態中此亦相同。
此外，圖1中，連接第一板線PL1的第一閘極導體層5a的垂直方向的長度係大於連接第一字元線WL1的第二閘極導體層5b的垂直方向的長度以使CPL>CWL。然而，僅附加第一板線PL1，第一字元線WL1相對於通道區域8的電容耦合的耦合比(CWL/(CPL+CWL+CBL+CSL))仍會變小。結果，浮體的通道區域8的電位變動ΔVFB變小。圖5的實施型態中此亦相同。
此外，圖2~圖4B的說明中的第一板線PL1的電壓例如亦可施加2V的固定電壓而無關於各個動作模式。並且，第一板線PL1的電壓亦可僅在抹除時例如施加0V。並且，若可滿足可進行動態快閃記憶體動作的條件的電壓，則第一板線PL1的電壓亦可施加固定電壓或隨時間變化的電壓。
此外，圖1中的Si柱2的俯視時的形狀為圓形，惟亦可為圓形以外的形狀，例如橢圓形、朝向一方向長條地延伸的形狀等。圖5的實施型態中此亦相同。
此外，本實施型態的說明中，係在資料抹除動作時使第一源極線SL1成為負偏壓，而抽出浮體FB的通道區域8內的電洞群，惟亦能夠以第一位元線BL1取代第一源極線SL1成為負偏壓，或是使第一源極線SL1與第一位元線BL1皆成為負偏壓來進行資料抹除動作。或者，亦可藉由其他的電壓條件來進行資料抹除動作。
此外，圖1中，N+層3a與P層7之間亦可具有N型雜質或受體雜質濃度相異的P型雜質。並且，N+曾3b與P層7之間亦可具有N型雜質或P型雜質。圖5的實施型態中此亦相同。
此外，圖1的N+層3a、3b亦可由包含施體雜質的Si或其他的半導體材料層所形成。並且，N+層3a、3b亦可由不同的半導體材料層所形成。圖5的實施型態中此亦相同。
此外，可將圖1中的第一Si柱2二維地排列成正方格狀、斜方格狀、或鋸齒狀。圖5的實施型態中此亦相同。
在此，就圖1的基板1而言，可使用P層、SOI、多層井。圖5的實施型態中此亦相同。
此外，本發明在不脫離本發明的廣義的精神與範圍下，亦可進行各種實施型態及變更。此外，上述實施型態係用以說明本發明的一實施例者，非用以限定本發明的範圍。上述實施例及變形例可任意地組合。再者，即使視需要 將上述實施型態的構成要件的一部分除外者，亦包含於本發明的技術思想的範圍內。
[產業上的可利用性]
依據本發明之使用半導體元件的記憶裝置，可獲得高密度且高性能的動態快閃記憶體。
20:P層基板
21a,21b,21c:N+層
22a,22b:P層
25a:第一Si柱
25b:第二Si柱
26aa:第一閘極絕緣層
26ab:第二閘極絕緣層
26ba:第三閘極絕緣層
26bb:第四閘極絕緣層
27a:第一閘極導體層
27b:第四閘極導體層
28a,28b,28c,28d,28e,28f,28g:絕緣層
29a:第二閘極導體層
29b:第三閘極導體層
30:第一配線導體層
33:接觸孔
34:第二配線導體層
BL1:位元線
PL1,PL2:板線
SL1,SL2:源極線
WL1,WL2:字元線

Claims (9)

  1. 一種使用半導體元件的記憶裝置，係具有：第一半導體柱，係沿垂直方向豎立於基板上，且從下方起由第一雜質層、第一半導體層、及第二雜質層構成；第二半導體柱，係沿垂直方向相連於前述第一半導體柱上，且從下方起由與前述第一半導體柱共有的前述第二雜質層、第二半導體層、及第三雜質層構成；第一閘極絕緣層，係包圍前述第一半導體柱的下方；第一閘極導體層，係包圍前述第一閘極絕緣層；第二閘極絕緣層，係包圍前述第一半導體柱的上方；第二閘極導體層，係包圍前述第二閘極絕緣層；第三閘極絕緣層，係包圍前述第二半導體柱的下方；第三閘極導體層，係包圍前述第三閘極絕緣層；第四閘極絕緣層，係包圍前述第二半導體柱的上方；以及第四閘極導體層，係包圍前述第四閘極絕緣層；該記憶裝置係進行資料寫入動作及資料抹除動作；前述資料寫入動作係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第四閘極導體層、前述第一雜質層、前述第二雜質層、及前述第三雜質層的電壓，藉由撞擊游離化現象或閘極引發汲極漏電流，於前述第一半導體層及前述第二半導體層雙方或一方的內部形成作為多數載子的電洞群或電子群，並且保持所形成的電洞群或電子群；前述資料抹除動作係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第四閘極導體層、前述第一雜質層、前述第二雜 質層、及前述第三雜質層的電壓，從前述第一半導體層與前述第二半導體層的內部除去屬於多數載子的前述電洞群或前述電子群。
  2. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一雜質層連接第一源極線；前述第一閘極導體層連接第一板線；前述第二閘極導體層連接第一字元線；前述第二雜質層連接第一位元線；前述第三閘極導體層連接第二字元線；前述第四閘極導體層連接第二板線；前述第三雜質層連接第二源極線；俯視下，前述第一字元線與前述第二字元線係沿著相同的第一方向延伸，前述第一位元線係沿著與前述第一方向呈正交的第二方向延伸。
  3. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一雜質層連接第一源極線；前述第一閘極導體層連接第一字元線；前述第二閘極導體層連接第一板線；前述第二雜質層連接第一位元線；前述第三閘極導體層連接第二板線；前述第四閘極導體層連接第二字元線；前述第三雜質層連接第二源極線；俯視下，前述第一字元線與前述第二字元線係沿著相同的第一方向延伸，前述第一位元線係沿著與前述第一方向呈正交的第二方向延伸。
  4. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一雜質層連接第一位元線；前述第一閘極導體層連接第一字元線；前述第二閘極導體層連接第一板線；前述第二雜質層連接第一源極線；前述第三閘極導體層連接第二板線；前述第四閘極導體層連接第二字元線；前述第三雜質層連接第二位元線；俯視下，前述第一字元線與前述第二字元線係沿著相同的第一方向延伸，前述第一位元線與前述第二位元線係沿著與前述第一方向呈正交的第二方向延伸。
  5. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一雜質層連接第一位元線；前述第一閘極導體層連接第一板線；前述第二閘極導體層連接第一字元線；前述第二雜質層連接第一源極線；前述第三閘極導體層連接第二字元線；前述第四閘極導體層連接第二板線；前述第三雜質層連接第二位元線；俯視下，前述第一字元線與前述第二字元線係沿著相同的第一方向延伸，前述第一位元線與前述第二位元線係沿著與前述第一方向呈正交的第二方向延伸。
  6. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一閘極導體層與前述第四閘極導體層為相同導體材料層；前述第二閘極導體層與前述第三閘極導體層為相同導體材料層。
  7. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一閘極絕緣層與前述第四閘極絕緣層為相同絕緣材料層；前述第二閘極絕緣層與前述第三閘極絕緣層為相同絕緣材料層。
  8. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一閘極導體層與前述第一半導體層之間的第一閘極電容大於前述第二閘極導體層與前述第二半導體層之間的第二閘極電容；前述第三閘極導體層與前述第二半導體層之間的第三閘極電容小於前述第四閘極導體層與前述第二半導體層之間的第四閘極電容。
  9. 如請求項8所述之使用半導體元件的記憶裝置，其中，前述第一閘極電容與前述第四閘極電容相同；前述第二閘極電容與前述第三閘極電容相同。
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