JP6367495B2 - 柱状半導体装置とその製造方法 - Google Patents
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Description
半導体柱と、前記半導体柱の下部内と上部内に形成された第1及び第2の不純物領域と、前記第1及び第2の不純物領域の間の前記半導体柱を囲んで形成されたゲート絶縁層と、前記ゲート絶縁層を囲んで形成されたゲート導体層とを含む柱状半導体を備える柱状半導体装置の製造方法であって、
半導体基板上に、半導体柱台部と、前記半導体柱台部上に存在し、且つ平面視において前記半導体柱台部の内側にある前記半導体柱と、前記半導体柱の頂部と側面とを囲む耐酸化マスク材料層とを含む構造を提供する半導体柱構造提供工程と、
前記耐酸化マスク材料層を耐酸化マスクにして、前記半導体柱台部の全体または底部と、前記半導体柱台部の外周部の前記半導体基板の表層部とを酸化して、平面視において、前記半導体柱内に凹み部を上下に有する酸化絶縁層を形成する酸化工程と、
を含み、
前記酸化絶縁層は、平面視において、前記半導体柱台部の全体が酸化されて、形成されている、
ことを特徴とする。
前記半導体基板上に第1のマスク材料層を形成する第1マスク材料層形成工程と、
前記第1のマスク材料層をエッチングマスクにして、前記半導体基板をエッチングして、前記半導体柱を形成する半導体柱形成工程と、
前記半導体柱の側面を囲む第2のマスク材料層を形成する第2マスク材料層形成工程と、
前記第1のマスク材料層と前記第2のマスク材料層をエッチングマスクにして、前記半導体基板をエッチングして、前記半導体柱の下に前記半導体柱台部を形成する半導体柱台部形成工程と、
を含む、
ことが望ましい。
前記第1のマスク材料層及び前記第2のマスク材料層は、それぞれ、独立して、エッチングマスク及び耐酸化マスクとして機能する材料から構成された一層、又は、最外部に該一層を含む複数の層として形成され、
前記耐酸化マスク材料層は、前記第1のマスク材料層と前記第2のマスク材料層から構成される、
ことが望ましい。
前記酸化工程において、上端の位置が前記半導体柱台部の上表面より下となるように前記酸化絶縁層が形成される、
ことが望ましい。
ことが望ましい。
ことが望ましい。
ことが望ましい。
共通の前記半導体柱台部上に複数の前記半導体柱が形成され、
前記耐酸化マスク材料層は、前記半導体柱全ての頂部と側面とを囲んで形成される、
ことが望ましい。
前記半導体基板上に複数の第1のマスク材料層を形成する第1マスク材料層形成工程と、
前記第1のマスク材料層をエッチングマスクにして、前記半導体基板をエッチングして、複数の前記半導体柱を形成する半導体柱形成工程と、
前記半導体柱全ての側面を囲み、且つ隣接する前記半導体柱同士の間にまたがって第2のマスク材料層を形成する第2マスク材料層形成工程と、
前記第1のマスク材料層と前記第2のマスク材料層をエッチングマスクにして、前記半導体基板をエッチングして、複数の前記半導体柱の下に共通の前記半導体柱台部を形成する半導体柱台部形成工程と、
を含む、
ことが望ましい。
残存する前記耐酸化マスク材料層を耐酸化マスクにして、前記半導体柱をその露出面から酸化して、前記半導体柱内に凹み部を上下に有する追加の酸化絶縁層を形成する工程と、
をさらに含む、
ことが望ましい。
前記半導体柱の下部の側面を露出させる工程と、
前記被覆絶縁層上に、前記半導体柱の露出した前記側面に接して、第1のドナーまたはアクセプタ不純物を含む配線材料層を形成する工程と、
加熱により、前記第1のドナーまたはアクセプタ不純物を前記半導体柱に拡散させて、前記半導体柱の下部に前記第1の不純物領域を形成する工程と、
をさらに含む、
ことが望ましい。
ことが望ましい。
前記半導体柱の底部の外周部に、前記第1の材料層をエッチングするエッチング素材を含んだエッチング材料層を、前記第1の材料層に接して形成する工程と、
前記エッチング素材により、前記エッチング材料層に接した前記第1の材料層をエッチングする工程と、
前記エッチング材料層を除去する工程と、
残った前記第1の材料層をマスクにして、前記ゲート導体層をエッチングする工程と、
前記第1の材料層と、前記ゲート導体層との、少なくとも片方をマスクにして、前記ゲート絶縁層をエッチングして、前記半導体柱の側面を露出させる工程と、
前記被覆絶縁層上に、前記半導体柱の露出した前記側面に接して、前記配線材料層を形成する工程と、
をさらに含み、
前記被覆絶縁層が、前記エッチング素材に対して、エッチングブロック効果を有している、
ことが望ましい。
熱処理により、前記半導体柱内に、前記第1の合金層と繋がっており、前記半導体柱を構成する第2の半導体原子と、前記第1の金属原子と、前記第1のドナーまたはアクセプタ不純物とを含み、平面視において、前記半導体柱内の外周部または全体を占める第2の合金層を形成する工程と、
熱処理により、前記第1の合金層と前記第2の合金層から、前記第1のドナーまたはアクセプタ不純物を押し出して、前記半導体柱内に前記第1の不純物領域を形成する工程と、
をさらに含む、
ことが望ましい。
前記第3の不純物領域に接して、前記第1の金属原子より合金化温度の低い第2の金属原子を堆積する工程と、
熱処理により、前記半導体柱の頂部に、前記第2の半導体原子と、前記第2の金属原子と、前記第2のドナーまたはアクセプタ不純物とを含み、平面視において、前記半導体柱の外周部または全体を占める第3の合金層、及び、前記第3の合金層から押し出された前記第2のドナーまたはアクセプタ不純物を含む前記第2の不純物領域を形成する工程と、
をさらに含む、
ことが望ましい。
熱処理により、前記半導体柱内に前記第4の合金層と繋がる、前記第2の半導体原子と、前記第2の金属原子と、前記第2のドナーまたはアクセプタ不純物とを含み、平面視において、前記半導体柱内の外周部または全体を占める第3の合金層、及び、前記第3の合金層から押し出された前記第2のドナーまたはアクセプタ不純物を含む前記第2の不純物領域を形成する工程と、
をさらに含む、
ことが望ましい。
半導体基板上に存在し、凹み部を上下に有する酸化絶縁層と、
前記酸化絶縁層の上側の前記凹み部の上に、直接、又は、それぞれ上部に凹み部を有する1層以上の他の層を介して、形成され、前記酸化絶縁層よりも平面視における幅が狭い半導体柱と、
前記半導体柱の下部に形成された第1の不純物領域と、
前記第1の不純物領域より上方の前記半導体柱内に形成された第2の不純物領域と、
前記第1の不純物領域と前記第2の不純物領域との間にある前記半導体柱の部分を囲むゲート絶縁層と、
前記ゲート絶縁層を囲むゲート導体層と、
を含む、
ことを特徴とする。
前記第1の不純物領域に繋がり、前記被覆絶縁層上に形成された第1のドナーまたはアクセプタ不純物を含んだ配線材料層と、
をさらに含み、
前記被覆絶縁層は、前記酸化絶縁層より、前記第1のドナーまたはアクセプタ不純物に対する拡散係数が小さい、
ことが望ましい。
前記第1の合金層上に形成された前記第1の不純物領域と、
前記第2の不純物領域上に、第2の半導体原子と、前記第1の金属原子より合金化温度の低い第2の金属原子と、第2のドナーまたはアクセプタ不純物とを含む第2の合金層をさらに含む、
ことが望ましい。
ことが望ましい。
以下、図1A〜図1Kを参照しながら、本発明の第1実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。
1.第1のマスク材料層2及び第2のマスク材料層4は、共に、Si基板1aをエッチングする場合のエッチングマスクとしての役割と、酸化によってSiO2層10を形成する場合の耐酸化マスクとしての役割とを持っている。これは、工程の簡略化になり、低コスト化に繋がる。
2.第1のマスク材料層2及び第2のマスク材料層4をエッチングマスクにして形成されたSi柱台部5は、平面視においてSi柱3の側面を囲んで形成されている。すなわち、Si柱台部5は、リソグラフィ法におけるマスク合わせ工程を必要とせず、自己整合により形成される。これにより、低コストで、高密度のSGTを用いた回路形成が形成される。
3.SGTが形成されるSi柱3を支えるSiO2層10が、平面視においてSi柱3より太いため、Si柱3は外部からの応力に対して倒れづらくなる。また、SiO2とSiの応力係数の違いのせいで、Si柱3aとSiO2層10との界面は比較的に脆弱であり、Si柱3aに、例えば洗浄などの工程により、力が加わった場合、Si柱3aはSiO2層10から離断して倒れかねないが、これを、Si柱3aとSiO2層10との界面に形成されている凹み部10aにより防止できる。同様に、凹み部10bは、SiO2層10がSi基板1aから離断して倒れることを防止できる。これは、特に、Si基板1aとSGTとの絶縁効果を大きくするためにSiO2層10を高くした場合に役立つ。さらに、回路の高密度化に伴い、Si柱3、及び、SiO2層10(特に、Si柱台部5由来の部分)が細くなるにつれて、以上の3種の安定化効果の重要性も高まる。
4.図1Kに示すように、Si柱3の底部全体とSi基板1aの表層とに繋がったSiO2層10が形成される。これにより、Si柱3に形成されたSGTは、SiO2層10によって、Si基板1aと絶縁される。これはSOI基板を用いることなく、Si基板1aを用いて、SOI基板を用いたのと同様な効果を得ることを示している。すなわち、従来Si基板を用いてSGTを有したCMOS回路を形成する場合に必要なPウエルとNウエルを形成する必要がない。これは、高価なSOIウエハを使用する必要がないこと、そして、Pウエル、Nウエルを形成する必要がないことにより、製造コストが大幅に低減できる。
以下、図2A〜図2Fを参照しながら、本発明の第2実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。第2実施形態の製造方法は、以下に説明する相違点を除き、第1実施形態の図1A〜図1Kに示す工程と同様である。
1.本実施形態においては、その上下に凹み部36a、36bを頂部に持つSiO2層36が、Si柱3aより太いSi柱台部31に形成される。Si柱3aとSiO2層36の界面が、太いSi柱台部31内に存在することにより、以後の工程において、Si柱3aがより倒れにくくできる。
2.Si柱台部31の底部全体とSi基板1bの表層とに繋がったSiO2層36が形成される。これにより、Si柱3aに形成されたSGTはSiO2層36によって、Si基板1bと絶縁される。これは、第1実施形態と同様に、SOI基板を用いることなく、そして、SGTを有するCMOS回路を形成する場合に必要なPウエルとNウエルを形成する必要がない。これにより、製造コストが大幅に低減できる。
3.第1実施形態では、マスク材料層2、4は、エッチングマスクとしての機能と耐酸化マスクとしての機能を兼ね備えている必要があるが、本実施形態では、マスク材料層2、30はエッチングマスクとしての機能さえ有すればよい。このため、マスク材料層2、30、及び耐酸化マスク(本実施形態ではSiO2層32a、Si3N4層33a、及びSiO2層34a)の材料の選択の自由度が増す。
以下、図3A〜図3Eを参照しながら、本発明の第3実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。第3実施形態の製造方法は、以下に説明する相違点を除き、第1実施形態の図1A〜図1Kに示す工程と同様である。
以下、図4A〜図4Eを参照しながら、本発明の第4実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。本実施形態では、1つの帯状Si柱台部の上に2個のSGTを形成して、CMOSインバータ回路を製造している。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。第4実施形態の製造方法は、以下に説明する相違点を除き、第1実施形態の図1A〜図1Kに示す工程と同様である。
1.本実施形態においては、Si柱台部41は、2個のSi柱3ba、3bbの下部にまたがって幅広に形成されているので、X−X’方向の外部からの応力に対して、倒れづらい。一方、Y−Y’方向の外部からの応力に対して、第1実施形態と同じSiO2層42の上下に凹み部42a、42bの存在により、Si柱3ba、3bb、SiO2層42は倒れづらくなっている。
2.Si柱台部41の底部全体とSi基板1cの表層とにまたがってSiO2層42が形成される。これにより、Si柱3ba、3bbに形成されたSGTはSiO2層42によって、Si基板1cと絶縁される。これは、第1実施形態と同様に、SOI基板を用いることなく、そして、SGTを有したCMOS回路を形成する場合に必要なPウエルとNウエルを形成する必要がない。これにより、製造コストが大幅に低減できる。
以下、図5A〜図5Eを参照しながら、本発明の第5実施形態に係る、2階建てSGTを有するCMOSインバータ回路の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。第5実施形態の製造方法は、以下に説明する相違点を除き、第1実施形態の図1A〜図1Kに示す工程と同様である。
1.Si柱3cの底部に存在する、上下に凹み部72a、72bを有するSiO2層72は、第1実施形態と同様に、Si柱3aの形成以後における工程においてのSi柱3aの倒れを防止すると共に、Nウエル、またはPウエル形成工程を不要とすることによる低コスト化が可能となる。
2.上下SGTの中間にあるSiO2層82は、上下に凹み部82a、82bを有するので、以後の工程におけるSi柱3cの倒れを防止することができる。
以下、図6A〜図6Cを参照しながら、本発明の第6実施形態に係る、SGTの製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。第6実施形態の製造方法は、以下に説明する相違点を除き、第1実施形態の図1A〜図1Kに示す工程と同様である。
1.本実施形態においては、上下に凹み部107a、107bを持つSiO2層107が、Si柱3より太いSi柱台部5に形成される。Si柱3とSiO2層107の界面が、太いSi柱台部5内に存在することにより、以後の工程において、Si柱3をより倒れにくくできる。
2.Si柱台部5の底部全体とSi基板1aの表層とにまたがってSiO2層107が形成される。これにより、形成されたSGTはSiO2層107によって、Si基板1aと絶縁される。これは、第1実施形態と同様に、SOI基板を用いることなく、そして、SGTを有するCMOS回路を形成する場合に必要なPウエルとNウエルを形成する必要がない。これにより、製造コストが大幅に低減できる。
3.第1実施形態では、マスク材料層2、4は、エッチングマスクとしての機能と耐酸化マスクとしての機能を兼ね備えている必要があるが、本実施形態では、マスク材料層2、4はエッチングマスクとしての機能さえ有すればよい。このため、マスク材料層2、4、106aの材料の選択の自由度が増す。
以下、図7A、図7Bを参照しながら、本発明の第7実施形態に係る、SGTの製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。第7実施形態の製造方法は、以下に説明する相違点を除き、第1実施形態の図1A〜図1Kに示す工程と同様である。
1. 第1実施形態の図1Hでは、SiO2層10の頂部は、Si3N4層12により覆われておらず、NiSi層19と接触している。この状態で、熱処理を行うと、NiSi層19内のドナー不純物は、Si柱3内に拡散すると同時に、Si柱内よりは少ないが、SiO2層10内にも拡散する。このSiO2層10のドナー不純物のNiSi層19からの吸出し効果により、N+層20におけるドナー不純物濃度が低下する。これにより、SGTのソースまたはドレインの直列抵抗の増大となり、SGTのトランジスタ特性の低下となる。これに対して、本実施形態では、Si3N4層12aはSiO2層10の露出面全体を覆うように形成されており、SiO2層10はNiSi層19aaとは接触していない。Si3N4層12aは、SiO2層10によるNiSi層19aからのドナー不純物の吸出し効果に対してバリヤ層として機能する。これにより、N+層20aaにおけるドナー不純物濃度の低下が防止される。これにより、SGTのソースまたはドレインの直列抵抗の増大による、SGTのトランジスタ特性の低下が防止される。
2.Si3N4層12aは、バリヤ層としての役割に加えて、HFイオンを含んだレジスト層16からのエッチングブロック層としての役割を果たす。SGTのトランジスタ特性の低下が防止されるとともに、N+層20aaに接続する配線導体層であるNiSi層19aaを容易に形成することができる。
以下、図8A、図8Bを参照しながら、本発明の第8実施形態に係る、SGTの製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。第8実施形態の製造方法は、以下に説明する相違点を除き、第1実施形態の図1A〜図1Kに示す工程と同様である。
図8Bに示すように、最終工程において、Si柱3の底部とSiO2層10との間にNiSi層20bが形成される。通常、応力係数の異なる層同士が積層されると剥がれが生じやすくなるが、本実施形態では、Si柱3とNiSi層20bとの間、及び、NiSi層20bとSiO2層10との間は、凹部で接続されているので、剥がれが生じづらい。また、下部のNiSi層19の代わりに、上部のNiSi層25bよりシリサイド化温度の高い材料層(例えば、WSi層)を用いることにより、Si柱3の剥がれの原因となるシリサイド化が、Si柱3が支持要素、例えば、Si3N4層21、SiO2層24に囲まれた状態で行うことができる。これにより、製造時に剥がれが生じる可能性をより低くすることができる。なお、本実施形態の供する構造及びそれに対応する製造方法は、他の実施形態にも適用できる。
2、2c、4、30、30a、30b、39、106、106a マスク材料層
3、3a、3ba、3bb、3aa、3ab、3c Si柱
5、31、31a、41 Si柱台部
2b、2ab、2bb、2c、10、15、15a、24、24a、27、32、32a、34、34a、36、37、40、42、48a、48b、53、56、72、73、73a、73b、73c、75、75a、75b、75c、80、82、85a、85b、93、101、104、107 SiO2層
10a、10b、36a、36b、37a、37b、42a、42b、72a、72b、82a、82b、107a、107b 凹み部
2a、2aa、2ba、12、12a、21、33、33a、39、45、51、74、74a、74b、74c、76、81、87、98 Si3N4層
13、13a、46a、46b、83a、83b HfO2層
14、14a、47a、47b、84a、84b TiN層
16、35、107 レジスト層
17、89a、89b TiO層
19、19a、19aa、20b、22、25b、50、50a、50b、52、92、94、100 NiSi層
20、20a、20aa、21、25、25a、43b、54b、78、96 N+層
43a、54a、97、103 P+層
28a、28b、28c、57a、57b、57c、57d、105a、105b、105c、105d、 コンタクトホール
77 WSi層
MS ソース配線金属層
MD ドレイン配線金属層
MG ゲート配線金属層
Vout、VOUT 出力配線金属層
Vdd、VDD 電源配線金属層
Vin、VIN 入力配線金属層
Vss、VSS グランド配線金属層
Claims (21)
- 半導体柱と、前記半導体柱の下部内と上部内に形成された第1及び第2の不純物領域と、前記第1及び第2の不純物領域の間の前記半導体柱を囲んで形成されたゲート絶縁層と、前記ゲート絶縁層を囲んで形成されたゲート導体層とを含む柱状半導体を備える柱状半導体装置の製造方法であって、
半導体基板上に、半導体柱台部と、前記半導体柱台部上に存在し、且つ平面視において前記半導体柱台部の内側にある前記半導体柱と、前記半導体柱の頂部と側面とを囲む耐酸化マスク材料層とを含む構造を提供する半導体柱構造提供工程と、
前記耐酸化マスク材料層を耐酸化マスクにして、前記半導体柱台部の全体または底部と、前記半導体柱台部の外周部の前記半導体基板の表層部とを酸化して、平面視において、前記半導体柱内に凹み部を上下に有する酸化絶縁層を形成する酸化工程と、
を含み、
前記酸化絶縁層は、平面視において、前記半導体柱台部の全体が酸化されて、形成されている、
ことを特徴とする柱状半導体装置の製造方法。 - 前記半導体柱構造提供工程は、
前記半導体基板上に第1のマスク材料層を形成する第1マスク材料層形成工程と、
前記第1のマスク材料層をエッチングマスクにして、前記半導体基板をエッチングして、前記半導体柱を形成する半導体柱形成工程と、
前記半導体柱の側面を囲む第2のマスク材料層を形成する第2マスク材料層形成工程と、
前記第1のマスク材料層と前記第2のマスク材料層をエッチングマスクにして、前記半導体基板をエッチングして、前記半導体柱の下に前記半導体柱台部を形成する半導体柱台部形成工程と、
を含む、
ことを特徴とする請求項1に記載の柱状半導体装置の製造方法。 - 前記半導体柱構造提供工程において、
前記第1のマスク材料層及び前記第2のマスク材料層は、それぞれ、独立して、エッチングマスク及び耐酸化マスクとして機能する材料から構成された一層、又は、最外部に該一層を含む複数の層として形成され、
前記耐酸化マスク材料層は、前記第1のマスク材料層と前記第2のマスク材料層から構成される、
ことを特徴とする請求項2に記載の柱状半導体装置の製造方法。 - 前記半導体柱構造提供工程は、前記第1のマスク材料層及び前記第2のマスク材料層の少なくとも一方を介して又はどちらも介さず前記半導体柱を囲み、且つ前記半導体柱台部の上部側面を囲んで前記耐酸化マスク材料層を形成する第3マスク材料層形成工程、をさらに備え、
前記酸化工程において、上端の位置が前記半導体柱台部の上表面より下となるように前記酸化絶縁層が形成される、
ことを特徴とする請求項2に記載の柱状半導体装置の製造方法。 - 前記半導体柱構造提供工程は、前記第1のマスク材料層を除去する工程、及び/又は、前記第2のマスク材料層を除去する工程をさらに備える、
ことを特徴とする請求項4に記載の柱状半導体装置の製造方法。 - 前記第3マスク材料層形成工程において、前記耐酸化マスク材料層は、前記第1のマスク材料層及び前記第2のマスク材料層を介して前記半導体柱を囲み、且つ前記半導体柱台部の上部側面を囲んで形成される、
ことを特徴とする請求項4に記載の柱状半導体装置の製造方法。 - 前記半導体柱台部形成工程で平面視において所定の幅を有する前記半導体柱台部が形成されるよう、前記半導体柱の底部側面を囲んだ前記第2のマスク材料層を所定の厚さに形成する、
ことを特徴とする請求項2に記載の柱状半導体装置の製造方法。 - 前記半導体柱構造提供工程において、
共通の前記半導体柱台部上に複数の前記半導体柱が形成され、
前記耐酸化マスク材料層は、前記半導体柱全ての頂部と側面とを囲んで形成される、
ことを特徴とする請求項1に記載の柱状半導体装置の製造方法。 - 前記半導体柱構造提供工程は、
前記半導体基板上に複数の第1のマスク材料層を形成する第1マスク材料層形成工程と、
前記第1のマスク材料層をエッチングマスクにして、前記半導体基板をエッチングして、複数の前記半導体柱を形成する半導体柱形成工程と、
前記半導体柱全ての側面を囲み、且つ隣接する前記半導体柱同士の間にまたがって第2のマスク材料層を形成する第2マスク材料層形成工程と、
前記第1のマスク材料層と前記第2のマスク材料層をエッチングマスクにして、前記半導体基板をエッチングして、複数の前記半導体柱の下に共通の前記半導体柱台部を形成する半導体柱台部形成工程と、
を含む、
ことを特徴とする請求項8に記載の柱状半導体装置の製造方法。 - 前記耐酸化マスク材料層の一部を高さ方向に所定の幅を持った帯の形状に除去して、前記半導体柱の側面を露出させる工程と、
残存する前記耐酸化マスク材料層を耐酸化マスクにして、前記半導体柱をその露出面から酸化して、前記半導体柱内に凹み部を上下に有する追加の酸化絶縁層を形成する工程と、
をさらに含む、
ことを特徴とする請求項1に記載の柱状半導体装置の製造方法。 - 前記酸化絶縁層の露出面を覆って被覆絶縁層を形成する工程と、
前記半導体柱の下部の側面を露出させる工程と、
前記被覆絶縁層上に、前記半導体柱の露出した前記側面に接して、第1のドナーまたはアクセプタ不純物を含む配線材料層を形成する工程と、
加熱により、前記第1のドナーまたはアクセプタ不純物を前記半導体柱に拡散させて、前記半導体柱の下部に前記第1の不純物領域を形成する工程と、
をさらに含む、
ことを特徴とする請求項1に記載の柱状半導体装置の製造方法。 - 前記被覆絶縁層は、前記酸化絶縁層より、前記第1のドナーまたはアクセプタ不純物に対する拡散係数が小さい、
ことを特徴とする請求項11に記載の柱状半導体装置の製造方法。 - 前記被覆絶縁層を形成した後に、前記ゲート絶縁層と、前記ゲート導体層と、第1の材料層とを、この順番に、前記半導体柱と前記被覆絶縁層を覆って被覆する工程と、
前記半導体柱の底部の外周部に、前記第1の材料層をエッチングするエッチング素材を含んだエッチング材料層を、前記第1の材料層に接して形成する工程と、
前記エッチング素材により、前記エッチング材料層に接した前記第1の材料層をエッチングする工程と、
前記エッチング材料層を除去する工程と、
残った前記第1の材料層をマスクにして、前記ゲート導体層をエッチングする工程と、
前記第1の材料層と、前記ゲート導体層との、少なくとも片方をマスクにして、前記ゲート絶縁層をエッチングして、前記半導体柱の側面を露出させる工程と、
前記被覆絶縁層上に、前記半導体柱の露出した前記側面に接して、前記配線材料層を形成する工程と、
をさらに含み、
前記被覆絶縁層が、前記エッチング素材に対して、エッチングブロック効果を有している、
ことを特徴とする請求項12に記載の柱状半導体装置の製造方法。 - 前記配線材料層は、第1の半導体原子と、第1の金属原子と、前記第1のドナーまたはアクセプタ不純物とを含む第1の合金層であり、
熱処理により、前記半導体柱内に、前記第1の合金層と繋がっており、前記半導体柱を構成する第2の半導体原子と、前記第1の金属原子と、前記第1のドナーまたはアクセプタ不純物とを含み、平面視において、前記半導体柱内の外周部または全体を占める第2の合金層を形成する工程と、
熱処理により、前記第1の合金層と前記第2の合金層から、前記第1のドナーまたはアクセプタ不純物を押し出して、前記半導体柱内に前記第1の不純物領域を形成する工程と、
をさらに含む、
ことを特徴とする請求項11に記載の柱状半導体装置の製造方法。 - 前記半導体柱の頂部に、第2のドナーまたはアクセプタ不純物を含む第3の不純物領域を形成する工程と、
前記第3の不純物領域に接して、前記第1の金属原子より合金化温度の低い第2の金属原子を堆積する工程と、
熱処理により、前記半導体柱の頂部に、前記第2の半導体原子と、前記第2の金属原子と、前記第2のドナーまたはアクセプタ不純物とを含み、平面視において、前記半導体柱の外周部または全体を占める第3の合金層、及び、前記第3の合金層から押し出された前記第2のドナーまたはアクセプタ不純物を含む前記第2の不純物領域を形成する工程と、
をさらに含む、
ことを特徴とする請求項14に記載の柱状半導体装置の製造方法。 - 前記半導体柱の頂部の少なくとも側面を覆い、第3の半導体原子と、前記第1の金属原子より合金化温度の低い第2の金属原子と、第2のドナーまたはアクセプタ不純物を含む第4の合金層を形成する工程と、
熱処理により、前記半導体柱内に前記第4の合金層と繋がる、前記第2の半導体原子と、前記第2の金属原子と、前記第2のドナーまたはアクセプタ不純物とを含み、平面視において、前記半導体柱内の外周部または全体を占める第3の合金層、及び、前記第3の合金層から押し出された前記第2のドナーまたはアクセプタ不純物を含む前記第2の不純物領域を形成する工程と、
をさらに含む、
ことを特徴とする請求項14に記載の柱状半導体装置の製造方法。 - 半導体基板上に存在し、凹み部を上下に有する酸化絶縁層と、
前記酸化絶縁層の上側の前記凹み部の上に、それぞれ上部に凹み部を有する1層以上の他の層を介して、形成され、前記酸化絶縁層よりも平面視における幅が狭い半導体柱と、
前記半導体柱の下部に形成された第1の不純物領域と、
前記第1の不純物領域より上方の前記半導体柱内に形成された第2の不純物領域と、
前記第1の不純物領域と前記第2の不純物領域との間にある前記半導体柱の部分を囲むゲート絶縁層と、
前記ゲート絶縁層を囲むゲート導体層と、
を含む、
ことを特徴とする柱状半導体装置。 - 半導体基板上に存在し、凹み部を上下に有する酸化絶縁層と、
前記酸化絶縁層の上側の前記凹み部の上に、直接、又は、それぞれ上部に凹み部を有する1層以上の他の層を介して、形成され、前記酸化絶縁層よりも平面視における幅が狭い半導体柱と、
前記半導体柱の下部に形成された第1の不純物領域と、
前記第1の不純物領域より上方の前記半導体柱内に形成された第2の不純物領域と、
前記第1の不純物領域と前記第2の不純物領域との間にある前記半導体柱の部分を囲むゲート絶縁層と、
前記ゲート絶縁層を囲むゲート導体層と、
前記酸化絶縁層の上表面を覆う、被覆絶縁層と、
前記第1の不純物領域に繋がり、前記被覆絶縁層上に形成された第1のドナーまたはアクセプタ不純物を含んだ配線材料層と、
を含み、
前記被覆絶縁層は、前記酸化絶縁層より、前記第1のドナーまたはアクセプタ不純物に対する拡散係数が小さい、
ことを特徴とする柱状半導体装置。 - 前記酸化絶縁層上に形成され、第1の半導体原子と、第1の金属原子と、前記第1のドナーまたはアクセプタ不純物とを含み、且つ前記半導体柱内部の外周部または全体を占める第1の合金層と、
前記第1の合金層上に形成された前記第1の不純物領域と、
前記第2の不純物領域上に、第2の半導体原子と、前記第1の金属原子より合金化温度の低い第2の金属原子と、第2のドナーまたはアクセプタ不純物とを含む第2の合金層をさらに含む、
ことを特徴とする請求項18に記載の柱状半導体装置。 - 半導体基板上に存在し、凹み部を上下に有する酸化絶縁層と、
前記酸化絶縁層の上側の前記凹み部の上に、直接、又は、それぞれ上部に凹み部を有する1層以上の他の層を介して、形成され、前記酸化絶縁層よりも平面視における幅が狭い半導体柱と、
前記半導体柱の下部に形成された第1の不純物領域と、
前記第1の不純物領域より上方の前記半導体柱内に形成された第2の不純物領域と、
前記第1の不純物領域と前記第2の不純物領域との間にある前記半導体柱の部分を囲むゲート絶縁層と、
前記ゲート絶縁層を囲むゲート導体層と、
前記第2の不純物領域より上方の前記半導体柱内にあり、凹み部を上下に有する追加の酸化絶縁層と、
を含む、
ことを特徴とする柱状半導体装置。 - 半導体基板上に存在する半導体柱台部であって、凹み部を上下に有する酸化絶縁層と、前記酸化絶縁層の上側の前記凹み部の上に形成されている半導体層とを備える半導体柱台部と、
前記半導体層上に前記半導体層と一体に形成され、前記半導体層よりも平面視における幅が狭い半導体柱と、
前記半導体柱の下部に形成された第1の不純物領域と、
前記第1の不純物領域より上方の前記半導体柱内に形成された第2の不純物領域と、
前記第1の不純物領域と前記第2の不純物領域との間にある前記半導体柱の部分を囲むゲート絶縁層と、
前記ゲート絶縁層を囲むゲート導体層と、
を含む、
ことを特徴とする柱状半導体装置。
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