CN114551357A - 堆叠纳米片环栅cmos器件及其制备方法 - Google Patents

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Abstract

本发明提供一种堆叠纳米片环栅CMOS器件及其制备方法，CMOS器件包括：衬底，形成于衬底NMOS区域上方的第一NMOS和第二NMOS，第一NMOS的纳米片阵列中每个纳米片沟道由内到外依次环绕有第一高k介质层、NMOS功函数层和导电金属层，第二NMOS的纳米片阵列中每个纳米片沟道由内到外依次环绕有第二高k介质层、NMOS功函数层和导电金属层；形成于衬底PMOS区域上方的第一PMOS和第二PMOS，第一PMOS的纳米片阵列中每个纳米片沟道由内到外依次环绕有第二高k介质层、PMOS功函数层和导电金属层，第二PMOS的纳米片阵列中每个纳米片沟道由内到外依次环绕有第一高k介质层、PMOS功函数层和导电金属层。

Description

堆叠纳米片环栅CMOS器件及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种堆叠纳米片环栅CMOS器件及其制备方法。
背景技术
GAAFET(Gate all around Field Effect Transistors)，又称环栅晶体管，是一种继续延续现有半导体技术路线的新兴技术，可进一步增强栅极控制能力，克服当前技术的物理缩放比例和性能限制。
GAAFET的一种实现结构，是以堆叠纳米片(Stacked Nanosheet)形式出现的。在CMOS集成实现多阈值器件时，一般是调节功函数层的厚度，但是由于纳米片之间的间距很紧，因此经常出现功函数层难以填充或者填充不均匀现象，导致CMOS器件阈值难以精确调控。
发明内容
为解决上述问题，本发明提供了一种堆叠纳米片环栅CMOS器件及其制备方法，能够更好调控CMOS器件阈值。
一方面，本发明提供一种堆叠纳米片环栅CMOS器件的制备方法，包括：
提供衬底，所述衬底包括NMOS区域和PMOS区域，所述NMOS区域具有第一NMOS鳍结构和第二NMOS鳍结构，所述PMOS区域具有第一PMOS鳍结构和第二PMOS鳍结构，各鳍结构均包括形成于衬底的支撑部以及位于所述支撑部上交替层叠的牺牲层和沟道层，各鳍结构之间形成有浅沟槽隔离，且跨各鳍结构分别形成有假栅；
在位于各假栅两侧分别形成源/漏区；
在包含所述第一NMOS鳍结构和所述第二PMOS鳍结构的第一区域，去除假栅以及位于假栅下方的牺牲层，释放沟道层以形成第一区域的纳米片阵列，并绕所述第一区域的纳米片阵列中每个纳米片沟道的外周分别形成第一高k介质层；
在包含所述第二NMOS鳍结构和所述第一PMOS鳍结构的第二区域，去除假栅以及位于假栅下方的牺牲层，释放沟道层以形成第二区域的纳米片阵列，并绕所述第二区域的纳米片阵列中每个纳米片沟道的外周分别形成第二高k介质层；
在所述NMOS区域和所述PMOS区域形成金属栅电极，与所述第一高k介质层、所述第二高k介质层分别构成HKMG结构。
可选地，所述第一高k介质层为AlOx、MnOx、ZrOx、TiOx、MoOx第一类高k介质，或者LaOx、MgOx、ScOx、YOx、NdOx第二类高k介质。
可选地，所述第二高k介质层为Hf基高k材料。
可选地，所述金属栅电极包括一个或多个功函数层和一个或多个导电金属层。
可选地，所述在所述NMOS区域和所述PMOS区域形成金属栅电极，与所述第一高k介质层、所述第二高k介质层分别构成HKMG结构，包括：
沉积阻挡层；
NMOS区域和PMOS区域同时沉积PMOS功函数层；
去除NMOS区域的PMOS功函数层；
选择性腐蚀NMOS区域包括所述第一NMOS鳍结构和所述第二NMOS鳍结构在内的多个鳍结构对应的阻挡层；
选择性腐蚀PMOS区域包括所述第一PMOS鳍结构和所述第二PMOS鳍结构在内的多个鳍结构对应的PMOS功函数层；
沉积NMOS功函数层；
填充导电金属层。
可选地，所述NMOS功函数层包含以下材料中的至少一种或多种的组合：Al、TiAl、TiAlx、TiAlCx、TiCx、TaCx。
可选地，所述PMOS功函数层包含以下材料中的至少一种或多种的组合：TiN、TaN、TiNx、TaNx、TiNSi。
另一方面，本发明提供一种堆叠纳米片环栅CMOS器件，包括：
衬底，所述衬底包括NMOS区域和PMOS区域；
形成于所述NMOS区域上方的第一NMOS和第二NMOS，所述第一NMOS包括第一纳米片阵列，所述第一纳米片阵列中每个纳米片沟道由内到外依次环绕有第一高k介质层、NMOS功函数层和导电金属层，所述第二NMOS包括第二纳米片阵列，所述第二纳米片阵列中每个纳米片沟道由内到外依次环绕有第二高k介质层、NMOS功函数层和导电金属层；
形成于所述PMOS区域上方的第一PMOS和第二PMOS，所述第一PMOS包括第三纳米片阵列，所述第三纳米片阵列中每个纳米片沟道由内到外依次环绕有第二高k介质层、PMOS功函数层和导电金属层，所述第二PMOS包括第四纳米片阵列，所述第四纳米片阵列中每个纳米片沟道由内到外依次环绕有第一高k介质层、PMOS功函数层和导电金属层。
可选地，所述第一高k介质层为AlOx、MnOx、ZrOx、TiOx、MoOx第一类高k介质，或者LaOx、MgOx、ScOx、YOx、NdOx第二类高k介质。
可选地，所述第二高k介质层为Hf基高k材料。
本发明提供的堆叠纳米片环栅CMOS器件及其制备方法，NMOS区域的NMOS晶体管HKMG结构使用不同的高k介质层，PMOS区域的PMOS晶体管HKMG结构使用不同的高k介质层，利用不同的高k介质层便于精准调控CMOS器件阈值。
附图说明
图1为本发明一实施例提供的基体结构立体视图；
图2为图1基体结构沿A-A’方向的剖视图；
图3为形成源/漏区之后的立体视图；
图4为沿A-A’方向第一区域释放纳米片沟道后的剖视图；
图5为沿A-A’方向第二区域同时释放纳米片沟道后的剖视图；
图6为形成HKMG结构之后的剖视图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
本发明一实施例提供一种堆叠纳米片环栅CMOS器件的制备方法，包括以下步骤：
S1，提供衬底，衬底包括NMOS区域和PMOS区域，NMOS区域具有第一NMOS鳍结构和第二NMOS鳍结构，PMOS区域具有第一PMOS鳍结构和第二PMOS鳍结构，各鳍结构均包括形成于衬底的支撑部以及位于支撑部上交替层叠的牺牲层和沟道层，各鳍结构之间形成有浅沟槽隔离，且跨各鳍结构分别形成有假栅；
S2，在位于各假栅两侧分别形成源/漏区；
S3，在包含第一NMOS鳍结构和第二PMOS鳍结构的第一区域，去除假栅以及位于假栅下方的牺牲层，释放沟道层以形成第一区域的纳米片阵列，并绕第一区域的纳米片阵列中每个纳米片沟道的外周分别形成第一高k介质层；
S4，在包含第二NMOS鳍结构和第一PMOS鳍结构的第二区域，去除假栅以及位于假栅下方的牺牲层，释放沟道层以形成第二区域的纳米片阵列，并绕第二区域的纳米片阵列中每个纳米片沟道的外周分别形成第二高k介质层；
S5，在NMOS区域和PMOS区域形成金属栅电极，与第一高k介质层、第二高k介质层分别构成HKMG结构。
下面对上述步骤进行更详细地描述。
首先，在步骤S1中，参考图1和图2，提供衬底10，衬底10包括NMOS区域和PMOS区域，NMOS区域具有第一NMOS鳍结构11和第二NMOS鳍结构12，PMOS区域具有第一PMOS鳍结构13和第二PMOS鳍结构14，各鳍结构11-14均包括形成于衬底的支撑部以及位于支撑部上交替层叠的牺牲层和沟道层，本实施例中，各鳍结构仅示出了2层交替层叠的牺牲层和沟道层，牺牲层可以是GeSi，沟道层可以是Si，第一NMOS鳍结构11具有支撑部110、牺牲层111、沟道层112、牺牲层113和沟道层114，依次类推，第二NMOS鳍结构12具有支撑部120、牺牲层121、沟道层122、牺牲层123和沟道层124，第一PMOS鳍结构13具有支撑部130、牺牲层131、沟道层132、牺牲层133和沟道层134，第二PMOS鳍结构14具有支撑部140、牺牲层141、沟道层142、牺牲层143和沟道层144。另外，各鳍结构之间形成有浅沟槽隔离STI(Shallow TrenchIsolation)，且跨各鳍结构分别形成有假栅21、22、23和24。
上述衬底结构的制备过程可以参照现有技术实现，本申请不再展开叙述。
在步骤S2中，在位于各假栅两侧分别形成源/漏区。参考图3，图3示出了形成源/漏区之后，CMOS器件的立体视图。需要说明的是，该结构沿A-A’方向的剖视图与图2示出的剖视图相同。
在本实施例中，形成源/漏区可以按照以下方式来实现。以一个鳍结构为例进行说明，在鳍结构上形成跨鳍结构的假栅之后，形成位于假栅两侧且跨鳍结构的侧墙(也称为隔离层)，侧墙材料为介质薄膜(氮化硅或掺杂氧化硅)。以侧墙为掩膜进行刻蚀，然后对暴露的牺牲层进行刻蚀，这里只能刻蚀掉靠近外侧的部分牺牲层。沉积侧墙材料(氮化硅或掺杂氧化硅)，并对侧墙进行刻蚀，这样侧墙材料会填充到之前被刻蚀掉的部分牺牲层的位置，也被称为内隔离层。之后在侧墙外侧进行外延，源漏分别选择SiGe和Si进行外延，再进行源漏掺杂低温激活。之后再形成第一层间介质层(ILD 0)，并将第一层间介质层叠封装(POP)。
上述步骤得到源/漏区之后，开始制备CMOS器件各NMOS和PMOS的栅极，可见本实施例为后栅工艺。
在步骤S3，参考图4，在包含第一NMOS鳍结构11和第二PMOS鳍结构14的第一区域，去除假栅以及位于假栅下方的牺牲层，此区域的沟道层得以释放，形成第一区域的纳米片阵列。然后绕第一区域的纳米片阵列中每个纳米片沟道的外周分别形成第一高k介质层，图4中HK1表示第一高k介质层。本实施例中，第一高k介质层为AlOx、MnOx、ZrOx、TiOx、MoOx第一类高k介质，或者LaOx、MgOx、ScOx、YOx、NdOx第二类高k介质。
在步骤S4，参考图5，在包含第二NMOS鳍结构12和第一PMOS鳍结构13的第二区域，去除假栅以及位于假栅下方的牺牲层，释放沟道层以形成第二区域的纳米片阵列。然后绕第二区域的纳米片阵列中每个纳米片沟道的外周分别形成第二高k介质层，图5中HK2表示第二高k介质层。本实施例中，第二高k介质层为Hf基高k材料，例如HfO。
HK1选择第一类高k介质时在NMOS区域形成高阈值器件、在PMOS区域形成低阈值器件，HK1选择第二类高k介质时在NMOS区域形成低阈值器件、在PMOS区域形成高阈值器件。
在步骤S5，参考图6，在NMOS区域和PMOS区域形成金属栅电极，与第一高k介质层HK1、第二高k介质层HK2分别构成HKMG结构。
HKMG结构可以各自包括高k介质层和金属栅电极，这里高k介质层如上述的第一高k介质层HK1、第二高k介质层HK2，金属栅电极可以包括一个或多个功函数层和一个或多个导电金属层。
作为一种实施方式，形成HKMG结构的方法如下：
沉积阻挡层，如TiN/TaN；
NMOS区域和PMOS区域同时沉积PMOS功函数层；
去除NMOS区域的PMOS功函数层；
选择性腐蚀NMOS区域包括第一NMOS鳍结构和第二NMOS鳍结构在内的多个鳍结构对应的阻挡层；
选择性腐蚀PMOS区域包括第一PMOS鳍结构和第二PMOS鳍结构在内的多个鳍结构对应的PMOS功函数层；
沉积NMOS功函数层；
填充导电金属层。
可以理解的是，功函数层被配置为调整各个晶体管的功函数。一般的，NMOS晶体管使用NMOS功函数层，包含以下材料中的至少一种或多种的组合：Al、TiAl、TiAlx、TiAlCx、TiCx、TaCx。PMOS晶体管使用PMOS功函数层，包含以下材料中的至少一种或多种的组合：TiN、TaN、TiNx、TaNx、TiNSi。导电金属层可以用作栅极的主导电部分，可以选择钨(W)。
在一些实施例中，HKMG结构可包括附加层，诸如界面层、覆盖层、扩散/阻挡层或其它可应用的层。也可以在形成HKMG结构之后执行其它制造工艺，诸如形成用于源/漏区和HKMG结构的导电接触件以及包含金属线和通孔的多层互连结构。这些不是本申请的改进点，在此不详细讨论。
本发明实施例提供的堆叠纳米片环栅CMOS器件的制备方法，在形成NMOS和PMOS的HKMG结构时，NMOS区域处于不同区域的NMOS晶体管HKMG结构使用不同的高k介质层，同时PMOS区域处于不同区域的PMOS晶体管HKMG结构使用不同的高k介质层，利用不同的高k介质层便于精准调控CMOS器件阈值。
另一方面，本发明另一实施例还提供一种CMOS器件，可以参考图6，该CMOS器件包括：
衬底，所述包括NMOS区域和PMOS区域；
形成于NMOS区域上方的第一NMOS和第二NMOS，第一NMOS包括第一纳米片阵列，第一纳米片阵列中每个纳米片沟道由内到外依次环绕有第一高k介质层、NMOS功函数层和导电金属层，第二NMOS包括第二纳米片阵列，第二纳米片阵列中每个纳米片沟道由内到外依次环绕有第二高k介质层、NMOS功函数层和导电金属层；
形成于PMOS区域上方的第一PMOS和第二PMOS，第一PMOS包括第三纳米片阵列，第三纳米片阵列中每个纳米片沟道由内到外依次环绕有第二高k介质层、PMOS功函数层和导电金属层，第二PMOS包括第四纳米片阵列，第四纳米片阵列中每个纳米片沟道由内到外依次环绕有第一高k介质层、PMOS功函数层和导电金属层。
其中，第一高k介质层HK1为AlOx、MnOx、ZrOx、TiOx、MoOx第一类高k介质，或者LaOx、MgOx、ScOx、YOx、NdOx第二类高k介质。第二高k介质层HK2为Hf基高k材料。
HK1选择第一类高k介质时在NMOS区域形成高阈值器件、在PMOS区域形成低阈值器件，HK1选择第二类高k介质时在NMOS区域形成低阈值器件、在PMOS区域形成高阈值器件。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (10)

1.一种堆叠纳米片环栅CMOS器件的制备方法，其特征在于，所述方法包括：
提供衬底，所述衬底包括NMOS区域和PMOS区域，所述NMOS区域具有第一NMOS鳍结构和第二NMOS鳍结构，所述PMOS区域具有第一PMOS鳍结构和第二PMOS鳍结构，各鳍结构均包括形成于衬底的支撑部以及位于所述支撑部上交替层叠的牺牲层和沟道层，各鳍结构之间形成有浅沟槽隔离，且跨各鳍结构分别形成有假栅；
在位于各假栅两侧分别形成源/漏区；
在包含所述第一NMOS鳍结构和所述第二PMOS鳍结构的第一区域，去除假栅以及位于假栅下方的牺牲层，释放沟道层以形成第一区域的纳米片阵列，并绕所述第一区域的纳米片阵列中每个纳米片沟道的外周分别形成第一高k介质层；
在包含所述第二NMOS鳍结构和所述第一PMOS鳍结构的第二区域，去除假栅以及位于假栅下方的牺牲层，释放沟道层以形成第二区域的纳米片阵列，并绕所述第二区域的纳米片阵列中每个纳米片沟道的外周分别形成第二高k介质层；
在所述NMOS区域和所述PMOS区域形成金属栅电极，与所述第一高k介质层、所述第二高k介质层分别构成HKMG结构。
2.根据权利要求1所述的方法，其特征在于，所述第一高k介质层为AlOx、MnOx、ZrOx、TiOx、MoOx第一类高k介质，或者LaOx、MgOx、ScOx、YOx、NdOx第二类高k介质。
3.根据权利要求1所述的方法，其特征在于，所述第二高k介质层为Hf基高k材料。
4.根据权利要求1所述的方法，其特征在于，所述金属栅电极包括一个或多个功函数层和一个或多个导电金属层。
5.根据权利要求1所述的方法，其特征在于，所述在所述NMOS区域和所述PMOS区域形成金属栅电极，与所述第一高k介质层、所述第二高k介质层分别构成HKMG结构，包括：
沉积阻挡层；
NMOS区域和PMOS区域同时沉积PMOS功函数层；
去除NMOS区域的PMOS功函数层；
选择性腐蚀NMOS区域包括所述第一NMOS鳍结构和所述第二NMOS鳍结构在内的多个鳍结构对应的阻挡层；
选择性腐蚀PMOS区域包括所述第一PMOS鳍结构和所述第二PMOS鳍结构在内的多个鳍结构对应的PMOS功函数层；
沉积NMOS功函数层；
填充导电金属层。
6.根据权利要求5所述的方法，其特征在于，所述NMOS功函数层包含以下材料中的至少一种或多种的组合：Al、TiAl、TiAlx、TiAlCx、TiCx、TaCx。
7.根据权利要求5所述的方法，其特征在于，所述PMOS功函数层包含以下材料中的至少一种或多种的组合：TiN、TaN、TiNx、TaNx、TiNSi。
8.一种堆叠纳米片环栅CMOS器件，其特征在于，包括：
衬底，所述衬底包括NMOS区域和PMOS区域；
形成于所述NMOS区域上方的第一NMOS和第二NMOS，所述第一NMOS包括第一纳米片阵列，所述第一纳米片阵列中每个纳米片沟道由内到外依次环绕有第一高k介质层、NMOS功函数层和导电金属层，所述第二NMOS包括第二纳米片阵列，所述第二纳米片阵列中每个纳米片沟道由内到外依次环绕有第二高k介质层、NMOS功函数层和导电金属层；
形成于所述PMOS区域上方的第一PMOS和第二PMOS，所述第一PMOS包括第三纳米片阵列，所述第三纳米片阵列中每个纳米片沟道由内到外依次环绕有第二高k介质层、PMOS功函数层和导电金属层，所述第二PMOS包括第四纳米片阵列，所述第四纳米片阵列中每个纳米片沟道由内到外依次环绕有第一高k介质层、PMOS功函数层和导电金属层。
9.根据权利要求8所述的堆叠纳米片环栅CMOS器件，其特征在于，所述第一高k介质层为AlOx、MnOx、ZrOx、TiOx、MoOx第一类高k介质，或者LaOx、MgOx、ScOx、YOx、NdOx第二类高k介质。
10.根据权利要求8所述的堆叠纳米片环栅CMOS器件，其特征在于，所述第二高k介质层为Hf基高k材料。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115172168A (zh) * 2022-07-11 2022-10-11 中国科学院微电子研究所 一种多阈值堆叠纳米片gaa-fet器件阵列的制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545183A (zh) * 2012-07-12 2014-01-29 中芯国际集成电路制造(上海)有限公司 Cmos器件及其制作方法
WO2014164742A1 (en) * 2013-03-11 2014-10-09 Intermolecular, Inc Atomic layer deposition of hfaic as a metal gate workfunction material in mos devices
WO2016037396A1 (zh) * 2014-09-10 2016-03-17 中国科学院微电子研究所 一种FinFET结构及其制造方法
CN110189997A (zh) * 2019-04-28 2019-08-30 中国科学院微电子研究所 堆叠纳米片环栅晶体管及其制备方法
CN110246806A (zh) * 2019-06-11 2019-09-17 中国科学院微电子研究所 堆叠式环栅纳米片cmos器件结构及其制造方法
US20200135879A1 (en) * 2018-10-24 2020-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Gate Structure and Patterning Method for Multiple Threshold Voltages
US20210134951A1 (en) * 2019-10-31 2021-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
CN113809011A (zh) * 2020-06-12 2021-12-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545183A (zh) * 2012-07-12 2014-01-29 中芯国际集成电路制造(上海)有限公司 Cmos器件及其制作方法
WO2014164742A1 (en) * 2013-03-11 2014-10-09 Intermolecular, Inc Atomic layer deposition of hfaic as a metal gate workfunction material in mos devices
WO2016037396A1 (zh) * 2014-09-10 2016-03-17 中国科学院微电子研究所 一种FinFET结构及其制造方法
US20200135879A1 (en) * 2018-10-24 2020-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Gate Structure and Patterning Method for Multiple Threshold Voltages
CN110189997A (zh) * 2019-04-28 2019-08-30 中国科学院微电子研究所 堆叠纳米片环栅晶体管及其制备方法
CN110246806A (zh) * 2019-06-11 2019-09-17 中国科学院微电子研究所 堆叠式环栅纳米片cmos器件结构及其制造方法
US20210134951A1 (en) * 2019-10-31 2021-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
CN113809011A (zh) * 2020-06-12 2021-12-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115172168A (zh) * 2022-07-11 2022-10-11 中国科学院微电子研究所 一种多阈值堆叠纳米片gaa-fet器件阵列的制备方法
CN115172168B (zh) * 2022-07-11 2024-10-01 中国科学院微电子研究所 一种多阈值堆叠纳米片gaa-fet器件阵列的制备方法

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