TW201349310A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明實施例係提供了整合不同型態閘極結構於一基材上之方法及裝置。例如，一第一閘極結構，其關於一具有第一型態之電晶體，並包含一第一介電層及一第一金屬層；一第二閘極結構，其關於一第二型態之電晶體，並包含一第二介電層、一第二金屬層、一多晶矽層、此第一介電層及此第一金屬層；一虛置閘極結構，包含此第一介電層及此第一金屬層。

Description

半導體裝置及其製造方法
本發明係有關於半導體裝置，且特別是有關於一種具有不同型態之閘極結構，且是由閘極替換方法形成之半導體裝置。
半導體積體電路(IC)工業已經歷爆炸性成長。隨著IC材料及設計的技術進步，各世代IC中推陳出新，且每一代的IC均較前一代具有更小及更複雜的電路。在IC發展過程中，圖形尺寸不斷微縮(亦即使用製程所能創造出最小的元件(或線))，且功能密度持續增加(亦即單位晶片區域的內連線裝置數量)。尺寸微縮可提供產能增加及相關成本降低等效益，然而，亦會增加IC製造及設計的複雜度。為了實現上述，現今或未來的IC製程亦需具有類似之前的發展速度。
微縮技術節點為一種實現先進製程之方法。在某些IC設計中，係以金屬閘極電極取代傳統的多晶矽閘極電極，以能在微縮的尺寸元件下增進裝置效能。形成金屬閘極堆疊之製程包含一種稱為替換或“後閘極”的製程，於其中的最終閘極堆疊係為“後”製造，而可減少許多後續必須在閘極形成後進行的製程，例如高溫處理。然而，目前金屬閘極元件的實施及其於CMOS製程中仍有許多挑戰，特別是在將不同型態之閘極結構整合至單一基材上時更顯困難。
因此，業界需要的是一種半導體裝置之製造方法，其具有不同型態之閘極結構，且是由閘極替換方法形成。
在本發明一實施例中，係提供一種半導體裝置之製造方法，包括：形成複數閘極結構，其包含一第一閘極介電層、一第一金屬層、及一虛置層於此第一閘極介電層及此第一金屬層上；自這些閘極結構之一第一閘極結構及一第二閘極結構移除至少一部分的此虛置層，以於此第一閘極結構形成一第一溝槽及於此第二閘極結構形成一第二溝槽，其中此第二溝槽之深度大於此第一溝槽；以及形成一第二閘極介電層及一第二金屬層於此第一溝槽及此第二溝槽中。
在本發明另一實施例中，亦提供一種半導體裝置之製造方法，包括：形成一第一功函數金屬層及一位於其上之多晶矽層於一基材上；圖案化此第一功函數金屬層及此多晶矽層以形成一第一閘極結構、一第二閘極結構及一第三閘極結構；形成一罩幕元件於此第一閘極結構上；以此罩幕元件為罩幕，對此多晶矽層層進行一第一蝕刻，以自此第二閘極結構及此第三閘極結構移除一部分的此多晶矽層；移除此罩幕元件，並隨後對此多晶矽層進行一第二蝕刻，以自此第一閘極結構移除一部分的此多晶矽層而形成一第一溝槽，其中此第二及此第三閘極結構之此多晶矽層移除後係形成一第二溝槽及一第三溝槽；以及形成一第二功函數金屬層於此第一、此第二及此第三閘極結構中。
在本發明又一實施例中，更提供一種半導體裝 置，包括：一第一閘極結構，其係關於一具有一第一摻雜型態之電晶體，並包含一第一介電層及一第一金屬層；一第二閘極結構，係關於一具有一第二摻雜型態之電晶體，並包含一第二介電層及一第二金屬層；以及一虛置閘極結構，包含一第一介電層及此第一金屬層。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
200‧‧‧半導體裝置
202‧‧‧基材
204‧‧‧閘極結構
206‧‧‧第一區域
208‧‧‧第二區域
210‧‧‧第三區域
212‧‧‧第四區域
214‧‧‧界面層
216‧‧‧隔離結構
218‧‧‧閘極介電層
220‧‧‧金屬閘極層
222‧‧‧多晶矽層
224‧‧‧硬罩幕之第一層
226‧‧‧硬罩幕之第二層
302‧‧‧密封層
304‧‧‧源極/汲極佈植
402‧‧‧間隔物
502‧‧‧源極/汲極佈植
602‧‧‧矽化區
702‧‧‧間隔物
802‧‧‧接觸蝕刻停止層
804‧‧‧介電層
902‧‧‧表面
1002‧‧‧硬罩幕材料
1102‧‧‧光阻元件
1104‧‧‧罩幕元件
1202‧‧‧罩幕元件
1204‧‧‧剩餘的多晶矽層
1302‧‧‧溝槽
1304‧‧‧溝槽
1306‧‧‧溝槽
1308‧‧‧溝槽
1402‧‧‧閘極介電層
1404‧‧‧金屬層
1406‧‧‧填充金屬層
1502‧‧‧閘極結構
1504‧‧‧閘極結構
1506‧‧‧閘極結構
1508‧‧‧閘極結構
1602‧‧‧層間介電層
1702‧‧‧接觸點
第1圖顯示依照本發明一實施例之半導體裝置之製造方法之流程圖。
第2至17圖顯示依照第1圖之方法中的一或多個步驟製造本發明一實施例之半導體裝置於各階段之剖面圖。
下述揭露內容提供多種實施例或實例，以實現本發明的多種不同特徵。在本說明書中，為了簡化說明，將採用特定的實施例、單元、及組合方式說明。然而這些特例僅用以說明而非限制本發明。此外，形成某一元件於另一元件上包含兩元件為直接接觸，或者兩元件之間插設有其他元件而使得兩元件非為直接接觸。為求圖示簡潔清楚，各元件可能以任意比例繪示。再者，依照本說明書所提供平面電晶體之實施例，本領域具有通常知識者當可明瞭將其應用至多閘極裝置，例如鰭式場效電晶體裝置。
第1圖係顯示半導體裝置之製造方法100之流程圖。方法100係可用以在一混成(hybrid)半導體裝置上實施閘極替換製程。混成半導體裝置包含複數具有不同型態之裝置，其各自具有不同型態的閘極結構(例如具有不同膜層組成、厚度等)。第2至17圖為依照第1圖所示方法100製造裝置200的剖面圖。
可知的是，方法100包含互補式金氧半導體(CMOS)製程技術之步驟，因而在此僅簡略敘述。在實施方法100之前、之後及/或期間，亦可進行其他額外步驟。類似地，本領域具有通常知識者可明瞭在此所述之方法亦可有益於裝置的其他部分。
亦可知道的是，部分的半導體裝置200可由CMOS製程製造，並因而在此僅簡略描述。再者，半導體裝置200可包含各種其他裝置及元件，例如其他的電晶體、雙極性電晶體(bipolar junction transistor)、電阻器、電容器、二極體、熔絲等，但半導體裝置200在此已經過簡化以使本揭露之發明概念易於明瞭。半導體裝置200包含複數半導體裝置(例如電晶體)，且其可為相互內連接。在此，裝置200係以基材之每四個區域中的一單一閘極結構為例，其僅用於簡化及便於明瞭，但實施例中之閘極結構之數量、區域之數量、及區域之結構型態不應作任何限制。
裝置200可為位於積體電路製程中的一中間裝置(intermediate device)或僅為其一部分。裝置200可包含被動元件，例如靜態隨機存取記憶體(SRAM)及/或其他邏輯電路等被 動元件。裝置200亦可包含主動元件，例如P型場效電晶體(PFET)、N型場效電晶體(NFET)、金氧半場效電晶體(MOSFET)、互補式金氧半場效電晶體(CMOS transistor)、雙極性電晶體、高電壓電晶體、高頻電晶體、其他記憶胞及前述之組合。
方法100起始於步驟102，其係為形成複數閘極結構於一半導體基材上。這些閘極結構可包含一介電層、一金屬閘極層(例如功函數材料)及一虛置層。在一實施例中，虛置層可為多晶矽，或其他合適組成。虛置層可為用以在基材上形成一或多個電晶體時所使用的犧牲層。虛置層可為在基材上形成之至少一電晶體的閘極電極。這些閘極結構可形成於基材之不同區域上，例如由N型場效電晶體所定義之區域、由P型場效電晶體所定義之區域、由高電阻電晶體所定義之區域、由非功能性電晶體(例如虛置電晶體)所定義之區域及/或藉由設計一積體電路來定義之其他合適區域。
參見第2圖，其顯示半導體裝置200具有一基材202及複數閘極結構204設於其上。
基材202可為一矽基材。或者，基材202可包含元素半導體，例如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述之組合。在另一實施例中，基材202可為絕緣體上覆半導體(SOI)。
基材202包含第一區域206、第二區域208、第三區 域210及第四區域212。隔離結構216可間隔於這些區域之間。在一實施例中，第一區域206為一n型場效電晶體區。在一實施例中，第二區域208為一p型場效電晶體區。在一實施例中，第三區域210為一高電阻之電阻區(high resistance resistor)。在一實施例中，第四區域212為一虛置電晶體區(非功能性電晶體之區域)。第四區域212可提供閘極區域位於基材之導電層、半導體層或絕緣層(氧化矽)的部分上。需注意的是，這些區域僅用於舉例，但非用以限制其型態、結構、排列方式等。
絕緣結構216可由氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃、低介電常數介電材料及/或其他合適絕緣材料形成。隔離結構216可為淺溝槽隔離元件。在一實施例中，隔離結構216為淺溝槽隔離元件，且是藉由在基材202中的蝕刻溝槽而形成。溝槽可接著填滿絕緣材料，及進行化學機械研磨。其他隔離結構216可例如為場氧化物、矽局部氧化(LOCOS)、及/或其他合適結構。隔離結構216可包含一多層結構，例如具有一或多層襯層。
閘極結構204包含界面層214、閘極介電層218及金屬閘極層220。虛置層222(例如多晶矽)係設置於金屬閘極層220上。在某些實施例中，閘極結構204可更包含一蓋層，其可例如插在閘極介電層218及金屬閘極層220之間。
界面層214可包含一介電層，例如氧化矽層或氮氧化系層。界面層214可由化學氧化法、熱氧化法、原子層沉積(ALD)、化學氣相沉積及/或其他合適方法形成。
介電層218可為閘極介電層。介電層218可包含高 介電常數介電層，例如氧化鉿。或者，高介電常數介電層可視需要包含其他高介電常數介電材料，例如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2或前述之組合。介電層218可由原子層沉積及/或其他合適方法形成。
金屬閘極層220包含功函數金屬。功函數層之功函數值與功函數層之材料組成有關，因此，第一功函數層之材料係經過挑選，以調整其功函數值至使裝置中的各對應區域可具有所需的臨界電壓Vt。閘極結構204可包含N型功函數金屬，例如包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適n型功函數材料或前述之組合。金屬閘極層220可由化學氣相沉積、物理氣相沉積及/或其他合適製程形成。
多晶矽層222可由合適沉積製程形成，例如低壓化學氣相沉積(LPCVD)及電漿增強式化學氣相沉積(PECVD)。在一實施例中，硬罩幕層係設置於閘極結構上。在其他實施例中，硬罩幕層可包含第一層224及第二層226。在一實施例中，第一層224包含氧化矽。在其他實施例中，第二層包含氮化矽。
接著，繼續進行步驟104，形成源極/汲極區。源極/汲極區可包含導入合適之摻質，例如n型或p型摻質。源極/汲極區可包含暈圈(halo)或低劑量汲極(LDD)佈植、源極/汲極佈植、源極/汲極活化及/或其他合適製程。在其他實施例中，源極/汲極區可包含隆起的源極/汲極區、應變區、磊晶成長區及/或其他技術。在又一實施例中，源極/汲極活化製程包含快速熱退火，例如溫度接近1010℃。參見第3圖，其顯示源極/汲極 佈植304。源極/汲極佈植304可稱為暈圈(halo)或低劑量汲極(LDD)佈植。參見第5圖，其係顯示源極/汲極佈植502。
在某些實施例中，密封層係形成於閘極結構上。此密封層可在進行源極/汲極佈植(例如暈圈或低劑量汲極佈植)之前形成。在一實施例中，密封層包含氮化矽。參見第3圖，密封層302係形成於閘極結構204上。在一實施例中，密封層302之厚度為約30Å。如前述，第3圖亦顯示暈圈(halo)或低劑量汲極(LDD)佈植304。
在某些實施例中，間隔物可在源極/汲極區(或其一部分)形成之前或之後，沿閘極結構之側壁形成。間隔物可藉由沉積介電材料並接著進行非等向性蝕刻形成。或者，亦可藉由其他方式形成間隔物。在一實施例中，間隔物包含氧化矽、氮化矽及/或其他介電材料。間隔物可包含複數膜層，例如，在一實施例中，間隔物包含為約30Å之氧化物及為約250Å之氮化矽。
參見第4圖，間隔物402鄰接閘極結構204之側壁形成。間隔物402亦可稱為主要側壁間隔物。間隔物402可包含一具有均勻厚度之襯層(例如氧化物)及一位於襯層上之主要側壁間隔層(例如氮化物)，例如D形的間隔物。
在一實施例，步驟104包含對此經摻雜之源/汲極區昨作矽化處理。矽化材料可包含矽化鎳(NiSi)、矽化鎳鉑(NiPtSi)、矽化鎳鉑鍺(NiPtGeSi)、矽化鎳鍺(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)、其他合適材料及/或前述之組合。這些矽化物元件可由 例如如下之製程形成：沉積一金屬層並對此金屬層進行退火，以使金屬層能與矽反應而形成矽化物；接著移除未反應之金屬層。在一實施例中，矽化鎳可藉由沉積約400Å之鎳於基材上形成。參見第6圖，其顯示將第5圖所示之源極/汲極區矽化為矽化區602。
接著，繼續進行步驟106，形成一接觸蝕刻停止層(CESL)及/或中間介電層於複數閘極結構上。接觸蝕刻停止層可例如由氮化矽、氧化矽、氮氧化矽及/或其他習知材料形成。接觸蝕刻停止層可由電漿增強式化學氣相沉積及/或其他沉積或氧化製程形成。介電層可包含例如四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、未經摻雜之矽玻璃、摻雜之氧化矽(例如硼磷矽玻璃、氟摻雜玻璃、磷矽玻璃、硼矽玻璃)、及/或其他合適介電材料形成。介電層可由電漿增強式化學氣相沉積或其他合適沉積技術形成。參見第8圖，接觸蝕刻停止層802及介電層804係設置於基材202上。
在一實施例中，在形成接觸蝕刻停止層及/或中間介電層之前，可以合適製程移除部分的間隔物及/或硬罩幕材料。上述移除部分間隔物及/或硬罩幕材料之步驟，可例如為以磷酸在程式升溫下作蝕刻。在一實施例中，可使用溫度約120℃之磷酸來移除部分的間隔物(例如氮化矽)。在一實施例中，可由乾蝕刻製程移除硬罩幕層。參見第7圖，所示間隔物702係由厚度縮減後的間隔物402(第4圖)形成，且已移除硬罩幕層224及226。接觸蝕刻停止層802及/或介電層804可形成於間隔物702上。
接著，繼續進行步驟108，進行一平坦化製程以暴露出閘極結構之頂面。平坦化製程可包含化學機械研磨製程。參見第9圖，其顯示進行平坦化製程後，形成表面902及暴露出閘極結構204之多晶矽層222。
接著，繼續進行步驟110，形成硬罩墓元件於基材之一區域上，例如形成於提供作為第一型態電晶體之區域。在一實施例中，形成一毯覆式硬罩幕層並以合適的微影蝕刻(例如乾蝕刻)技術將其圖案化。在一實施例中，硬罩幕層包含氮化鈦。在一實施例中，硬罩幕層之厚度為約20 Å。此硬罩幕層可形成於基材之用以提供作為特定型態電晶體之區域上，例如高電阻電晶體。
參見第10圖，硬罩幕材料1002之其中一層係形成於基材202上，並經由圖案化形成罩幕元件1104，如第11圖所示。罩幕元件1104可由使用光阻元件1102形成。在一實施例中，罩幕元件1104係設置於基材之第三區20區域上。在另一實施例中，罩幕元件1004係形成於基材之用以提供作為高電阻電晶體之區域上。或者，在其他實施例中，可形成於其他關於不同型態之電晶體且需要罩幕之閘極結構。
接著，繼續進行步驟112，其為形成罩幕元件於基材之另一區域上，此區域不同於步驟110之罩幕元件所定義的區域。在一實施例中，步驟112之罩幕元件形成於基材之一包含第二型態之電晶體之區域上。在又一實施例中，此罩幕元件係形成於基材之一具有N型場效電晶體及P型場效電晶體其中一者之區域上。罩幕元件可包含使用合適曝光及顯影製程作圖 案化之光阻。例如，參見第12圖，光阻元件1202係設置於基材202上。光阻元件1202提供作為罩幕，保護基材202之第一區域206。在一實施例中，光阻元件1202位於有關於N型場效電晶體裝置之閘極結構上。
接著，繼續進行步驟114之步驟，移除部分的閘極結構。在一實施例中，係為移除基材之一或多個區域中的閘極結構的部分的多晶矽層。在一實施例中，係為移除有關於P型場效電晶體及/或虛置閘極結構之閘極結構中的部分的多晶矽層。在上述指定區域中，多晶矽層之厚度可縮減至原先之約50%。多晶矽層可由合適的濕蝕刻、乾蝕刻、電漿蝕刻、及/或其他製程作蝕刻。
參見第12圖，基材202之第二區域208及第四區域212中之閘極結構204之多晶矽層222係經過薄化，以提供多晶矽層1204。在一實施例中，第二區域208提供一有關於P型場效電晶體裝置之閘極結構。在一實施例中，第四區域212一有關於虛置裝置之閘極結構。
接著，繼續進行步驟116，將罩幕元件予以移除。例如，可將如前述步驟112所述之罩幕元件(例如光阻)自基材掀離。在一實施例中，如步驟110所述之硬罩幕罩幕元件仍殘留在基材上。例如，參見第13圖，罩幕元件1202及1102(參見第12圖)已從基材202上移除，以暴露出基材202之第一區域202、第二區域208及第四區域212中之閘極結構。
接著，繼續進行步驟118，移除一部分的閘極結構以形成溝槽。在一實施例中，可移除基材之一或多個區域中的 閘極結構中剩餘的多晶矽層，且基材之另一區域中的閘極結構中的多晶矽層係具有經薄化的厚度。硬罩幕罩幕元件則可保護基材之再另一區域中的閘極結構。路如，參見第13圖，基材之第一區域206中的閘極結構204具有移除多晶矽層222所形成之溝槽1302。基材之第二區域208中的閘極結構204具有移除剩餘多晶矽層1204(例如相較於移除所有的多晶矽層222)所形成之溝槽1304。基材之第四區域212中的閘極結構204具有移除剩餘多晶矽層1204(例如相較於移除所有的多晶矽層222)所形成的溝槽1306。須注意的是，在移除整個多晶矽層222之後或同時，係會暴露出金屬層220及介電層218。此外，亦可移除金屬層220及介電層218(參見溝槽1304及1306)。在一實施例中，可保留界面層216於溝槽1304及/或1306中，然而，亦可對界面層作其他合適處理。
接著，繼續進行步驟120，形成金屬閘極於步驟118及/或112所提供之溝槽中。所形成之金屬閘極亦包含閘極介電層、蓋層、填充層及/或其他合適膜層。金屬閘極所包含之功函數金屬層可為N型或P型功函數層。例如，P型功函數層包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合適P型功函數材料或前述之組合。N型金屬功函數層包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適N型功函數材料或前述之組合。功函數層可包含複數膜層，其可由化學氣相沉積、物理氣相沉積及/或其他合適製程沉積形成。在一實施例中，金屬閘極可為一P型金屬閘極並包含P型功函數層。
金屬閘極結構之介電層可包含高介電常數介電層，例如氧化鉿(HfO2)。或者，高介電常數介電層可視需要包含其他高介電常數介電質，例如HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、前述之組合或其他合適材料。介電層可由原子層沉積(ALD)及/或其他合適方法形成。此介電層可與如步驟102所述之形成於閘極結構中之介電層有相同或不同的組成。
金屬閘極結構之填充層可包含Al、W、Cu及/或其他合適材料。此填充金屬可由化學氣相沉積、物理氣相沉積、電鍍及/或其他合適製程形成。此填充金屬可沉積於功函數金屬層上，並因此填滿溝槽或開口中的剩餘部分。
參見第14圖，閘極介電層1402係形成於基材上。此閘極介電層1402可為如上所述之高介電常數介電質。金屬層1404形成於閘極介電層1402上。金屬層1404可為一功函屬金屬層。在一實施例中，金屬層1404具有與金屬閘極層220相反之導電型態(例如N型或P型)。在一實施例中，金屬層1404為P型功函數層。填充金屬層1406係形成於金屬層1404上，並填充溝槽之剩餘部分，例如第13圖所示之溝槽1302、1304及1306。
在形成閘極介電層1402之後，可對金屬層1404及填充層1406進行平坦化製程。例如，參見第15圖，係已對第14圖所示之裝置作平坦化，以自介電層804之表面移除金屬閘極層。
因此，閘極結構1502係形成於基材202之第一區域206中。閘極結構1502包含界面層214、介電層218、金屬層220、多晶矽層222、介電層1402、金屬層1404、及填充層1406。在 一實施例中，金屬閘極層220提供閘極結構1502所需之功函數值。在一實施例中，閘極結構1502可提供作為N型場效電晶體裝置之閘極。
此外，閘極結構1504係形成於基材202之第二區域208中。閘極結構1504包含界面層214、介電層1402、金屬層1404及填充層1406。在一實施例中，金屬層1404提供閘極結構1504所需之功函數值。在一實施例中，閘極結構1504可提供作為P型場效電晶體裝置之閘極。
再者，閘極結構1506係形成於基材202之第三區域210中。硬罩幕層1104可由平坦化製程移除。閘極結構1506包含界面層214、介電層218、金屬層220及多晶矽層222。在一實施例中，閘極結構1506可提供作為高電阻裝置之閘極。
最後，閘極結構1508係形成於基材202之第四區域212中。閘極結構1508包含界面層214、介電層1402、金屬層1404及及填充層1406。在一實施例中，閘極結構1508可提供作為虛置裝置之閘極。須注意的是，閘極結構1508可形成於基材之導電部分上或形成於絕緣區域上。
需注意的是，第15圖顯示了本揭露所提供之方法100之其中一項進步。在對基材202進行平坦化的期間，閘極結構1508可做為合適的停止層，例如可減少由閘極結構1508中之金屬高度所導致的碟盤效應(dishing effects)。例如，基材202之第四區212之施予向下的力量時，係需對抗閘極結構1508中之材料的硬度及力量。
接著，繼續進行步驟122，形成層間介電層於基材 上。此層間介電層可包含介電材料，例如四乙氧基矽烷氧化物、未經摻雜之矽玻璃、摻雜之氧化矽(例如硼磷矽玻璃、氟摻雜玻璃、磷矽玻璃、硼矽玻璃)、及/或其他合適介電材料。此層間介電層可由電漿增強式化學氣相沉積製程或其他合適沉積技術形成。此層間介電層可包含與步驟106所述之介電層相同或不同的組成。此層間介電層之厚度可為約1450Å。
參見第16圖，層間介電層係形成於基材202上。層間介電層1602包含介電層804及在進行如第15圖所述之閘極結構平坦化製程之後所形成的介電材料。介電層1602可包含一或多個介電材料組成。此層間介電層1602之厚度可為約1450Å。
接著，繼續進行步驟124，形成一或多個接觸點於基材之元件上。接觸點可提供多層內連線中之一或多個內連線層作內連接。此接觸點可包含鎢或其他合適導電元件。此接觸點之形成方式可為：在層間介電層中蝕刻出溝槽或開口，並以導電元件填滿溝槽以形成通孔(vias)。參見第17圖所，複數個接觸點1702係形成於基材202上。接觸點1702可提供電性連接至源極/汲極區及/或閘極結構。
總而言之，在此所提供之方法及裝置提供了一種在同一基材上具有混成(或不同)型態之閘極結構之方法及至裝置。在一實施例中，可使用前閘極製程定義一種型態之電晶體(例如NFET)，再以後閘極製程定義另一型態之電晶體(例如PFET)。在另一實施例中，虛置閘極(或非功能性之閘極)可提供用以在進行後閘極或替換閘極製後定義第二型態之電晶體之後形成。因此，在一實施例中，P型場效電晶體虛置裝置是 形成於基材上。通過這樣做，本揭露亦提供了各種相較於先前技術具有不同進步之實施例。例如，使用如第1圖之方法之實施例，可改善傳統閘極替換方法所常見的問題，例如可改善基材之各區域的閘極高度變化(gate height variation across the substrate)、化學機械研磨(CMP)導致的過研磨(over-polish)、化學機械研磨(CMP)導致的研磨不足(under-polish)。其中一種型態之閘極結構(例如PFET)之總體圖案可增加(主動裝置及虛置裝置)。在一實施例中，亦增加了由閘極替換製程(例如閘極在源極/汲極後形成及/或藉由移除第一閘極結構而填充溝槽)形成之具有金屬閘極之裝置之總體圖案密度。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧半導體裝置
202‧‧‧基材
206‧‧‧第一區域
208‧‧‧第二區域
210‧‧‧第三區域
212‧‧‧第四區域
214‧‧‧界面層
216‧‧‧隔離結構
218‧‧‧閘極介電層
220‧‧‧金屬閘極層
222‧‧‧多晶矽層
302‧‧‧密封層
602‧‧‧矽化區
702‧‧‧間隔物
802‧‧‧接觸蝕刻停止層
1402‧‧‧閘極介電層
1404‧‧‧金屬層
1406‧‧‧填充金屬層
1502‧‧‧閘極結構
1504‧‧‧閘極結構
1506‧‧‧閘極結構
1508‧‧‧閘極結構
1602‧‧‧層間介電層
1702‧‧‧接觸點

Claims (10)

  1. 一種半導體裝置之製造方法，包括：形成複數閘極結構，其包含一第一閘極介電層、一第一金屬層、及一虛置層於該第一閘極介電層及該第一金屬層上；自該些閘極結構之一第一閘極結構及一第二閘極結構移除至少一部分的該虛置層，以於該第一閘極結構形成一第一溝槽及於該第二閘極結構形成一第二溝槽，其中該第二溝槽之深度大於該第一溝槽；以及形成一第二閘極介電層及一第二金屬層於該第一溝槽及該第二溝槽中。
  2. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該第一閘極結構關係於一N型場效電晶體，該第二閘極結構關係於一P型場效電晶體。
  3. 如申請專利範圍第1項所述之半導體裝置之製造方法，更包含：在移除該第二閘極結構之該虛置層時，同時自該些閘極結構之一第三閘極結構移除該虛置層，其中該第三閘極結構為一非功能性閘極。
  4. 如申請專利範圍第1項所述之半導體裝置之製造方法，更包含：在移除該第二閘極結構之該虛置層移除該第二閘極結構之該第一閘極介電層及該第一金屬層；及形成一第二介電層及一第二金屬層於該第二溝槽中。
  5. 如申請專利範圍第4項所述之半導體裝置之製造方法，更包含：在移除該第二閘極結構之該虛置層時，同時自該第些閘極結構之一第三閘極結構移除該虛置層，以創造一第三溝槽，其中該第三閘極結構為一非功能性閘極；及形成該第二介電層及該第二金屬層於該第三溝槽中。
  6. 一種半導體裝置之製造方法，包括：形成一第一功函數金屬層及一位於其上之多晶矽層於一基材上；圖案化該第一功函數金屬層及該多晶矽層以形成一第一閘極結構、一第二閘極結構及一第三閘極結構；形成一罩幕元件於該第一閘極結構上；以該罩幕元件為罩幕，對該多晶矽層層進行一第一蝕刻，以自該第二閘極結構及該第三閘極結構移除一部分的該多晶矽層；移除該罩幕元件，並隨後對該多晶矽層進行一第二蝕刻，以自該第一閘極結構移除一部分的該多晶矽層而形成一第一溝槽，其中該第二及該第三閘極結構之該多晶矽層移除後係形成一第二溝槽及一第三溝槽；以及形成一第二功函數金屬層於該第一、該第二及該第三閘極結構中。
  7. 如申請專利範圍第6項所述之半導體裝置之製造方法，其中在圖案化該第一功函數層及該多晶矽層時，更形成一第四閘極結構，且其中該多晶矽層沒有自該第四閘極結構中 移除。
  8. 一種半導體裝置，包括：一第一閘極結構，其係關於一具有一第一摻雜型態之電晶體，並包含一第一介電層及一第一金屬層；一第二閘極結構，係關於一具有一第二摻雜型態之電晶體，並包含一第二介電層及一第二金屬層；以及一虛置閘極結構，包含一第一介電層及該第一金屬層。
  9. 如申請專利範圍第8項所述之半導體裝置，更包含：一第三閘極結構，其係關於一高電阻場效電晶體，並包含該第一介電層、該第一金屬層及該多晶矽層，其中該第三閘極結構之該多晶矽層之厚度較該第二閘極結構之該多晶矽層之厚度厚。
  10. 如申請專利範圍第8項所述之半導體裝置，其中該具有第二摻雜型態之電晶體為一n型場效電晶體，該具有第一摻雜型態之電晶體為一p型場效電晶體。
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