TWI764132B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法

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TWI764132B
TWI764132B TW109112937A TW109112937A TWI764132B TW I764132 B TWI764132 B TW I764132B TW 109112937 A TW109112937 A TW 109112937A TW 109112937 A TW109112937 A TW 109112937A TW I764132 B TWI764132 B TW I764132B
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李欣怡
童宣瑜
許經佑
洪正隆
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Abstract

提供半導體裝置及其製造方法。在實施例中，使用鈍化製程以減少在閘極堆疊中功函數層內的懸鍵及缺陷。鈍化製程係引入會與懸鍵反應的鈍化元素，以鈍化懸鍵。此外，在一些實施例中，鈍化元素會捕捉其他元素，並減少或防止其他元素擴散至結構的其他部分。

Description

半導體裝置及其製造方法
本揭露實施例係有關於一種半導體裝置及其製造方法，特別是有關於一種沉積p型金屬功函數層和n型金屬功函數層的半導體裝置及其製造方法。
半導體裝置被使用於各種電子應用中，例如：個人電腦、手機、數位相機和其他電子設備。 半導體裝置通常透過以下方式來製造：依序在半導體基底上沉積絕緣層或介電層、導電層和半導體層的材料，且使用微影製程將各種材料層圖案化，以在其上形成電路構件和元件。
半導體工業通過不斷縮小最小特徵尺寸來持續提高各種電子元件（例如：電晶體、二極體、電阻器、電容器等）的積體密度（integration density），這允許將更多的元件整合至特定區域中。 但是，隨著最小特徵尺寸的縮小，出現了其他應該解決的問題。
本揭露實施例提供一種半導體裝置的製造方法，包括：在半導體鰭片上方沉積閘極介電質；在前述閘極介電質上方沉積第一p型金屬功函數層；在前述第一p型金屬功函數層上方沉積第一n型金屬功函數層；以及使前述第一n型金屬功函數層暴露於含氟氣體。
本揭露實施例提供一種半導體裝置的製造方法，包括：在位於半導體鰭片上方的第一p型金屬功函數層和閘極介電質上方沉積第一n型金屬功函數層，且前述第一n型金屬功函數層與前述第一p型金屬功函數層、前述閘極介電質物理接觸；以及捕捉前述第一n型金屬功函數層內的第一元素，其中前述捕捉的操作至少局部透過使前述第一n型金屬功函數層暴露於鈍化前驅物來進行。
本揭露實施例提供一種半導體裝置，包括：半導體鰭片、閘極介電質、第一p型金屬功函數層以及第一n型金屬功函數層。閘極介電質係位於前述半導體鰭片上方。第一p型金屬功函數層係位於前述閘極介電質上方。第一n型金屬功函數層係位於前述第一p型金屬功函數層上方且與前述第一p型金屬功函數層物理接觸，其中前述第一n型金屬功函數層包括具有非零鎢濃度的一區域。前述第一p型金屬功函數層和前述第一n型金屬功函數層內包括鋁，前述鋁的濃度梯度從前述第一n型金屬功函數層延伸至前述第一p型金屬功函數層且在延伸至前述閘極介電質之前終止。
以下的揭露內容提供許多不同的實施例或範例以實施本揭露實施例的不同特徵。以下敘述構件及配置的特定範例，以簡化本揭露實施例的說明。當然，這些特定的範例僅為示範並非用以限定本揭露實施例。例如，在以下的敘述中提及第一特徵形成於第二特徵上或上方，即表示其可包括第一特徵與第二特徵是直接接觸的實施例，亦可包括有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵可能未直接接觸的實施例。另外，在以下的揭露內容的不同範例中可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰之目的，並非用以指定所討論的不同實施例及/或結構之間的關係。
此外，在此可使用與空間相關用詞。例如「底下」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，以便於描述圖式中繪示的一個元件或部件與另一個（些）元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包括使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位（旋轉90度或其他方位），且在此使用的空間相關詞也可依此做同樣的解釋。
現在將以特定範例來描述實施例，這些範例包括在5nm或3nm技術節點具有多個閾值電壓的鰭式場效電晶體（fin field effect transistor；finFET）裝置。然而，實施例不限於本文提供的範例，且可在各式各樣的實施例中實施此概念。
請參照第1圖，其繪示半導體裝置100（例如鰭式場效電晶體裝置）的立體圖。在一實施例中，半導體裝置100包括基底101和第一溝槽103。基底101可以是矽基底，但也可使用其他基底，例如：絕緣體上半導體（semiconductor-on型insulator；SOI）、應變絕緣體上半導體（strained SOI）和絕緣體上矽鍺（silicon germanium on insulator）基底。基底101可以是p型半導體，但在其他實施例中，基底101也可以是n型半導體。
在其他實施例中，基底101可選擇為能夠特別增強從基底101形成之裝置性能（例如：增強載子移動率）的材料。舉例而言，在一些實施例中，基底101的材料可選擇為一層磊晶成長半導體材料，例如磊晶成長矽鍺，其可幫助增強從磊晶成長矽鍺形成之裝置性能的測量。然而，這些材料的使用雖然能夠增強裝置的性能特徵，但相同材料的使用也會影響裝置的其他性能特徵。舉例而言，磊晶成長矽鍺的使用可能會劣化裝置（相對於矽而言）的界面及電荷缺陷（interfacial and charge defect；Dit ）。在此所述的實施例可有助於改善界面及電荷缺陷的劣化。
可形成第一溝槽103來作為最終形成第一隔離區105的初始步驟。可利用遮罩層（未單獨繪示於第1圖中）以及適當的蝕刻製程來形成第一溝槽103。舉例而言，遮罩層可以是硬遮罩，其包括透過例如化學氣相沉積（chemical vapor deposition；CVD）的製程所形成的氮化矽，但可也使用其他材料（例如氧化物、氮氧化物、碳化矽、前述的組合或其他類似的材料）或其他製程（例如電漿增強化學氣相沉積（plasma enhanced chemical vapor deposition；PECVD）、低壓化學氣相沉積（low pressure chemical vapor deposition；LPCVD）或甚至接續氮化製程之氧化矽的形成）。一旦形成遮罩層，可透過適合的微影製程將遮罩層圖案化，以曝露基底101將被移除的部分來形成第一溝槽103。
然而，所屬技術領域中具有通常知識者將可理解上述形成遮罩層的製程和材料並不是唯一可用來保護基底101的一部分，而曝露基底101的其他部分以形成第一溝槽103的方法。可使用任何適合的製程（例如經圖案化及顯影的光阻）來曝露基底101將被移除的部分以形成第一溝槽103。上述所有方法是完全意欲要包含在本揭露實施例的範圍中。
一旦形成遮罩層且將遮罩層圖案化，即在基底101中形成第一溝槽103。可透過適合的製程（例如反應式離子蝕刻（reactive ion etching；RIE））來移除曝露的基底101，以在基底101中形成第一溝槽103，但也可使用其他任何適合的製程。在一實施例中，可形成具有從基底101的表面起小於約5000Å（例如為2500Å）的第一深度的第一溝槽103。
然而，所屬技術領域中具有通常知識者將可理解上述形成第一溝槽103的製程僅是一種可能的製程，而非意圖作為唯一的實施例。相對地，可使用任何適合用來形成第一溝槽103的製程，且可使用包括任意次遮罩及移除步驟的任何適合的製程。
除了形成第一溝槽103之外，另外透過遮罩及蝕刻製程從基底101保持未移除的部分形成鰭片107。為了方便起見，將圖式中繪示的鰭片107與基底101以虛線分隔開，但物理上分開的指示可存在或可不存在。如下所述，這些鰭片107可用以形成多閘極鰭式場效電晶體的通道區。雖然第1圖僅繪示從基底101形成三個鰭片107，但也可使用任意數量的鰭片107。
可形成鰭片107以使其在基底101的表面處具有介於約5nm至約80nm之間的寬度，例如為約30nm。另外，鰭片107之間可隔開介於約10nm至約100nm之間的距離，例如為約50nm。藉由將鰭片107以此方式隔開，各鰭片107可形成分隔的通道區而仍夠靠近以分享一共同閘極（以下將更進一步說明）。
此外，可透過任何適合的方法將鰭片107圖案化。舉例而言，可利用一或多個微影製程（包括雙重圖案化製程或多重圖案化製程）將鰭片107圖案化。普遍而言，雙重圖案化製程或多重圖案化製程結合微影和自對準製程，允許產生例如間距小於利用單一、直接微影製程所得間距的圖案。舉例而言，在一實施例中，在基底上方形成犧牲層且利用微影製程將犧牲層圖案化。利用自對準製程沿圖案化犧牲層旁形成間隔件。接著，移除犧牲層，且可使用剩餘的間隔件來將鰭片107圖案化。
一旦已經形成了第一溝槽103和鰭片107，則可用介電材料填充第一溝槽103，且可使第一溝槽103內的介電材料凹陷以形成第一隔離區105。介電材料可以是氧化物材料、高密度電漿（high-density plasma；HDP）氧化物或其他類似的材料。在選擇性地清潔和襯墊第一溝槽103之後，可利用化學氣相沉積（CVD）方法例如高縱深比填溝製程（high aspect ratio process； HARP）、高密度電漿化學氣相沉積方法或其他本技術領域中已知適合的形成方法來形成介電材料。
可通過以下方式來填充第一溝槽103：用介電材料過度填充第一溝槽103和基底101，接著透過例如化學機械研磨（chemical mechanical polishing；CMP）、蝕刻、前述的組合或其他類似的適當製程移除第一溝槽103和鰭片107之外的多餘材料。在一實施例中，此移除製程也會移除位於鰭片107上方的任何介電材料。如此一來，移除介電材料將使鰭片107的表面曝露於進一步的處理步驟。
一旦第一溝槽103已經被介電材料填充，介電材料可接著從鰭片107的表面凹陷。可執行凹陷以曝露鰭片107之鄰接頂面的側壁的至少一部分。透過將鰭片107的頂面浸入例如氫氟酸(HF)之類的蝕刻劑中，可使用濕式蝕刻使介電材料凹陷，但也可使用其他蝕刻劑例如氫氣，以及使用其他方法例如反應性離子蝕刻、利用例如NH3 /NF3 的蝕刻劑進行乾式蝕刻、化學氧化物移除或乾式化學清潔。介電材料可凹陷至距鰭片107的表面約50Å至約500Å之間的距離，例如約400Å。另外，此凹陷還可以移除位於鰭片107上方的任何剩餘的介電材料，以確保曝露鰭片107以進行更進一步的處理。
然而，所屬技術領域中具有通常知識者將認知到上述步驟可能只是用於填充和凹陷介電材料的整個製程流程的一部分。舉例而言，襯墊步驟、清潔步驟、退火步驟、間隙填充步驟、前述的組合及其他類似的步驟也可以用於形成第一溝槽103，並以介電材料填充第一溝槽103。所有可能的處理步驟皆完全意欲包含在本揭露實施例的範圍內。
在已經形成第一隔離區105之後，可以在每個鰭片107上形成虛設閘極介電質109、在虛設閘極介電質109上方的虛設閘極電極111以及第一間隔件113。在一實施例中，可透過熱氧化、化學氣相沉積、濺鍍或本技術領域中已知用於形成閘極介電質的任何其他方法來形成閘極介電質109。取決於形成閘極介電質的技術，在鰭片107的頂部上的虛設閘極介電質109的厚度可與在鰭片107的側壁上的閘極介電質厚度不同。
虛設閘極介電質109可包括例如二氧化矽或氮氧化矽的材料，此材料的厚度介於大約3Å至大約100Å的範圍內，例如大約10Å。虛設閘極介電質109可由例如氧化鑭（La2 O3 ）、氧化鋁（Al2 O3 ）、二氧化鉿（HfO2 ）、氧氮化鉿（HfON）、二氧化鋯（ZrO2 ）或前述的組合的高介電常數（high-k）材料（例如相對介電常數大於約5）所形成，且具有介於約0.5Å至約100Å，例如約10Å或更小的等效氧化物厚度。另外，二氧化矽、氧氮化矽及/或高介電常數材料的任何組合也可用於虛設閘極介電質109。
虛設閘極電極111可以包括導電或非導電材料，並且可選自多晶矽、鎢（W）、鋁（Al）、銅（Cu）、銅鋁合金（AlCu）、鈦（Ti）、氮化鋁鈦（TiAlN）、碳化鉭（TaC）、氮碳化鉭（TaCN）、氮矽化鉭（TaSiN）、錳（Mn）、鋯（Zr）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、鈷（Co）、鎳（Ni）、前述的組合或其他類似的材料。可透過化學氣相沉積（CVD）、濺鍍沉積或本技術領域中已知用於沉積導電材料的其他技術來沉積虛設閘極電極111。虛設閘極電極111的厚度可介於約5Ǻ至約200Ǻ的範圍內。虛設閘極電極111的頂面可以為非平面的頂面，且可在虛設閘極電極111的圖案化或閘極蝕刻之前被平坦化。此時，離子可被引入或可不被引入至虛設閘極電極111中。可例如通過離子植入技術來引入離子。
一旦形成虛設閘極介電質109和虛設閘極電極111，可將虛設閘極介電質109和虛設閘極電極111圖案化以在鰭片107上方形成一系列堆疊115。堆疊115界定位於虛設閘極介電質109下方的鰭片107的每一側上的多個通道區。閘極115可透過使用本技術領域已知的沉積和微影技術在虛設閘極電極111上沉積和圖案化閘極遮罩（未單獨繪示於第1圖中）來形成。閘極遮罩可以結合常用的遮罩和犧牲材料，例如（但不限於）氧化矽、氧氮化矽、氮氧碳化矽（SiCON）、碳化矽（SiC）、碳氧化矽（SiOC）及/或氮化矽，並且可沉積至約5Ǻ到約200Ǻ之間的厚度。可使用乾式蝕刻製程來蝕刻虛設閘極電極111和虛設閘極介電質109，以形成圖案化堆疊115。
一旦已將堆疊115圖案化，即可形成第一間隔件113。第一間隔件113可以形成在堆疊115的相對側上。第一間隔件113通常通過在先前形成的結構上毯覆沉積間隔件層（未單獨繪示於第1圖中）而形成。間隔層可包括SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物及其他類似的材料，並且可透過用於形成此種層的方法來形成，例如化學氣相沉積（CVD）、電漿增強化學氣相沉積、濺鍍以及本技術領域中已知的其他方法。間隔件層可包括具有不同蝕刻特性的不同材料或與第一隔離區105內的介電材料相同的材料。接著，可例如透過一次或多次蝕刻來將第一間隔件113圖案化，以從結構的水平表面上移除間隔件層，來形成第一間隔件113。
在一實施例中，可形成厚度介於約5Ǻ至約500Ǻ之間的第一間隔件113。另外，一旦已經形成第一間隔件113，則可將與一堆疊115相鄰的第一間隔件113和與另一堆疊115相鄰的第一間隔件113分隔大約5nm至大約200nm之間的距離，例如大約20nm。然而，可以使用任何合適的厚度和距離。
第2圖繪示從未被堆疊115和第一間隔件113保護的那些區域中移除鰭片107以及再生長源極/汲極區201。可透過使用堆疊115和第一間隔件113作為硬遮罩的反應離子蝕刻（RIE），或者透過任何其他合適的移除製程來進行從未被堆疊115和第一間隔件113保護的那些區域中移除鰭片107。可繼續進行此移除直到鰭片107與第一隔離區105的表面齊平（如圖所示）或在第一隔離區105的表面下方。
一旦移除了鰭片107的這些部分，就放置硬遮罩（未單獨繪示）且將其圖案化，覆蓋虛設閘極電極111以防止生長，且源極/汲極區201可與每個鰭片107接觸以再生長。在一實施例中，可再生長源極/汲極區201，且在一些實施例中，可再生長源極/汲極區201以形成應力子(stressor)，此應力子將向位於堆疊115下方的鰭片107的通道區施加壓力。在鰭片107包括矽且FinFET是p型裝置的實施例中，源極/汲極區201可透過選擇性磊晶製程以例如矽或其他具有與通道區不同的晶格常數的材料例如矽鍺再生長。磊晶生長製程可以使用例如矽烷、二氯矽烷、鍺烷等的前驅物，且可以持續約5分鐘至約120分鐘，例如約30分鐘。
在一實施例中，源極/汲極區201可形成為具有大約5Ǻ和大約1000Ǻ之間的厚度，且在第一隔離區105上方的高度介於大約10Ǻ和大約500Ǻ之間，例如大約200Ǻ。在此實施例中，源極/汲極區201可形成為在第一隔離區105的上表面上方具有在大約5nm與大約250nm之間的高度，例如大約100nm。但是，可使用任何合適的高度。
一旦形成源極/汲極區201，就可透過植入適當的摻雜劑以補足鰭片107中的摻雜劑來將摻雜劑植入至源極/汲極區201中。舉例而言，可植入p型摻雜劑例如硼、鎵、銦或其他類似的材料以形成P型金屬氧化物半導體 (P-type metal oxide semiconductor；PMOS）裝置。可替代地，可植入n型摻雜劑例如磷、砷、銻或其他類似的材料以形成N型金屬氧化物半導體 (N-type metal oxide semiconductor；NMOS）裝置。可使用堆疊115和第一間隔件113作為遮罩來植入這些摻雜劑。應注意的是，本技術領域中具有通常知識者將理解到可使用許多其他製程、步驟或其他類似的方法來植入摻雜劑。舉例而言，本技術領域中具有通常知識者將理解到可使用間隔件和襯墊的各種組合來執行多個植入，以形成適用於特定目的之具有特定形狀或特性的源極/汲極區。這些製程中的任何一種都可用於植入摻雜劑，且以上描述並不意味著將本揭露實施例限制於上述步驟。
另外，在此時移除在形成源極/汲極區201期間覆蓋虛設閘極電極111的硬遮罩。在一實施例中，可使用例如對硬遮罩的材料具有選擇性的濕式或乾式蝕刻製程來移除硬遮罩。然而，可使用任何適合的移除製程。
第2圖亦繪示在堆疊115和源極/汲極區201上形成層間介電（inter-layer dielectric；ILD）層203（在第2圖中以虛線繪示，以更清楚地繪示下方的結構）。層間介電層203可包括例如硼磷矽酸鹽玻璃（boron phosphorous silicate glass；BPSG）的材料，但也可使用任何適合的介電質。可使用例如電漿增強化學氣相沉積（PECVD）的製程來形成層間介電層203，但是也可替代地使用例如低壓化學氣相沉積（LPCVD）的其他製程。層間介電層203可形成為具有大約100Ǻ至大約3,000Ǻ之間的厚度。一旦形成層間介電層203，可使用例如化學機械研磨製程的平坦化製程與將層間介電層203與第一間隔件113一起平坦化，但也可使用任何適合的製程。
第3圖繪示第2圖沿著線3-3'的剖視圖，以便更好地繪示虛設閘極電極111和虛設閘極介電質109的材料的移除和替換。在一實施例中，可使用例如一或多個濕式或乾式蝕刻製程來移除虛設閘極電極111和虛設閘極介電質109，其中前述濕式或乾式蝕刻製程利用對虛設閘極電極111和虛設閘極介電質109的材料具有選擇性的蝕刻劑。然而，可使用任何適合的一或多個移除製程。
一旦已將虛設閘極電極111和虛設閘極介電質109移除，即可透過沉積一系列層來開始形成第一閘極堆疊603的製程。在一實施例中，此一系列層可以包括介面層301、第一介電材料303、第一金屬材料305和第一p型金屬功函數層307。
選擇性地，可在形成第一介電材料303之前形成介面層301。在一實施例中，介面層301可以是例如二氧化矽的材料，且透過一製程例如原位蒸汽產生（in situ steam generation；ISSG）或化學氣相沉積或原子層沉積等的沉積製程來形成。在另一實施例中，介面層301可以是高介電常數材料，例如HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2 O5 、前述的組合或其他類似的材料，其第一厚度在大約5Ǻ和約20Ǻ之間，例如約10Ǻ。在利用沉積製程的實施例中，可以如圖所示順應性地形成介面層301，而在利用原位蒸汽產生的實施例中，可以沿著開口的底部形成介面層301，且介面層301不會沿著第一間隔件113的側壁延伸。
一旦形成介面層301，可在介面層301上形成第一介電材料303作為覆蓋層。在一實施例中，第一介電材料303是高介電常數材料，例如HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2 O5 、前述的組合或其他類似的材料，且透過例如原子層沉積、化學氣相沉積或其他類似的製程來沉積。可將第一介電材料303沉積至介於大約5Ǻ和大約200Ǻ之間的第二厚度，但也可使用任何適合的材料和厚度。
選擇性地，可形成第一金屬材料305或金屬閘極覆蓋層與第一介電材料303相鄰且作為阻障層，並可由例如TaN、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ru、Mo、WN的金屬材料、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氧氮化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、前述的組合或其他類似的材料所形成。可使用例如原子層沉積、化學氣相沉積、濺鍍或其他類似的沉積製程將第一金屬材料305沉積至介於約5Ǻ和約200Ǻ之間的第三厚度，但也可使用任何適合的沉積製程或厚度。
可形成第一p型金屬功函數層307，鄰接於第一金屬材料305，且在特定實施例中，可以類似於第一金屬材料305。舉例而言，第一p型金屬功函數層307可由例如TiN、Ti、TiAlN、TaC、TaCN、TaSiN、TaSi2 、NiSi2 、Mn、Zr、ZrSi2 、TaN、Ru、Al、Mo、MoSi2 、WN的金屬材料、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氧氮化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、前述的組合或其他類似的材料形成。另外，可使用例如原子層沉積、化學氣相沉積、濺鍍或其他類似的沉積製程將第一p型金屬功函數層307沉積至約5Ǻ至約200Ǻ之間的第四厚度，但也可以使用任何適合的沉積製程或厚度。
第3圖亦繪示第一n型金屬功函數層309的沉積。在一實施例中，第一n型金屬功函數層309可以是例如TiAlC、TiAlN、Ti、Ag、Al、TaAl、TaAlC、TaC、TaCN、TaSiN、Mn、Zr、其他適合的n型功函數材料或前述的組合。舉例而言，可使用例如原子層沉積、化學氣相沉積或其他類似的沉積製程將第一n型金屬功函數層309沉積至約20Ǻ至約50Ǻ之間的第六厚度，但也可以使用任何適合的沉積製程或厚度來沉積第一n型金屬功函數層309。
然而，在沉積第一n型金屬功函數層309之後，第一n型金屬功函數層309的材料（例如TiAlC）可能無法達到想要的品質。尤其是第一n型金屬功函數層309會產生大量的懸鍵和缺陷。如果不對所沉積的第一n型金屬功函數層309進行處理，上述懸鍵和缺陷會造成一些元素（例如鋁）從第一n型金屬功函數層309非預期地擴散，其將導致裝置於鰭片107內界面層301和下方通道之間的界面缺陷（Dit ）惡化。此惡化會造成裝置的整體性能降低。
第4圖繪示一種鈍化製程（在第4圖中由標記為401的箭頭表示）或處理製程，其目的在於幫助鈍化存在的懸鍵，並幫助在不增加結構整體厚度的情況下捕捉可能擴散的元素。在一實施例中，鈍化製程401可與沉積製程原位（in-situ）執行，並利用一或多個適合的鈍化元素（例如氟或其他類似的元素）來執行。
在利用氟的特定實施例中，可利用包含氟原子的氣態前驅物將氟引入第一n型金屬功函數層309。舉例而言，在一些實施例中，可透過引入鈍化前驅物例如氟前驅物（例如氟化鎢（WFx ）、氟化氮（NFx ）、氟化鈦（TiFx ）、氟化鉭（TaFx ）、氟化鉿（HfFx ）、前述的組合或其他類似的前驅物，其中x可介於1至6之間），以將氟引入至第一n型金屬功函數層309，但也可根據想要的鈍化元素使用任何適合的鈍化前驅物。
在一實施例中，可透過將鈍化前驅物引入到鈍化腔室內的第一n型金屬功函數層309來啟動鈍化製程401。可透過使用例如氬氣的載體氣體將鈍化前驅物運送至鈍化腔室中來進行此引入。混合的鈍化前驅物和載體氣體可用介於約100sccm至約6,000sccm之間的流速引入鈍化腔室。
在鈍化腔室內，鈍化前驅物可與第一n型金屬功函數層309接觸，以在第一n型金屬功函數層309內引發化學反應。在一些實施例中，可在鈍化腔室中以介於約25℃至約500℃之間的溫度下（例如約300℃）以及在介於約0.5托（torr）至約50托之間的壓力下進行化學反應，但是亦可使用任何適合的反應參數。
在利用氟前驅物作為鈍化前驅物的實施例中，透過利用鈍化製程401，存在於氟前驅物（例如WF6 ）內的氟將與第一n型金屬功函數層309的鋁反應。此反應會產生氟副產物，例如氟化鋁。
在一些實施例中，可執行鈍化製程401以將氟與第一n型金屬功函數層309結合。如此一來，可以介於約1秒至約1小時之間的時間（例如介於約30秒至約60秒之間）來執行鈍化製程401。 以這些時間段而言，鈍化製程401可使第一n型金屬功函數層309具有約1原子百分比（%-atomic）至約30原子百分比的氟濃度，但是亦可使用任何適合的氟濃度和任何適合的時間段。
另外，在一些實施例中，氟前驅物內所存在的其他元素可至少部分結合於第一n型金屬功函數層309的頂面內。舉例而言，在利用氟化鎢（WF6 ）作為氟前驅物的實施例中，在氟化鎢內的至少一部分鎢會結合至第一n型金屬功函數層309的頂面（在氟與鋁反應之後）。在一些實施例中，沿第一n型金屬功函數層309的頂面的鎢濃度可小於10重量百分比（%-weight），例如介於約2重量百分比至約3重量百分比之間，但也可使用任何適合的濃度。
藉由利用鈍化製程401，存在於鈍化前驅物內的鈍化元素（例如氟）會在結構中擴散且進行反應。如此一來，會於第一p型金屬功函數層307、第一金屬材料305、第一介電材料303和界面層301的每一者內存在一濃度梯度，進而可改善界面缺陷（Dit ）。
藉由將鈍化元素（例如氟）引入結構中，透過所引入的鈍化元素（例如氟）可消除原本存在的懸鍵和缺陷。此外，可在不增加第一n型金屬功函數層309的厚度的情況下達到此消除。尤其是，鈍化元素會與懸鍵反應，藉以鈍化懸鍵且修復缺陷。如此一來，可透過鈍化製程401減少懸鍵及缺陷的數量，而第一n型金屬功函數層309仍維持第六厚度。
另外，在第一n型金屬功函數層309包括具有一或多種可能會非預期擴散的元素（例如TiAlC材料內的鋁）的材料的實施例中，鈍化製程401亦具有幫助降低或去除元素擴散的額外功效。舉例而言，鈍化元素（例如氟）會與存在於第一n型金屬功函數層309內的至少一部分鋁反應。透過使氟與存在於第一n型金屬功函數層309內的鋁結合來形成氟化鋁，使得鋁被至少部分地捕捉且無法如此多地擴散至結構的其他區域中。如此一來，雖然在每一個下方層仍具有一濃度梯度，但可降低或（在一些實施例中）去除此濃度梯度。
在特定實施例中，透過以氟捕捉鋁，與鈍化元素結合的鋁即無法擴散至下方結構（例如第一p型金屬功函數層307、第一金屬材料305、第一介電材料303和界面層301）中。透過降低可擴散的鋁含量，可同時降低擴散至下方層的鋁的總量。在一些實施例中，可完全防止鋁擴散至第一介電材料303和界面層301中。
第5圖繪示膠層501和填充材料503的沉積。一旦已形成第一n型金屬功函數層309，可形成膠層501，以有助於黏著上方的填充材料503和下方的第一n型金屬功函數層309，亦可提供用於形成填充材料503的成核層。在一實施例中，膠層501可以是例如氮化鈦或是其他類似於第一n型金屬功函數層309的材料，且可使用例如原子層沉積（ALD）的類似製程形成到大約10Ǻ至大約100Ǻ之間的第七厚度（例如大約50Ǻ），但是亦可使用任何適合的材料和製程。
一旦形成膠層501，利用膠層501來沉積填充材料503以填充開口的其餘部分。在一實施例中，填充材料503可以是例如Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述的組合或其他類似的材料，且可使用例如電鍍、化學氣相沉積、原子層沉積、物理氣相沉積、前述的組合或其他類似的製程來形成。另外，可將填充材料503沉積至介於約1000Ǻ到約2000 Ǻ之間的厚度（例如約1500 Ǻ），但是亦可使用任何適合的材料。
第6圖繪示在已沉積填充材料503以填充和過度填充開口之後，可將材料平坦化以形成第一閘極堆疊603。在一實施例中，可使用例如化學機械研磨製程來將材料與第一間隔件113平坦化，但也可以使用任何適合的製程，例如研磨或蝕刻。
在已形成並平坦化第一閘極堆疊603的材料之後，可使第一閘極堆疊603的材料凹陷且用覆蓋層601覆蓋。在一實施例中，可使用例如對第一閘極堆疊603的材料具有選擇性的蝕刻劑的濕式或乾式蝕刻製程來使第一閘極堆疊603的材料凹陷。在一實施例中，第一閘極堆疊603的材料可凹陷大約5nm至大約150nm之間的距離（例如約120nm），但是亦可利用任何適合的製程和距離。
一旦第一閘極堆疊603的材料已凹陷，則可沉積覆蓋層601並與第一間隔件113平坦化。在一實施例中，覆蓋層601是例如SiN、SiON、SiCON、SiC、前述的組合或其他類似的材料，且使用例如原子層沉積、化學氣相沉積、濺鍍或其他類似的沉積製程來沉積。覆蓋層601可沉積至介於約5Ǻ至約200Ǻ之間的厚度，且接著使用例如化學機械研磨的平坦化製程來將其平坦化，使得覆蓋層601與第一間隔件113是平坦的。
透過利用本文所述的實施例，可減少或去除鋁從第一n型金屬功函數層309擴散。 如此一來，更少的鋁會擴散至各種層，尤其是可最小化擴散至第一介電材料303和界面層301的鋁的量及其負面影響，進而最小化第一介電材料303和界面層301的界面及電荷缺陷（interfacial and charge defect；Dit ）。此外，雖然此電荷缺陷的減低普遍而言是有幫助的，但在利用矽鍺作為鰭片107內的通道材料時（性能較佳但也具有較高的界面及電荷缺陷），此電荷缺陷的減低會特別地有幫助。
另外，在不縮小後續製程窗口的情況下，可達到降低擴散影響的效果。特別是，透過利用本揭露所述的鈍化製程401，在沉積第一n型金屬功函數層309之前或之後不需要額外的層，且鈍化製程401不會增加第一n型金屬功函數層309的厚度。如此一來，可保持用於後續製程的間隙填充窗口盡可能寬的同時，仍得到想要功效。
在一些實施例中，揭露一種半導體裝置的製造方法。前述半導體裝置的製造方法包括：在半導體鰭片上方沉積閘極介電質；在前述閘極介電質上方沉積第一p型金屬功函數層；在前述第一p型金屬功函數層上方沉積第一n型金屬功函數層；以及使前述第一n型金屬功函數層暴露於含氟氣體。
在一些實施例中，前述含氟氣體為氟化鎢。
在一些實施例中，沉積前述第一n型金屬功函數層之操作係沉積碳化鈦鋁。
在一些實施例中，前述氟化鎢與該前述化鈦鋁內的鋁反應。
在一些實施例中，前述暴露的操作增加前述第一n型金屬功函數層的頂面內的鎢濃度。
在一些實施例中，前述半導體裝置的製造方法更包括在暴露前述第一n型金屬功函數層的操作之後，在前述第一n型金屬功函數層上方沉積膠層。
在一些實施例中，在暴露前述第一n型金屬功函數層的操作之前，前述第一n型金屬功函數層具有第一厚度，且在暴露前述第一n型金屬功函數層的操作之後，前述第一n型金屬功函數層具有前述第一厚度。
在一些實施例中，揭露一種半導體裝置的製造方法。前述半導體裝置的製造方法包括：在位於半導體鰭片上方的第一p型金屬功函數層和閘極介電質上方沉積第一n型金屬功函數層，且前述第一n型金屬功函數層與前述第一p型金屬功函數層、前述閘極介電質物理接觸；以及捕捉前述第一n型金屬功函數層內的第一元素，其中前述捕捉的操作至少局部透過使前述第一n型金屬功函數層暴露於鈍化前驅物來進行。
在一些實施例中，前述鈍化前驅物包括含氟氣體。
在一些實施例中，前述含氟氣體為氟化鎢。
在一些實施例中，前述含氟氣體為氮化鎢。
在一些實施例中，前述含氟氣體為氟化鉿鎢。
在一些實施例中，前述含氟氣體為氟化鉭。
在一些實施例中，暴露前述第一n型金屬功函數層的操作係以介於25℃至500℃之間的溫度以及介於30秒至60秒之間的時間來進行
在一些實施例中，揭露一種半導體裝置。前述半導體裝置包括：半導體鰭片、閘極介電質、第一p型金屬功函數層以及第一n型金屬功函數層。閘極介電質係位於前述半導體鰭片上方。第一p型金屬功函數層係位於前述閘極介電質上方。第一n型金屬功函數層係位於前述第一p型金屬功函數層上方且與前述第一p型金屬功函數層物理接觸，其中前述第一n型金屬功函數層包括具有非零鎢濃度的一區域。前述第一p型金屬功函數層和前述第一n型金屬功函數層內包括鋁，前述鋁的濃度梯度從前述第一n型金屬功函數層延伸至前述第一p型金屬功函數層且在延伸至前述閘極介電質之前終止。
在一些實施例中，前述第一n型金屬功函數層包括碳化鈦鋁。
在一些實施例中，前述第一p型金屬功函數層包括氮化鈦。
在一些實施例中，前述第一n型金屬功函數層內的氟濃度介於約1原子百分比至約30原子百分比之間。
在一些實施例中，前述非零鎢濃度介於約2重量百分比至約3重量百分比之間。
在一些實施例中，前述半導體結構更包括：一膠層、填入材料以及介電蓋層。膠層係位於前述第一n型金屬功函數層上方。填入材料係位於前述膠層上方。介電蓋層係位於前述填入材料上方。
以上概述了許多實施例的部件，使本揭露所屬技術領域中具有通常知識者可以更加理解本揭露的各實施例。本揭露所屬技術領域中具有通常知識者應可理解，可以本揭露實施例為基礎輕易地設計或改變其他製程及結構，以實現與在此介紹的實施例相同的目的及/或達到與在此介紹的實施例相同的優點。本揭露所屬技術領域中具有通常知識者也應了解，這些相等的結構並未背離本揭露的精神與範圍。在不背離後附申請專利範圍的精神與範圍之前提下，可對本揭露實施例進行各種改變、置換及變動。
100:半導體裝置 101:基底 103:第一溝槽 105:第一隔離區 107:鰭片 109:虛設閘極介電質 111:虛設閘極電極 113:第一間隔件 115:堆疊 201:源極/汲極區 203:層間介電層 3-3’:線 301:介面層 303:第一介電材料 305:第一金屬材料 307:第一p型金屬功函數層 309:第一n型金屬功函數層 401:鈍化製程 501:膠層 503:填入材料 601:蓋層 603:第一閘極堆疊
根據以下的詳細說明並配合所附圖式以更好地了解本揭露實施例的概念。應注意的是，根據本產業的標準慣例，圖式中的各種部件未必按照比例繪製。事實上，可能任意地放大或縮小各種部件的尺寸，以做清楚的說明。在通篇說明書及圖式中以相似的標號標示相似的特徵。 第1圖繪示根據一些實施例之半導體鰭片的形成的立體圖。 第2圖繪示根據一些實施例之源極/汲極區的形成。 第3圖繪示根據一些實施例之用於閘極堆疊的材料的形成。 第4圖繪示根據一些實施例之鈍化製程。 第5圖繪示根據一些實施例之填入材料的沉積。 第6圖繪示根據一些實施例之蓋體的形成。
100:半導體裝置
113:第一間隔件
301:介面層
303:第一介電材料
305:第一金屬材料
307:第一p型金屬功函數層
309:第一n型金屬功函數層
401:鈍化製程

Claims (8)

  1. 一種半導體裝置的製造方法，包括：在一半導體鰭片上方沉積一閘極介電質；在該閘極介電質上方沉積一第一p型金屬功函數層；在該第一p型金屬功函數層上方沉積一第一n型金屬功函數層；以及使該第一n型金屬功函數層暴露於一含氟氣體，其中該含氟氣體為氟化鎢，且在該暴露的操作之後，該第一n型金屬功函數層包括具有一非零鎢濃度的一區域。
  2. 如請求項1所述之半導體裝置的製造方法，其中沉積該第一n型金屬功函數層之操作係沉積碳化鈦鋁，且該氟化鎢與該碳化鈦鋁內的鋁反應。
  3. 如請求項2所述之半導體裝置的製造方法，其中該暴露的操作增加該第一n型金屬功函數層的一頂面內的鎢濃度。
  4. 如請求項1所述之半導體裝置的製造方法，更包括在暴露該第一n型金屬功函數層的操作之後，在該第一n型金屬功函數層上方沉積一膠層。
  5. 如請求項1所述之半導體裝置的製造方法，其中在暴露該第一n型金屬功函數層的操作之前，該第一n型金屬功函數層具有一第一厚度，且在暴露該第一n型金屬功函數層的操作之後，該第一n型金屬功函數層具有該第一厚度。
  6. 一種半導體裝置的製造方法，包括：在位於一半導體鰭片上方的一第一p型金屬功函數層和一閘極介電質上方沉 積一第一n型金屬功函數層，且該第一n型金屬功函數層與該第一p型金屬功函數層、該閘極介電質物理接觸；以及捕捉該第一n型金屬功函數層內的一第一元素，其中該捕捉的操作至少局部透過使該第一n型金屬功函數層暴露於一鈍化前驅物來進行，其中該鈍化前驅物包括一含氟氣體，該含氟氣體包括氟化鎢、氮化鎢或氟化鉿鎢，且在該捕捉的操作之後，該第一n型金屬功函數層包括具有一非零鎢濃度的一區域。
  7. 如請求項6所述之半導體裝置的製造方法，其中暴露該第一n型金屬功函數層的操作係以介於25℃至500℃之間的溫度以及介於30秒至60秒之間的時間來進行。
  8. 一種半導體裝置，包括：一半導體鰭片；一閘極介電質，位於該半導體鰭片上方；一第一p型金屬功函數層，位於該閘極介電質上方；以及一第一n型金屬功函數層，位於該第一p型金屬功函數層上方且與該第一p型金屬功函數層物理接觸，其中該第一n型金屬功函數層包括具有一非零鎢濃度的一區域；其中該第一p型金屬功函數層和該第一n型金屬功函數層內包括鋁，該鋁的濃度梯度從該第一n型金屬功函數層延伸至該第一p型金屬功函數層且在延伸至該閘極介電質之前終止。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116635985A (zh) * 2020-12-21 2023-08-22 华为技术有限公司 场效应晶体管及其制造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201203517A (en) * 2010-05-26 2012-01-16 Taiwan Semiconductor Mfg Integrated circuit
TW201349310A (zh) * 2012-03-20 2013-12-01 Taiwan Semiconductor Mfg 半導體裝置及其製造方法
TW201403718A (zh) * 2012-04-26 2014-01-16 Applied Materials Inc 製造金屬閘極的方法
US20150132938A1 (en) * 2013-11-13 2015-05-14 Intermolecular, Inc. Methods and Systems for Forming Reliable Gate Stack on Semiconductors
TW201701360A (zh) * 2015-06-29 2017-01-01 台灣積體電路製造股份有限公司 半導體裝置的形成方法
TW201715590A (zh) * 2015-10-20 2017-05-01 台灣積體電路製造股份有限公司 半導體元件及其製造方法
US20170148686A1 (en) * 2015-11-20 2017-05-25 International Business Machines Corporation Forming a semiconductor structure for reduced negative bias temperature instability
US20170301544A1 (en) * 2016-04-13 2017-10-19 Globalfoundries Inc. Method and apparatus for reducing threshold voltage mismatch in an integrated circuit

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3826213A (en) * 1971-06-15 1974-07-30 R Riebandt Self-steering system
US3729634A (en) * 1971-09-20 1973-04-24 Recognition Systems Automatic beam ratio control system for holography
US3887106A (en) * 1973-11-07 1975-06-03 Ibm Ticket cartridge and hopper and stacker therefor
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) * 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9978601B2 (en) * 2015-10-20 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for pre-deposition treatment of a work-function metal layer
US10879370B2 (en) * 2016-12-15 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Etching back and selective deposition of metal gate
US10854459B2 (en) * 2017-09-28 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure passivating species drive-in method and structure formed thereby
KR20200089764A (ko) * 2017-12-15 2020-07-27 엔테그리스, 아이엔씨. 플라즈마 플러드 건(pfg) 작동을 위해 불소 함유 가스 및 불활성 가스를 사용하는 방법 및 어셈블리
US20190252259A1 (en) * 2018-02-11 2019-08-15 United Microelectronics Corp. Method for forming semiconductor structure
US10304835B1 (en) * 2018-08-15 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10867864B2 (en) * 2018-09-27 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
EP3636590A1 (en) * 2018-10-09 2020-04-15 IMEC vzw A method for forming a silicide gate for a semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201203517A (en) * 2010-05-26 2012-01-16 Taiwan Semiconductor Mfg Integrated circuit
TW201349310A (zh) * 2012-03-20 2013-12-01 Taiwan Semiconductor Mfg 半導體裝置及其製造方法
TW201403718A (zh) * 2012-04-26 2014-01-16 Applied Materials Inc 製造金屬閘極的方法
US20150132938A1 (en) * 2013-11-13 2015-05-14 Intermolecular, Inc. Methods and Systems for Forming Reliable Gate Stack on Semiconductors
TW201701360A (zh) * 2015-06-29 2017-01-01 台灣積體電路製造股份有限公司 半導體裝置的形成方法
TW201715590A (zh) * 2015-10-20 2017-05-01 台灣積體電路製造股份有限公司 半導體元件及其製造方法
US20170148686A1 (en) * 2015-11-20 2017-05-25 International Business Machines Corporation Forming a semiconductor structure for reduced negative bias temperature instability
US20170301544A1 (en) * 2016-04-13 2017-10-19 Globalfoundries Inc. Method and apparatus for reducing threshold voltage mismatch in an integrated circuit

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Publication number Publication date
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