CN111261703B - 半导体器件及制造方法 - Google Patents

半导体器件及制造方法 Download PDF

Info

Publication number
CN111261703B
CN111261703B CN201910866955.8A CN201910866955A CN111261703B CN 111261703 B CN111261703 B CN 111261703B CN 201910866955 A CN201910866955 A CN 201910866955A CN 111261703 B CN111261703 B CN 111261703B
Authority
CN
China
Prior art keywords
gate
oxide
sidewalls
etching
dielectric material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910866955.8A
Other languages
English (en)
Other versions
CN111261703A (zh
Inventor
张书维
黄侦晃
陈嘉仁
王祥保
古淑瑗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN111261703A publication Critical patent/CN111261703A/zh
Application granted granted Critical
Publication of CN111261703B publication Critical patent/CN111261703B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

本公开涉及半导体器件及制造方法。半导体鳍上方的导电栅极被切割成第一导电栅极和第二导电栅极。从第一导电栅极的侧壁移除氧化物，并且将电介质材料施加到侧壁。移除与导电栅极相邻的间隔件以形成空隙，并且利用电介质材料帽盖空隙以形成空气间隔件。

Description

半导体器件及制造方法
技术领域
本公开总体涉及半导体器件及制造方法。
背景技术
半导体器件用于各种电子应用，例如，个人计算机、蜂窝电话、数码相机、和其他电子设备。半导体器件通常通过以下步骤来制造：在半导体衬底上方按顺序沉积绝缘或电介质材料层、导电材料层、和半导体材料层，并使用光刻来图案化各种材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征大小来继续改善各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件被集成到给定区域中。然而，随着最小特征大小的减小，出现了应该解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种制造半导体器件的方法，所述方法包括：在半导体鳍上方形成金属栅极；将所述金属栅极切割成第一金属栅极和第二金属栅极，其中，在切割所述金属栅极之后，在所述第一金属栅极的侧壁上存在氧化物；从所述第一金属栅极的所述侧壁移除所述氧化物；以及用电介质材料填充所述第一金属栅极和所述第二金属栅极之间的区域，其中，所述电介质材料与所述第一金属栅极的所述侧壁物理接触。
根据本公开的另一实施例，提供了一种制造半导体器件的方法，所述方法包括：移除位于半导体鳍上方的间隔件之间的虚设栅极；利用栅极堆叠替换所述虚设栅极；利用循环蚀刻工艺移除所述栅极堆叠的一部分以形成开口，所述循环蚀刻工艺沿所述开口的侧壁留下氧化物材料；沿所述开口的所述侧壁移除所述氧化物材料；在移除所述氧化物材料之后，利用电介质材料填充所述开口；将蚀刻剂施加到所述间隔件并且还施加到所述电介质材料和所述栅极堆叠之间的界面的一部分，其中，所述蚀刻剂移除所述间隔件以形成空隙，但不插入所述电介质材料和所述栅极堆叠之间；以及帽盖所述空隙以形成与所述栅极堆叠相邻的空气间隔件。
根据本公开的又一实施例，提供了一种制造半导体器件的方法，所述方法包括：图案化硬掩模层以在位于半导体鳍上方的导电栅极上方形成开口；在所述开口中沉积第一衬里；蚀刻所述第一衬里的第一底部以暴露所述导电栅极；穿过所述第一衬里蚀刻所述导电栅极；在所述开口内沉积第二衬里；蚀刻所述第二衬里的第二底部以暴露所述导电栅极；穿过所述第二衬里蚀刻所述导电栅极；在蚀刻所述导电栅极之后，从所述导电栅极的侧壁移除氧化物；在移除所述氧化物之后，将电介质材料施加到所述导电栅极的所述侧壁；在将所述电介质材料施加到所述侧壁之后，从所述导电栅极附近移除间隔件以在所述导电栅极周围形成空隙；以及帽盖所述空隙以在所述导电栅极周围形成空气间隔件。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的标准实践，各种特征未按比例绘制。实际上，为了清楚讨论，可以任意增加或减小各种特征的尺寸。
图1示出了根据一些实施例的半导体鳍上方的金属栅极。
图2A-2C示出了根据一些实施例的图1的横截面视图。
图3A-3C示出了根据一些实施例的第一硬掩模和第二硬掩模的沉积。
图4A-4C示出了根据一些实施例的光致抗蚀剂的放置和图案化。
图5A-5C示出了根据一些实施例的第二硬掩模的图案化。
图6A-6C示出了根据一些实施例的衬里的沉积。
图7A-7C示出了根据一些实施例的蚀刻工艺之后的所得结构。
图8A-8E示出了根据一些实施例的氧化物移除工艺。
图9A-9C示出了根据一些实施例的填充材料的沉积。
图10A-10C示出了根据一些实施例的平坦化工艺。
图11A-11C示出了根据一些实施例的凹陷工艺。
图12A-12C示出了根据一些实施例的凹槽的填充。
图13A-13C示出了根据一些实施例的间隔件的移除。
图14A-14C示出了根据一些实施方案的帽盖工艺。
具体实施方式
以下公开内容提供了用于实现本发明的不同特征的许多不同实施例或示例。以下描述组件和布置的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。例如，在以下描述中在第二特征上或之上形成第一特征可以包括其中第一和第二特征以直接接触被形成的实施例，并且还可以包括其中附加特征可以在第一和第二特征之间被形成，使得第一和第二特征可能不直接接触的实施例。另外，本公开可以在各种示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，本文可以使用空间相对术语(例如，“下”、“之下”、“下方”、“之上”、“上方”等)以便于描述，以描述一个元件或特征与如图所示的另一个(或多个)元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的设备的不同取向。装置可以以其他方式来定向(旋转90度或在其他取向上)，并且同样可以相应地解释本文所使用的空间相对描述符。
以下关于用于在切割金属栅极工艺内形成空气间隔件的工艺描述了实施例。然而，实施例可适用于多种应用，并且不限于本文描述的那些实施例。
现在参考图1，示出了诸如FinFET器件之类的半导体器件100的透视图。在实施例中，半导体器件100包括衬底101，在衬底101中形成有第一沟槽103。衬底101可以是硅衬底，但是也可以使用其他衬底，例如，绝缘体上半导体(SOI)、应变SOI和绝缘体上硅锗。衬底101可以是p型半导体，但在其他实施例中，它可以是n型半导体。
可以作为最终形成第一隔离区域105的初始步骤来形成第一沟槽103。可以使用掩模层以及合适的蚀刻工艺来形成第一沟槽103。例如，掩模层可以是包括通过诸如化学气相沉积(CVD)之类的工艺形成的氮化硅的硬掩模，但可以采用其他材料(例如，氧化物、氮氧化物、碳化硅、这些的组合等)以及其他工艺(例如，等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、或甚至是二氧化硅形成，然后进行氮化)。一旦形成，则可以通过合适的光刻工艺来图案化掩模层，以暴露衬底101的要被移除以形成第一沟槽103的那些部分。
然而，如本领域技术人员将认识到的，用于形成掩模层的上述工艺和材料不是能够用于保护衬底101的部分并同时暴露衬底101的其他部分以形成第一沟槽103的唯一方法。可以利用任何合适的工艺(例如，经图案化和显影的光致抗蚀剂)来暴露衬底101的要被移除以形成第一沟槽103的部分。所有这些方法完全旨在被包括在本实施例的范围内
一旦形成并图案化掩模层，则在衬底101中形成第一沟槽103。可以通过诸如反应离子蚀刻(RIE)之类的合适工艺移除暴露的衬底101，以在衬底101中形成第一沟槽103，但可以使用任何合适的工艺。在实施例中，第一沟槽103可以被形成为具有第一深度，其距衬底101的表面小于约
Figure BDA0002201540470000041
例如，约
Figure BDA0002201540470000042
然而，如本领域普通技术人员将认识到的，用于形成第一沟槽103的上述工艺仅是一个潜在的工艺，并不意味着是唯一的实施例。相反，可以使用可通过其形成第一沟槽103的任何合适的工艺，并且可以使用包括任何数量的掩模和移除步骤的任何合适的工艺。
除了形成第一沟槽103之外，掩模和蚀刻工艺从衬底101的保持未被移除的那些部分形成鳍107。为方便起见，鳍107在图中被示出为通过虚线与衬底101分离，但可以存在或不存在分离的物理指示。如下所述，可以使用这些鳍107来形成多栅极FinFET晶体管的沟道区域。尽管图1仅示出了从衬底101形成的四个鳍107，但可以使用任何数量的鳍107。
鳍107可以被形成为使得它们在衬底101的表面处具有在约5nm和约80nm之间的宽度，例如约30nm。另外，鳍107可以彼此间隔开约10nm至约100nm之间的距离，例如约50nm。通过以这种方式间隔鳍107，鳍107可各自形成单独的沟道区域，同时仍足够接近以共享公共栅极(下面进一步讨论)。
另外，虽然以上描述提供了一个示例实施例，但可以通过任何合适的方法来对鳍进行图案化。例如，可以使用一个或多个光刻工艺来图案化鳍，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后移除牺牲层，然后可以使用剩余的间隔件来对鳍进行图案化。
一旦形成第一沟槽103和鳍107，就可以用电介质材料来填充第一沟槽103，并且电介质材料可以在第一沟槽103内凹陷以形成第一隔离区域105。电介质材料可以是氧化物材料、高密度等离子体(HDP)氧化物等。在第一沟槽103的可选的清洁和形成衬里之后，可以使用化学气相沉积(CVD)方法(例如，HARP工艺)、高密度等离子体CVD方法、或如本领域已知的其他合适的形成方法来形成介电材料。
可以通过用电介质材料过填充第一沟槽103和衬底101，并且然后通过合适的工艺(例如，化学机械抛光(CMP)、蚀刻、这些的组合等)移除第一沟槽103和鳍107外部的多余材料，来填充第一沟槽103。在实施例中，移除工艺还移除位于鳍107上方的任何电介质材料，使得电介质材料的移除将使鳍107的表面暴露于进一步的工艺步骤。
一旦用电介质材料填充了第一沟槽103，则电介质材料然后可以远离鳍107的表面而凹陷。可以执行凹陷以暴露与鳍107的顶表面相邻的鳍107的侧壁的至少一部分。可以使用湿法蚀刻通过将鳍107的顶表面浸入诸如HF之类的蚀刻剂来凹陷电介质材料，尽管可以使用其他蚀刻剂(例如，H2)以及其他方法(例如，反应离子蚀刻、使用诸如NH3/NF3之类的蚀刻剂的干法蚀刻、化学氧化物移除、或干法化学清洁)。电介质材料可以从鳍107的表面凹陷进约
Figure BDA0002201540470000051
和约
Figure BDA0002201540470000052
之间的距离，例如约
Figure BDA0002201540470000053
此外，凹陷还可以移除位于鳍107上方的任何剩余的电介质材料，以确保鳍107被暴露以进行进一步工艺。
然而，如本领域普通技术人员将认识到的，上述步骤可以仅是用于填充和凹陷电介质材料的整个工艺流程的一部分。例如，形成衬里步骤、清洁步骤、退火步骤、间隙填充步骤、这些的组合等也可用于利用电介质材料来形成和填充第一沟槽103。所有潜在的工艺步骤完全旨在包括在本实施例的范围内。
在已形成第一隔离区域105之后，可在每个鳍107上方形成虚设栅极电介质(或界面氧化物)、虚设栅极电介质上方的虚设栅极电极、以及第一间隔件113。在实施例中，虚设栅极电介质可以通过热氧化、化学气相沉积、溅射、或本领域已知并用于形成栅极电介质的任何其他方法来形成。取决于栅极电介质形成的技术，鳍107的顶部上的虚设栅极电介质厚度可以与鳍107的侧壁上的栅极电介质厚度不同。
虚设栅极电介质可以包括诸如二氧化硅或氮氧化硅之类的材料，其厚度在从约3埃到约100埃的范围内，例如约10埃。虚设栅极电介质可以由高介电常数(高k)材料(例如，相对介电常数大于约5)形成，例如，氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氧氮化铪(HfON)、或氧化锆(ZrO2)或其组合，具有约0.5埃至约100埃的等效氧化物厚度，例如约10埃或更小。另外，二氧化硅、氮氧化硅、和/或高k材料的任何组合也可用于虚设栅极电介质。
虚设栅极电极可以包括导电材料，并且可以选自包括下列项的组：多晶硅(例如，虚设多晶硅(DPO))、W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、它们的组合等。可以通过化学气相沉积(CVD)、溅射沉积、或本领域已知并用于沉积导电材料的其他技术来沉积虚设栅极电极。虚设栅极电极的厚度可以在约
Figure BDA0002201540470000061
至约
Figure BDA0002201540470000062
的范围内。虚设栅极电极的顶表面可以具有非平面顶表面，并且可以在虚设栅极电极的图案化或栅极蚀刻之前被平坦化。此时可能或可能不会将离子引入虚设栅极电极。例如，可以通过离子注入技术引入离子。
一旦形成，虚设栅极电介质和虚设栅极电极可被图案化以在鳍107上方形成一系列堆叠。堆叠限定位于虚设栅极电介质下方的鳍107的每一侧上的多个沟道区域。可以通过使用例如本领域已知的沉积和光刻技术在虚设栅极电极上沉积和图案化栅极掩模(图1中未单独示出)来形成堆叠。栅极掩模可以包含常用的掩模和牺牲材料，例如(但不限于)氧化硅、氮氧化硅、SiCON、SiC、SiOC、和/或氮化硅，并且可以沉积至约
Figure BDA0002201540470000071
至约
Figure BDA0002201540470000072
之间的厚度。可以使用干法蚀刻工艺来蚀刻虚设栅极电极和虚设栅极电介质以形成图案化堆叠。
一旦堆叠已经被图案化，则可以形成第一间隔件113。第一间隔件113可以形成在堆叠的相对侧上。第一间隔件113通常通过在先前形成的结构上毯式沉积间隔件层(图1中未单独示出)而形成。间隔件层可以包括SiCON、SiN、氮氧化物、SiC、SiON、SiOC、氧化物等，并且可以通过用于形成这种层的方法形成，例如，化学气相沉积(CVD)、等离子体增强CVD、溅射、以及本领域已知的其他方法。间隔件层可以包括具有不同蚀刻特性的不同材料，或者与第一隔离区域105内的电介质材料相同的材料。然后可以对第一间隔件113进行图案化，例如，通过一次或多次蚀刻以从该结构的水平表面移除间隔件层，以形成第一间隔件113。
在实施例中，第一间隔件113可以被形成为具有约
Figure BDA0002201540470000073
和约
Figure BDA0002201540470000074
之间的厚度。此外，一旦形成第一间隔件113，则与一个堆叠相邻的第一间隔件113可以和与另一堆叠相邻的第一间隔件113分开约
Figure BDA0002201540470000075
和约
Figure BDA0002201540470000076
之间的第一距离，例如，约
Figure BDA0002201540470000077
然而，可以使用任何合适的厚度和距离。
一旦形成第一间隔件113，则可以执行从未被堆叠和第一间隔件113保护的那些区域移除鳍107以及源极/漏极区域117的再生长。从未被堆叠和第一间隔件113保护的那些区域移除鳍107可以通过使用堆叠和第一间隔件113作为硬掩模的反应离子蚀刻(RIE)或通过任何其他合适的移除工艺来执行。可以继续移除，直到鳍107与第一隔离区域105的表面共面或者在第一隔离区域105的表面下方。
一旦移除鳍107的这些部分，则放置并图案化硬掩模(未单独示出)以覆盖虚设栅极电极以防止其上的生长，并且可以与每个鳍107接触地再生长源极/漏极区域117。在实施例中，可以再生长源极/漏极区域117，并且在一些实施例中，可以再生长源极/漏极区域117以形成应力源，该应力源将对位于堆栈下方的鳍107的沟道区域施加应力。在其中鳍107包括硅并且FinFET是p型器件的实施例中，可以利用具有与沟道区域不同的晶格常数的材料(例如，硅、硅锗、硅磷)通过选择性外延工艺来再生长源极/漏极区域117。外延生长工艺可以使用诸如硅烷、二氯硅烷、锗烷等之类的前体，并且可以持续约5分钟至约120分钟，例如，约30分钟。在其他实施例中，源极/漏极区域117可以包括诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP之类的材料；或组合等。
一旦形成源极/漏极区域117，则可以通过注入适当的掺杂剂来将掺杂剂注入到源极/漏极区域117中，以补充鳍107中的掺杂剂。例如，可以注入诸如硼、镓、铟等之类的p型掺杂剂以形成PMOS器件。替代地，可以注入诸如磷、砷、锑等之类的n型掺杂剂以形成NMOS器件。可以使用堆叠和第一间隔件113作为掩模来注入这些掺杂剂。应注意，本领域普通技术人员将认识到，可以使用许多其他工艺、步骤等来注入掺杂剂。例如，本领域普通技术人员将认识到，可以使用间隔件和衬垫的各种组合来执行多个注入工艺，以形成具有适合于特定目的的特定形状或特性的源极/漏极区域。可以使用这些工艺中的任何一种来注入掺杂剂，并且以上描述并不意味着将本实施例限制于上述步骤。
此外，此时，在形成源极/漏极区域117期间覆盖虚设栅极电极的硬掩模被移除。在实施例中，可以使用例如对硬掩模的材料具有选择性的湿法或干法蚀刻工艺来移除硬掩模。然而，可以使用任何合适的移除工艺。
图1还示出了形成层间电介质(ILD)层119(例如，ILD0层，在图1中使用虚线表示以更好地示出下面的结构)。ILD层119可以包括诸如氧化硅(SiO2)或硼磷硅酸盐玻璃(BPSG)之类的材料，但是可以使用任何合适的电介质。可以使用诸如PECVD之类的工艺来形成ILD层119，但是可以替代地使用诸如LPCVD之类的其他工艺。ILD层119可以被形成为约
Figure BDA0002201540470000081
至约
Figure BDA0002201540470000082
之间的厚度。
在形成ILD层119之后，可以平坦化ILD层119以制备用于进一步的工艺的ILD层119。在实施例中，可以使用诸如化学机械抛光(CMP)之类的平坦化工艺来平坦化ILD层119，使得ILD层119与第一间隔件113共面。然而，还可以使用任何其他合适的方法，例如，一个或多个蚀刻工艺。
一旦ILD层119被平坦化以暴露下面的虚设栅极电极，则可以移除虚设栅极电极和虚设栅极电介质。在实施例中，可以使用一个或多个蚀刻(例如，一个或多个湿法蚀刻工艺)来移除虚设栅极电极和虚设栅极电介质。然而，可以使用任何合适的移除工艺。
一旦移除虚设栅极电极和虚设栅极电介质，则可以重新填充留下的开口以形成栅极堆叠115。在具体实施例中，栅极堆叠115包括第一电介质材料、第一金属材料、第二金属材料和第三金属材料。在实施例中，第一电介质材料是高k材料，例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、这些的组合等，通过诸如原子层沉积、化学气相沉积等之类的工艺来沉积。第一电介质材料可以被沉积为约
Figure BDA0002201540470000091
和约
Figure BDA0002201540470000092
之间的厚度，但可以使用任何合适的材料和厚度。
第一金属材料可以与第一电介质材料相邻地形成并且可以由金属材料形成，例如，Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、这些的组合等。可以使用诸如原子层沉积、化学气相沉积、溅射等之类的沉积工艺来将第一金属材料沉积为约
Figure BDA0002201540470000093
至约
Figure BDA0002201540470000094
之间的厚度，但可以使用任何合适的沉积工艺或厚度。
第二金属材料可以与第一金属材料相邻地形成，并且在具体实施例中，可以与第一金属材料类似。例如，第二金属材料可以由金属材料形成，例如，Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、这些的组合等。此外，可以使用诸如原子层沉积、化学气相沉积、溅射等之类的沉积工艺来将第二金属材料沉积为约
Figure BDA0002201540470000095
至约
Figure BDA0002201540470000096
之间的厚度，但可以使用任何合适的沉积工艺或厚度。
第三金属材料填充通过移除虚设栅极电极而留下的开口的剩余部分。在实施例中，第三金属材料是金属材料，例如，W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni，这些的组合，并且可以使用诸如原子层沉积、化学气相沉积、溅射等之类的沉积工艺来沉积，以填充和/或过填充通过移除虚设栅极电极而留下的开口。在具体实施例中，第三金属材料可以被沉积为约
Figure BDA0002201540470000101
至约
Figure BDA0002201540470000102
之间的厚度，但可以使用任何合适的材料、沉积工艺和厚度。
一旦填充了通过移除虚设栅极电极而留下的开口，则可以平坦化材料，以便通过移除虚设栅极电极来移除留在开口之外的任何材料。在具体实施例中，可以使用诸如化学机械抛光之类的平坦化工艺来执行移除，直到栅极堆叠在鳍107上方具有约
Figure BDA0002201540470000103
和约
Figure BDA0002201540470000104
之间的高度，例如，约
Figure BDA0002201540470000105
Figure BDA0002201540470000106
然而，可以使用任何合适的平坦化和移除工艺。
图2A-2C示出了图1沿线A-A’、B-B’和C-C’的不同横截面视图。具体地，图2A示出了沿衬底101的第一区域201中的鳍107的长度截取的截面图，并且示出了在移除虚设栅极电极和虚设栅极电介质之后形成的栅极堆叠115。图2A还被扩展以示出衬底101的第二区域203，其具有不同栅极长度的栅极堆叠115。在一个实施例中，第一区域201内的栅极堆叠115具有约
Figure BDA0002201540470000107
和约
Figure BDA0002201540470000108
之间的第一栅极长度GL1，例如，约
Figure BDA0002201540470000109
而第二区域203内的栅极堆叠115具有约
Figure BDA00022015404700001010
和约
Figure BDA00022015404700001011
之间的第二栅极长度GL2，例如，约
Figure BDA00022015404700001012
然而，可以使用任何合适的栅极长度。
图2B示出了沿线B-B’截取的图1的横截面图，并且示出了位于栅极堆叠115下方的鳍107。可以看出，单个栅极堆叠115在多个鳍107上方延伸。此外，尽管示出了四个这样的鳍107，但该数字旨在是说明性的而不是以任何方式进行限制。
图2C示出了沿线C-C’截取的图1的横截面图。该视图示出了衬底101的第一区域201中的源极/漏极区域117的视图。此外，虽然示出了四个这样的源极/漏极区域117，但该数字旨在是说明性的而不是以任何方式进行限制。
图3A-3C示出了在结构上方形成第一硬掩模301和第二硬掩模303。在实施例中，第一硬掩模301是通过诸如原子层沉积(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)之类的沉积工艺形成的诸如氮化钛或氮化钽之类的材料。第一硬掩模301可以形成为约3nm至约10nm之间的厚度，例如，约5nm。然而，可以使用任何合适的材料、沉积工艺和厚度。
一旦沉积了第一硬掩模301，则可以沉积第二硬掩模303以覆盖第一硬掩模301。在实施例中，第二硬掩模303可以是单层材料或者可以是一层或者更多层材料，例如，双层材料。在实施例中，一层或每层材料可包括诸如氮化硅或碳氮化硅(SiCN)之类的材料。然而，可以使用任何合适的材料或材料的组合。
在其中第二硬掩模303包括两个子层的实施例中，可以使用诸如ALD、CVD或PVD之类的沉积工艺来将第一子层沉积为约30nm和约40nm之间的厚度，例如，约34nm。另外，还可以使用诸如ALD、CVD或PVD之类的沉积工艺来将第二子层沉积为约30nm和约40nm之间的厚度，例如，约34nm。然而，可以使用任何合适的沉积工艺和任何合适的厚度。
可选地，如果需要，则在形成第二硬掩模303之后，可以执行第二硬掩模303的表面处理，以帮助保护第二硬掩模303并制备用于额外的工艺的第二硬掩模303。在实施例中，表面处理可以是清除处理，例如，等离子体处理，其中，第二硬掩模303的表面被暴露于例如氩、氮、氧或混合Ar/N2/O2周围环境的等离子体，以便改善第二硬掩模303和上覆层之间的界面粘附性。然而，可以使用任何合适的表面处理。
图4A-4C示出了在可选的表面处理之后，可以图案化第二硬掩模303以便为后续蚀刻工艺提供掩模层。在实施例中，可以通过在第二硬掩模303上方放置第一光致抗蚀剂401，并然后曝光和显影第一光致抗蚀剂401以图案化第二硬掩模303来发起第二硬掩模303的图案化。在实施例中，第一光致抗蚀剂40是三层光致抗蚀剂，具有底部抗反射涂层(BARC)层403、中间掩模层405、以及顶部光致抗蚀剂层407。然而，可以使用任何合适类型的光敏材料或材料组合。
图5A-5B示出了一旦第一光致抗蚀剂401被图案化，则第一光致抗蚀剂401的图案然后被转移到第二硬掩模303。在实施例中，图案的转移可以使用例如各向异性蚀刻工艺(例如，反应离子蚀刻工艺)来发生。然而，可以使用任何合适的方法。
此外，一旦已经图案化第二硬掩模303，则可以移除第一光致抗蚀剂401。在实施例中，可以使用诸如灰化之类的热工艺来移除顶部光致抗蚀剂层407，由此提高顶部光致抗蚀剂层407的温度，直到顶部光致抗蚀剂层407经历热分解并且可以容易地移除。一旦移除顶部光致抗蚀剂层407，则可以使用一个或多个蚀刻工艺来移除中间掩模层405和底部抗反射涂层层403。
如果需要，则可以在移除第一光致抗蚀剂401期间或之后执行湿法清洁。在实施例中，可以使用诸如SC-1或SC-2清洁溶液之类的溶液，但可以替代地使用其他解决方案，例如，H2SO4和H2O2的混合物(称为SPM)，或氟化氢(HF)的溶液。可以使用的任何合适的解决方案或工艺完全旨在包括在实施例的范围内。
图6A-6C示出了掩模层601的沉积，该掩模层601用于帮助发起切割金属栅极工艺。在实施例中，掩模层601可以由与第二硬掩模303的材料类似的材料制成。这样，在其中第二硬掩模303由氮化硅形成的实施例中，掩模层601可以也可以由氮化硅形成。然而，掩模层601还可以由与第二硬掩模303不同的材料或不同的成分制成。
在实施例中，可以使用诸如原子层沉积、化学气相沉积，溅射、这些的组合等之类的沉积工艺来沉积掩模层601。此外，掩模层601可以被形成为约3nm和约7nm之间的厚度，例如，约5nm。然而，可以使用任何合适的沉积工艺和任何合适的厚度。
图7A-7B示出了切割金属栅极工艺的继续，其可以在沉积掩模层601之后执行。在实施例中，可以在各向异性蚀刻工艺中移除掩模层601的底部部分。掩模层601的垂直部分保留在开口中，并且开口的宽度通过掩模层601的剩余部分减小。接下来，蚀刻下面的第一硬掩模301和栅极堆叠115以形成沟槽701，其初始地延伸到栅极堆叠115的中间水平。还蚀刻第一间隔件113，以及ILD层119的暴露部分。
根据本公开的一些实施例，使用选自但不限于Cl2、BCl3、Ar、CH4、CF4及其组合的工艺气体来执行蚀刻。栅极堆叠115的蚀刻可以在约2.5mTorr和约25mTorr之间的范围内的压力下进行。在主蚀刻中施加RF功率，并且RF功率可以在约250瓦特和约2,500瓦特之间的范围内。还可以施加约25伏特和约750伏特之间的偏压。当沟槽701的底表面处于栅极堆叠115的顶表面和底表面之间的中间水平时，可以停止蚀刻。
随后，执行用于重新形成掩模层601的第二沉积工艺。用于重新形成掩模层601的第二沉积工艺包括沟槽701的侧壁上的侧壁部分以保护侧壁，使得当沟槽701向下延伸时，沟槽701的上部不横向扩展。根据本公开的一些实施例，使用包括SiCl4、O2、Ar等的工艺气体来执行用于形成掩模层601的第二沉积工艺。这样，所得到的掩模层601在其中包括SiO2而不是例如氮化硅，其可以或可以不与诸如碳之类的附加元素复合。所得到的掩模层601可以形成为具有约2nm和约4nm之间的厚度，例如，约3nm。
接下来，执行电介质击穿工艺，使得在各向异性蚀刻/轰击工艺中移除沟槽701底部处的重新形成的掩模层601的底部。根据一些实施例，使用碳-氟气体(例如，C4F6)来蚀刻第二掩模层的底部。在蚀刻工艺期间，可以减小掩模层601的顶表面上的掩模层601的部分的厚度。在蚀刻工艺期间，还可以减小沟槽701的侧壁上的掩模层601的部分的厚度。
执行另一蚀刻工艺以将沟槽701更深地延伸到栅极堆叠115中。根据栅极堆叠115的蚀刻部分的材料，使用适当的蚀刻气体来执行蚀刻。根据一些实施例，可以在开口的底部形成诸如CxHy之类的聚合物(X和Y为整数)。然后可以例如使用氧(O2)来移除聚合物。
根据一些实施例，栅极堆叠115的蚀刻包括多个沉积-蚀刻循环，每个沉积-蚀刻循环包括电介质沉积工艺、电介质破坏工艺、向下延伸沟槽701的蚀刻工艺、以及可能的聚合物移除工艺。每个沉积-蚀刻循环使得沟槽701进一步向下延伸，直到栅极堆叠115被蚀刻穿过，并且沟槽701延伸到第一隔离区域105中。在一些实施例中，该工艺可以重复二到十次，但可以使用任何合适数量的重复。所得到的结构如图7A-7C所示。在最后的蚀刻工艺之后，不再沉积电介质层，因此在图7B中，掩模层601的底端高于沟槽701的底部。如果在沟槽701中存在，则移除聚合物层。
一旦切割金属栅极工艺完成，则可以使用可选的漂洗工艺来帮助清洁任何残留的碎屑或反应物。在实施例中，使用诸如去离子水之类的材料的漂洗剂可以放置为与该结构接触。然而，可以使用任何合适的漂洗工艺。
图8A-8C示出了移除掩模层601的残余物内的氧化硅。在一个实施例中，可以通过引入氟化氢(HF)和氨(NH3)作为对掩模层601的蚀刻剂来执行从掩模层601移除氧化硅。HF和NH3可以彼此反应并与掩模层601中存在的氧化物反应，以在掩模层601的表面上产生(NH4)2SiF6。在具体实施例中，氟化氢和氨可以以约1：5和约5：1之间的流量比流入反应室中(图8D中示出了5：1流量比的结果，并且其中，较低的范围将导致不完全反应)，例如，以约100sccm和800sccm之间的流速(例如，约200sccm)将氟化氢流入反应室中，同时以约50sccm和300sccm之间的流速(例如，约100sccm)使氨流入反应室中。然而，可以使用任何合适的流速和比率。
在这些条件下，可以选择工艺温度以帮助提高反应的选择性。如图8D所示，虽然工艺温度可设定在约30℃和约120℃之间，但高于110℃的温度(例如，约115℃和约120℃之间)将有助于修改蚀刻工艺的激活能量(例如，“EA”)，并因此修改蚀刻工艺的选择性以主要蚀刻所存在的氧化物，同时仅最小程度地移除周围材料(例如，氮化硅)。然而，可以选择任何合适的温度。
类似地，在这些条件下，还可以选择工艺压力以帮助提高反应的选择性。如图8E所示，虽然工艺压力可设定在约0.1Torr和约5Torr之间，但小于2.5Torr的压力(例如，约1.5Torr和约2Torr之间)将有助于需改蚀刻工艺的选择性以主要蚀刻所存在的氧化物，同时仅最小程度地移除周围材料(例如，氮化硅)。然而，可以选择任何合适的压力。
为了确定反应何时完成，可以利用工艺时序。在一些实施例中，反应可持续约1秒和约5秒之间的时间，例如，约2秒。然而，可以使用用于决定何时停止蚀刻工艺的任何合适的时间和任何合适的方法。
一旦反应完成，则可以使用退火工艺来加热掩模层601以便移除(NH4)2SiF6，从而从掩模层601移除氧化硅。热可以使得(NH4)2SiF6热分解为N2、H2O、SiF4和NH3，所有这些都可以是蒸气并且可以通过退火工艺从掩模层601的表面移除。在退火工艺的实施例中，可以将掩模层601加热到约80℃到约200℃之间的温度(例如，约100℃)约60秒到约180秒之间，以从掩蔽层601移除(NH4)2SiF6。
在移除(NH4)2SiF6之后，再次暴露掩模层601并且可以进一步处理。在实施例中，可以执行第二蚀刻工艺，例如，类似于上述第一蚀刻工艺的第二蚀刻工艺，以移除任何剩余的残留氧化硅。然而，如本领域普通技术人员将认识到的，如上所述的精确类型的蚀刻工艺、
Figure BDA0002201540470000151
工艺的迭代次数、以及蚀刻工艺的工艺参数仅是说明性的，因为可以使用任何数量的迭代和工艺参数。
可选地，在移除氧化物之后，可以执行第二湿法清洁以制备用于后续工艺的结构。在实施例中，可以使用诸如SC-1或SC-2清洁溶液之类的溶液，但可以替代地使用其他溶液，例如，H2SO4和H2O2的混合物(称为SPM)、或氟化氢(HF)的溶液。可以使用的任何合适的解决方案或工艺完全旨在包括在实施例的范围内。
图9A-9B示出了用填充材料901填充沟槽701以完成栅极堆叠115的分离。在实施例中，填充材料901可以是单层材料或者可以是一层或多层材料，例如，双层材料。在实施例中，一层或每层材料可包括诸如氮化硅或碳氮化硅(SiCN)之类的材料。然而，可以使用任何合适的材料或材料组合。
在实施例中，可以使用诸如ALD、CVD或PVD之类的沉积工艺将填充材料901沉积为约20nm和约30nm之间的厚度，例如，约25nm。然而，任何合适的沉积工艺和任何合适的厚度可用于填充材料901。
图10A-10C示出了填充材料901的平坦化和第一硬掩模301的移除。在实施例中，平坦化可以是诸如化学机械抛光工艺之类的工艺，其用于将填充材料901与栅极堆叠115和第一间隔件113平坦化。在该工艺期间，第一硬掩模301也被移除。
另外，用于移除多余的填充材料901的化学机械抛光工艺也可用于此时减小栅极堆叠115的高度。在实施例中，栅极堆叠115在鳍107上方的高度可以减小到约
Figure BDA0002201540470000161
和约
Figure BDA0002201540470000162
之间的高度。然而，可以使用任何合适的高度减小。
图11A-11C示出了凹陷ILD层119以形成凹槽1101，以制备形成电介质头盔(helmet)。在实施例中，ILD层119可以使用一个或多个蚀刻工艺(例如，湿法蚀刻工艺)被凹陷到约10nm和约30nm之间的深度，例如，约20nm。然而，可以使用任何合适的深度。
图12A-12C示出了头盔材料1201的沉积和后续平坦化工艺。在实施例中，头盔材料1201可以是诸如碳氧化硅(SiOC)或硅之类的电介质材料，并且可以使用沉积工艺(例如，化学气相沉积、原子层沉积、或溅射)来沉积头盔材料1201以填充和/或过填充通过凹陷ILD层119而形成的凹槽。然而，可以使用任何合适的材料和沉积工艺。
在沉积头盔材料1201之后，执行头盔材料1201的平面化。在实施例中，平面化可以是诸如化学机械抛光工艺之类的工艺，其用于使头盔材料1201与栅极堆叠115和第一间隔件113平面化。
此外，用于平面化头盔材料1201的化学机械抛光工艺还可以用于此时减小栅极堆叠115的高度。在实施例中，栅极堆叠115在鳍107上方的高度可以减小到约
Figure BDA0002201540470000163
和约
Figure BDA0002201540470000164
之间的高度。然而，可以使用任何合适的高度减小。
图13A-13C示出了第一间隔件113的移除和栅极堆叠115周围的空隙1301的形成。在实施例中，可以放置并图案化光致抗蚀剂以保护那些不期望移除的区域，然后可以利用一个或多个蚀刻工艺来部分地或完全移除第一间隔件113，并在第一间隔件113先前所在之处形成空隙1301。在一个具体实施例中，可以利用对第一间隔件113的一种或多种材料具有选择性的湿法蚀刻工艺来移除第一间隔件113，而不显著地移除周围的材料。
然而，由于在填充沟槽之前已经预先移除了沿栅极堆叠115的侧壁的任何残留的氧(如上面关于图8A-8E所讨论的)，因此在移除期间不存在该氧。具体地，在其中填充材料901和ILD层119之间仍然存在残留的氧的先前工艺中，第一间隔件113的蚀刻和移除还将攻击并移除残留的氧，在填充材料901和ILD层119之间打开路径。该路径将允许蚀刻剂延伸到下面的隔离区域105并攻击下面的隔离区域105。
然而，由于当前描述的工艺移除了在形成填充材料901之前存在的残留的氧，因此填充材料901将被形成为与ILD层119的材料直接接触，从而形成不包括残留的氧的密封。因此，在第一间隔件113的移除工艺期间，在填充材料901和ILD层119之间没有氧被移除，并且没有发生开放路径。防止形成路径防止在移除第一间隔件113期间使用的任何蚀刻剂渗透到下面的第一隔离区域105并从第一隔离区域105移除材料。通过阻止该路径并减少来自该路径的损坏，可以消除先前在蚀刻第一间隔件113期间存在的用于防止这种穿透的时间限制，从而放大了加宽用于移除第一间隔件113和形成空气间隔件1403的整个工艺窗口(下面参考图14A-14C进一步说明)。
图14A-14C示出了帽盖层1401的沉积以及与栅极堆叠115相邻的空气间隔件1403的形成。在实施例中，帽盖层1401可以是适当的电介质材料，其可以进一步为低k电介质层，其具有值小于3.9的介电常数(k)，其可进一步小于2.0。在一些实施例中，帽盖层1401的电介质材料是氮化硅(SiN)、碳氮氧化硅(SiCON)、碳氧化硅(SiOC)等。可以使用适当的沉积技术来形成帽盖层1401，例如，ALD、CVD等。如果开口的纵横比足够高，则沉积将密封通过移除第一间隔件113而形成的空隙并形成空气间隔件1403。气体(例如，在帽盖层1401的电介质材料或可扩散到空气间隔件1403中的任何其他物质的沉积过程中使用的(一种或多种)气体)可以在空气间隔件1403中。
可执行平坦化工艺(例如，CMP)以从头盔材料1201和栅极堆叠115的顶表面移除帽盖层1401的多余的电介质材料。因此，帽盖层1401可以与头盔材料1301以及栅极堆叠115二者同平面。
另外，用于移除帽盖层1401的多余的电介质材料的化学机械抛光工艺还可用于此时降低栅极堆叠115的高度。在实施例中，栅极堆叠115在鳍107上方的高度可以减小到约
Figure BDA0002201540470000171
和约
Figure BDA0002201540470000172
之间的高度。然而，可以使用任何合适的高度减小。
通过在移除第一间隔件113以形成空气间隔件1403之前从先前工艺中移除残留的氧，该氧不存在并且在第一间隔件113的移除期间不能被移除。因此，可以不形成允许蚀刻剂渗透到结构的不期望区域中的路径，其中蚀刻剂可能导致进一步的损坏。这允许加宽用于移除第一间隔件113的工艺窗口，并且有助于提高制造工艺的整体效率和产量。
在一个实施例中，一种制造半导体器件的方法包括：在半导体鳍上方形成金属栅极；将金属栅极切割成第一金属栅极和第二金属栅极，其中，在切割金属栅极之后，在第一金属栅极的侧壁上存在氧化物；从第一金属栅极的侧壁移除氧化物；以及用电介质材料填充第一金属栅极和第二金属栅极之间的区域，其中，电介质材料与第一金属栅极的侧壁物理接触。在实施例中，该方法还包括在从侧壁移除氧化物之后从第一金属栅极的第二侧壁移除间隔件，移除间隔件产生空隙。在实施例中，该方法还包括帽盖空隙以形成空气间隔件。在实施例中，移除氧化物是在约115℃和约120℃之间的温度下执行的。在实施例案中，移除氧化物是在约1.5托和约2托之间的压力下执行的。在实施例中，移除氧化物是至少部分地利用氟化氢和氨的混合物执行的。在实施例中，切割金属栅极是至少部分地利用循环沉积和蚀刻工艺执行的。
在另一实施例中，一种制造半导体器件的方法包括：移除位于半导体鳍上方的间隔件之间的虚设栅极；利用栅极堆叠替换虚设栅极；利用循环蚀刻工艺移除栅极堆叠的一部分以形成开口，循环蚀刻工艺沿开口的侧壁留下氧化物材料；沿开口的侧壁移除氧化物材料；在移除氧化物材料之后，利用电介质材料填充开口；将蚀刻剂施加到间隔件并且还施加到电介质材料和栅极堆叠之间的界面的一部分，其中，蚀刻剂移除间隔件以形成空隙，但不插入电介质材料和栅极堆叠之间；以及帽盖空隙以形成与栅极堆叠相邻的空气间隔件。在实施例中，该方法还包括在利用电介质材料填充开口之后，凹陷层间电介质以形成凹槽。在实施例中，该方法还包括利用第二电介质材料填充凹槽。在实施例中，循环蚀刻工艺的每个循环包括：沉积衬里材料；蚀刻穿过衬里材料；以及使用衬里材料作为掩模来蚀刻栅极堆叠。在实施例中，移除氧化物是在约115℃和约120℃之间的温度下执行的。在实施例案中，移除氧化物是在约1.5托和约2托之间的压力下执行的。在实施例中，移除氧化物是至少部分地利用氟化氢和氨的混合物执行的。
在又一实施例中，一种制造半导体器件的方法包括：图案化硬掩模层以在位于半导体鳍上方的导电栅极上方形成开口；在开口中沉积第一衬里；蚀刻第一衬里的第一底部以暴露导电栅极；穿过第一衬里蚀刻导电栅极；在开口内沉积第二衬里；蚀刻第二衬里的第二底部以暴露导电栅极；穿过第二衬里蚀刻导电栅极；在蚀刻导电栅极之后，从导电栅极的侧壁移除氧化物；在移除氧化物之后，将电介质材料施加到导电栅极的侧壁；在将电介质材料施加到侧壁之后，从导电栅极附近移除间隔件以在导电栅极周围形成空隙；以及帽盖空隙以在导电栅极周围形成空气间隔件。在实施例中，从侧壁移除氧化物是至少部分地利用氟化氢和氨的混合物执行的。在实施例中，移除氧化物还包括退火工艺。在实施例中，退火工艺是在约80℃和约200℃之间的温度下执行的。在实施例中，移除氧化物是在约1.5托和约2托之间的压力下执行的。在实施例中，该方法还包括：凹陷层间电介质以形成凹槽；并且利用电介质材料填充凹槽。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种制造半导体器件的方法，所述方法包括：在半导体鳍上方形成金属栅极；将所述金属栅极切割成第一金属栅极和第二金属栅极，其中，在切割所述金属栅极之后，在所述第一金属栅极的侧壁上存在氧化物；从所述第一金属栅极的所述侧壁移除所述氧化物；以及用电介质材料填充所述第一金属栅极和所述第二金属栅极之间的区域，其中，所述电介质材料与所述第一金属栅极的所述侧壁物理接触。
示例2是示例1所述的方法，还包括：在从所述侧壁移除所述氧化物之后从所述第一金属栅极的第二侧壁移除间隔件，移除所述间隔件产生空隙。
示例3是示例2所述的方法，还包括：帽盖所述空隙以形成空气间隔件。
示例4是示例1所述的方法，其中，移除所述氧化物是在约115℃至约120℃之间的温度下执行的。
示例5是示例4所述的方法，其中，移除所述氧化物是在约1.5托至约2托之间的压力下执行的。
示例6是示例1所述的方法，其中，移除所述氧化物是至少部分地利用氟化氢和氨的混合物执行的。
示例7是示例1所述的方法，其中，切割所述金属栅极是至少部分地利用循环沉积和蚀刻工艺执行的。
示例8是一种制造半导体器件的方法，所述方法包括：移除位于半导体鳍上方的间隔件之间的虚设栅极；利用栅极堆叠替换所述虚设栅极；利用循环蚀刻工艺移除所述栅极堆叠的一部分以形成开口，所述循环蚀刻工艺沿所述开口的侧壁留下氧化物材料；沿所述开口的所述侧壁移除所述氧化物材料；在移除所述氧化物材料之后，利用电介质材料填充所述开口；将蚀刻剂施加到所述间隔件并且还施加到所述电介质材料和所述栅极堆叠之间的界面的一部分，其中，所述蚀刻剂移除所述间隔件以形成空隙，但不插入所述电介质材料和所述栅极堆叠之间；以及帽盖所述空隙以形成与所述栅极堆叠相邻的空气间隔件。
示例9是示例8所述的方法，还包括：在利用所述电介质材料填充所述开口之后，凹陷层间电介质以形成凹槽。
示例10是示例9所述的方法，还包括：利用第二电介质材料填充所述凹槽。
示例11是示例8所述的方法，其中，所述循环蚀刻工艺的每个循环包括：沉积衬里材料；蚀刻穿过所述衬里材料；以及使用所述衬里材料作为掩模来蚀刻所述栅极堆叠。
示例12是示例8所述的方法，其中，移除所述氧化物是在约115℃至约120℃之间的温度下执行的。
示例13是示例12所述的方法，其中，移除所述氧化物是在约1.5托至约2托之间的压力下执行的。
示例14是示例13所述的方法，其中，移除所述氧化物是至少部分地利用氟化氢和氨的混合物执行的。
示例15是一种制造半导体器件的方法，所述方法包括：图案化硬掩模层以在位于半导体鳍上方的导电栅极上方形成开口；在所述开口中沉积第一衬里；蚀刻所述第一衬里的第一底部以暴露所述导电栅极；穿过所述第一衬里蚀刻所述导电栅极；在所述开口内沉积第二衬里；蚀刻所述第二衬里的第二底部以暴露所述导电栅极；穿过所述第二衬里蚀刻所述导电栅极；在蚀刻所述导电栅极之后，从所述导电栅极的侧壁移除氧化物；在移除所述氧化物之后，将电介质材料施加到所述导电栅极的所述侧壁；在将所述电介质材料施加到所述侧壁之后，从所述导电栅极附近移除间隔件以在所述导电栅极周围形成空隙；以及帽盖所述空隙以在所述导电栅极周围形成空气间隔件。
示例16是示例15所述的方法，其中，从所述侧壁移除所述氧化物是至少部分地利用氟化氢和氨的混合物执行的。
示例17是示例16所述的方法，其中，移除所述氧化物还包括退火工艺。
示例18是示例17所述的方法，其中，所述退火工艺是在约80℃至约200℃之间的温度下执行的。
示例19是示例18所述的方法，其中，移除所述氧化物是在约1.5托至约2托之间的压力下执行的。
示例20是示例15所述的方法，还包括：凹陷层间电介质以形成凹槽；并且利用电介质材料填充所述凹槽。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
在半导体鳍上方形成金属栅极；
将所述金属栅极切割成第一金属栅极和第二金属栅极，其中，在切割所述金属栅极之后，在所述第一金属栅极的侧壁上存在氧化物；
从所述第一金属栅极的所述侧壁移除所述氧化物；以及
用电介质材料填充所述第一金属栅极和所述第二金属栅极之间的区域，其中，所述电介质材料与所述第一金属栅极的所述侧壁物理接触。
2.根据权利要求1所述的方法，还包括：在从所述侧壁移除所述氧化物之后从所述第一金属栅极的第二侧壁移除间隔件，移除所述间隔件产生空隙。
3.根据权利要求2所述的方法，还包括：帽盖所述空隙以形成空气间隔件。
4.根据权利要求1所述的方法，其中，移除所述氧化物是在115℃至120℃之间的温度下执行的。
5.根据权利要求4所述的方法，其中，移除所述氧化物是在1.5托至2托之间的压力下执行的。
6.根据权利要求1所述的方法，其中，移除所述氧化物是至少部分地利用氟化氢和氨的混合物执行的。
7.根据权利要求1所述的方法，其中，切割所述金属栅极是至少部分地利用循环沉积和蚀刻工艺执行的。
8.一种制造半导体器件的方法，所述方法包括：
移除位于半导体鳍上方的间隔件之间的虚设栅极；
利用栅极堆叠替换所述虚设栅极；
利用循环蚀刻工艺移除所述栅极堆叠的一部分以形成开口，所述循环蚀刻工艺沿所述开口的侧壁留下氧化物材料；
沿所述开口的所述侧壁移除所述氧化物材料；
在移除所述氧化物材料之后，利用电介质材料填充所述开口；
将蚀刻剂施加到所述间隔件并且还施加到所述电介质材料和所述栅极堆叠之间的界面的一部分，其中，所述蚀刻剂移除所述间隔件以形成空隙，但不插入所述电介质材料和所述栅极堆叠之间；以及
帽盖所述空隙以形成与所述栅极堆叠相邻的空气间隔件。
9.根据权利要求8所述的方法，还包括：在利用所述电介质材料填充所述开口之后，凹陷层间电介质以形成凹槽。
10.根据权利要求9所述的方法，还包括：利用第二电介质材料填充所述凹槽。
11.根据权利要求8所述的方法，其中，所述循环蚀刻工艺的每个循环包括：
沉积衬里材料；
蚀刻穿过所述衬里材料；以及
使用所述衬里材料作为掩模来蚀刻所述栅极堆叠。
12.根据权利要求8所述的方法，其中，移除所述氧化物是在115℃至120℃之间的温度下执行的。
13.根据权利要求12所述的方法，其中，移除所述氧化物是在1.5托至2托之间的压力下执行的。
14.根据权利要求13所述的方法，其中，移除所述氧化物是至少部分地利用氟化氢和氨的混合物执行的。
15.一种制造半导体器件的方法，所述方法包括：
图案化硬掩模层以在位于半导体鳍上方的导电栅极上方形成开口；
在所述开口中沉积第一衬里；
蚀刻所述第一衬里的第一底部以暴露所述导电栅极；
穿过所述第一衬里蚀刻所述导电栅极；
在所述开口内沉积第二衬里；
蚀刻所述第二衬里的第二底部以暴露所述导电栅极；
穿过所述第二衬里蚀刻所述导电栅极；
在蚀刻所述导电栅极之后，从所述导电栅极的侧壁移除氧化物；
在移除所述氧化物之后，将电介质材料施加到所述导电栅极的所述侧壁；
在将所述电介质材料施加到所述侧壁之后，从所述导电栅极附近移除间隔件以在所述导电栅极周围形成空隙；以及
帽盖所述空隙以在所述导电栅极周围形成空气间隔件。
16.根据权利要求15所述的方法，其中，从所述侧壁移除所述氧化物是至少部分地利用氟化氢和氨的混合物执行的。
17.根据权利要求16所述的方法，其中，移除所述氧化物还包括退火工艺。
18.根据权利要求17所述的方法，其中，所述退火工艺是在80℃至200℃之间的温度下执行的。
19.根据权利要求18所述的方法，其中，移除所述氧化物是在1.5托至2托之间的压力下执行的。
20.根据权利要求15所述的方法，还包括：
凹陷层间电介质以形成凹槽；并且
利用电介质材料填充所述凹槽。
CN201910866955.8A 2018-11-30 2019-09-12 半导体器件及制造方法 Active CN111261703B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862773716P 2018-11-30 2018-11-30
US62/773,716 2018-11-30
US16/400,418 2019-05-01
US16/400,418 US10861746B2 (en) 2018-11-30 2019-05-01 Method of manufacturing a semiconductor device

Publications (2)

Publication Number Publication Date
CN111261703A CN111261703A (zh) 2020-06-09
CN111261703B true CN111261703B (zh) 2023-04-25

Family

ID=70850356

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910866955.8A Active CN111261703B (zh) 2018-11-30 2019-09-12 半导体器件及制造方法

Country Status (4)

Country Link
US (2) US10861746B2 (zh)
KR (1) KR102277762B1 (zh)
CN (1) CN111261703B (zh)
TW (1) TWI728542B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11508847B2 (en) * 2020-03-09 2022-11-22 Intel Corporation Transistor arrangements with metal gate cuts and recessed power rails
US11728413B2 (en) * 2020-07-30 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Gate capping structures in semiconductor devices
US11664423B2 (en) * 2020-08-18 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a source/drain of a semiconductor device having an insulating stack in a recess structure
US11848209B2 (en) 2021-02-26 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Patterning semiconductor devices and structures resulting therefrom

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104009036A (zh) * 2013-02-21 2014-08-27 台湾积体电路制造股份有限公司 制造多栅极器件的方法
KR20160140312A (ko) * 2015-05-29 2016-12-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 구조체의 구조 및 형성 방법
TW201816856A (zh) * 2016-07-27 2018-05-01 格羅方德半導體公司 具有氣隙間隔件之ｆｉｎｆｅｔ及其形成方法
TW201834145A (zh) * 2016-12-13 2018-09-16 美商格芯（美國）集成電路科技有限公司 場效應電晶體的氣隙間隙壁
CN108807182A (zh) * 2017-04-28 2018-11-13 台湾积体电路制造股份有限公司 半导体装置的制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120083127A1 (en) * 2010-09-30 2012-04-05 Tokyo Electron Limited Method for forming a pattern and a semiconductor device manufacturing method
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US10014382B2 (en) * 2014-03-13 2018-07-03 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with sidewall passivation and method of making
KR101785803B1 (ko) 2015-05-29 2017-10-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 구조체의 형성 방법
US10164051B2 (en) * 2015-11-16 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
JP7049316B2 (ja) * 2016-08-08 2022-04-06 東京エレクトロン株式会社 三次元半導体デバイス及び製造方法
US10522642B2 (en) 2016-12-14 2019-12-31 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor device with air-spacer
US10134866B2 (en) * 2017-03-15 2018-11-20 International Business Machines Corporation Field effect transistor air-gap spacers with an etch-stop layer
US10355111B2 (en) 2017-04-26 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Deposition selectivity enhancement and manufacturing method thereof
US10354997B2 (en) 2017-04-28 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing semiconductor device with replacement gates
US10269983B2 (en) 2017-05-09 2019-04-23 Globalfoundries Inc. Stacked nanosheet field-effect transistor with air gap spacers

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104009036A (zh) * 2013-02-21 2014-08-27 台湾积体电路制造股份有限公司 制造多栅极器件的方法
KR20160140312A (ko) * 2015-05-29 2016-12-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 구조체의 구조 및 형성 방법
TW201816856A (zh) * 2016-07-27 2018-05-01 格羅方德半導體公司 具有氣隙間隔件之ｆｉｎｆｅｔ及其形成方法
TW201834145A (zh) * 2016-12-13 2018-09-16 美商格芯（美國）集成電路科技有限公司 場效應電晶體的氣隙間隙壁
CN108807182A (zh) * 2017-04-28 2018-11-13 台湾积体电路制造股份有限公司 半导体装置的制造方法

Also Published As

Publication number Publication date
US20210090958A1 (en) 2021-03-25
CN111261703A (zh) 2020-06-09
US10861746B2 (en) 2020-12-08
KR102277762B1 (ko) 2021-07-19
TW202034381A (zh) 2020-09-16
US11848240B2 (en) 2023-12-19
KR20200066542A (ko) 2020-06-10
US20200176318A1 (en) 2020-06-04
TWI728542B (zh) 2021-05-21

Similar Documents

Publication Publication Date Title
KR102072031B1 (ko) 핀 전계-효과 트랜지스터 디바이스 및 방법
KR102233079B1 (ko) 반도체 디바이스 및 방법
US10943901B2 (en) Semiconductor device and method
CN111261703B (zh) 半导体器件及制造方法
US11652005B2 (en) Semiconductor device with cut metal gate and method of manufacture
KR102011946B1 (ko) 반도체 장치 및 그 제조 방법
US20240047276A1 (en) Method for forming semiconductor structure with high aspect ratio
CN107689395B (zh) 半导体器件和方法
US10115639B2 (en) FinFET device and method of forming the same
US10354923B2 (en) Semiconductor device and method for atomic layer deposition of a dielectric over a substrate
CN109427595B (zh) 鳍型场效晶体管装置及其形成方法
CN111834291A (zh) 半导体装置的制造方法
US20220173222A1 (en) Semiconductor Device and Method of Manufacture
US20240128126A1 (en) Method of manufacturing a semiconductor devce
TW202305949A (zh) 半導體裝置及其製造方法
CN111816564A (zh) 半导体器件和制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant