JP7049316B2 - 三次元半導体デバイス及び製造方法 - Google Patents

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Description

関連出願の相互参照
この出願は、２０１６年８月８日出願の米国仮特許出願第６２／３７２，１０６号明細書に基づき、その優先権の利益を主張するものであって、その内容の全てを引用して本明細書に組み込む。
本発明は、半導体デバイス及び集積回路等の半導体デバイスを製造する方法に関し、また、集積回路用のトランジスタ及びトランジスタ構成部品を製造することに関する。
半導体デバイスの（特に、顕微鏡スケールでの）製造において、薄膜形成堆積、エッチングマスク生成、パターン形成、材料エッチング及び除去、並びにドーピング処理等の様々な製作プロセスが行われている。これらのプロセスは、基板上に所望の半導体デバイス素子を形成するよう繰り返し行われる。歴史的に、微細加工により、トランジスタは能動デバイス平面の上に形成される配線／メタライゼーションと共に１平面内に作成されており、従って、二次元（２Ｄ）回路又は２Ｄ製作と特徴付けられている。倍率変更の取り組みにより、２Ｄ回路内の単位面積当たりのトランジスタ数は大幅に増加したにも関わらず、倍率変更の取り組みは、倍率変更が１桁のナノメートル半導体デバイス製造ノードに突入するように、より大きな課題にぶつかっている。半導体デバイス製造業者は、トランジスタ同士が互いの上に積層される三次元（３Ｄ）半導体回路に対する要望を表明してきた。
従って、本開示の１つの目的は３Ｄ半導体回路の製造を容易にすることにある。
開示のこの及び他の目的は、基板及び基板上に形成される電界効果トランジスタのゲート領域を含む三次元（３－Ｄ）集積回路（ＩＣ）又は半導体デバイスによって提供されてもよい。ゲート領域は、基板の作業面と平行に延在する長手方向軸を有する垂直方向に積層されるナノワイヤを含む。垂直方向に積層されるナノワイヤの所定のスタックは垂直方向に整列される少なくとも２つのナノワイヤを含み、ｐ型ナノワイヤ及びｎ型ナノワイヤは垂直方向で互いから空間的に分離される。半導体デバイスは、更に、各ナノワイヤをゲート領域より上の位置へ電気的に接続するゲート領域内部に形成される段差付接続構造を含んでいる。第１のゲート電極は段差付プロフィルを有し、第１レベルのナノワイヤへ接続する。
別の態様において、半導体デバイスを形成する方法は、電界効果トランジスタデバイスのゲート領域を通って延在するナノワイヤを形成することと、ゲート領域内部の２つの垂直方向に分離されるナノワイヤの間に水平バリア層を形成することであって、ゲート領域は第１レベルのナノワイヤを覆う一時的充填材料を有し、一時的充填材料は第１レベルのナノワイヤと第２レベルのナノワイヤとの間に延在する水平面を有し、第２レベルのナノワイヤは第１レベルのナノワイヤより上に位置決めされ、第１レベルのナノワイヤと垂直方向に整列され、水平バリアは、第２レベルのナノワイヤ上にバリア材料を堆積させることなく、一時的表面上にバリア材料を選択的に堆積させることによって形成されることを含む。水平バリアへ延在する垂直電極バリアが形成され、第１のゲート電極及び第２のゲート電極がゲート領域内部に形成され、各ゲート電極はナノワイヤをゲート領域より上の接点位置へ電気的に接続する。第１のゲート電極は段差付プロフィルを有し、第１及び第２のゲート電極は少なくとも水平バリア及び垂直電極バリアによって互いから分離される。
更に別の態様は、長手方向軸が水平に配向され、ナノワイヤが互いから離間され、垂直方向に整列されて、少なくとも２つのナノワイヤを含むナノワイヤの垂直スタックを有するゲート領域を形成することを含む半導体デバイスを形成する方法を含んでいる。ゲート領域において一時的充填材料を堆積させることと、垂直方向に積層されるナノワイヤ同士の間の位置に対して一時的充填材料に凹部を形成することと、覆われていないナノワイヤ上に堆積させることなく、一時的充填材料上に選択的に堆積させることによって水平バリア材料を形成することとを含むプロセスシーケンスが実行される。シーケンスは、更に、垂直バリアを形成することと、ナノワイヤを選択的に金属化することと、水平バリア及び垂直バリアによって画成される空間内に金属堆積させることによって第１及び第２のゲート電極を形成することと、を含む。
無論、本明細書中に説明するような異なるステップの検討の順序は明確にするために示されている。一般に、これらのステップは任意の適切な順序で実行されてもよい。加えて、本明細書中の異なる特徴、技術、構成、等のそれぞれはこの開示の異なる場所において検討される可能性があるが、それぞれの概念は互いとは無関係に又は互いと組み合わされて実行されてもよいことを意図している。従って、本発明は多くの異なる方法で具現化され、見ることができる。
この要約欄は、本開示又は請求する発明の全ての実施形態及び／又は増加的な新規性のある態様を特定するものではないことに留意されたい。むしろ、この要約は、異なる実施形態及び従来の技術に勝る新規性の対応点の予備的な検討を提供するだけである。発明及び実施形態の追加の詳細及び／又は可能性のある観点のために、読者は以下で更に検討するような本開示の詳細な説明欄及び対応する図面に向けられる。
開示の実施形態による積層相補型ＦＥＴデバイスの断面の略図である。 開示の実施形態による電極構造を作成するための製造プロセスのフロー図である。 開示の実施形態による積層相補型ＦＥＴデバイス例の断面斜視図である。 開示の実施形態による３Ｄ ＳＲＡＭを形成するための開始構造例の断面斜視図である。 開示の実施形態による３Ｄ ＳＲＡＭを形成するための中間構造例である。 開示の実施形態による３Ｄ ＳＲＡＭを形成するための中間構造例である。 開示の実施形態による３Ｄ ＳＲＡＭを形成するための中間構造例である。 開示の実施形態による３Ｄ ＳＲＡＭを形成するための中間構造例である。 開示の実施形態による３Ｄ ＳＲＡＭを形成するための中間構造例である。 開示の実施形態による３Ｄ ＳＲＡＭを形成するための中間構造例である。 開示の実施形態による３Ｄ ＳＲＡＭを形成するための中間構造例である。 開示の実施形態による３Ｄ ＳＲＡＭを形成するための中間構造例である。 開示の実施形態による３Ｄ ＳＲＡＭを形成するための中間構造例である。 相補型ＦＥＴデバイスの断面の略図である。
本明細書中の技術は、回路デバイスが基板の平面に対して垂直方向に編成される３Ｄ集積回路の製造に関する。開示する実施形態によれば、垂直方向に編成された集積回路は、垂直方向に編成されたデバイスが同じ平面領域を占有するよう積層されるか、又は部分的に重なることができるように、それぞれのデバイスと略同じ平面に形成される電極を有することができる。これは、集積回路のための面積倍率変更能力を向上させる。本明細書中に開示する技術は、３Ｄ集積回路への能動回路デバイス（トランジスタ等）、受動回路デバイス（抵抗器、コンデンサ、誘導器、等）、又はかかるデバイスの組み合わせの積層に適用する。トランジスタは、例えば、フィン構成、ナノワイヤ構成、及び／又はマルチチャネル構成を用いる電界効果トランジスタ（ＦＥＴ）デバイスであってもよい。
この開示の態様は、ナノワイヤ又はナノシートをＦＥＴ（電界効果トランジスタ）に組み込むゲートオールアラウンド加工処理を用いるデバイス製造に関連する。ゲートオールアラウンド（ＧＡＡ）は、金属ゲートがシリコン又はシリコン／ゲルマニウムワイヤに物理的に巻装されるＦＥＴデバイスを識別する。ＧＡＡは、ゲートがシリコン又はシリコン／ゲルマニウムフィンに巻装されるフィンＦＥＴのトライゲートプロセスの更なる拡張である。フィンＦＥＴに対して、ゲートはフィンの４つの側面のうちの３つに巻装する一方で、ＧＡＡ ＦＥＴデバイスに対して、ゲートは（例えば、分離した側面又は円形壁部を有していようとなかろうと）チャネルの全てに巻装する。ＧＡＡ ＦＥＴデバイスの１つの種類はナノワイヤＦＥＴである。ＧＡＡナノワイヤＦＥＴは望ましくない「短チャネル」効果を緩和してＦＥＴデバイスの連続した面積倍率変更を可能にした。
相補型ＦＥＴデバイスはアナログ及びデジタル回路の両方にとって重要である。例えば、ＣＭＯＳデバイスは静的ランダムアクセスメモリ（ＳＲＡＭ）回路及び論理ゲート回路に不可欠である。ナノワイヤＣＭＯＳデバイスに対して、ＮＭＯＳ及びＰＭＯＳゲート電極は、通常、論理セルの両側において絶縁され、ここでＮＦＥＴ及びＰＦＥＴナノワイヤはそれぞれ対応するゲート電極を通る。図５は、一般的なナノワイヤＣＭＯＳデバイスのゲート領域構造の断面である。見られる通り、構造５００は、基板５０１上で互いに対して並列関係に設けられるＰＭＯＳゲート領域５１０及びＮＭＯＳゲート領域５２０を有する基板５０１を含んでいる。基板５０１は、ナノワイヤ５０３及び５０５が解放される初期多層フィン構造から残る材料のバルクフィン５０７を含んでいる。図５の例示の実施形態において、各ゲート領域はそれぞれ、例えば、ｎ型及びｐ型デバイスそれぞれのための電流チャネル領域（すなわち、マルチチャネル領域）を提供することができる多数のナノワイヤ（図示の例においては４つ）を含んでいる。
ゲート領域は、セル構造を隣接するセル構造から分離することができるアイソレーション構造５０９によって境界がなされる。ゲートを物理的に切断することによって又は次いで誘電体で充填されるアイソレーショントレンチをゲートに移すことによる等によってＮＭＯＳ及びＰＭＯＳゲート電極を物理的に分けるのが望ましい。ゲート領域に対して、ＰＭＯＳゲート電極セクション５１０及びＮＭＯＳゲート電極セクション５２０は、ゲートアイソレーション構造５３０によって互いから物理的及び電気的に分離されている。
見られる通り、アイソレーション構造５０９及びゲートアイソレーション構造５３０は共に、それぞれがそれぞれのゲート電極セクションを含む２つのゲート「チャンバ」を画成する。フィン構造からのナノワイヤの解放後、ナノワイヤがゲート領域内部で懸架されるように、ワイヤはゲート構造によって対向する端部に支持される。懸架されるワイヤは、ナノワイヤの周囲にゲート誘電体及びゲート金属を含むよう加工処理される。従って、図５において見られる通り、ＰＭＯＳ電極セクション５１０は、ＰＭＯＳナノワイヤ５０３上に続けて形成されるｈｉｇｈ－Ｋ材料５１１の層、ＰＭＯＳ金属５１３の層、及び仕事関数金属５１５の層によって取り囲まれるＳｉナノワイヤ５０３を含んでいる。同様に、ＮＭＯＳ電極セクション５２０はその上のｈｉｇｈ Ｋ材料５１１及び仕事関数金属５１５を有するＳｉナノワイヤ５０５を含んでいる。金属充填部５１７はＰＭＯＳ及びＮＭＯＳゲートセクションのそれぞれの内部に設けられる。
図５等の相補型ＦＥＴデバイスのためのゲート構造を作成する例示のパターン形成プロセスは、ＡＬＤ堆積を用いて酸化ハフニウム（ＨｆＯ）等のｈｉｇｈ－Ｋ材料５１１をナノワイヤの全ての上及びゲート境界に堆積することを含む。図５において、ゲート境界は基板５０１、並びにアイソレーション構造５０９及び５３０によって形成される。次いで、ＮＭＯＳワイヤアレイは、ＮＭＯＳ電極セクション５２０をＳｉＯ等の材料で充填し、ＰＭＯＳ電極面積５１０のみを開口し、その後にＰＭＯＳナノワイヤ周囲のＰＭＯＳ金属５１３の堆積が続くことによって閉鎖される。この後に、ＮＭＯＳ電極側５２０上のゲート内の閉鎖材料の除去が続き、次いで、全てのナノワイヤ上の仕事関数金属５１５堆積が続く。最後に、ゲート金属５１７が、金属ゲートの残りを充填するために用いられる。
ＣＭＯＳデバイスのゲート電極間の物理的な「カット」すなわちバリア５３０の追加が望ましいが、それは図５で見られるようなＣＭＯＳナノワイヤデバイスの平面積を増加させる。更に、バリア５３０は図５で見られるようなゲートのカット部分によって形成される内部チャンバに巻装されているゲート金属材料の副作用を有する。従って、ナノワイヤに巻装する金属が、ナノワイヤ作成から残ったバルクフィン５０７への潜在的な接触が存在するゲートの底部に堆積されているゲートチャンバ金属に接触しないことを確実にするために、追加の間隙が必要とされてもよい。これはまた、ＣＭＯＳ回路の平面積を増加させる。ＰＭＯＳナノワイヤ周囲のＰＭＯＳ仕事関数金属がゲート側壁に接触している領域は、図５において５２５として示されている。
ゲートオールアラウンド又はナノワイヤＦＥＴの恩恵のうちの１つは、論理デバイスの大幅な面積倍率変更を提供するために、ＮＦＥＴ及びＰＦＥＴデバイス（及びワイヤ）が互いの上に積層することができるという点で相補型デバイスを形成するために用いることができるという点である。上で述べた通り、従来の回路デバイスは、全てのＮＦＥＴワイヤがデバイスの一端に位置決めされ、全てのＰＦＥＴワイヤがデバイスの反対側の端部に位置決めされるように設計されている。３Ｄ相補型ＦＥＴデバイスにおいて、ＮＦＥＴ及びＰＦＥＴワイヤは互いの上に直接積層されてもよい。例えば、図５のＮＦＥＴデバイス（垂直及び水平アレイに多数のＮＦＥＴナノワイヤを有する）はＰＦＥＴデバイスの上に積層されて積層ＣＭＯＳデバイスを形成することができる。同様に、単一のナノワイヤからなるＮＦＥＴは単一のナノワイヤＰＦＥＴデバイスの上に垂直に積層されてもよい。この積層は、各ナノワイヤが回路デバイスの特定の端子への直接アクセス有する回路を可能にする。例えば、３－Ｄ ＳＲＡＭは、ＳＲＡＭ（静的ランダムアクセスメモリ）デバイス内のビットライン接点へのアクセスを提供することができる上部ナノワイヤ、ＶＳＳ（負電源電圧）に対して独立して接触することができる下部ＮＦＥＴワイヤ、ＶＤＤ（正電源電圧）に対して独立して接触することができる底部ＰＦＥＴワイヤ、等を含んでいてもよい。
デバイスの特定の端子に独立して接触する各ワイヤの能力は大幅な面積倍率変更の恩恵を提供する。ナノワイヤ等のＦＥＴデバイスが互いの上に（ＮＦＥＴワイヤ及びＰＦＥＴワイヤを混合して）相補的に積層される場合、それぞれは、電極間の容量性帯電を防ぐためにゲート領域内及びＳ／Ｄ誘電体膜によって分離される（ソース－ドレイン）バー内に個々の電極を必要としてもよい。各ナノワイヤがＮＭＯＳ又はＰＭＯＳゲート電極のどちらか一方を貫通する必要があってもよいゲート領域にも、同じことが当てはまる。相補型ＦＥＴ構造による１つの課題は、ＭＯＬ（ラインの中央）の複雑性が相互に接続し、ＢＥＯＬ（ラインの後端）メタライゼーション層がＳ／Ｄバー及び／又はゲート領域内の個々の電極への接続を可能にすることを必要とされることと共にある。互いの上に相補的に積層されるＰＦＥＴ及びＮＦＥＴワイヤだけが存在する簡単なＳＲＡＭにとって、ラインの中央（ＭＯＬ）及びラインの後端（ＢＥＯＬ）の金属はかなり集まっている。
例えば、第１のバイアレベル（Ｖ－１）及び第１の金属層（Ｍ０）は、ＳＲＡＭインバータのクロスカップリングを画成し、Ｍ１までのワードライン（ＷＬ）接続のためのペデスタルを提供し、且つ、Ｍ２までのＳＲＡＭのＶＤＤ、ＶＳＳ、ビットライン（ＢＬ）、及びＢＬＢ接点を提供するために用いられてもよい。この実施例において、Ｍ０におけるパターン密度はかなり複雑であり、それぞれ、Ｍ１及びＭ２までのＷＬ及びＶＤＤ／ＶＳＳ接点のためのクロスカップリング局所相互接続及びペデスタルの組み合わせに嵌合するために、ＳＲＡＭセルの大きさ（フットプリント又は水平面積）を増大させることを必要とする。
ＢＥＯＬ金属から個々のゲート電極に達するまで接続する場合、接触は必要な電極への接点をパターン成形することによって行われてもよく、誘電体によって設定される厚さの内部スペーサを巻装することは電極間の容量性帯電を防ぐ必要がある。例えば、積層される横方向ナノワイヤの数が増加するにつれて、接点の数は必要なゲート電極まで低下する。２層ワイヤ構成に対して、下部電極まで達する接点を作成するかかるプロセスを行うことはＭＯＬ及びＢＥＯＬにおいて更に密集させることにより可能である。３層以上のワイヤプロセスに対しては、補償するよう更なる密集及び／又はデバイスの面積倍率変更の増加を防ぐために、別の解決法が望ましい。
本明細書中の技術は、これらの電極が相補的な積層として積層するＮ－ＭＯＳ及びＰ－ＭＯＳワイヤに関連する大幅な面積倍率変更の恩恵を可能にするよう自己整合能力を組み込むＢＥＯＬメタライゼーション層へ個々に接触することができるように、ゲート領域電極を構築することを含む。技術は「階段状」又は段差付ゲート電極を部分的に重ねることを含む。再現可能なプロセスがゲート電極内の増加する「段階状」プログレッション又は構成を形成するよう行われてもよく、ここで各段階はＭＯＬ及びＢＥＯＬ金属まで延在する自己整合接点を生じる。プロセスは、段差付電極の電極バリアを形成すること、及び電極チャネルを金属で同時に充填することを含むことができる。
このデバイス構成及び方法は、各ナノワイヤデバイスが回路内の任意の端子に対する個々の接続を有することを可能にし、従って、ＭＯＬ及びＢＥＯＬ配線の複雑さの大半を、ゲート領域を介して又はその内部でワイヤ分離が行われるより単純なレイアウトにまで移動させている。
階段状構造は、制御ゲートがＦＥＴアレイ内部に形成され、階段状電極構造が各制御ゲートに接触するためにアレイの外側に確立される３Ｄ ＮＡＮＤデバイスのために用いられてきた。３Ｄ ＮＡＮＤの場合は、階段状構造が隣接アレイの外側にあることを必要とし、且つ、有効面積がチップ上で階段状に嵌合することを必要とする。しかし、本明細書中の技術により、段差付配線は、３Ｄ論理アレイの物理的な一部であるゲート領域（及び／又はソース－ドレイン領域）と部分的に重なり、その内部に形成される。この編成により、従来のデバイスと比較してこの開示のデバイス内に階段状を構築することに関連する面積倍率変更損失は僅かであるか、全くない。
従って、技術は、多数の電極が段差付にされ、ゲート内部で互いに対して積層されて積層ナノワイヤフローにおける個々のワイヤへの接触を可能にしながら、論理デバイス又はＦＥＴデバイス内部のゲート領域内に多数の電極を形成することを含む。この構成は、デバイスの両側において物理的に分離されるＮＦＥＴ及びＰＦＥＴワイヤを有する従来の編成とは対照的に、ＮＦＥＴワイヤがＰＦＥＴワイヤの上に積層される（垂直方向に積層される）ことを可能にする。ＮＦＥＴ及びＰＦＥＴワイヤを積層することにより、所定のデバイスの大幅な面積倍率変更が可能となる。この構造は、ＮＦＥＴワイヤがＰＦＥＴワイヤの上に折り重ねられているものと見なすことができる。
本明細書中の技術の利点は、相補型ＦＥＴデバイスにおいて互いの上部でのＮＦＥＴ及びＰＦＥＴワイヤの積層を可能にすることにより実現される大幅な面積倍率変更を含んでいる。水平方向に分離されるゲートを有する代わりに、本明細書中の単一のゲート領域は、それぞれの型が面積倍率変更を実現するよう垂直方向に整合されながら、ｎ型及びｐ型の両方の半導体を含んでいる。
様々に異なる型及び構成のＦＥＴデバイスが存在する。本明細書中で実施形態を説明する便宜上、説明は、上からＮＦＥＴ－ＮＦＥＴ－ＰＦＥＴワイヤが所定のデバイスを面積倍率変更するために用いられる相補型ＦＥＴデバイスに主に焦点を当てる。本明細書中の技術は、プログラマブル論理集積回路及び反復構造を有する他のデバイスを含む任意の３Ｄ論理デバイスに容易に適用可能である。本明細書中の図は、積層される相補型ＦＥＴ構造内に存在する個々のワイヤ同士の間の局所的相互接続を可能にしてもよい階段状又は段差付ゲート電極を形成するための方法を生成するための例示のプロセスフロー及び技術を示すよう製造される３Ｄ ＳＲＡＭの斜視図を含む。
本明細書中に開示する技術は、垂直方向に積層されるＦＥＴデバイスを収容することができる多数のレベルを有する単一ゲート構造を組み込むことによって３Ｄ ＦＥＴ論理設計を可能にするデバイス及び方法を含む。例えば、本明細書中に開示する技術は、巻装される任意のゲート金属を有することなくＰＭＯＳゲート電極、ＮＭＯＳゲート電極、及び非金属化ナノワイヤでさえも収容することができる多数のレベルを有する単一ゲート構造を組み込むことによって３Ｄの相補型ＦＥＴ論理設計を可能にするデバイス及び方法を含む。
相補型３Ｄ ＦＥＴデバイスの１つの利点は、仮に幾つかの種類のアイソレーションがＮＭＯＳ及びＰＭＯＳゲート電極間に必要とされたとしても、互いの上部にＮＦＥＴ及びＰＦＥＴワイヤを積層することにより、大幅な面積の恩恵を論理セル設計において実現することができるという点である。ＮＭＯＳ及びＰＭＯＳゲート電極を分離するための１つのアプローチは、（ａ）共通ゲートを形成し、共通ゲート電極を可能にするよう論理セル設計を変更すること、又は（ｂ）ＮＭＯＳ及びＰＭＯＳゲート電極機能を可能にする多数のゲートを直列に形成することのどちらか一方であるが、後者のアプローチの適用は全てのゲートを通りながらＮＦＥＴ及びＰＦＥＴワイヤのアイソレーションを必要とする。
本明細書中の実施形態はオプション（ｂ）を可能にするが、ゲートを互いと直列に通す必要はない。代わりに、本明細書中の技術は単一ナノワイヤに関連する高さレベルに対応するＰＭＯＳ及びＮＭＯＳセクションの両方からなるゲートを含んでおり、すなわち、上部で分離されたゲート電極は最上部のナノワイヤに対応することができ、中間で分離されたゲート電極が中間のナノワイヤに対応することができる、等である。
本明細書中の技術は、垂直配向で位置決めされるＮＭＯＳ及びＰＭＯＳゲート電極を有する共通ゲート構造を含んでおり、ＮＦＥＴ及びＰＦＥＴワイヤが相補的に論理設計において対応するゲートを貫通することを可能にしている（すなわち、ここでＮＦＥＴ及びＰＦＥＴは単一のＳｉ／ＳｉＧｅフィンから形成される同じ横方向ワイヤアレイによって共有される）。実施形態は、「階段状」又は段差付にされ、並びに、部分的に重なり、それによって物理的なゲート電極領域及びゲートへの電気的なアクセスを提供するようセルの上部まで延在する延長部を提供するゲート電極を含む。
図１は、発明の態様に従う垂直方向に積層されるデバイスのゲート領域構造の断面である。見られる通り、構造１００は、基板１０１上で互いに対して垂直関係に設けられるＰＭＯＳ電極セクション１１０及びＮＭＯＳ電極セクション１２０を有する基板１０１を含んでいる。基板１０１は、ナノワイヤ１０３及び１０５が解放される初期多層フィン構造から残る材料のバルクフィン１０７を含んでいる。従って、図１の例示の実施形態において、ゲート領域内部の積層デバイスは、例えば、各ＦＥＴデバイスのための電流チャネル領域を提供することができる単一のナノワイヤデバイスである。しかし、電極構造及び本明細書中に説明する技術はマルチチャネルＦＥＴデバイス等の任意の積層デバイスに適用することができる。
ゲート領域は、積層デバイス構造を別の積層デバイス構造等の隣接する構造から分離することができるスタックアイソレーション構造１０９によって境界がなされる。ゲート領域はＰＭＯＳゲート電極セクション１１０（下部電極）及びＮＭＯＳゲート電極セクション１２０（上部電極）を含む。下部電極セクションはゲートアイソレーション構造１３０によって上部電極セクションから物理的及び電気的に分離される。図１の実施例において、ゲートアイソレーション構造１３０は水平アイソレーション部分１３０ａ及び垂直アイソレーション部分１３０ｂを含んでいる。水平部分１３０ａは下部電極を上部電極から分離し、垂直部分１３０ｂは上部電極を下部電極の延長部分１４０から分離する。延長部分１４０は電極領域の表面から下部電極へのアクセスを可能にしている。
見られる通り、スタックアイソレーション構造１０９及びゲートアイソレーション構造１３０は共に、それぞれがそれぞれのゲート電極セクションを含む２つのゲートチャンバを画成する。フィン構造からのナノワイヤの解除後、ワイヤはゲート領域をソース－ドレイン（Ｓ／Ｄ）領域から分離するゲートスペーサ（断面において図示せず）等のゲート構造によって対向する端部に支持されるナノ構造を懸架している。懸架されるワイヤは、ナノワイヤの周囲にゲート誘電体及びゲート金属を含むよう加工処理される。従って、図１において見られる通り、ＰＭＯＳ電極セクション１１０は、ＰＭＯＳナノワイヤ１０３上に続けて形成されるｈｉｇｈ－Ｋ材料１１１の層、ＰＭＯＳ金属１１３の層、及び仕事関数金属１１５の層によって取り囲まれるＳｉナノワイヤ１０３を含んでいる。同様に、ＮＭＯＳ電極セクション１２０はその上のｈｉｇｈ Ｋ材料１１１及び仕事関数金属１１５を有するＳｉナノワイヤ１０５を含んでいる。金属充填部１１７はＰＭＯＳ及びＮＭＯＳゲートセクションのそれぞれの内部に設けられる。図１において見られる通り、下部電極セクション１１０及びゲート延長部１４０は「段差」形状を形成し、ＮＭＯＳ電極セクション１２０は下部電極の段差の水平部分上に置かれるプラグ形状である。
本明細書中の技術は多数の型のＦＥＴデバイスのために用いることができる。本明細書中の技術はプログラマブル論理及びＳＲＡＭに対する特定の利点を見出す。本明細書中の構造及びプロセスを説明する便宜上、残りの説明はＳＲＡＭセルの文脈において技術を説明することに主に焦点を当てる。
上で述べた通り、３Ｄ ＳＲＡＭ構成において互いの上にＮＦＥＴ及びＰＦＥＴワイヤを積層することを有する１つの課題は、ゲートの各部をその対応するワードライン又はＳＲＡＭのために用いられるクロスカップル等の他の種類の局所的相互接続に接続する方法に関係している。この課題は、例えば、底部ゲート電極のための金属延長部（ＰＭＯＳゲート延長部１４０等の）が底部ゲート電極へのｉｎ－ｓｉｔｕ接点として機能を果たす段差付延長部を介してラインの中央（ＭＯＬ）金属モジュールに接続される段差付電極構成によって本明細書中で克服される。
個々のゲート電極の段差付重複設計は、上部ゲート電極に対して左右両側のｉｎ－ｓｉｔｕ延長部の位置を交互にすることによって、又は、共通方向内部でゲート電極のそれぞれの増加するレベルに対する接点延長部であって、この接点延長部を作成することが一連の「階段の１段」として現れる実際の階段状パターンを介するかのどちらか一方によって、個々の接点が作成されてもよい２つを超える積層ワイヤのために構築されてもよい。
図１のもののようなデバイスの組み合わされたゲートを金属化することは様々な方法により行われてもよい。図２は、発明の態様に従うゲート構造を形成するためのプロセスのフロー図である。ステップ２０１において、誘電体の水平バリアが垂直方向に積層されるデバイス間に形成される。一実施形態において、共通ゲートが開口され、これは置換ゲートのポリシリコンが共通ゲート内側の面積から除去されたことを意味する。ナノワイヤが形成された後（フィン内部のＳｉＧｅの除去又はその逆にシリコンが放出されてＳｉＧｅワイヤを形成する場合のどちらか一方により）、ＳｉＯ等の幾つかの材料がゲート内部に充填され、ゲート電極分離が望まれるレベルに至るまで凹部が作成される。この凹部は、東京エレクトロン株式会社によって製造されるＣＥＴＲＡＳエッチツールを用いることによる等の等方性エッチプロセスにより行われてもよい。かかる気相エッチングは、周期的プロセスであり、エッチ速度及び凹部深さを正確に制御することが可能であるという利点を有する。ゲート内の他の場所に（特に、シリコン又はＳｉＧｅナノワイヤに沿わずに）堆積させることなく凹型充填材料の上部の上に別の誘電体材料を堆積させることができる選択的堆積プロセスを実行することができる。選択的に堆積された材料は（図１のナノワイヤデバイス１０３及び１０５等の積層デバイスの間に（例えば、バリア１３０ａとなる）水平誘電体バリアを形成する。
水平バリアが形成されると、誘電体の垂直バリアは、ステップ２０３において水平バリアに至るまで（すなわち、垂直スタック内の全てのデバイス未満と比べて）形成されてもよい。上の実施例に続いて、水平バリアの選択的堆積後、ゲート領域は水平バリアの上で同じ充填材料により充填されてもよく、トレンチが形成され、水平方向の誘電体の上部に至るまでエッチングするために用いられてもよい。このトレンチは、垂直誘電体バリア（バリア１３０ｂ等）を設けるようＳｉＮ等の選択誘電体で充填されてもよい。
ステップ２０５において、水平バリアの一部が垂直スタック内の下部デバイスに対するアクセスを得るよう除去される。一実施形態において、「カット領域」がパターン成形され、次いで、ゲート電極間に水平分離を形成する選択的に堆積された材料の上部へ移動されてもよい。ゲート電極間の水平誘電体アイソレーションは、次いで、打ち抜き開口されてもよい。「カット領域」の大きさは、下部ゲート電極に至るまで延在するｉｎ－ｓｉｔｕ接点延長部（１４０等）の大きさ及び形状を本質的に画成することができる。ＳｉＯ充填部は、次いで、ステップ２０７におけるゲート構造の形成を可能にするよう全てのゲートにわたって除去されてもよい。
ゲート誘電体を形成することにおいて、ＨｆＯ等のｈｉｇｈ－ｋ材料がＡＬＤ膜形成により両ゲート電極にわたって堆積されてもよい。積層デバイスのゲート金属が（図１の実施例とのように）異なる場合、ゲート領域は再度充填されてもよく、ゲートのＰＭＯＳ領域が開口され、ＳｉＯ充填部がＰＭＯＳセクションからのみ除去されてもよい。ＮＦＥＴ側において、堆積された金属が充填されたＳｉＯ充填材料の上にまさしく堆積するゲート金属材料でＰＦＥＴワイヤを巻装するＰＭＯＳゲート電極金属堆積が次いで行われてもよい。
ＰＭＯＳゲート電極はＳｉＯで充填されてもよく、次いで、ＰＭＯＳ金属だけがＰＭＯＳゲート電極内部に存在するように、ＮＭＯＳ ＳｉＯ充填材料の表面上に堆積されたゲート金属を一掃するために、平坦化ステップ又はＣＭＰによる凹部が用いられてもよい。ＳｉＯはゲート領域全体において再度開口され、ＷＦＭがＡＬＤ堆積によりゲート内に堆積され、次いで、最終的なゲート金属充填部のＣＶＤ又はＰＶＤ堆積が続いてもよい。
従って、ＮＭＯＳゲート電極を閉鎖し、ＰＭＯＳゲート電極内部のみに堆積し、その後、ＷＦＭ堆積前にＮＭＯＳゲート電極内の充填材料を除去することにより、ＰＭＯＳメタライゼーションが行われてもよい。代替方法は、ＰＭＯＳ金属をＮＭＯＳ及びＰＭＯＳゲート電極の両方に堆積させ、次いで、ＰＭＯＳゲート電極内を充填し、充填材料を除去する前にＮＭＯＳゲート電極からＰＭＯＳゲート金属をエッチングすることである。
幾つかの実施形態において、前のＰＭＯＳメタライゼーションプロセスが好ましいように欠陥の可能性を低減するよう又は信頼性を向上させるよう、ゲートチャネルが形成されたらいずれかのゲート金属材料もエッチングしないことが有益である。この方法を行う余地が不十分な実施形態に対して、成長した誘電体膜オーバートップによって充填され、「保護される」場合のＮＭＯＳゲート電極の場合に「階調反転」プロセスが用いられてもよい。ＰＭＯＳ金属のいずれかの堆積もブロックの垂直面に沿って行われ、後続の原子層エッチング（ＡＬＥ）は閉鎖材料の垂直面から堆積されたＰＭＯＳゲート金属を選択的に除去するよう行われてもよい。このオプションは、チャネルが形成された後にゲート電極から材料を直接除去することによって、エッチング損傷への懸念をもたらすことなく、材料を除去することができる手段を提供する。
本明細書中の実施形態の１つのオプションはＮＭＯＳ又はＰＭＯＳゲート電極のどちらか一方の内部で非金属化ワイヤを可能にすることであり、このプロセスの機能はゲート構造内部にｉｎ－ｓｉｔｕクロスカップルを組み込むことである。ＳＲＡＭ設計の場合に対して用いられるようなクロスカップルは、Ｓ／Ｄバーにおいて帯電し、それを制御ゲートへの入力へ移送することによって機能する。これは通常、局所的相互接続層を介して行われ、３Ｄ ＳＲＡＭデバイスの場合の密集につながる。しかし、本明細書中の技術は、局所的相互接続金属層を経由されるクロスカップルに対する必要性を排除する。代わりに、クロスカップルは直接マルチチャンバ型ゲートを経由されてもよく、ここでＳ／Ｄバーから来るワイヤはそれらに行われるｈｉｇｈ－Ｋ堆積を有する必要はない。従って、マルチチャンバ型ゲートの実施形態は、両方とも同じ構造（ゲート、ゲート領域、セル）内に位置する制御ゲート及びパスゲートを組み込んでいる。
図３は、開示の例示的な実施形態による非金属化ワイヤを有するゲート電極を採用する半導体構造の断面斜視図である。構造３００は、バルクフィン３０１及びシャロートレンチアイソレーション（ＳＴＩ）領域３０３を含むことができる基板上に設けられる多数のＳＲＡＭセルを含んでいる。図３において、４つのＳＲＡＭセル部分Ｃ１、Ｃ２、Ｃ３、及びＣ４がこれらのセル部分のゲート領域を通る断面によって示されている。セル部分は、また、構造３００に沿って長手方向に形成される（例えばＣ１’、Ｃ２’、Ｃ３’、及びＣ４’）。断面ゲート領域（及び他のゲート領域）の直後のソース－ドレイン（Ｓ／Ｄ）バー３５０は、それぞれのゲート領域のためのドープ型Ｓ／Ｄ接点及びＳ／Ｄ電極構造を提供する。Ｓ／Ｄ電極及びドープ型延長領域を形成するための技術は、例えば、２０１６年７月１９日出願の米国仮特許出願第６２／３６３，９７３号明細書及び米国仮特許出願第 号明細書並びに２０１６年８月１０日出願の米国仮特許出願第６２／３７３，１６４号明細書において開示されている。これらの出願のそれぞれの内容全てを引用して本明細書中に組み込む。
図３において見られる通り、アイソレーション構造３０５はセル部分を分離し、セル部分のゲート領域を画成する。各ゲート領域はゲート領域内部で並列に設けられる２つのナノワイヤスタック３１５及び３１７を含んでいる。各ナノワイヤスタック３１５、３１７は互いに対して垂直関係に設けられる３つのナノワイヤを含んでおり、ここで「Ｂ」は底部ワイヤを示し、「Ｍ」は中間ワイヤを示し、「Ｔ」は上部ナノワイヤを示している。図３において、ナノワイヤスタック３１５はＰＭＯＳナノワイヤ３１５Ｂ並びにＮＭＯＳナノワイヤ３１５Ｍ及び３１５Ｔを含み、ナノワイヤスタック３１７は同様にＰＭＯＳナノワイヤ３１７Ｂ並びにＮＭＯＳナノワイヤ３１７Ｍ及び３１７Ｔを含んでいる。従って、各ゲート領域は合計６つのナノワイヤを含んでいる。ナノワイヤ３１５Ｂ、３１５Ｍ、及び３１５Ｔはそれらにゲート層を含んでいない一方で、スタック３１７のナノワイヤのそれぞれはその上に形成されるｈｉｇｈ Ｋ層３２１及び金属層３２３を含んでいる。ゲート金属充填部３１９は全てのナノワイヤを取り囲む。
ゲートアイソレーション構造は、ゲート領域内部のナノワイヤのうちの１つ以上を取り巻く分離ゲート電極に各ゲート領域を物理的及び電気的に分離する。セル部分Ｃ１において見られる通り、アイソレーション構造３１１はゲート領域の一部にわたって水平方向に延在し、アイソレーション構造３１３はゲート領域の一部に沿って垂直方向に延在する。共に、水平及び垂直アイソレーション構造３１１及び３１３はゲート領域のナノワイヤ３１７Ｔをゲート領域内の他のナノワイヤから分離する。Ｈｉｇｈ Ｋ層３２１及び金属層３２３も、以下で説明する製造プロセスによりアイソレーション構造３０５、３１１、及び３１３上に設けられる。
図３において見られる通り、断面に沿って隣接するゲート領域は鏡像構成を有し、この鏡像トポロジーは構造３００に沿って横方向に繰り返される。従って、見られる通り、セル部分Ｃ１及びＣ３は同じ構成を有し、セル部分Ｃ２及びＣ４は同じ構成を有する。長手方向に延在するセル部分も鏡像構成を提供する。すなわち、セル部分Ｃ１’、Ｃ２’、Ｃ３’、及びＣ４’はそれぞれＣ１、Ｃ２、Ｃ３、及びＣ４の鏡像である構成を有する。図３の実施形態において、セル部分Ｃ１－Ｃ１’、Ｃ２－Ｃ２’等の各対は完全なＳＲＡＭデバイスを構成する。従って、各ＳＲＡＭセルは合計１２のナノワイヤを含み、６つのナノワイヤがＳＲＡＭのためのＦＥＴデバイスを提供する一方で、残りの６つのナノワイヤは上で示したようにＳＲＡＭのインバータのクロスカップリングを提供する。
図３の実施例において、各ゲート電極領域は、スタック３１５のナノワイヤの全て並びにスタック３１７のナノワイヤ３１７Ｂ及び３１７Ｍを含み、６つのトランジスタＳＲＡＭのための制御ゲート機能を実行する第１のゲート電極と、ＳＲＡＭのパスゲート機能を実行するナノワイヤ３１７Ｔを含む第２の電極との２つのゲート電極に分割される。この実施形態において、１つの利点は、ワードライン接点のみが上部分離ゲートに作成され、Ｖｄｄ及びＶｓｓへ接続する金属化ワイヤと同じゲート内部にある非金属化ワイヤを用いてクロスカップリングが行われるために、何の接点も局所的相互接続に対して制御ゲートのためのクロスカップルを作成する必要はない。
従って、本明細書中の実施形態は半導体デバイスを含む。かかるデバイスは基板及び基板上に形成される電界効果トランジスタのゲート領域を含むことができる。ゲート領域は、基板の作業面と平行に延在する長手方向軸を有する垂直方向に積層されるナノワイヤを含む。垂直方向に積層されるナノワイヤの所定のスタックは垂直方向に整列される少なくとも２つのナノワイヤを含み、ｐ型ナノワイヤ及びｎ型ナノワイヤは垂直方向で互いから空間的に分離される。段差付配線構造は各ナノワイヤをゲート領域より上の位置へ電気的に接続するゲート領域内部に形成される。少なくとも第１の電極は段差付プロフィルを有し、第１レベルのナノワイヤへ接続する。
本明細書中の技術は多数の実施形態を有し、メモリ及び論理用途の両方のためのＦＥＴデバイスのために用いることができる。実施形態は、分離されたＰＭＯＳ及びＮＭＯＳゲート電極部分を持つゲートを有することを可能にし、また、分離された制御及びパスゲート構成部品を有するゲートも可能にする。かかる半導体デバイスを製造するための１つの例示的な方法をここで説明する。この例示的な方法は、３Ｄ ＳＲＡＭアーキテクチャ内のパス及び制御ゲートからなる単一ゲートを作成することを含み、ここでゲートはパターン成形集積化を用いて互いから分離されている。
図４Ａ～４Ｊは、図３のデバイスを形成するプロセス中の様々な構造の断面斜視図である。ナノワイヤは垂直スタックと共に作成することができる。１つの開始点は、シリコンナノワイヤとなるＳｉ／ＳｉＧｅフィンを作成することである。図４Ａは、図３のＳＲＡＭ構造を形成するための開始構造を示している。見られる通り、構造４００Ａはその上にフィン４０１を有する基板を含む。各フィン４０１はＳｉ材料４０５及びＳｉＧｅ４０７の交互の層を含む。図４Ａの実施形態において、フィン４０１はバルクフィン材料としてのＳｉにより開始し、従って、バルクフィン部分４０９はフィン構造の底部においてＳＴＩアイソレーション４０３によって分離される。交互のＳｉ／ＳｉＧｅ材料の多層フィンはポリシリコン置換ゲート４１３内部に形成され、ポリシリコン４１３の背後のゲートスペーサによって制限される。ゲートスペーサは図４Ａの断面において図示しないが、ゲートスペーサ材料４１５は図示のように構造４００ａの上に設けられてもよい。
上で示したように、例示の実施形態は、４つのＳＲＡＭセルが互いと隣接する３Ｄ ＳＲＡＭアレイを含んでいる。上記の断面は、物理的ゲート構造内部で何が起こっているのかを示すために南北方向軸に沿っている。この実施例における各３Ｄ ＳＲＡＭセルは、Ｓ／Ｄバー領域内のＢＬ又はＢＬＢ（ビットライン又はビットラインバー）へ接続される上部ＮＦＥＴワイヤ、Ｓ／Ｄバー内のＶｓｓへ接続される中間ＮＦＥＴワイヤ、及びＳ／Ｄバー内のＶｄｄへ接続される下部ＰＦＥＴワイヤを有している。各ＳＲＡＭは２セットのナノワイヤからなり、ここで１つのワイヤはＢＬへ接続される一方で、他方はアレイ内のＢＬＢへ接続される。
ＳＲＡＭセル間の物理的アイソレーション（バリア）が画成されてもよい。図４Ｂは、セルアイソレーションを有する構造の断面斜視図である。見られる通り、構造４００ｂは、セルアイソレーション構造４１７によって互いから分離された４つのセル部分Ｃ１、Ｃ２、Ｃ３、及びＣ４に構造４００ｂを分割するセルアイソレーション構造４１７を含む。各ＳＲＡＭセルは、ナノワイヤに加工処理する前に多層フィンであってもよい２セットの横方向ナノワイヤを含むことができることに留意されたい。アイソレーション幅は、密集した３Ｄ ＳＲＡＭアレイ内部の隣接するゲート同士の間で十分な静電容量を提供するよう設定されてもよい。セルを分割し、セルバリアを形成するためのトレンチを画成するよう、パターン成形されるエッチングマスクが基板上に形成されてもよい。
このセルアイソレーショントレンチは、隣接するＳ／Ｄバー構造からゲートを分離するゲートスペーサ４１５（図４Ｂにおいて図示せず）において用いられるように、置換ゲート４１３に移送され、誘電体で充填されてもよい。図４Ｂに示すように、垂直セルバリア４１７が形成されている（アイソレーショントレンチは充填されている）。ＳＲＡＭセルの上部でのアイソレーショントレンチ材料の任意の堆積は、図４Ｂに示すような置換ゲートにおいてポリシリコン４１３を明らかにするか曝露するよう、ゼルの表面に戻って凹部エッチングされるか、化学機械研磨（ＣＭＰ）を介して平坦化さえされてもよい。
この点におけるＳ／Ｄバー領域４５０はＳｉＯ等の誘電体で充填されてもよく、このＳｉＯに凹部を作成し、次いで、ゲート領域内に電極を形成する間、Ｓ／Ｄバー領域４５０が保護されるように、多段ゲートの形成に用いられる他の材料に対する選択性（エッチング抵抗性）を有する材料４１９で覆いを被せることが有益である。この保護はＳ／Ｄバー４５０におけるＳｉＯの選択的凹部を介して行われてもよく、その後、キャッピング材料４１９の堆積が続き、次いで、ゲートアイソレーショントレンチ内部の誘電体充填材料上又は図４Ｂに示すように置換ゲート４１３内のポリシリコン上で停止するよう凹部を作成するかＣＭＰのどちらか一方を行う。
セルアイソレーション構造４１７が形成された後、ポリシリコン置換ゲート材料４１３は、ドライプラズマエッチング、気相エッチング除去、又はウェット除去のいずれかにより除去されてもよい。これは、ポリシリコン置換ゲート除去中にエッチングされることからフィン材料を保護するようフィンの上に存在する保護ライナ（図示せず）と共にＳｉ／ＳｉＧｅフィン４０１を曝露させる。フィンの上の保護ライナは、ポリシリコンが置換ゲートから除去されると、プラズマエッチング又は原子層エッチング（ＡＬＥ）によって除去されてもよい。これは結果として、ゲートスペーサ４１５間に延在し、更なる処理のために曝露されるＳｉ／ＳｉＧｅフィン４０１を生じる。
シリコンナノワイヤプロセスのため、本明細書中で説明するように、フィン４０１のＳｉＧｅ材料４０７は、シリコンワイヤを解除するためにシリコン４０５から選択的に除去される。代替として、シリコンを除去する間にＳｉＧｅワイヤを保存するよう、反対のことが行われてもよい。この解除プロセスは、シリコンと２０％ＳｉＧｅとの間に１００：１を超える選択性を有することができ、逆の場合も同様である気相エッチングにより行われてもよい。シリコンワイヤが解除されると、ナノワイヤは、ワイヤを丸くするよう東京エレクトロン製ＳＰＡプラズマ処理を介して成形されてもよく、デバイスを通る最適なデバイス電流を生成する手段を提供する。図４Ｃは、フィン４０１から解除されるＳｉナノワイヤ３１５Ｔ、３１５Ｍ、及び３１５Ｂ、並びに３１７Ｔ、３１７Ｍ、及び３１７Ｂを示している。図４Ｃにおいて、ゲートスペーサ材料４１５を明らかにするようポリシリコンが除去される。見られる通り、ナノワイヤ３１５及びセルアイソレーショントレンチ３０５は、断面ゲート領域内の明らかとなったゲートスペーサ３１６から突出している。バルクフィン４０９及びＳＴＩ４０３によって形成される棚部も、ゲート領域が開口しているため、突出構造として示されている。
ゲート領域は、次いで、ゲートメタライゼーションプロセスに備えるよう、ＳｉＯ等の一時的な充填材料で充填されてもよい。図４Ｄは、一時的充填材料４３０を有するゲート領域断面を示している。充填材料４３０は突出するシリコンナノワイヤ３１５、３１７の間を充填することができ、また、シリコンワイヤ及びゲートスペーサ材料４１５（図示せず）に対する良好な選択性を有するのが好ましく、ゲートスペーサ又はアイソレーショントレンチ３０５上のＣＭＰストップとの良好な平坦化能力を任意選択的に有している。
一時的充填材料４３０は、次いで、所望の点まで、等方的に凹部が作成される。検討する３Ｄ ＳＲＡＭ設計例に対して、制御及びパスゲート間のアイソレーションが共通ゲート領域内部で必要とされる。凹部は、ＳｉＯ（ＳｉＯが一時的ゲート充填材料として用いられた場合）及びシリコンワイヤ並びにゲートスペーサ材料の間に１００：１を超える選択性を有する東京エレクトロンＣＥＲＴＡＳプロセスを介して行われてもよい。かかる気相エッチングは本質的に周期性であるため、エッチングは横方向ナノワイヤの間の正確な距離で停止することができる。
別の誘電体膜はパス及び制御ゲート間の底部アイソレーションであってもよい水平バリア４３１を形成するよう主要な一時的ゲート充填材料の上に選択的に堆積される。代替として、主要な一時的充填材料は、選択的堆積が表面上で選択的に誘電体を成長させること（Ｃｏ／Ａｌの上で成長するＡｌＯ等）を含むように、金属であってもよい。図４Ｅは、一次充填部の上面が上部ナノワイヤ層（３１５Ｔ、３１７Ｔ）と中間ナノワイヤ層（３１５Ｔ、３１７Ｔ）との間の略中間に位置決めされながら、セルにわたる上部ナノワイヤ層を曝露／明らかにするまで、一時的充填部４３０が凹部を形成されることを示している。従って、ナノワイヤ３１５Ｔ及び３１７Ｔはゲートスペーサ４１５から突出している一方で、ナノワイヤ３１５Ｍ、３１５Ｂ、３１７Ｍ及び３１７Ｂは充填部４３０内部に埋め込まれている。
ゲート領域の開口部分（水平バリア４３１より上の部分）は、次いで、ゲート全体を充填するために前で用いられた同じ一時的充填材料（ＳｉＯ等）で充填されてもよい。図４Ｆは、水平バリアより上に添加される一時的充填材料を示している。
別のパターン成形エッチングマスクが垂直電極バリアのための空間を作成するようトレンチを画成する基板上に形成されてもよい。このパターンは共通ゲート構造内部のパス及び制御ゲート間の垂直側アイソレーションを提供する。このマスクのこの第２のトレンチパターンは、パス及び制御ゲート間、すなわち、水平バリア４３１に垂直アイソレーションを提供するよう形成された誘電体４３１上の端点と共にゲート内の一時的充填材料４３０を介して移送される。充填材料４３０は、次いで、ゲート領域の上部に提供されてもよく、更なる処理のためのマスキングを提供するよう構造４００ｆ全体にわたって形成されてもよい。図４Ｇは、エッチングマスクが除去され、ゲート領域の上部が充填部４３０で充填されて、形成された垂直電極バリア４３３を示している（マスクとして用いられる充填部４３０は構造４００ｇの上で透明に示されている）。垂直電極バリア４３３の幅は、制御及びパスゲート間のアイソレーション特性の両方を提供するよう、また、制御又はパスゲートのどちらか一方のために金属加工処理を行うために、ゲートアイソレーショントレンチ４３３の両側が開口される必要がある次のステップのための十分なエッジ配置エラー（ＥＰＥ）許容範囲を提供するよう設定されてもよい。
別のパターン成形エッチングマスクがパスゲート領域を閉鎖し、制御ゲート領域を開口するよう充填マスク材料４３０の上に形成されてもよい。この閉鎖及び後続の処理は、ＳＲＡＭのＶｓｓ及びＶｄｄに接触するナノワイヤへの内部クロスカップルにおいて用いられるスタック３１５のナノワイヤ同士を接合するために用いられてもよい。制御ゲート開口部を曝露する基板上のパターン成形されるエッチングマスクにより、制御ゲート領域内の一時的充填材料はエッチングされる。
一時的充填材料は垂直電極バリア４３３と水平バリア４３１との間のエッチング選択性を有するよう選択される。非制限的な例によって、垂直電極バリア４３３は窒化ケイ素であってもよく、水平バリア４３１は酸化アルミニウムであってもよく、そして、一時的充填部４３０は酸化ケイ素であってもよい。ＳＲＡＭセル同士の間のアイソレーションも窒化ケイ素であってもよい。一時的充填部を除去することは、上部及び下部ゲート電極間に存在するアイソレーションを開口させて（水平バリア４３１を開口させて）制御ゲートが全てのナノワイヤ３１５を取り巻くことを可能にし、ゲート金属内にｉｎ－ｓｉｔｕ接点延長部を生成する。図４Ｈは、制御ゲートにおいて除去された一時的充填部、並びに、水平アイソレーション３１１を形成するよう制御ゲート部分内部で開口された水平バリア４３１を示している。材料４３０のパターン成形マスクも示している。
上部及び下部ゲート電極間の水平バリア４３１（誘電体バリア）を開口すると、全てのゲート領域内の一時的充填材料４３０を除去することができる。処理のこの点において、各セル領域は互いから効果的に分離され、各セルは互いから物理的及び電気的に分離される２つの電極チャネル又は空間を含む。検討する例示の実施形態において、制御及びパスゲートはアイソレーション構造３１１及び３１３によって互いから効果的に分離され、ここで個々のゲートメタライゼーションを行うことができる。ＮＭＯＳ及びＰＭＯＳの分離のみが存在するより単純なゲート構造にとって、金属化するための幾つかのオプションがある。１つのオプションは、ＮＭＯＳゲート電極を閉鎖し、ＰＭＯＳゲート電極内部のみに堆積し、その後、ＷＦＭ堆積前にＮＭＯＳゲート電極内の充填材料を除去することを含む。代替として、ＰＭＯＳ金属はＮＭＯＳ及びＰＭＯＳゲート電極の両方に堆積され、次いで、ＰＭＯＳゲート電極内を充填し、充填材料を除去する前にＮＭＯＳゲート電極からＰＭＯＳゲート金属をエッチングする。
本明細書中の非制限的な例示の実施形態に対して、Ｖｓｓ及びＶｄｄへ接続するＮＦＥＴ及びＰＦＥＴワイヤ（３１７Ｂ及び３１７Ｍ）はそれぞれ、共通ＮＭＯＳゲートを共有するが、しかし、内部クロスカップルを完成する非金属化ワイヤ３１５Ｔ、３１５Ｍ、及び３１５Ｂはこれら特定のワイヤの上又は周囲に堆積されるいずれかのｈｉｇｈ－Ｋ材料も有するべきではない。その上、ワードラインに接触する分離パスゲート３１７ＴはＮＭＯＳゲートとして金属化される。
一度堆積されたゲート金属をエッチングすることは常に望まれない可能性があるが、クロスカップルがゲートの開口領域において行われるため（制御ゲート内の金属化されるワイヤが誘電体バリアの下にあることを意味する、ゲート金属の堆積後のエッチングは本明細書中で許容できる。この例示のプロセスは、不要な金属をクロスカップルに関連するワイヤからエッチング除去することによって行われてもよい。代替として、このプロセスは、誘電体バリアの下のワイヤをクロスカップルワイヤからの金属除去によるいずれかの損傷からも保護するよう階調反転保護プロセスを介して行われてもよい。
全てのゲート領域が開口（制御及びパス領域の両方が開口）した状態で、ＨｆＯ等のｈｉｇｈ－ｋ材料のＡＬＤ堆積がゲート全体に対して行われてもよく、その後、ｈｉｇｈ－ｋ層３２１及びゲート金属層３２３がゲート領域内の６つのナノワイヤのそれぞれの上に形成されるように、ゲート金属の堆積が続く。ゲート層が堆積しながら、ゲート領域は、次いで、ゲートチャネルを損傷することなく後のステップにおいて東京エレクトロンのＣＥＲＴＡＳによって容易に、そして、選択的に除去することができるＳｉＯ等の一時的充填材料４３０で再度充填されてもよい。
充填が完了され、ゲート構造の上部へ戻って凹部が作成されるか又は研磨されると、制御ゲート領域内部にチャネルを開口し、パスゲート部分を閉鎖したままで維持する別の開口パターンが行われてもよい。図４Ｉは、制御ゲート領域開口部分４７１及びパスゲート領域閉鎖部分４７３を有するマスク４７０を含む構造４００ｉを示している。上で示したように、閉鎖マスク４７０開口の着床部分は、十分なエッジ配置許容範囲を設計に提供する大きさにされてもよいより厚い誘電体アイソレーション（垂直電極バリア）３１３上で生じる。ＳＲＡＭ構造の鏡像特性は２つの隣接セルにわたって行われる閉鎖及び／又は開口を可能にし、それは開口マスクが誘電体で充填されるより厚いアイソレーショントレンチ上に常に着床することを可能にする。
制御ゲート部分が開口されると、制御ゲート部分内部のＳｉＯ又は一時的充填材料４３０は除去される。これは２ステップの除去プロセスによって行われる。第１のステップにおいて、制御ゲート領域は、充填部４３０が制御ゲート領域の全幅から上部ナノワイヤ３１５Ｔに至るまで除去され、ナノワイヤ３１５Ｍ及び３１５Ｂの傍からゲート領域の底部に至るまで除去されるように、非等方的にエッチングされてもよい。第２のステップの等方性の追従するエッチングは、次いで、クロスカップルに関係するナノワイヤ同士の間から（すなわち、中間及び下部ナノワイヤ３１５Ｍ及び３１５Ｂの間の垂直空間において）いずれかの残りの充填材料も効果的に除去するよう行われる。この２つのステップのプロセスは、また、等方性エッチ構成部品が（クロスカップルのためだけに用いられるナノワイヤ間の領域を開口するためにまさしく十分な）数ナノメートルをエッチングすることのみを必要とする可能性がある際に、Ｖｓｓ及びＶｄｄへ接続する金属化ワイヤ３１７Ｍ及び３１７Ｂが充填材料４３０によって引き続き保護されることも確実にする。図４Ｊは、充填部４３０が第１のステップの非等方性エッチングによって除去される構造を示している。
この特定の実施例において、開口パターンによって開口され、一時的充填材料を除去されたゲート金属３２３はプラズマ又は原子層エッチングのどちらか一方によってエッチング除去される。エッチングは、チャネルが破壊されないように、金属化ＧＡＡワイヤから十分離れた場所で行われてもよい。制御ゲートのための金属拡張面積内により多くの余地を提供する代替プロセスが行われてもよい。非金属化ワイヤは閉鎖されたままであり、小さいアイソレーショントレンチが制御ゲート内部に開口され、充填部除去の等方性部分は金属化されるワイヤを一掃する。このオプションは、南北方向でより大きいサイズにされ、意図する非金属化ワイヤを大きいセルのエッジに対して押し上げるＳＲＡＭセルの恩恵を受ける。本明細書中の主要な実施例は面積倍率変更のための手段として相補型ＦＥＴを提供する。従って、全てのワイヤは初期に金属化され、次いで、クロスカップル内のワイヤに対する不要なメタライゼーションがゲートメタライゼーションを排除するために分離される。
クロスカップルのｈｉｇｈ－ｋ材料３２１を除去するだけで（ＷＦＭを残して）十分である可能性があることに留意されたい。従って、別のオプションはＷＦＭを堆積させる前にクロスカップルワイヤからｈｉｇｈ－ｋ堆積３２１を除去することを含み、その結果、チャネル材料は、それらがクロスカップルワイヤの上及び周囲に堆積される可能性があるため、阻害されない。図４Ｊは、ｈｉｇｈ－ｋ層３２１及び金属３２３（例えばＷＦＭ）をクロスカップルナノワイヤ３１５から除去した結果を示している。
セルの上の閉鎖パターン４７０は次いで除去されてもよく、ゲート内部からのＳｉＯ充填部全体及び他の一時的充填材料は、チャネルを損傷することなく、選択的に除去されてもよい。これはパスゲート領域内の金属３２３を曝露する。この点において、ゲートは、次いで、Ｓ／Ｄバー加工処理が実行される場合にゲート領域を保護するために誘電体キャップのための余地を提供するために凹部が形成されてもよいライナ及びゲート金属充填部３１９（Ｗ又はＡｌ又はＣｏ又はＣｏ／ＣｏＡｌ合金又はＲｕ）で充填されてもよい。結果は図３に示している。この実施例において、ここでの局所的相互接続が非金属化ワイヤとＶｄｄ及びＶｓｓへ接続する金属化ワイヤとの間のゲート内部で行われる際に、クロスカップルは任意の局所的相互接続層までの任意の接点を必要としない。この特定実施例のセルのために必要とされるメタライゼーションまでの唯一の接点はパスゲートへ接続するワードライン接点である。
図３の構造は基板上に形成される電界効果トランジスタのゲート領域を含むことに留意されたい。ゲート領域は、基板の作業面と平行に延在する長手方向軸を有する垂直方向に積層されるナノワイヤを含む。垂直方向に積層されるナノワイヤの所定のスタックは垂直方向に整列される少なくとも２つのナノワイヤを含み、ｐ型ナノワイヤ及びｎ型ナノワイヤは垂直方向で互いから空間的に分離される。デバイスは、また、各ナノワイヤをゲート領域より上の位置へ電気的に接続するゲート領域内部に形成される段差付配線構造も含んでいる。第１の電極は段差付プロフィルを有し、第１レベルのナノワイヤへ接続する。制御ゲートはゲートの垂直方向上方の接点に接続する段差又は「Ｌ」字形プロフィルを持つ電極を有し、次いで、パスゲート電極は段差付電極の曲がり部内部に嵌合することに留意されたい。従って、配線構造は互いの上部に積層される電極を有する段差付電極を含む。従って、相補型ＦＥＴデバイスは垂直方向に積層されるナノワイヤを有し、面積倍率変更の利点を提供することができる。
従って、本明細書中の技術は、互いの上部にＳ／Ｄバー及びゲートを介して異なる型のナノワイヤを相補的に積層することによって３Ｄ ＦＥＴデバイスを可能にしている。相補型ＦＥＴデバイスの面積倍率変更の利点は、積層ＮＭＯＳ及びＰＭＯＳ構成部品をそれぞれの特定のワイヤへ個々に接続することを可能にすることによって、また、これら個々のゲート電極部分をワードラインへ個々に同様に接続する方法によって部分的に達成される。ＮＭＯＳ及びＰＭＯＳ電極の本明細書中の構成は直列に構成される必要はないが、セル又は同様にデバイスの東西方向における更なる面積倍率変更利益につながる共通ゲート構造内部で任意に構成されてもよいことに留意されたい。
本明細書中の技術は従って、ＭＯＬ及びＢＥＯＬメタライゼーション層を形成し、密集を収容する十分な余地が存在するラインの前端（ＦＥＯＬ）におけるＳ／Ｄ領域／バー内部へ移送するために用いられてもよい。階段状に互いの上に電極スタックを有することは、それらが互いの上にデバイスの積層を可能にするようにかかるデバイスの大幅な面積倍率変更利益を実現するために、ＮＦＥＴ及びＰＦＥＴワイヤが互いの上に積層される真の３Ｄ論理デバイス及び相補型ＦＥＴ３Ｄ論理を可能にする構成を提供する。
従って、周期的プロセスが三次元デバイス製造のために実行することができる。従来のセルにおいて、Ｐ－ＭＯＳ及びＮ－ＭＯＳ領域はチップの異なった側面にある多くの基板空間を占有している。本明細書中の技術により、ナノワイヤは互いの上に本質的に折り重ねられる。大型チップを作成する代わりに、セルは上方に成長されてより背の高いチップを作成する。従って、本明細書中の技術は大幅な面積倍率変更を提供する。
チップを上方に成長させることにより、メタライゼーションの課題が存在する。本明細書中の技術により、全ての初期金属接点はＳ／Ｄ領域内に形成され、垂直方向に経由される。従来の幾つかのＮＡＮＤチップは階段接点構成を使用しているが、これは本質的に、しかし多くのステップが形成されるための水平方向に延在する単一の階段であり、従ってチップサイズを増加させる。しかし、本明細書中の技術により、テトリスパズルに略匹敵する階段セグメント又は段差付セグメントが互いの上に形成され、その結果、初期金属経路設定は、セルのソース－ドレイン領域内に形成され、それによって水平空間の節約を実現している。
本明細書中の技術は２つのレベルのナノワイヤを有するデバイスにとって有用である可能性があるが、本明細書中の技術は、接続される３つ以上のレベル／層のナノワイヤが存在する場合により大幅に有益となる。幾つかの堆積、完全な等方性凹部エッチング、及び選択的堆積を実行することによって、段差付配線構成を形成することができる。本明細書中の技術は２つ又は３つ以上のチャネルを積層するために用いられてもよいことに留意されたい。本明細書中の製造技術は３つを超えるチャネルを作成するために繰り返される。
幾つかの実施形態において、隣接するセル同士は接続を共有することができる。例えば、電源及びドレイン接点を共有してもよく、次いで、各セルへの個々のビットは依然として独立した金属ラインである。かかる技術は、それ程多くの金属ラインを必要としないため、更なる倍率変更の利益を提供する。ＳＲＡＭ等の幾つかの種類のデバイスにとって、接続を共有することは極めて有益である。接点を共有することが可能であることによって、セルサイズは、別々の（非共有）接点のために必要なセルサイズに対して半分にすることができる。互いの上に領域を折り重ねることによって、チップサイズを５０％削減することができ、次いで、接点を共有することによって、別に略５０％削減することができる。従って、本明細書中の技術は、同じデバイス密度を持ちながら７５％までチップサイズを削減することができる。例示の利点を用いて、本明細書中の技術により、４個のＤＲＡＭセルによって必要とされる面積内に９個のＳＲＡＭセルを適合させることができる。例えば、Ｓ／Ｄバー内部で行われるＶｄｄ及びＶｓｓの共有により、メタライゼーション層への接続を介する共有とは対照的に、Ｓ／Ｄバーを介してセル同士の間で共有が行われるため、ＢＥＯＬにおける全体の金属トラックは必要とされない。
また、ゲート構成に適用される本明細書中の技術はゲート内部で選択的堆積プロセスを提供することにも留意されたい。結果は、隣接する又は個々のビットラインへのライン接点を形成することができる。
以下の特許請求の範囲において、任意の従属項制限は任意の独立項に従属することができる。
上記説明において、処理システムの特定の寸法形状並びに本明細書中で用いられる様々な構成部品及びプロセスの説明等の特定の詳細を説明してきた。しかし、本明細書中の技術は、これら特定の詳細から逸脱し、かかる詳細が説明のためであり、制限するものではない他の実施形態において実施されてもよいことは、言うまでもない。本明細書中に開示する実施形態は添付図面を参照して説明してきた。同様に、説明のため、特定の数字、材料、及び構成は完全な理解を提供するために述べてきた。それにもかかわらず、実施形態はかかる特定の詳細を持たずに実施されてもよい。略同じ機能構造を有する構成部品は同様の参照符号によって示され、従って、いずれかの冗長な説明は省略する可能性がある。
様々な実施形態の理解を補助するために、様々な技術を多数の個別操作として説明した。説明の順序は、これらの操作が必要不可欠な順序に依存することを含意するように解釈すべきではない。実際、これらの操作は記載した順序で実行される必要はない。説明した操作は説明した実施形態とは異なる順序で実行されてもよい。追加の実施形態においては、様々な追加操作が実行され得、及び／又は、説明した操作が省略され得る。
本明細書中で用いるような「基板」又は「ターゲット基板」は、発明に従い、総称して処理対象と称される。基板は、デバイスの任意の材料部分又は構造を含んでいてもよく、例えば、半導体ウェハ、レチクル、或いは、薄膜等のベース基板構造上の又はそれを覆う層等のベース基板構造であってもよい。従って、基板はいずれか特定のベース構造、下位層又は上位層、パターン成形或いは非パターン成形に限定されず、むしろ、任意のかかる層又はベース構造、及び層及び／又はベース構造の任意の組み合わせを含むよう考えられる。説明は特定の種類の基板に言及してもよいが、これは例示する目的のためだけである。
当業者は、上で説明した技術の操作に対して行われる一方で、引き続き発明の同じ目的を達成する多くの変形例が存在することができることを理解するであろう。かかる変形例は、この開示の適用範囲に含まれることを意図している。従って、発明の実施形態の前記説明は限定することを意図していない。むしろ、発明の実施形態に対するいずれかの制限は以下の特許請求の範囲において示されている。

Claims (20)

  1. 半導体デバイスであって、
    基板と、
    前記基板上に形成される電界効果トランジスタのゲート領域であって、前記ゲート領域は前記基板の作業面と平行に延在する長手方向軸を有する垂直方向に積層されるナノワイヤを含み、垂直方向に積層されるナノワイヤの所定のスタックは垂直方向に整列される少なくとも２つのナノワイヤを含み、ｐ型ナノワイヤ及びｎ型ナノワイヤは垂直方向で互いから空間的に分離される、ゲート領域と、
    各ナノワイヤを前記ゲート領域より上の位置へ電気的に接続する前記ゲート領域内部に形成される段差付接続構造であって、第１のゲート電極は段差付プロフィルを有し、第１レベルのナノワイヤへ接続する、段差付接続構造を備える、半導体デバイス。
  2. 前記半導体デバイスは垂直方向に整列される前記少なくとも２つのナノワイヤの間に位置決めされるバリア層を含む、請求項１に記載の半導体デバイス。
  3. 前記バリア層は、下部ナノワイヤを覆い、前記下部ナノワイヤと前記下部ナノワイヤの上で垂直方向に整列される上部ナノワイヤとの間に延在する一時的表面上に、前記バリア層が前記上部ナノワイヤ上に堆積されておらず、選択的に堆積されている、請求項２に記載の半導体デバイス。
  4. 前記ゲート領域の上の各ゲート電極のための電気的接点は互いと隣接する、請求項１に記載の半導体デバイス。
  5. 前記段差付接続構造は、前記第１のゲート電極の水平セグメントの上に位置決めされ、第２レベルのナノワイヤへ接続される第２のゲート電極を含む、請求項１に記載の半導体デバイス。
  6. 前記段差付接続構造は第２レベルのナノワイヤへ接続する第２のゲート電極を含み、前記第２レベルのナノワイヤは前記第１レベルのナノワイヤの上に位置決めされ、前記第２のゲート電極は前記第１のゲート電極の水平面の上に位置決めされ、前記第１のゲート電極及び前記第２のゲート電極は１つ以上の誘電体膜によって分離される、請求項１に記載の半導体デバイス。
  7. 各ナノワイヤは互いから空間的及び電気的に分離される、請求項１に記載の半導体デバイス。
  8. 前記第１のゲート電極は水平方向に延在する部材及び垂直方向に延在する部材を有し、
    前記段差付接続構造は前記水平方向に延在する部材の上に位置決めされ、前記垂直方向に延在する部材に隣接する第２のゲート電極を含み、前記第１のゲート電極が前記第２のゲート電極から電気的に分離される、請求項１に記載の半導体デバイス。
  9. 前記ｐ型ナノワイヤはｎ－チャネル金属酸化物半導体（ＮＭＯＳ）電界効果トランジスタであり、
    前記ｎ型ナノワイヤはｐ－チャネル金属酸化物半導体（ＰＭＯＳ）電界効果トランジスタである、請求項１に記載の半導体デバイス。
  10. 前記ｎ型ナノワイヤは第１のナノワイヤレベルに位置決めされ、
    ｐ型ナノワイヤは前記第１のナノワイヤレベルより上の第２のナノワイヤレベルに位置決めされる、請求項９に記載の半導体デバイス。
  11. 少なくとも１つのナノワイヤレベルは同じ半導体チャネル型の２つの垂直方向に積層されるナノワイヤを含む、請求項１に記載の半導体デバイス。
  12. 前記半導体デバイスはＳＲＡＭデバイスである、請求項１に記載の半導体デバイス。
  13. 前記半導体デバイスはプログラマブル論理デバイスである、請求項１に記載の半導体デバイス。
  14. 前記半導体デバイスはランダム論理デバイスである、請求項１に記載の半導体デバイス。
  15. 前記半導体デバイスはランダム論理セルの上に位置決めされるＳＲＡＭセルを有する組み合わせデバイスである、請求項１に記載の半導体デバイス。
  16. 半導体デバイスを形成する方法であって、
    電界効果トランジスタデバイスのゲート領域を通って延在するナノワイヤを形成することと、
    前記ゲート領域内部の２つの垂直方向に分離されるナノワイヤの間に水平バリア層を形成することであって、前記ゲート領域は第１レベルのナノワイヤを覆う一時的充填材料を有し、前記一時的充填材料は前記第１レベルのナノワイヤと第２レベルのナノワイヤとの間に延在する水平面を有し、前記第２レベルのナノワイヤは前記第１レベルのナノワイヤより上に位置決めされ、前記第１レベルのナノワイヤと垂直方向に整列され、前記水平バリア層は、前記第２レベルのナノワイヤ上にバリア材料を堆積させることなく、前記一時的充填材料の一時的表面上にバリア材料を選択的に堆積させることによって形成される、ことと、
    前記水平バリア層へ延在する垂直電極バリアを形成することと、
    前記ゲート領域内部に第１のゲート電極及び第２のゲート電極を形成することであって、各ゲート電極はナノワイヤを前記ゲート領域より上の接点位置へ電気的に接続し、前記第１のゲート電極は段差付プロフィルを有し、前記第１及び第２のゲート電極は少なくとも前記水平バリア層及び前記垂直電極バリアによって互いから分離される、ことと、を含む、方法。
  17. 前記ナノワイヤを形成することは、ｎ型ナノワイヤを対応するｐ型ナノワイヤより垂直方向で上に形成することを含む、請求項１６に記載の方法。
  18. 前記ナノワイヤを形成することは、ｐ型ナノワイヤを対応するｎ型ナノワイヤより垂直方向で上に形成することを含む、請求項１６に記載の方法。
  19. ナノワイヤを形成することは、第１の材料及び第２の材料の交互の層を有するフィンを形成することと、
    前記第２の材料がナノワイヤとして残るように、前記第１の材料を選択的に除去することと、を含む、請求項１６に記載の方法。
  20. 半導体デバイスを形成する方法であって、
    長手方向軸が水平に配向され、ナノワイヤが互いから離間され、垂直方向に整列されて、少なくとも２つのナノワイヤを含むナノワイヤの垂直スタックを有するゲート領域を形成することと、
    前記ゲート領域において一時的充填材料を堆積させるプロセスシーケンスを実行することと、
    垂直方向に積層されるナノワイヤ同士の間の位置に対して前記一時的充填材料に凹部を形成することと、
    覆われていないナノワイヤ上に堆積させることなく、前記一時的充填材料上に選択的に堆積させることによって水平バリアを形成することと、
    垂直バリアを形成することと、
    ナノワイヤを選択的に金属化することと、
    前記水平バリア及び垂直バリアによって画成される空間内に金属堆積させることによって第１及び第２のゲート電極を形成することと、を含む、方法。
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