JP2010272859A - 電界効果トランジスタ（ｆｅｔ）インバータとその製造方法（単一ゲート・インバータのナノワイヤ・メッシュ） - Google Patents

電界効果トランジスタ（ｆｅｔ）インバータとその製造方法（単一ゲート・インバータのナノワイヤ・メッシュ） Download PDF

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Abstract

【課題】単一ゲート・インバータのナノワイヤ・メッシュ及びその製造方法を提供する。
【解決手段】電界効果トランジスタ（ＦＥＴ）インバータは、スタック内で垂直方向に配置された複数のデバイス層を含み、各デバイス層は、ソース領域、ドレイン領域、及びソース領域とドレイン領域を接続する複数のナノワイヤ・チャネル１１０を有し、ここで１つ又は複数のデバイス層のソース及びドレイン領域はｎ型ドーパント、又はｐ型ドーパントでドープされる。ＦＥＴインバータはさらに、複数のナノワイヤ・チャネルを取り囲む共通のゲート１５０と、ｎ型ドーパントでドープされた１つ又は複数のデバイス層のソース領域への第１のコンタクト１５６と、ｐ型ドーパントでドープされた１つ又は複数のデバイス層のソース領域への第２のコンタクト１５８と、デバイス層の各々のドレイン領域への共通の第３のコンタクト１５２とを含む。
【選択図】図１６

Description

本発明はナノワイヤ・ベースのデバイスに関し、より具体的には電界効果トランジスタ（ＦＥＴ）論理インバータに関する。
基本的な形態において、電界効果トランジスタ（ＦＥＴ）はソース領域、ドレイン領域、及びソース領域とドレイン領域の間のチャネルを含む。ゲートはソース領域とドレイン領域の間のチャネルを通る電子の流れを制御する。
ＦＥＴは、様々なタイプの相補型金属酸化膜半導体（ＣＭＯＳ）回路の基本構成要素として用いられる。例えば、論理ゲート・インバータは多くの集積回路設計の共通のコンポーネントであり、ｎ型チャネル電界効果トランジスタ（ＮＦＥＴ）及びｐ型チャネル電界効果トランジスタ（ＰＦＥＴ）デバイスの１つ又は複数の相補的対を用いて形成することができる。典型的なＮＦＥＴ／ＰＦＥＴインバータは、ＮＦＥＴのソース領域がＰＦＥＴのドレインに接続され、デバイスのゲートが互いに接続されるように構成される。
この標準的なインバータのレイアウトは２つのＦＥＴのサイズの占有領域（フットプリント）を有する。殆どの回路設計におけるインバータの普及のゆえに、インバータのレイアウト占有領域を縮小することで、殆どの回路設計を実装するのに必要なレイアウト面積を著しく縮小することができる。
従って、縮小可能なＦＥＴインバータ及びその製造技術が望まれる。
本発明はナノワイヤ・ベースのデバイスを提供する。本発明の一態様において電界効果トランジスタ（ＦＥＴ）インバータを提供する。このＦＥＴインバータはスタック(積層)内で垂直方向に配置した複数のデバイス層を含み、各デバイス層はソース領域、ドレイン領域、及びソース領域とドレイン領域を接続する複数のナノワイヤ・チャネルを有し、ここで１つ又は複数のデバイス層のソース及びドレイン領域はｎ型ドーパントでドープされ、１つ又は複数の他のデバイス層のソース及びドレイン領域はｐ型ドーパントでドープされ、ＦＥＴインバータはさらに、ナノワイヤ・チャネルを取り囲む、デバイス層の各々に共通のゲートと、ｎ型ドーパントでドープされた１つ又は複数のデバイス層のソース領域への第１のコンタクトと、ｐ型ドーパントでドープされた１つ又は複数のデバイス層のソース領域への第２のコンタクトと、各デバイス層のドレイン領域への共通の第３のコンタクトとを含む。
本発明の別の態様において、ＦＥＴインバータを製造する方法を提供する。この方法は以下のステップを含む。スタック内で垂直方向に配置した複数のデバイス層を形成し、ここで各デバイス層はソース領域、ドレイン領域、及びソース領域とドレイン領域を接続する複数のナノワイヤ・チャネルを有する。１つ又は複数のデバイス層のソース及びドレイン領域にｎ型ドーパントを導入する。１つ又は複数のデバイス層のソース及びドレイン領域にｐ型ドーパントを導入する。ナノワイヤ・チャネルを取り囲む、デバイス層の各々に共通のゲートを形成する。ｎ型ドーパントでドープされた１つ又は複数のデバイス層のソース領域への第１のコンタクトを形成する。ｐ型ドーパントでドープされた１つ又は複数のデバイス層のソース領域への第２のコンタクトを形成する。各々のデバイス層のドレイン領域への共通の第３のコンタクトを形成する。
本発明、並びに本発明の更に別の特徴及び利点のより完全な理解は、以下の詳細な説明及び図面を参照することにより得られるであろう。
本発明の一実施形態による、電界効果トランジスタ（ＦＥＴ）インバータの製造の出発構造体を示す断面図である。 本発明の一実施形態による、複数のナノワイヤ・ハードマスクを示す断面図である。 本発明の一実施形態による、インバータのアクティブ領域の上に形成されたダミー・ゲートを示す断面図である。 本発明の一実施形態による、ダミー・ゲートの周りで切り整えられたナノワイヤ・ハードマスクを示す断面図である。 本発明の一実施形態による、ダミー・ゲートの周りに堆積させたフィラー層を示す断面図である。 本発明の一実施形態による、ダミー・ゲートが除去されてフィラー層内にトレンチが形成された状態を示す断面図である。 本発明の一実施形態による、フィン・スタックを示す断面図である。 本発明の一実施形態による、ナノワイヤ・ハードマスクの露出窒化物部分が除去された状態を示す断面図である。 本発明の一実施形態による、トレンチ内に形成されたスペーサを示す断面図である。 本発明の一実施形態による、フィン・スタックから犠牲層が除去された状態を示す断面図である。 本発明の一実施形態による、ＦＥＴインバータ内に形成された別個のｎ型ドープ層及びｐ型ドープ層を示す断面図である。 本発明の一実施形態による、トレンチ内に形成された置換ゲートを示す断面図である。 本発明の一実施形態による、フィラー層が除去された状態を示す断面図である。 本発明の一実施形態による、ドレイン領域コンタクトを示す断面図である。 本発明の一実施形態による、ソース領域絶縁を示す断面図である。 本発明の一実施形態による、ソース領域コンタクトを示す断面図である。
図１乃至図１６は、ゲート・オールアラウンド（ＧＡＡ）ナノワイヤ・ベースの電界効果トランジスタ（ＦＥＴ）インバータを製造するための例示的な方法を示す図である。以下で詳細に説明するように、本発明の技術はダマシン・ゲート・プロセスを用いて、ゲートに自己整合するソース／ドレイン領域を構築するものである。
図１は、ＦＥＴインバータ製造プロセスの出発構造体１００を示す断面図である。構造体１００を形成するために、浅いトレンチ分離（ＳＴＩ）を用いてシリコン・オン・インシュレータ（ＳＯＩ）ウェハ内のアクティブ領域を画定する。即ち、ウェハ１０２は埋め込み酸化物（ＢＯＸ）層１０６上のＳＯＩ層１０４を有するように準備される。ＳＯＩウェハはまた一般に、この図には示さない基板のような他の層を含む。ＢＯＸ層１０６は、それに限定されないが、二酸化シリコン（ＳｉＯ２）のような誘電体材料を含む、任意の適切な絶縁体材料を含むことができる。図１は単一のアクティブ領域の形成を示すが、複数のアクティブ領域を単一のウェハ内に形成できることを理解されたい。
次に、シリコン（Ｓｉ）層と犠牲層の交互配列を、ＳＯＩ層１０４を配列内の第１のＳｉ層として、ウェハ上に積み重ねて形成する。具体的には、ＳＯＩ層１０４から出発して上方に進み、犠牲層１０７をＳＯＩ層１０４の上にエピタキシャル成長させる。
犠牲層１０７は、シリコン・ゲルマニウム（ＳｉＧｅ）のような、Ｓｉに対して選択的にエッチングすることができる結晶材料を含む。犠牲層１０７は高濃度のドーパントを含み、このドーパントはＳｉ層に導入される（例えば、プロセス中で後に実行されるアニールによる）ときｎ型又はｐ型Ｓｉを生ずる。例えば、リン（Ｐ）又はヒ素（Ａｓ）は典型的なｎ型ドーパントであり、ホウ素（Ｂ）は典型的なｐ型ドーパントである。約１×１０１９原子数毎立法センチメートル（atoms/cm3）から約１×１０２２atoms/cm3までのドーパント濃度を用いることができる。ドーピングはイン・サイチュ（即ち、犠牲層１０７の成長中に組み込まれる）で、又はエックス・サイチュ（即ち、犠牲層１０７の成長後にイオン注入のような技術を用いて）で実行することができるが、同じ層内に隣接するＮＦＥＴとＰＦＥＴを形成するように隣接するｎ型ドープ領域とｐ型ドープ領域が必要な場合にはエックス・サイチュのドーピングが好ましい。
隋意の非ドープ結晶Ｓｉ層１０８を犠牲層１０７の上にエピタキシャル成長させることができる。さらに、隋意に、１つ又は複数の付加的な犠牲層及び／又は結晶Ｓｉ層をＳｉ層１０８の上に交互型にエピタキシャル成長させることができ、この場合、付加的な犠牲層の特性は犠牲層１０７と同じになり、付加的な結晶Ｓｉ層の特性は結晶Ｓｉ層１０８と同じになる。例示の目的及び描画の容易さのために、１つの付加的な犠牲層１０９及び１つの付加的なＳｉ層１１０をＳｉ層１０８の上に示す。しかし、これらの層は随意的なものであり、本明細書においてはこれらの層が存在しない場合の実施形態を想定する。さらに、これらの層は図示したより多く又はより少なく存在してもよい。例示的な一実施形態によれば、犠牲層１０７及び１０９は互いに同じくドーピングされる。
次に、電気的絶縁層１１１をスタックの上に堆積させる。図１に示す例示的な構成において、絶縁層１１１はＳｉ層１１０の上に堆積させる。絶縁層１１１は、化学気相堆積（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）又はＳｉ層１１０の物理的又は化学的変化を引き起さない任意の適切な誘電体堆積技術を用いて堆積させることができる。例示的な実施形態によれば、絶縁層１１１は、ダイアモンドのような結晶電気絶縁材料、又はＳｉＯ２のような非晶質電気絶縁材料を含む。
次に、結晶Ｓｉ層１１２を絶縁層１１１の上に形成する。絶縁層１１１が結晶電気絶縁材料を含むとき、Ｓｉ層１１２は絶縁層１１１の上にエピタキシャル成長させることができる。絶縁層１１１が非晶質電気絶縁材料を含むとき、Ｓｉ層１１２は、例えば結晶シリコン層１１２をハンドル・ウェハから移動させるウェハ・ボンディング技術により、絶縁層１１１の上に導入することができる。
１つ又は複数の付加的犠牲層及び／又は結晶Ｓｉ層は、随意に、Ｓｉ層１１２の上に交互型にエピタキシャル成長させることができる。例示の目的及び描画の容易さのために、１つの犠牲層１１３及び１つのＳｉ層１１４をＳｉ層１１２の上に示す。しかし、これらの層は随意的なものであり、本明細書においてはこれらの層が存在しない場合の実施形態を想定する。さらに、これらの層は図示したより多く又はより少なく存在してもよい。
絶縁層１１１の上の犠牲層は、存在する場合には、絶縁層１１１の下の犠牲層（例えば、犠牲層１０７及び１０９）と同じ特性を有する。しかし、絶縁層１１１の上の犠牲層内のドーピング（存在する場合）の極性は絶縁層１１１の下の犠牲層内のドーピングとは逆にする。例えば、絶縁層１１１の下の犠牲層内のドーピングがｎ型である場合、絶縁層１１１の上の犠牲層内のドーピングはｐ型とし、逆も同様である。絶縁層１１１の下の犠牲層とは異なり、絶縁層１１１の上の犠牲層は随意に非ドープのままにすることができる。結晶Ｓｉ層１１２をウェハ・ボンディングによりハンドル・ウェハから移動させる場合、絶縁層１１１の上の交互の犠牲層及び／又は結晶Ｓｉ層は、存在する場合、結晶Ｓｉ層１１２の成長の前にハンドル・ウェハ上に成長させ、結晶Ｓｉ層１１２を移動させるのと同時に出発基板に移動させることができる。
次に第１のハードマスク１１６をスタック上に堆積させる。図１に示す例示的な構成において、ハードマスク１１６はＳｉ層１１４の上に堆積させる。ハードマスク１１６は絶縁層１１１と同じ組成物（ＳｉＯ２）を有することができ、同じ方法で堆積させることができる。例示的な実施形態によれば、ハードマスク１１６は約１５ナノメートル（ｎｍ）から約２０ｎｍまで、例えば約２０ｎｍの厚さを有する。
上述のように、各犠牲層はエピタキシャル成長プロセスで堆積させることができる。従って、各犠牲層は単結晶材料を含む。例示的な実施形態によれば、各犠牲層は約５ｎｍから約２０ｎｍまでの厚さを有する。しかし、寄生容量を最小にするために、各犠牲層の厚さは可能な限り小さくすると同時にゲート誘電体／ゲートが、プロセス中に後に犠牲層が除去されて形成される間隙に適合（フィット）するように十分な余地を残す必要がある。同様に上述の各Ｓｉ層はエピタキシャル成長プロセスによる堆積させることができる。従って、各Ｓｉ層もまた単結晶材料を含む。例示的な実施形態によれば、各Ｓｉ層は約５ｎｍから約２０ｎｍまでの厚さを有する。
Ｓｉ層及び／又は犠牲層を形成するのに用いるエピタキシャル成長プロセスは、摂氏約８００度（℃）未満、例えば約６５０℃未満の温度で実施することができる。このプロセスは各層の成長の間で真空を破らずに実行することができ、又は代替的に、層の間で真空を破り、追加処理、例えば特定の層のエックス・サイチュ・ドーピングを可能にすることができる。層の間で真空を破るか破らないかに関わらず、各連続する層形成の間にパージ・ステップを実施することが好ましい。Ｓｉ層及び犠牲層の各々を形成するのに用いる成長圧力は、約１００ｔｏｒｒ未満、例えば５０ｔｏｒｒ未満である。これらの例示的なエピタキシャル成長パラメータを用いると、Ｓｉ層及び犠牲層の各々の厚さの変動は約５％未満となるはずであることに注目されたい。Ｓｉ層の部分は製造プロセスにおいて後にナノワイヤ・チャネルを形成するのに用いられることになり、各犠牲層の厚さは、ナノワイヤ・チャネルの間のｚ方向における間隔を定めることになる。
ＳＴＩはＳｉ／犠牲層スタックをウェハのアクティブ領域に対して平坦化し且つ絶縁するように用いる。ＳＴＩは、当業者には周知の通常のリソグラフィ及びエッチング・プロセスを必要とするので、本明細書において更には説明しない。ＳＴＩは一般にナノメートル構造サイズの範囲の処理技術で用いられる。窒化物ライナ１１８は、ＣＶＤ，ＰＥＣＶＤ又は原子層堆積（ＡＬＤ）のような堆積プロセスを用いてスタックの１つ又は複数の側壁に隣接して形成される。ここで、ウェハのアクティブ領域内に形成されたスタックは、プロセスにおいて、後にインバータのナノワイヤ・チャネルを形成するのに用いられることになる。従って、スタックの種々の層の構成はナノワイヤのｚ方向の位置を定める。
次に、第２のハードマスク１２０をスタックの上に堆積させる。例示的な実施形態によれば、ハードマスク１２０は窒化物層を含み、低圧化学気相堆積（ＬＰＣＶＤ）を用いて約１５ｎｍから約２０ｎｍまで、例えば約２０ｎｍの厚さに堆積させる。以下で詳細に説明するように、ハードマスク１１６及びハードマスク１２０は複数の個別のナノワイヤ・ハードマスクにパターン化される（ナノワイヤのｘ方向における所望に位置に従って）ことになる。
図２は、複数の個別のナノワイヤ・ハードマスク１２２にパターン化された第１及び第２のハードマスクを示す断面図である。上で強調したように、ハードマスクのパターン化はナノワイヤの所望の位置に整合する。例示的な実施形態によれば、レジスト膜（図示せず）をハードマスクの上に堆積させ、ナノワイヤ・ハードマスクの各々の占有領域及び位置によりパターン化される。一実施例において、反応性イオン・エッチング（ＲＩＥ）を用いてナノワイヤ・ハードマスクを形成し、それゆえにレジスト膜は水素シルセスキオキサン（ＨＳＱ）のようなレジスト材料を含み、電子ビーム（ｅビーム）リソグラフィを用いてパターン化され炭素ベースのレジストに転写される。
次にハードマスクの開口段階を、第１のハードマスクが酸化物を含み、一方第２のハードマスクは窒化物を含むという事実に基づいて、一連の選択的ＲＩＥステップを用いて実行する。例えば、レジスト膜（図示せず）をマスクとして用いる窒化物選択的ＲＩＥを初めに用いて、ハードマスク１２０のレジスト膜の直下部分を除く全てを除去して、ナノワイヤ・ハードマスクの窒化物部分１２２ａを画定する。ハードマスク１１６は酸化物を含み、窒化物選択的ＲＩＥのエッチング停止層として機能する。窒化物選択的ＲＩＥはまた同時に窒化物ライナ１１８をエッチングすることができ、ここでＳｉ層がエッチング停止層として機能する。
次にマスクの窒化物部分を用い、酸化物選択的ＲＩＥによりハードマスク１１６の窒化物マスクの直下部分を除く全てを除去して、ナノワイヤ・ハードマスクの酸化物部分１２２ｂを画定する。Ｓｉ層１１４が酸化物選択的ＲＩＥのエッチング停止層として機能する。この例において、ナノワイヤ・ハードマスクの窒化物部分１２２ａ及び酸化物部分１２２ｂの各々は、約１５ｎｍから約２０ｎｍまで、例えば約２０ｎｍの厚さを有する。
窒化物部分１２２ａ及び酸化物部分１２２ｂは２重ナノワイヤ・ハードマスク構造体を形成する。２重ナノワイヤ・ハードマスク構造体を用いると、より正確で均一なナノワイヤをＳｉ層内に形成することが可能になる。即ち、２重ハードマスク構造体を用いると、窒化物部分１２２ａはダミー・ゲート画定の間（以下に説明する図３を参照）酸化物部分１２２ｂの完全性（integrity）を保護し、酸化物部分１２２ｂはスペーサの（窒化物選択的）エッチングの間ナノワイヤを保護する（以下の説明を参照）。ナノワイヤ・ハードマスクの良好な完全性を維持することは、ナノワイヤの寸法の変動を最小にするために重要である。デバイスのサイズが小さくなるに連れて、好ましくない寸法変動の影響がより顕著になる。
この実施例において、ナノワイヤ・ハードマスク１２２は、約２００ｎｍ未満、例えば約１０ｎｍから約２００ｎｍまで、例えば約４０ｎｍから約５０ｎｍまでのピッチ、即ち空間周波数を有するように構成される。レイアウト密度を最大にし、寄生容量を最小にするためには、ピッチはパターン化及び処理限界内で可能な限り小さくする必要がある。直接的リソグラフィにより画定できるものよりも小さいピッチを達成するために、側壁画像転写のようなピッチ二重化技術又は二重パターン化／二重エッチングを用いることができる。各ナノワイヤ・ハードマスク１２２の幅１２３は約４０ｎｍ未満、例えば約５ｎｍから約４０ｎｍまで、例えば約５ｎｍから約１０ｎｍまでである。各ナノワイヤ・ハードマスク１２２のピッチ／幅は各ナノワイヤのピッチ／幅を定めることになる。
図３は、アクティブ領域の上に形成されたダミー・ゲート１２６を示す断面図である。図３に示すように、酸化物停止層、即ち酸化物層１２４がＳｉ層１１４の上に形成される。例示的な実施形態によれば、熱酸化を用いて酸化物層１２４を成長させ、約４ｎｍまで、例えば約２ｎｍまでの厚さにする。Ｓｉ層１１４の一部分はこの熱酸化プロセス中に消費される。従って、Ｓｉ層の厚さは、例えば約２ｎｍだけ、例えば約１ｎｍだけ減少する。
ダマシン・ゲート・プロセスを開始するために、ダミー・ゲート構造体１２６を形成する。以下の説明から明らかになるように、ダミー・ゲート構造体１２６はナノワイヤのｙ方向の位置、及び最終デバイス構造体のゲートの位置を定める。例示的な実施形態によれば、ダミー・ゲート構造体は多結晶Ｓｉ（ポリシリコン）を含む。
ダミー・ゲート構造体１２６は以下のプロセスによって形成することができる。初めに、ポリシリコン層を酸化物層１２４／ナノワイヤ・ハードマスク１２２の上に、ＬＰＣＶＤを用いて堆積させ、約１００ｎｍから約１５０ｎｍまで、例えば約１４０ｎｍの厚さにする。ポリシリコン層の厚さは、ダミー・ゲートの高さを定めることになるので、堆積後、化学機械研磨（ＣＭＰ）を用いて所望の厚さ／高さにすることができる。レジスト膜（図示せず）をポリシリコン層の上に堆積させ、ダミー・ゲート（インバータのナノワイヤ・チャネルになるものの上）の占有領域及び位置によりマスクされ、パターン化される。次に、ポリシリコン選択的ＲＩＥを用いて、ポリシリコン層の、ナノワイヤ・ハードマスクの上に位置する（即ち、ナノワイヤ・ハードマスクのｙ方向上に中心を有する）一部分を除く全てを除去し、これがダミー・ゲート１２６になる。例示的な実施形態によれば、ダミー・ゲート１２６は、約１００ｎｍから約１５０ｎｍまでの、例えば約１４０ｎｍの高さ１２８を有し、約３０ｎｍから約５０ｎｍまでの、例えば約４５ｎｍの長さ１３０を有する。
矢印１３２で示すように、随意にトップ−ダウン注入を用いて、絶縁層１１１の上の１つ又は複数の結晶Ｓｉ層にドーピングすることができる。このトップ−ダウン注入のドーピングの極性は、絶縁層１１１の下の犠牲層内のドーピングとは逆にする必要がある。例えば、絶縁層１１１の下の犠牲層（即ち、犠牲層１０７及び、存在すれば随意の犠牲層のいずれか１つ）内のドーピングがｎ型である場合、絶縁層１１１の上の１つ又は複数の結晶Ｓｉ層内のドーピングはｐ型とし、逆も同様である。このトップ−ダウン注入ステップは、絶縁層１１１の上に犠牲層がない場合、或いは絶縁層１１１の上に存在する犠牲層が以前のステップで既にドーピングされていない場合にのみ必要である。トップ−ダウン注入の深さは、絶縁層１１１の上の層に影響を及ぼし、しかし絶縁層１１１の下の層には影響しないように選択される。この注入の条件は当業者には周知のものであり、用いるドーパント種のタイプに応じて変えることができる。例示的な実施形態によれば、この注入を用いてスタック内の最上部Ｓｉ層、即ちＳｉ層１１４にドーピングする。
図４は、ダミー・ゲートの周りで切り整えられたナノワイヤ・ハードマスクを示す断面図である。下部ダミー・ゲート１２６から外に延びたナノワイヤ・ハードマスク１２２の部分は、ダミー・ゲート材料に対して選択的な異方性エッチング（即ち、ダミー・ゲートをエッチングしない）を用いて除去する。矢印１３４で示すように、上で図３の説明に関して説明したトップ−ダウン注入は、代りにプロセスのこの時点で、即ち、下部ダミー・ゲート１２６から外に延びたナノワイヤ・ハードマスク１２２の部分の除去前ではなく除去後に、実施することができる。
図５は、ダミー・ゲート１２６の周りに堆積させた（犠牲）フィラー層１３６を示す断面図である。フィラー層１３６は、ＳｉＯ２のような誘電体材料を含む任意の適切なフィラー材料を含むことができる。例示的な実施形態によれば、フィラー層１３６はダミー・ゲート１２６の周りに高密度プラズマ（ＨＤＰ）を用いて堆積させることができる。次に、ダミー・ゲートをエッチング停止層として用い、ＣＭＰを用いてフィラー材料を平坦化する。従って、フィラー層１３６はダミー・ゲートの高さに等しい厚さ、例えば、約３０ｎｍから約１５０ｎｍまでの、約１００ｎｍから約１５０ｎｍまでの、例えば約１４０ｎｍの厚さを有することになる。
図６は、ダミー・ゲートが除去された状態を示す断面図である。ダミー・ゲート１２６は化学エッチング・プロセス、例えば、化学ダウン・ストリーム又は水酸化カリウム（ＫＯＨ）エッチング、又はＲＩＥを用いて除去することができる。図６に示すように、ダミー・ゲート１２６の除去により、フィラー層１３６の中にトレンチ１３８が形成される。トレンチ１３８はダミー・ゲート１２６のネガ・パターンであるので、トレンチ１３８もまたナノワイヤ・ハードマスク１２２上の中央に（即ち、ｙ方向に）位置する。例示的な実施形態によれば、トレンチ１３８はデバイスの（ナノワイヤ）チャネル領域をデバイスのソース及びドレイン領域から区別する。
エッチングはまたフィラー層１３６にも作用してその部分を除去する可能性がある。例えば、ダミー・ゲート１２６を除去するエッチング・プロセスの後、フィラー層１３６の厚さ１３９は、約３０ｎｍ乃至約１２５ｎｍまで、例えば約８０ｎｍまで減少する可能性がある。
ダミー・ゲートの使用は、本発明の技術の重要な特徴である。即ち、ダミー・ゲートは、フィラー層の前にナノワイヤ・ハードマスクを配置して、ダミー・ゲートが除去されるとき現れるナノワイヤ・ハードマスクが既にトレンチ内に存在するようにすることを可能にする。ナノワイヤ・ハードマスクは、アクティブ領域内により正確且つ均一にナノワイヤを形成するために重要である。
図７はＳｉ／犠牲層内にエッチング形成されたフィン・スタック１４０を示す断面図である。フィンはＳｉ層内に形成され、後述のように、ひとたび犠牲層から解放されるとインバータのナノワイヤ・チャネルとなる。例示的な実施形態によれば、Ｓｉ選択的ＲＩＥを用いて、トレンチ１３８内のＳｉ／犠牲層の、ナノワイヤ・ハードマスク１２２によりマスクされない部分を除去する。ＢＯＸ層１０６はフィン・エッチングのエッチング停止層として機能する。このようにパターン化されたフィン・スタック１４０は、鋭い明確な縁部を有することになる。上述のように、これは、ナノワイヤをパターン化するのに２重（窒化物／酸化物）ハードマスクを用いた結果である。
本発明の教示の利点は、フィンがトレンチ１３８内だけでエッチングされ、フィラー層１３６の下のデバイスのソース／ドレイン領域はそのまま残ることである。さらに、このようにして形成されたソース／ドレイン領域は、トレンチ１３８に対して、従ってトレンチ１３８内に形成されることになるデバイス・ゲートに対して自己整合することになる（下記を参照）。ナノワイヤ・ハードマスク１２２のピッチ及び幅に基づいて、形成されたフィン（インバータのナノワイヤ・チャネルになることになる、Ｓｉ層内に形成されたものを含む）は、約２００ｎｍ未満、例えば約１０ｎｍから約２００ｎｍまで、例えば約４０ｎｍから約５０ｎｍまでのピッチ、即ち空間周波数を有し、約４０ｎｍ未満、例えば約５ｎｍから約４０ｎｍまで、例えば約５ｎｍから約１０ｎｍまでの幅を有する。
図８は、ナノワイヤ・ハードマスクの露出された窒化物部分１２２ａ（即ちトレンチ１３８内の部分）が除去された状態を示す断面図である。ナノワイヤ・ハードマスクの酸化物部分に対して窒化物部分を選択的に除去する任意のエッチング・プロセスを用いることができる。しかし理想的には、窒化物部分の厚さは、大部分が前のフィン・エッチング中に消費されるように選択するべきであり、この時点ではハードマスク構造体上にあまり残らないようにするべきでる。ハードマスクの酸化物部分１２２ｂは、理想的にはスペーサ・エッチング中（以下で説明する図９を参照）に完全に消費されるように設計される（以下で説明する図９を参照）。スペーサ・エッチング後に残るいずれの酸化物ハードマスクも、ゲート・スタック堆積の前の洗浄中に除去されるように十分に薄くなければならない。ゲート・スタック前洗浄は、有機汚染物質、金属汚染物質及びＳｉ表面上のあらゆる自然酸化物を除去する標準的なプロセスである。自然酸化物は、酸化物を除去するためのウェット又はドライ化学エッチング・プロセスを用いて除去することができる。一例は１００：１の希釈フッ化水素酸（ＨＦ）によるエッチング・プロセスである。
図９は、トレンチ１３８内に形成されたスペーサ１４２を示す断面図である。このステップは随意的なものである。ソース／ドレイン領域とゲート（トレンチ１３８内に形成されるもので、以下で説明する図１２を参照）になる領域間にスペーサを配置することは、完成デバイスにおける寄生容量を最小にする助けとなるが、隆起（raised）ソース／ドレイン（ＲＳＤ）エピタキシャル成長又はシリサイド化の間、即ち典型的なＦＥＴフローにおけるような、ゲートからソース／ドレインへの短絡を防止する助けには必ずしもならない。スペーサ１４２はソース／ドレイン領域からゲートをある距離だけずらす（オフセットする）働きをする。
例示的な実施形態によれば、スペーサ１４２は初めに窒化物層をトレンチ１３８内に堆積させることにより形成する。次に、レジスト膜（図示せず）を窒化物層の上に堆積させ、スペーサの位置及び占有領域によりマスクしパターン化する。次に窒化物の選択的ＲＩＥを用いて窒化物層内のスペーサ１４２を画定する。フィン・スタック１４０の側壁を除去して、スペーサ１４２がトレンチ１３８の側壁に沿ってのみ存在し、フィン・スタック１４０上には存在しないようにするのに、時間を掛けたオーバーエッチングが必要となる。従って、スペーサ１４２の最小の引下げ（pulldown）はフィン・スタック及び残留（酸化物部分１２２ｂ）ナノワイヤ・ハードマスクの高さになる。例えば、オーバーエッチングの量は全窒化物層の除去に必要なエッチング時間の約５０％と約８０％の間である。例示的な実施形態によれば、スペーサ１４２は約５ｎｍから約２５ｎｍまでの長さ１４４を有する。スペーサ１４２の最大の高さはトレンチ１３８の厚さ１３９からスペーサ引下げの高さ１４６を差し引いた差となる。スペーサ１４２の最小の高さは、フィン・スタック１４０の高さ１４８である。ハードマスクの酸化物部分１２２ｂは、窒化物層を除去するのに必要な長いオーバーエッチングの間露出するので、このステップ中に、窒化物層を除去するのに用いる窒化物エッチング剤の不完全な選択性により浸食される可能性が高い。理想的には、ハードマスクの酸化物部分１２２ｂは、このステップ中に完全に浸食されるのに十分な厚さに設計される。
図１０は、ナノワイヤ・フィン・スタック内のＳｉ層の間から犠牲層が除去された状態を示す断面図である。ここで解放された、ＳＯＩ層１０４の部分１０４ａ、１０８ａ、１１０ａ、１１２ａ及び１１４ａ、並びにＳｉ層１０８、１１０、１１２及び１１４は、それぞれ、デバイスのナノワイヤ・チャネルである。これらの複層のナノワイヤ・チャネルはまた、本明細書ではナノワイヤ・“メッシュ”と呼ぶ。
犠牲層は、フィン・スタックから以下のように除去することができる。Ｓｉ層に比べて犠牲層のより低い酸化電位を利用する化学エッチング剤を用いることができる。そのようなエッチング剤の例には、それらに限定されないが、ＨＦ：過酸化水素（Ｈ２Ｏ２）：酢酸（ＣＨ３ＣＯＯＨ）の１：２：３混合物、又は硫酸（Ｈ２ＳＯ４）とＨ２Ｏ２の混合物がある。代替的に、犠牲層は、酸素（Ｏ２）プラズマ・エッチングのようなドライ・エッチング・プロセスを用いて、又はエッチングに用いられる典型的なプラズマ化学作用を用いて選択的に除去することができる。電気的絶縁層は、電気的絶縁層が酸化物である場合、ＨＦ：Ｈ２Ｏ２：ＣＨ３ＣＯＯＨを用いて除去することができる。ストレートＤＨＦエッチングを用いることもできる。電気的絶縁層が結晶性誘電体である場合、例えばＳｉに選択的なエッチング剤を用いる別のエッチングが必要となる。
図１１は、ＦＥＴインバータ内に形成されたｎ型ドープ層及びｐ型ドープ層を示す断面図である。製造プロセスのこの時点で、ＦＥＴインバータの別個の層が識別できる。これらの層はまた、本明細書ではデバイス層と言うが、何故なら各層はソース領域及びドレイン領域（例えば、フィラー層１３６の下のＳＯＩ層の部分並びにＳｉ層１０８、１１０、１１２及び１１４）並びにソース領域とドレイン領域を接続する複数のナノワイヤ・チャネル（即ち、ＳＯＩ層１０４の部分１０４ａ、１０８ａ、１１０ａ、１１２ａ及び１１４ａ、並びにそれぞれＳｉ層１０８、１１０、１１２及び１１４）を含むからである。これらのデバイス層の例示的な構成は、ｎ型ドープ・デバイス層に「ＮＦＥＴ層」とラベル付けし、ｐ型ドープ・デバイス層に「ＰＦＥＴ層」とラベル付けして図１１に示す。以下で詳細に説明するように、デバイス層は共通ゲートを共有する。２つの所与のデバイス層が、間隙により、又は他の層によって分離される場合にも、これら２つのデバイス層は、デバイス層スタックの説明の目的で、隣接するデバイス層と見なす。例えば、図１１に示す３つのＮＦＥＴデバイス層は、それらがソース及びドレイン領域内の犠牲層によって分離され得る場合にも、互いに隣接する層と見なす。
例示的な実施形態によれば、電気的絶縁層１１１の下にｎ型ドーパントでドープされた１つ又は複数の犠牲層があり、電気的絶縁層１１１の上にｐ型ドーパントでドープされた１つ又は複数の犠牲層がある。次にアニール処理を実行し、ＮＦＥＴデバイス層のソース／ドレイン領域全域で電気的絶縁層１１１の下の犠牲層（現在はソース及びドレイン領域にのみ存在）からｎ型ドーパントを拡散／活性化し、ＰＦＥＴデバイス層のソース／ドレイン領域全域で電気的絶縁層１１１の上の犠牲層（現在はソース及びドレイン領域にのみ存在）からｐ型ドーパントを拡散／活性化する。このアニール処理の温度は約１０００℃から約１１００℃まで変化させることができ、アニール処理の継続時間は、数ミリ秒（ｍｓ）例えば５ｍｓから、数秒例えば５秒まで変化させることができる。ナノワイヤ・チャネルは非ドープのままであり、このことは、ナノワイヤＦＥＴのような細いチャネルの完全に空乏化したデバイスの利点である。ゲートを配置する前に（下記参照）、フィラー層１３６を、例えばＣＭＰを用いてスペーサ１４２に至るまで削り下ろし、ウェット化学洗浄を行って表面汚染物質及び自然酸化物を除去し、ゲート誘電体をナノワイヤ・チャネルの上に形成する。
例示的な実施形態によれば、差動化学酸化を用いて、ソース／ドレイン領域内の犠牲材料のスペーサで覆われない領域を優先的に酸化する。犠牲材料のこれらの領域を優先的に酸化して露出されたＳｉナノワイヤ・チャネル領域にすることができる。次に、誘電体、例えばＳｉＯ２、又は酸化ハフニウム（ＨｆＯ２）のような高ｋゲート誘電体をナノワイヤ・チャネルの上に形成する。これはゲート誘電体（ゲートをナノワイヤ・チャネルから分離することになる）である。次に、図１２の断面図に示すように、ナノワイヤ・チャネルを取り囲むトレンチ１３８内に、トレンチ１３８をゲート材料で充填することにより、置換ゲート１５０を形成する。トレンチ１３８内にゲート材料を充填した後、ＣＭＰを用いて、フィラー層１３６をエッチング停止層として機能させて、ゲートを平坦化する。適切なゲート材料には、それらに限定されないが、１つ又は複数のポリシリコン、堆積金属、又は金属ポリシリコンのような複数材料の複合スタックが含まれる。
図１３は、フィラー層１３６が除去された状態を示す断面図である。例示的な実施形態によれば、フィラー層１３６はＳｉＯ２を含み、酸化物の選択的ＲＩＥのような酸化物選択的エッチング・プロセスを用いて除去する。酸化物層１２４もまた、このエッチング・プロセスで除去される。フィラー層１３６及び酸化物層１２４を除去すると、下記のように、種々のデバイス層のソース／ドレイン領域内のコンタクト形成が可能になる。
図１４は、デバイス層のドレイン領域内に形成されたコンタクト１５２を示す断面図である。図１４に示す配置において、デバイス層のゲートの左側の部分は、任意にソース領域として示され、デバイス層のゲートの右側の部分は、ドレイン領域として示されている。
例示的な実施形態によれば、コンタクト１５２は、初めにハードマスク（図示せず）をブランケット堆積させ、ハードマスクをコンタクト１５２の位置及び占有領域によりパターン化することにより形成する。次に、リセス（陥凹）エッチング（又はエッチング・ステップの組合せ）を、パターン化されたハードマスクを通して行い、デバイス層のドレイン領域全域に及ぶトレンチを形成する。次いでハードマスクを除去する。
シリサイド層をトレンチ内に、当業者には周知の標準的方法を用いて形成する。例えば、ニッケル（Ｎｉ）のような金属を含む層を、約５ｎｍから約３０ｎｍまでの厚さ、例えば１５ｎｍの厚さに堆積させる。次にウェハを、約３５０℃から約５００℃までの温度、例えば４５０℃において、数ｍｓ例えば５ｍｓから、数秒例えば５秒までの間、アニール処理を行い、その結果、露出されたＳｉがＮｉと反応してニッケルシリサイドを形成する。次に、王水（硝酸及び硫酸を含む）のような、シリサイドに対して選択的な金属エッチング剤を用いて、未反応Ｎｉを除去する。残留するシリサイドの厚さは、堆積させた金属層の厚さ並びにアニール処理の時間及び温度によって決定される。シリサイド形成中の体積膨張のために、電気的絶縁層１１１の上及び下でのシリサイド形成は融合することになり、電気的絶縁層１１１の上及び下のＳｉ層内の上部ドレイン領域と下部ドレイン領域の間に電気的短絡を形成する。従って、コンタクト１５２を構成するシリサイド層は、デバイス層の各々のドレイン領域に共通となり、ＮＦＥＴ及びＰＦＥＴデバイス層をドレイン領域側で短絡するように機能する。
図１５は、ソース領域の分離を示す断面図である。具体的には、デバイス層のソース領域内のコンタクト形成に対する前駆体として（以下で説明する図１６を参照）、ＮＦＥＴ及びＰＦＥＴデバイス層はソース側において互いに分離させる必要がある。例示的な実施形態によれば、この分離は、初めに、ソース領域内の電気的絶縁層１１１の上の全Ｓｉ及び犠牲層の、例えば半分の部分（即ち、Ｓｉ層１１４、犠牲層１１３及びＳｉ層１１２）を除去することにより実現する。そうするために、ハードマスク（図示せず）をブランケット堆積させ、除去するＳｉ層の部分の位置及び占有領域によりパターン化する。パターン化されたハードマスクを通してエッチングを実行し、次いでハードマスクを除去する。
次に、スペーサ１５４を用いてパターン化領域及び非パターン化領域を分離する。スペーサ１５４は窒化物材料を含むことができる。スペーサ形成技術は、例えば、前記の図９の説明に関連して説明した。
図１６は、ＮＦＥＴ及びＰＦＥＴデバイス層のソース領域内に、それぞれ形成されたコンタクト１５６及び１５８を示す断面図である。例示的な実施形態によれば、コンタクト１５６及び１５８は、前述の図１４の説明に関連して説明したシリサイド・プロセスを繰り返すことにより形成する。しかし、この場合には、電気的絶縁層１１１の下のＳｉ層内の下部ソース領域は、電気的絶縁層１１１の上のＳｉ層内の上部ソース領域とは、それらを絶縁したままに保持するスペーサ１５４のために短絡しない。
コンタクト１５６及び１５８を構成するシリサイドを形成する。図１６に示すように、ＮＦＥＴソース・コンタクトはインバータの接地（「ＧＮＤ」ラベル付き）コンタクトとして働きし、ＰＦＥＴソース・コンタクトはインバータの電源（「ＶＤＤ」ラベル付き）コンタクトとして働きし、ゲート１５０はインバータの入力（「ＶＩＮ」ラベル付き）コンタクトとして働き、ＮＦＥＴ／ＰＦＥＴドレイン・コンタクト１５２はインバータの出力（「ＶＯＵＴ」ラベル付き）コンタクトとして働く。有利なことに、本発明のＦＥＴインバータは単一ＧＡＡゲートを有するように構成され、これは瞬時にスタックされるナノワイヤ・チャネル設計と組み合わせるとき、レイアウト面積を最大にするのに役立つ。
本発明の例証的な実施形態を本明細書で説明したが、本発明はそれらの正確な実施形態に限定されないこと、及び当業者であれば本発明の範囲から逸脱せずに様々な他の変更及び修正を行うことができることを理解されたい。
１００：ＦＥＴインバータ製造プロセスの出発構造体
１０２：ウェハ
１０４：ＳＯＩ層
１０４ａ、１０８ａ、１１０ａ、１１２ａ、１１４ａ：ＳＯＩ層１０４の部分
１０６：埋め込み酸化物（ＢＯＸ）層
１０７、１０９、１１３：犠牲層
１０８、１１０、１１２、１１４：Ｓｉ層
１１１：絶縁層
１１６，１２０：ハードマスク
１１８：窒化物ライナ
１２２：ナノワイヤ・ハードマスク
１２２ａ：ナノワイヤ・ハードマスクの窒化物部分
１２２ｂ：ナノワイヤ・ハードマスクの酸化物部分
１２３：ナノワイヤ・ハードマスクの幅
１２４：酸化物層
１２６：ダミー・ゲート構造体
１２８：ダミー・ゲートの高さ
１３０：ダミー・ゲートの長さ
１３２：矢印
１３６：フィラー層
１３８：トレンチ
１３９：フィラー層の厚さ
１４０：フィン・スタック
１４２、１５４：スペーサ
１４４：スペーサの長さ
１４６：スペーサ引下げの長さ
１４８：フィン・スタックの高さ
１５０：置換ゲート
１５２、１５６、１５８：コンタクト

Claims (20)

  1. スタック内で垂直方向に配置され、各々がソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域を接続する複数のナノワイヤ・チャネルを有する、複数のデバイス層であって、１つ又は複数の前記デバイス層の前記ソース及びドレイン領域はｎ型ドーパントでドープされ、１つ又は複数の他の前記デバイス層の前記ソース及びドレイン領域はｐ型ドーパントでドープされる、前記複数のデバイス層と、
    前記ナノワイヤ・チャネルを取り囲む、前記デバイス層の各々に共通のゲートと、
    ｎ型ドーパントでドープされた前記１つ又は複数のデバイス層の前記ソース領域への第１のコンタクトと、
    ｐ型ドーパントでドープされた前記１つ又は複数の他のデバイス層の前記ソース領域への第２のコンタクトと、
    前記デバイス層の各々の前記ドレイン領域への共通の第３のコンタクトと
    を備える電界効果トランジスタ（ＦＥＴ）インバータ。
  2. 前記デバイス層の任意の所与の１つにおける前記ナノワイヤ・チャネルは、１０ｎｍから２００ｎｍまでのピッチを有する、請求項１に記載のＦＥＴインバータ。
  3. 前記スタック内の隣接するデバイス層の前記ナノワイヤ・チャネルは、５ｎｍから２０ｎｍまでの間隙により互いに分離される、請求項１に記載のＦＥＴインバータ。
  4. 前記ｎ型ドーパントはリン及びヒ素のうちの１つ又は複数を含み、
    前記ｐ型ドーパントはホウ素を含む、請求項１に記載のＦＥＴインバータ。
  5. 前記ゲートは前記ナノワイヤ・チャネルから誘電体によって分離される、請求項１に記載のＦＥＴインバータ。
  6. 前記デバイス層の前記ソース及びドレイン領域と前記ゲートとの間のスペーサをさらに備える、請求項１に記載のＦＥＴインバータ。
  7. 前記ゲートはポリシリコン及び金属のうちの１つ又は複数を含む、請求項１に記載のＦＥＴインバータ。
  8. 前記第１のコンタクトはインバータの接地コンタクトとして働き、前記第２のコンタクトは前記インバータの電源コンタクトとして働き、前記ゲートは前記インバータの入力コンタクトとして働き、前記第３のコンタクトは前記インバータの出力コンタクトとして働く、請求項１に記載のＦＥＴインバータ。
  9. 前記第３のコンタクトは前記デバイス層の各々の前記ドレイン領域を短絡する、請求項１に記載のＦＥＴインバータ。
  10. 前記ｎ型ドーパントでドープされた前記１つ又は複数のデバイス層の前記ソース及びドレイン領域と、前記ｐ型ドーパントでドープされた前記１つ又は複数のデバイス層の前記ソース及びドレイン領域とを分離する電気的絶縁層をさらに備える、請求項１に記載のＦＥＴインバータ。
  11. 前記ｎ型ドーパントでドープされた前記１つ又は複数のデバイス層は前記電気的絶縁層の下にあり、前記ｐ型ドーパントでドープされた前記１つ又は複数のデバイス層は前記電気的絶縁層の上にある、請求項１０に記載のＦＥＴインバータ。
  12. 前記ナノワイヤ・チャネルはドープされていない、請求項１に記載のＦＥＴインバータ。
  13. ＦＥＴインバータを製造する方法であって、
    スタック内で垂直に配置され、各々がソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域を接続する複数のナノワイヤ・チャネルを有する、複数のデバイス層を形成するステップと、
    １つ又は複数の前記デバイス層の前記ソース及びドレイン領域にｎ型ドーパントを導入するステップと、
    １つ又は複数の他の前記デバイス層の前記ソース及びドレイン領域にｐ型ドーパントを導入するステップと、
    前記ナノワイヤ・チャネルを取り囲む、前記デバイス層の各々に共通のゲートを形成するステップと、
    前記ｎ型ドーパントでドープされた前記１つ又は複数のデバイス層の前記ソース領域への第１のコンタクトを形成するステップと、
    前記ｐ型ドーパントでドープされた前記１つ又は複数の他のデバイス層の前記ソース領域への第２のコンタクトを形成するステップと、
    前記デバイス層の各々の前記ドレイン領域への共通の第３のコンタクトを形成するステップと
    を含む方法。
  14. 前記デバイス層を前記形成するステップは、
    シリコン・オン・インシュレータ（ＳＯＩ）ウェハを準備するステップと、
    前記ウェハの上にシリコン層及び犠牲層の交互配列を形成するステップと、
    前記シリコン層及び犠牲層をエッチングしてナノワイヤ・フィンのスタックを形成するステップと、
    前記ナノワイヤ・フィンのスタックから前記犠牲層を除去するステップと
    をさらに含む、請求項１３に記載の方法。
  15. 前記シリコン層及び犠牲層の交互配列は、前記ウェハ上にエピタキシャルに成長させる、請求項１４に記載の方法。
  16. 前記シリコン層及び犠牲層の上にナノワイヤ・ハードマスクを形成するステップをさらに含む、請求項１４に記載の方法。
  17. 前記ナノワイヤ・ハードマスクは、酸化物部分と該酸化物部分の上の窒化物部分とを有する２重ハードマスク構造体を含む、請求項１６に記載の方法。
  18. １つ又は複数の前記犠牲層はｎ型ドーパントでドープされ、
    １つ又は複数の前記デバイス層の前記ソース及びドレイン領域にｎ型ドーパントを前記導入するステップは、前記ｎ型ドーパントでドープされた前記１つ又は複数の犠牲層から前記ｎ型ドーパントを１つ又は複数の前記シリコン層の全域に拡散させるステップをさらに含む、
    請求項１４に記載の方法。
  19. １つ又は複数の前記犠牲層はｐ型ドーパントでドープされ、
    １つ又は複数の他の前記デバイス層の前記ソース及びドレイン領域にｐ型ドーパントを前記導入するステップは、前記ｐ型ドーパントでドープされた前記１つ又は複数の犠牲層から前記ｐ型ドーパントを１つ又は複数の前記シリコン層の全域に拡散させるステップをさらに含む、
    請求項１４に記載の方法。
  20. 前記ゲートを形成するステップの前に、前記ナノワイヤ・チャネルの上に誘電体を形成するステップをさらに含む、請求項１３に記載の方法。
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