JP5671481B2 - ナノワイヤ・メッシュ・デバイス及びその製造方法 - Google Patents

ナノワイヤ・メッシュ・デバイス及びその製造方法 Download PDF

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Description

本発明は、半導体構造体及びその製造方法に関する。より具体的には、本発明は、垂直方向に積層され垂直方向に離間配置された複数の半導体ナノワイヤを含む半導体構造体、及び、こうした半導体構造体を製造する方法に関する。
ゲート・オールアラウンド型ナノワイヤ・チャネルの電界効果トランジスタ（例えば、ナノワイヤＦＥＴ）は、その優れた静電特性のために、現在のプレーナ型ＣＭＯＳ技術に優る密度スケーリングを可能にすると考えられる。ナノワイヤＦＥＴは、その基本的形態において、ソースと、ドレインと、ソースとドレインとの間の１つ又は複数のナノワイヤ・チャネルとを含む。１つ又は複数のナノワイヤ・チャネルを取り囲むゲート電極は、ソース及びドレイン間のナノワイヤ・チャネルを通る電子の流れを調整する。
しかしながら、ナノワイヤＦＥＴのアーキテクチャには、著しい製造上の問題がある。「成長した」ナノワイヤから構築された「ボトムアップ」型ナノワイヤ・デバイスは、欠陥がより少ないチャネル表面を提供することができるが、バルク材料をパターン形成し、エッチングすることにより構築された「トップダウン」型ナノワイヤ・デバイスは、ナノワイヤの決定論的サイズ及び配置という利点を提供する。現在のところ、決定論的配置は高密度回路の必要条件であるので、トップダウン型手法は、高いレイアウト密度でナノワイヤＦＥＴを作製するのに適した唯一の方法である。しかしながら、決定論的配置においてさえ、非常に緊密なゲート・ピッチ及び高密度の通電面におけるナノワイヤの製造は困難である。縮小されたゲート・ピッチは、ゲートがソース・コンタクト領域及びドレイン・コンタクト領域に自己整合されることを必要とし、高密度の通電面は、ナノワイヤが互いに近接して配置されるか又は積層されることを必要とする。ナノワイヤＦＥＴのこれまでの実証の全ては主として、これらの問題の回避を可能にする緩和されたレイアウト密度におけるものである。
ゲート・ピッチの縮小により、ナノワイヤを接触させることが困難になる。トップダウン型のパターン形成されたナノワイヤを接触させるための１つの一般的な方法は、複数のナノワイヤに接続される、大きなシリコン・ソース／ドレイン・ランディングパッドを使用することである。ランディングパッドは、処理中に機械的安定性をもたらし、デバイスの接触スキームを簡単化し、外部抵抗を減らすことができる。しかしながら、大幅に縮小したゲート・ピッチ（最小のゲート・ピッチを用いる論理レイアウトの場合）を達成し、かつ、外部抵抗及び寄生容量の変動を最小にするためには、ランディングパッドをゲートと正確に位置合わせする必要がある。ランディングパッドをゲートと適切に、かつ、一貫して位置合わせすることは、要求されるゲート・ピッチでは、自己整合スキームを利用しない限りほぼ不可能である。その結果、ランディングパッドを使用しない代替的なスキームが提案された。単にランディングパッドを排除することにより、ナノワイヤのソース／ドレイン領域がもたらされる。この場合、ソース／ドレイン領域の各々のナノワイヤを個別に接触させる必要がある。高レイアウト密度技術の場合、ナノワイヤは、コンタクト・ビアより小さいピッチであると考えられるので、コンタクト・バーによりナノワイヤのソース／ドレイン領域を接触させる必要があり、コンタクト・バーは、パターン形成をより複雑にし、典型的には、コンタクト・バーと第１の金属層との間に追加のマスク層を挿入することを必要とする。
エピタキシャル併合されたソース／ドレイン領域は、複数のナノワイヤを接触させるために提案された別の解決法である。しかしながら、エピタキシャル・プロセスには、表面の化学的性質、結晶方位及び成長条件に対する感受性が極端に高いことに起因する欠点がある。例えば、エピタキシャル成長プロセスにおいては、ゲート上の寄生成長を防止し、デバイス構造体の残りの部分を積極的なエピタキシャル前洗浄から保護し、エピタキシャル成長のファセット（面）及び方向を制御して、寄生容量及び抵抗の両方を最小にし、異なるようにドープされたソース及びドレインの表面上で類似の成長を達成しなければならない。
高密度の通電面を達成することは、高いレイアウト密度のナノワイヤＦＥＴの作製の他の課題である。ナノワイヤの直径が低減されて、より良好な静電特性を可能にするにつれて、各々のナノワイヤの通電面（又は、バルク反転の場合には通電区域）も低減され、これは、同じ密度の通電面又は区域を達成するために、より多くのナノワイヤを互いにより近接して配置させる必要があることを意味する。例えば、同じレイアウトの占有領域（フットプリント）を有するプレーナ型デバイスと同じ有効幅をもたらすために、４ｎｍの直径を有するナノワイヤを１２ｎｍのピッチで配置する必要がある。レイアウト密度を幅方向に増大させる１つの方法は、それらの１つの層だけを用いるのではなく、ナノワイヤを垂直方向に積層させることである。これは、ナノワイヤＦＥＴのようなゲート・オールアラウンド型デバイスに特有の解決法である。
非特許文献１は、互いから水平方向に離間配置された２つのシリコン・ナノワイヤを含むナノワイヤＦＥＴ構造体を開示する。具体的には、Ｃｈｏ他は、最新リソグラフィを使用しない、水平方向に離間配置されたツイン・ナノワイヤ含有ＦｉｎＦＥＴを開示する。Ｃｈｏ他において提供された水平方向に離間配置されたツイン・ナノワイヤ含有構造体の電流密度が制限され、さらに縮小が続くにつれて、Ｃｈｏ他において提供される構造体を用いて、電流密度のさらなる減少が観察されるであろう。
Ｃｈｏ他著、「Observation of SingleElectron Tunneling and Ballistic in Twin Silicon Nanowire MOSFETS(TSNWFETS) Fabricatedby Top-Down CMOS Process」、２００６年ＩＥＥＥ
従って、デバイスの電流密度を増大させながら、デバイスの接触スキーム及びスケーラビリティを改善する、ナノワイヤＦＥＴ構造体及びその製造方法が望ましい。
本発明は、改善された接触スキーム及びスケーラビリティを有する、例えばナノワイヤＦＥＴ構造体のような半導体構造体を提供する。さらに、これらの改善点と併せて、本発明は、電流密度が増大される半導体構造体を提供する。また、本発明の構造体は、接合部プロファイルにおける改善された垂直方向の均一性も有する。従って、本発明の構造体の高さ（すなわち、積層された半導体ナノワイヤの数）は、トップダウン型の注入によりソース及びドレイン接合部を定める能力により制限されるものではない。本発明のプロセス中、薄い自己制限的界面酸化物が、典型的にはドープされていない半導体ナノワイヤ上に形成されるので、本発明の構造体は、従来技術のＦｉｎＦＥＴと比較して減少したゲート・ソース／ドレイン間容量を有することが、さらに観察される。
本発明の１つの態様において、基板の表面上に配置された、垂直方向に積層され垂直方向に離間配置された複数の半導体ナノワイヤ（例えば、ナノワイヤ・メッシュ）を含む半導体構造体が提供され、各々の半導体ナノワイヤは、２つの端部セグメントを有し、端部セグメントの一方はソース領域に接続され、端部セグメントの他方はドレイン領域に接続される。本発明の構造体はまた、垂直方向に積層され垂直方向に離間配置された複数の半導体ナノワイヤの少なくとも一部分の上方に配置された、ゲート誘電体及びゲート導体を含むゲート領域も含む。本発明の構造体内の各ソース領域及び各ドレイン領域は、ゲート領域と自己整合される。
本発明の別の態様において、前述の半導体構造体を製造する方法が提供される。本発明の方法は、まず、半導体材料及び犠牲材料の交互層を含むパターン形成された材料スタックの上部に複数のパターン形成されたハードマスクを準備するステップを含む。このステップに用いられるパターン形成された材料スタックの最下層が、半導体基板の上部半導体層である。次に、複数のパターン形成されたハードマスクの各々の中央部の上に、少なくとも１つのダミー・ゲートを形成する。ダミー・ゲートの形成後、少なくとも１つのダミー・ゲートに当接するように犠牲材料層を形成する。次に、少なくとも１つのダミー・ゲートを除去して、ナノワイヤ・チャネル領域とソース及びドレイン領域を区別する、複数のパターン形成されたハードマスクの中央部の上に中心があるトレンチを、犠牲材料層内に形成する。ダミー・ゲートの除去後、複数のパターン形成されたハードマスクをエッチング・マスクとして用いてトレンチ内のパターン形成された材料スタックをエッチングして、トレンチ内に複数のフィンを形成する。次に、トレンチ内のパターン形成された複数のハードマスク及び犠牲材料の層の各々を除去して、垂直方向に積層され垂直方向に離間配置された複数の半導体ナノワイヤを形成する。次に、トレンチを少なくともゲート領域で充填する。
本発明に用いることができる基板の埋込み絶縁層の上部に半導体材料及び犠牲材料の交互層を含む少なくとも１つのパターン形成された材料スタックを含む、初期構造体を示す（３Ｄ図による）図形的表示である。 少なくとも１つのパターン形成された材料スタックの上部に複数のパターン形成されたハードマスクを形成した後の、図１の初期構造体を示す（３Ｄ図による）図形的表示である。 複数のパターン形成されたハードマスクの各々の中央部の上にダミー・ゲートを形成した後の、図２の構造体を示す（３Ｄ図による）図形的表示である。 ダミー・ゲートに隣接した犠牲材料層の形成、及び、ダミー・ゲートを取り取り囲む犠牲材料層を形成する平坦化後の、図３の構造体を示す（３Ｄ図による）図形的表示である。 ダミー・ゲートを除去して、ダミー・ゲートをこれまで取り囲んでいた犠牲材料層間にトレンチを形成した後の、図４の構造体を示す（３Ｄ図による）図形的表示である。 半導体材料及び犠牲材料の交互層を含む少なくとも１つのパターン形成された材料スタック内に複数のフィンをエッチングした後の、図５の構造体を示す（３Ｄ図による）図形的表示である。 トレンチ内の各フィンの上部にあるパターン形成されたハードマスクの各々から上部層を除去した後の、図６の構造体を示す（３Ｄ図による）図形的表示である。 トレンチ内にスペーサを形成した後の、図７の構造体を示す（３Ｄ図による）図形的表示である。 フィンから犠牲材料の層を除去して、トレンチ内に垂直方向に積層され垂直方向に離間配置された複数の半導体ナノワイヤを形成した後の、図８の構造体を示す（３Ｄ図による）図形的表示である。 トレンチ内及び少なくとも垂直方向に積層され垂直方向に離間配置された複数の半導体ナノワイヤ上にゲート領域を形成した後の、図９の構造体を示す（３Ｄ図による）図形的表示である。 図１０に示される線Ａ−Ａを通る構造体の断面図である。 図１０に示される線Ｂ−Ｂを通る構造体の断面図である。
垂直方向に積層され垂直方向に離間配置された複数の半導体ナノワイヤ（例えば、ナノワイヤ・メッシュ）を含む半導体構造体、及びこうした半導体構造体を製造する方法を提供する本発明が、ここで以下の説明及び本出願に添付する図面を参照することによってより詳細に説明される。本出願の図面は、例示を目的として与えられるものであり、従って、図面は縮尺通りに描かれていないことが留意される。
以下の説明においては、本発明の完全な理解を与えるために、特定の構造体、構成要素、材料、寸法、処理ステップ及び技術といった多数の特定の詳細が記載される。しかしながら、当業者であれば、これらの特定の詳細なしで本発明を実施できることを理解するであろう。他の例では、本発明を不明瞭にするのを避けるために、周知の構造体又は処理ステップは詳細に説明していない。
層、領域又は基板のような要素が、別の要素「上に（on）」又は別の要素「の上に（over）」にあるものとして言及されるとき、その要素が他の要素の直接上にあってもよく、又は介在する要素が存在してもよいことが理解されるであろう。対照的に、要素が別の要素の「直接上に（directly on）」又は別の要素の「直接上に（directly over）」あるものとして言及されるとき、介在する要素は存在しない。要素が別の要素に「接続する（connected）」又は「結合する（coupled）」ものとして言及されるとき、その要素は、他の要素に直接的に接続又は結合してもよく、又は介在する要素が存在してもよいことも理解されるであろう。対照的に、要素が別の要素に「直接接続する（directly connected）」又は「直接結合する（directlycoupled）」ものとして言及されるとき、介在する要素は存在しない。
ここで、本出願の基本的な処理の流れを示す図形的表示である、本出願の図１−図１０を参照する。以下の説明及び図面においては、例示目的のために、１つのダミー・ゲートが示される。単一のダミー・ゲートが示されるが、本発明の方法は、基板の上部に複数のダミー・ゲートを形成する際に用いることができ、これにより複数のナノワイヤＦＥＴが最終的に形成される。
本発明のプロセスは、まず、図１に示される初期構造体１０を準備することで始まる。具体的には、図１は、埋込み絶縁層１２Ａ及び上部半導体層１２Ｂを含む半導体・オン・インシュレータ（ＳＯＩ）基板１２の処理部分を含む初期構造体１０を示し、明確にするために、埋込み絶縁層１２Ａの下に位置するＳＯＩ基板１２の下部半導体層は示されていない。さらに示されるように、上部半導体層１２Ｂは、例えばドープされたＳｉＧｅ合金のような複数の犠牲材料層によって垂直方向に離間配置された、垂直方向に積層された複数の半導体層を含むパターン形成された材料スタック１４の最下層を表す。図１において、パターン形成された材料スタック１４の半導体材料の付加的な層は１５として表され、犠牲材料層は１５’として表される。上述のように、パターン形成されたスタックの最下層は、ＳＯＩ基板１２の上部半導体層１２Ｂで構成される。
初期構造体１０はまた、底部から上部に、パターン形成された材料スタック１４の上部に配置された第１のハードマスク１６及び第２のハードマスク１８を含むパッド・スタックも含む。また、第１のハードマスク１６のブランケット層及び上部半導体層１２Ｂを含むパターン形成された材料スタック１４内に形成された分離トレンチ内に配置された窒化物ライナ１９も示される。トレンチ底部は、埋込み絶縁層１２Ａの上面の上部で停止することが留意される。
図１に示される初期構造体１０は、まず、下部半導体層（具体的には図示せず）と、埋込み絶縁層１２Ａと、上部半導体層１２Ｂとを含む半導体オン・インシュレータ（ＳＯＩ）基板１２を準備することにより形成される。ＳＯＩ基板１２の上部半導体層１２Ｂは、例えばＳｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ及び他のＩＩＩ／Ｖ族及びＩＩ／ＶＩ族化合物半導体を含む、いずれかの半導体材料を含むことができる。典型的には、ＳＯＩ基板１２の上部半導体層１２Ｂは、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ及びＳｉＣの１つを含むＳｉ含有半導体材料である。より典型的には、ＳＯＩ基板１２の上部半導体層１２Ｂは、シリコンから構成される。下部半導体層もまた、上述の半導体材料のいずれかを含むことができ、シリコンが非常に好ましい。
ＳＯＩ基板１２の上部半導体層１２Ｂは、厚さが典型的には１００ｎｍ未満の薄層であり、市販のＳＯＩ基板は、厚さが典型的には３０ｎｍから９０ｎｍまでの範囲に及ぶ上部半導体層を有する。この構造体については、所望の開始厚の範囲は、典型的には、２０ｎｍを下回り、５ｎｍから１０ｎｍまでの間であり得る。このターゲット厚は、より厚いＳＯＩ基板の酸化的薄層化、又は化学機械研磨による平坦化（ＣＭＰ）及び研削により達成することができる。
ＳＯＩ基板１２の埋込み絶縁層１２Ａは、結晶又は非結晶酸化物、窒化物、酸窒化物、又はこうした絶縁体の多層スタックを含む、それらの任意の組み合わせから構成することができる。典型的には、埋込み絶縁層１２Ａは、二酸化シリコンで構成される。埋込み絶縁層１２Ａの厚さは、典型的には、５０ｎｍから２００ｎｍまでであり、１００ｎｍから１５０ｎｍまでの厚さがより典型的である。埋込み絶縁層１２Ａは、上部半導体層と下部半導体層との間の連続的な層としてもよく、又は複数の層で構成されてもよい。
ＳＯＩ基板１２は、当業者には周知の通常の処理を用いて形成される。例えば、ＳＯＩ基板は、接合プロセス又はＳＩＭＯＸ（separation by ion implantation ofoxygen、酸素のイオン注入による分離）として知られるプロセスによって作製することができる。必要に応じて、上述の薄層化法の１つを使用し、上部半導体層１２Ｂの最終的な厚さが上述の厚さ範囲内になるように、上部半導体層１２Ｂを薄層化することができる。
上部Ｓｉ含有層１２Ｂを含むＳＯＩ基板１２を準備した後、ＳＯＩ基板１２の上部半導体層１２Ｂの上に、犠牲材料１５’及び半導体材料１５の交互層を形成する。形成される犠牲材料１５’の各層は、例えばＳｉＧｅを含む結晶材料を含むことができる。この層を随意的にドープして、例えば、ｎ＋又はｐ＋ドープされたＳｉＧｅを形成することができる。Ｐ及びＡｓは、用いることができるｎ型ドーパントの例であり、Ｂは、用いることができるｐ型ドーパントの例である。犠牲材料層１５’におけるドーパント濃度は、典型的には、１０１９原子／ｃｍ３から１０２２原子／ｃｍ３までであり、これらの層におけるドーパント濃度は、典型的には、結晶化度を維持しながら、可能な限り高くなるよう狙いを定めている。ドーピングは、インサイチュで（in-situ）（すなわち、犠牲材料の個々の層を堆積する際に）、又はエックスサイチュで(ex-situ)（すなわち、犠牲材料の個々の層を堆積した後に）実行することができ、ｎＦＥＴ及びｐＦＥＴが最終的に望まれる場合、それぞれｎ型ドープ領域及びｐ型ドープ領域が必要とされるため、ＣＭＯＳのためにエックスサイチュ・ドーピングが必要とされる。形成される犠牲材料１５’の各層は、エピタキシャル成長プロセスを用いて堆積される。従って、犠牲材料１５’は単結晶であり、層１２Ｂ及び１５のものに近い結晶寸法を有するべきである。典型的には、犠牲材料の各層の厚さは、５ｎｍから２０ｎｍまでであり、寄生容量を最小にするために、厚さを可能な限り小さくすると同時に、ゲート誘電体の２つの層及びゲート導体の１つの層が、プロセスの際に後に犠牲層が除去されて形成される間隙に適合（フィット）するように十分な余地を残すべきである。
形成される各半導体材料の各層１５は、ＳＯＩ基板１２の上部半導体層１２Ｂと同じ半導体材料、又はこれとは異なる半導体材料を含むことができる。典型的には、形成される半導体材料の各層１５は、Ｓｉ含有半導体から構成され、Ｓｉが非常に好ましい。形成されるＳｉ含有材料の各層１５は、エピタキシャル成長プロセスを用いて堆積される。従って、半導体材料の各層も単結晶である。形成される各半導体材料１５の各層の厚さは、典型的には、５ｎｍから２０ｎｍまでであり、均一なＦＥＴ特性のために、層１２Ｂのものに類似した厚さが好ましい。
半導体の各層及び犠牲材料の各層を形成するのに用いられるエピタキシャル成長プロセスは、８００℃未満で実行され、６５０℃未満の温度がより好ましい。この成長プロセスは、各層の成長の間に真空を破らずに実行することができ、或いは、各層の成長の間に真空を破り、ＣＭＯＳに対する犠牲層のエックスサイチュ・ドーピングのような余分な処理を可能にすることもできる。犠牲材料及び半導体材料の交互層の成長中に真空が破られないことが好ましい。層１５及び１５’の成長中に真空が破られるか又は破られないかに関わらず、典型的には、各々の連続する層形成の間にパージ・ステップが実行される。
層１５及び１５’の各々を形成するのに用いられる成長圧力は、１００トール未満にすべきであり、５０トール未満の成長圧力がより好ましい。
上述の処理ステップのために、層１５の各々は、約５％未満又はこれと等しい高さの変動を有することが留意される。層１２Ｂの高さの変動は、ＳＯＩ基板及び用いられる薄層化法によって決まるが、２ｎｍ又はそれ未満に維持できなければならない。層１２Ｂ及び１５の各々についての高さの変動は、同じくこの同じ高さの変動を有する半導体ナノワイヤをもたらすことが、さらに留意される。犠牲材料の各層の厚さは、（後に形成される）垂直方向に離間配置される各々の半導体ナノワイヤが分離される距離を決定することが、さらに留意される。
ＳＯＩ基板１２の上部半導体層１２Ｂの上部に形成される、犠牲材料１５’及び半導体材料１５の層の数は変化し得る。上部半導体１２Ｂ、犠牲材料層１５’及び半導体材料層１５の層の組み合わせが、材料スタックを形成し、これを用いて、Ｚ方向における半導体ナノワイヤの位置を定めることが留意される。
犠牲材料及び半導体材料の交互層を形成した後、半導体材料の最上層の上部に、第１のハードマスク１６が形成される。第１のハードマスク１６は、機械的特性により、並びに（後に形成される）スペーサ材料３０、（同じく後に形成される）第２のハードマスク１８、及び用いられるフィン・エッチング・プロセスに対するエッチング選択性のような、プロセス考慮事項により選択すべきである。１つの実施形態において、第１のハードマスク１６は、二酸化シリコンである。第１のハードマスク１６は、これらに限定されるものではないが、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）及び化学溶液堆積を含む通常の堆積プロセスによって形成される。第１のハードマスク１６の厚さは、これを製造するために用いられる処理技術に応じて変化し得る。しかしながら、典型的には、第１のハードマスク１６は、５ｎｍから４０ｎｍまでの厚さを有し、１０ｎｍから２０ｎｍまでの厚さがより典型的である。
第１のハードマスク１６を形成した後、第１のハードマスク１６、犠牲材料１５’及び半導体材料１５の交互層、並びにＳＯＩ基板１２の上部半導体層１２Ｂの非アクティブ領域を除去することにより、トレンチ分離領域（具体的には図示せず）が形成され、埋込み絶縁層１２Ａの表面上で停止する。トレンチ分離領域は、まず、リソグラフィ及びエッチングによって形成される。リソグラフィ・ステップは、第１のハードマスク１６の上部にフォトレジスト（図示せず）を適用することと、フォトレジストを放射線の所望のパターン、例えばトレンチ・パターンに露光することと、通常のレジスト現像液を用いて露光されたレジストを現像することとを含む。次に、乾式エッチング及び化学エッチングの一方を含むエッチング・プロセスを用いて、トレンチ・パターンを少なくとも第１のハードマスク１６に転写する。乾式エッチングが用いられる場合、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング、プラズマ・エッチング及びレーザー・アブレーションの１つが用いられる。化学エッチングが用いられる場合、露光され、現像されたフォトレジストに対してパッド酸化物を選択的にエッチングする化学エッチング剤が用いられる。場合によっては、トレンチ・パターンを第１のハードマスク１６に転写した後、アッシングのような通常の剥離プロセスを用いて、露光され、現像されたフォトレジストを剥離する。他の場合では、犠牲材料１５’及び半導体材料１５の交互層、並びに上部半導体層１２Ｂ内にトレンチ・パターンを転写する際に、露光され、現像されたフォトレジストが、構造体上に残る。パターン形成された第１のハードマスク１６から層１５’及び１５、並びに１２Ｂへのトレンチ・パターンの転写は、上述のエッチング・プロセスの１つを含む。
第１のハードマスク１６、層１５’及び１５、並びに１２Ｂ内にトレンチ・パターンを定めた後、例えばＣＶＤ、ＰＥＣＶＤ及びＡＬＤのような通常の堆積プロセスを用いて、少なくともトレンチ側壁上に窒化物ライナ１９を形成する。窒化物ライナ１９は、典型的には、１ｎｍから２０ｎｍまでの厚さを有し、１ｎｍから５ｎｍまでの厚さが、さらにより典型的である。
次に、上記で形成された残りのトレンチ領域内に、トレンチ誘電体材料（図示せず）が形成され、その後、構造体に、ＣＭＰ及び研削の一方を含む通常の平坦化プロセスが施される。トレンチ誘電体材料（図示せず）は、例えば二酸化シリコンを含む通常のトレンチ誘電体材料で構成される。トレンチ誘電体は、周知の堆積プロセスを用いて形成することができる。例えば、高密度プラズマ酸化物堆積プロセス、又はテトラエチルオルソシリケート（ＴＥＯＳ）を用いた堆積を利用することができる。
トレンチ分離領域の形成中、ハードマスク１６、並びに層１５、１５’及び１２Ｂがパターン形成されることが、留意される。本明細書においては、パターン形成された層１５、１５’及び１２Ｂを、まとめてパターン形成された材料スタック１４と呼ぶことがさらに留意される。
次に、パターン形成された第１のハードマスク１６、窒化物ライナ１９及びトレンチ誘電体材料（図示せず）を含む構造体の上部に、第２のハードマスク１８が形成される。第２のハードマスク１８は、第１のハードマスク１６、パターン形成された材料スタック１４及び（後に形成される）スペーサ材料３０と比較した機械的特性及びエッチング抵抗により選択すべきである。本発明の１つの実施形態においては、窒化シリコンを第２のハードマスク１８として用いることができる。第２のハードマスク１８は、第１のハードマスク１６に関して上述したものを含む、通常の堆積プロセスを用いて形成される。第２のハードマスク１８の厚さは、これを形成するために用いられるプロセスに応じて変化し得る。典型的には、第２のハードマスク１８は、５ｎｍから３０ｎｍまでの厚さを有し、１５ｎｍから２０ｎｍまでの厚さが、さらにより典型的である。
ここで、図１に示される初期構造体１０をパターン形成し、エッチングして、パターン形成された材料スタック１４の半導体材料の最上層の上部に位置する複数のパターン形成されたハードマスク２０を含ませるようにした後に形成される構造体を示す図２を参照する。下部の第１のハードマスク層１６及び上部の第２のハードマスク層１８を含む、各々のパターン形成されたハードマスク２０が、Ｘ方向に半導体ナノワイヤの位置を定める。パターン形成ステップは、トレンチ・パターンの代わりに、マスク・パターンが適用されたフォトレジスト内に形成され、次いで第２のハードマスク１８及びハードマスク１６の保護されていない部分に転写される点を除けば、上述のものと同様のリソグラフィ・ステップを含む。
次に、エッチングを実行して、パターンを、パターン形成されたフォトレジストから下にあるパッド層（すなわち、それぞれ層１８及び１６）に転写する。まず、同じ又は異なるエッチング・ステップを用いて、パターンを第２のハードマスク１８に転写し、次いで下にある第１のハードマスク１６に転写することができる。パターンを第２のハードマスク１８に転写した後又はパターンを第２のハードマスク１８から下にある第１のハードマスク１６に転写した後、パターン形成されたフォトレジストを除去することができる。通常のアッシング・プロセスを用いて、構造体からパターン形成されたレジストを剥離することができる。エッチングは、乾式エッチング（すなわち、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、又はレーザー・アブレーション）、湿式化学エッチング、或いはこれらのいずれかの組み合わせを用いて行なうことができる。幾つかの実施形態においては、パターンを第２のハードマスク１８及び第１のハードマスク１６に転写するのに用いられるエッチングには、乾式エッチング（すなわち、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、又はレーザー・アブレーション）が含まれる。図２に示されるように、エッチング・プロセスは、パターン形成された材料スタック１４の半導体材料の最上層の上部で停止する。
フィン・マスクと呼ぶことができる、各々のパターン形成されたハードマスク２０は、２００ｎｍ未満の、典型的には１０ｎｍから２００ｎｍまでの間の、例えば各々の隣接するパターン形成されたハードマスク２０間の距離のようなピッチを有するように構成され、４０ｎｍから５０ｎｍまでの間の各々の隣接するパターン形成されたハードマスク２０間の距離が、さらにより典型的であることが留意される。レイアウト密度を最大にし、寄生容量を最小にするために、ピッチは、パターン形成及び処理の限界内で可能な限り小さくすべきである。直接リソグラフィによって定めることができるものより小さいピッチを達成するために、側壁像転写（sidewall image transfer）又は二重パターン形成／二重エッチングのようなピッチ二重化技術を用いることができる。各々のパターン形成されたハードマスク２０の幅は、典型的には、４０ｎｍ未満、より典型的には、５ｎｍから４０ｎｍまでであり、５ｎｍから１０ｎｍの間の幅が、さらにより典型的である。各々のパターン形成されたハードマスク２０のピッチ及び幅は、各フィンのピッチ及び幅を決定し、後に各々の半導体ナノワイヤのピッチ及び幅を決定することが、さらに留意される。
本発明のプロセスのこの時点で、パターン形成された材料スタック１４の露出面上に、パターン形成された材料スタック１４の露出した上面上に薄い（約５ｎｍ又はそれより薄いオーダーの）酸化物層２２を形成する熱酸化プロセスを施すことができる。薄い酸化物層２２は、本発明の後の処理ステップの際にエッチング停止層として働く。薄い酸化物層２２を含む、結果として得られる構造体が、例えば図３に示される。
次に、ダミー・ゲート２４を形成し、同じく図３に示される構造体を形成する。図示されるように、ダミー・ゲート２４は、パターン形成されたハードマスク２０の各々を横切って中央部に形成される。下にあるパターン形成されたハードマスク２０と直交するダミー・ゲート２４の位置は、Ｙ方向におけるナノワイヤ・チャネルの位置、並びに、ゲートの位置を定める。本発明に用いられるダミー・ゲート２４は、ポリシリコン又は関連した他の犠牲材料を含む。ダミー・ゲート２４は、まず、例えば化学気相堆積、プラズマ強化化学気相堆積又は化学溶液堆積を含む通常の堆積プロセスを用いて、図２に示される構造体の上部にブランケット層をもたらすことによって形成される。次に、リソグラフィ及びエッチングによって、ダミー・ゲート材料のブランケット層をパターン形成して、図３に示されるようなダミー・ゲート２４を形成する。
本発明のプロセスのこの時点で、随意的にトップダウン型注入（図示せず）を用いて、ｎ型ドーパント又はｐ型ドーパントのいずれかで、パターン形成された材料スタック１４の半導体材料の上層をドープすることができる。この注入のための条件は、当業者には周知であり、用いられるドーパント種の型に応じて変化し得る。
図４は、図３に示される構造体を犠牲材料層２６で充填し、平坦化した後に形成される構造体を示す。ダミー・ゲート２４を取り囲む犠牲材料層２６は、例えばＳｉＯ２又は窒化シリコンのようないずれかの適切な充填材料を含むことができる。充填ステップは、例えば高密度プラズマ堆積プロセスなどの通常の堆積プロセスを含む。平坦化ステップは、化学機械研磨（ＣＭＰ）及び／又は研削を含む。明確にするために、残りの図面では、層２２が図示されないことが留意される。
次に、図５に示されるように、（化学ダウン・ストリーム又はＫＯＨエッチングのような）化学エッチング・プロセス又は反応性イオン・エッチングを用いて、構造体からダミー・ゲート２４を除去する。エッチング・プロセスは、パターン形成されたハードマスク２０及び薄い化学酸化物層２２の上部で停止する。ダミー・ゲート２４の除去により、犠牲材料層２６の隣接する部分の間にトレンチ２５が形成される。トレンチ２５は、チャネル領域を、ソース及びドレイン（以下、ソース／ドレイン）領域が後に形成される領域と区別する。本発明の方法のこの時点では、ソース／ドレイン領域が後に形成される領域は、犠牲材料層２６によって保護されていることに留意されたい。
構造体からダミー・ゲート２４を除去した後、犠牲材料層２６及びパターン形成されたハードマスク２０によって形成されたパターンを、パターン形成された材料スタック１４に異方性に転写するエッチング・ステップを用いて、トレンチ２５内のパターン形成された材料スタック１４の露出部分を除去する。このようなエッチングの例は、反応性イオン・エッチング・プロセスである。結果として得られる構造体が、例えば図６に示される。パターン形成されたハードマスク２０によって保護される、パターン形成された材料スタック１４の残りの部分が、本発明の構造体の複数のフィン２８を形成することが留意される。
次に、第１のハードマスク１６及び／又は半導体材料に比べて第２のハードマスク１８を選択的に除去するエッチング・プロセスを用いて、トレンチ２５におけるあらゆる残りの第２のハードマスク１８（例えば、各々のパターン形成されたハードマスク２０の上部）を除去することができる。しかしながら、理想的には、第２のハードマスク１８の厚さは、前のフィン・エッチング中に大部分が消費されるように選択されるはずであり、従って、この時点では、構造体上にあまり残っていないはずである。結果として得られる構造体が、図７に示される。本発明の方法のこの時点では、パターン形成されたハードマスク２０の第１のハードマスク１６が、各フィン２８の上部に残ることが留意される。
トレンチ２５内からパターン形成されたハードマスク２０の第２のハードマスク１８を除去した後、堆積及びエッチングによって、図８に示されるスペーサ３０を随意的に形成することができる。スペーサ３０は、例えば、窒化物、酸窒化物及び／又は酸化物を含むいずれかの絶縁材料を含むことができる。本発明の１つの実施形態において、スペーサ３０は、窒化物及び／又は酸窒化物から構成される。スペーサ３０を形成するのに用いられるエッチング・プロセスは、典型的には、スペーサ材料が各フィン２８の露出された側壁上に残らないように、大規模なオーバーエッチング（over etch）をもたらす条件を用いて実行される。すなわち、スペーサ３０は、トレンチ２５の側壁を完全に覆い、かつ、各フィン２８上には全く存在しない。オーバーエッチングの量は、フィン２８の高さによって決まり、１００％から３００％又はさらに多い程度まで平坦な領域からスペーサ材料を除去するために要する時間よりずっと多くなると考えられる。このスペーサは、ゲートとソース／ドレイン・ランディングパッドとの間の寄生容量を減少させるが、本発明のナノワイヤＦＥＴの切り替え能力にとって不可欠なものではない。
スペーサ３０を形成した後、各フィン２８から犠牲材料１５’の各層を選択的に除去して、例えば層１２Ｂ及び１５などの半導体材料層を解放する。例えば層１２Ｂ及び１５などの解放された半導体材料層は、ここでは、半導体ナノワイヤ３２と呼ばれる。トレンチ２５内の１つ１つの半導体ナノワイヤ３２が、本発明の構造体の、例えば半導体ナノワイヤ・チャネルなどのチャネルを表す。今や解放された半導体ナノワイヤ３２を含む結果として得られる構造体が、例えば図９に示される。図９に示される構造体は、トレンチ２５内に配置された、例えばナノワイヤ・メッシュなどの、垂直方向に積層され、離間配置された複数の半導体ナノワイヤ３２を含むことが留意される。
幾つかの実施形態においては、各フィン２８からの犠牲材料層１５’の除去は、半導体材料１５及び１２Ｂの層に比べてより低い犠牲材料層１５’の酸化電位を利用するエッチング剤を用いて、化学的に達成される。このようなエッチング剤の例は、これらに限定されるものではないが、ＨＦ：Ｈ２Ｏ２：ＣＨ３ＣＯＯＨの１：２：３混合物、又はＨ２ＳＯ４とＨ２Ｏ２の混合物がある。
本発明のさらに他の実施形態において、各フィン２８からの犠牲材料層１５’の選択的除去は、Ｏ２プラズマ・エッチングのような乾式エッチング・プロセス、又はエッチングのために典型的に用いられるプラズマ化学作用を用いて達成することができる。
除去する前に犠牲材料１５’がフィン２８内にあったソース／ドレイン領域の側壁上には、スペーサが形成されないことに留意されたい。これらの時点におけるゲートとソース／ドレイン・ランディングパッドとの間の寄生容量を減少させるために、露出された犠牲材料１５’上に、スペーサを選択的に形成することができる。例えば、ドープされたＳｉＧｅ犠牲材料１５’及びドープされていないＳｉナノワイヤ３２の場合、６５０℃での高圧酸化（１０気圧）のような低温酸化プロセスを用いて、露出されたＳｉＧｅを選択的に酸化させることができる。この特定のプロセスは、Ｓｉの制御と比べて、２５パーセント・ドープされたＳｉＧｅについて７０倍の酸化速度の増加を示し、ナノワイヤ・チャネルを酸化することなく、ソース／ドレイン・ランディングパッド上に酸化物スペーサを形成することを可能にする。
本発明のこの時点で、固体ソース拡散アニールを実行して、犠牲材料１５’の残りの層からドーパントで、例えばソース／ドレイン領域内部などのトレンチ２５の外部にある、例えば１２Ｂ及び１５などの半導体材料の残りの層の各々をドープすることができる。アニールを用いて、犠牲材料１５’の残りの層から、トレンチ２５の外部に存在する、例えば層１２Ｂ及び１５などの半導体材料の残りの層内にドーパントを外方拡散させた後、ドーパントを活性化させることもできる。代替的に、レーザー・アニール又はフラッシュ・アニールのような高温拡散アニールを用いて、一旦層１２Ｂ及び１５内に拡散したドーパントを活性化させることができる。
用いられる際、固体ソース拡散アニールは、８００℃又はそれより高い温度で実行され、８５０℃から１１５０℃までの温度が、さらにより典型的である。このアニールは、ヘリウム、アルゴン、ネオン、キセノン及びクリプトンのうちの１つを含む不活性雰囲気中で優先的に行われる。トレンチ２５の外部に形成される半導体拡散領域が、図１０に示される。具体的には、拡散領域の一部をソース領域３６Ａとして用いることができ、他の拡散領域はドレイン領域３６Ｂであり、あるＦＥＴについてはソース領域として、別のＦＥＴについてはドレイン領域として働くように、領域を２つのデバイス間で共有することもできる。図１０に示されるように、例えばナノワイヤ・チャネルのような、垂直方向に積層され垂直方向に離間配置された各々の半導体ナノワイヤ３２の一方の端部セグメントが、ソース領域３６Ａに接続され、垂直方向に積層され垂直方向に離間配置された各々の半導体ナノワイヤ３２の別の端部セグメントが、ドレイン領域３６Ｂに接続される。従って、各々の半導体ワイヤ及び対応するソース及びドレイン領域は、一体構成のものであり、これらの間に材料界面は配置されない。
固体ソース拡散及び／又は活性化アニールの前ではなく、この時点で、上述の露出した材料１５’の差動化学酸化を実行できることに留意されたい。
本発明のプロセスのこの時点で、通常の堆積プロセス又は熱成長プロセスを用いて、トレンチ２５内にゲート誘電体（図には具体的には示されていない）を形成することができる。ゲート誘電体は、低ｋゲート誘電体、すなわち二酸化シリコンより小さい誘電率を有する絶縁材料；二酸化シリコン；又は高ｋゲート誘電体、すなわち二酸化シリコンより大きい誘電率を有する絶縁体とすることができる。ゲート誘電体は、典型的には、半導体ナノワイヤ３２と後に形成されるゲート材料との間に配置される。
次に、トレンチ２５をゲート材料で充填することによって、半導体ナノワイヤ３２の各々の上に、置換ゲート、すなわちゲート導体３４を形成する。ゲート材料がトレンチ２５内に充填されると、例えば化学機械研磨のような平坦化を用い、エッチング停止部として犠牲材料層２６を用いてゲートを平坦化する。適切なゲート材料には、これらに限定されるものではないが、ポリシリコン、シリコン・ゲルマニウム、元素金属、元素金属の合金、金属窒化物及び／又は金属シリサイドのような材料の１つ又は複数の層が含まれる。
上述のゲート誘電体及びゲート導体を含むゲート領域は、垂直方向に積層され垂直方向に離間配置された複数の半導体ナノワイヤ３２の少なくとも一部分の上に配置される。犠牲材料層２６により依然として保護されているソース領域３６Ａ及びドレイン領域３６Ｂは、ゲート領域と自己整合される。
ゲート領域を形成した後、構造体に平坦化プロセスが施され、各トレンチ内に予め形成されたスペーサ３０の上面の上部で停止する。スペーサ３０は、垂直方向に積層され垂直方向に離間配置された各々の半導体ナノワイヤ３２の間に配置され、スペーサ３０は、ゲート領域と本発明の構造体のソース領域３６Ａ及びドレイン領域３６Ｂとの間に配置されることが留意される。これにより、寄生容量が減少される。
幾つかの実施形態（図示せず）においては、選択的エッチング・プロセスを用いて、構造体から犠牲材料層２６を除去することができ、シリサイド形成、コンタクト・ビア形成及び金属配線のマルチレベルの金属化のような通常の微細加工プロセスを続行することができる。代替的に、ダミー・ゲート２４のパターンを形成した後、犠牲材料層２６を除去する前に、ソース／ドレイン・ランディングパッドのシリサイド化を行なうことができる。しかしながら、このことは、ドーパント活性化アニールのサーマル・バジェットに耐えることができるシリサイド化材料を必要とする。
図１０に示される本発明の構造体において、構造体が垂直方向に積層され垂直方向に離間配置された半導体ナノワイヤ３２を含むので、チャネル幅密度が増大されることが認められる。垂直方向に積層され、垂直方向に離間配置される構成により、図１１に示される導電面５０がもたらされる。図１２に示されるように、ゲートとランディングパッド間の構造体が自己整合されるので、緊密なゲート・ピッチが可能になることがさらに認められる。
固体ソース・ドーピングを用いる上述の本発明のプロセスは、トップダウン型注入により製造されるＦｉｎＦＥＴと比べて、接合部プロファイルのより良好な垂直方向の均一性を可能にすることがさらに認められる。従って、本発明のデバイスの高さ（すなわち、積層された半導体ナノワイヤの数）は、トップダウン型注入によりソース及びドレイン接合部を定める能力によって制限されるものではない。本発明のプロセスの間、ドープされていない半導体ナノワイヤ上に、薄い自己制限的（self-limiting）界面酸化物が形成されるので、本発明の構造体は、従来技術のＦｉｎＦＥＴ構造体と比べて、ゲート・ソース／ドレイン間の静電容量が減少されることも、さらに認められる。
本発明は、その好ましい実施形態に関して特に示され、説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、上記の変更、並びに形態及び詳細の他の変更をなし得ることを理解するであろう。従って、本発明は、説明され、例証される正確な形態及び詳細に限定されるものではなく、添付の特許請求の範囲の範囲内に含まれることが意図される。
１０：初期構造体
１２：ＳＯＩ基板
１２Ａ：埋込み絶縁層
１２Ｂ：上部半導体層
１４：材料スタック
１５：半導体材料
１５’：犠牲材料
１６：第１のハードマスク層
１８：第２のハードマスク層
１９：窒化物ライナ
２０：パターン形成されたハードマスク
２４：ダミー・ゲート
２５：トレンチ
２６：犠牲材料層
２８：フィン
３０：スペーサ
３２：半導体ナノワイヤ
３４：ゲート導体
３６Ａ：ソース領域
３６Ｂ：ドレイン領域

Claims (22)

  1. 基板の表面上に配置された、垂直方向に積層され垂直方向に離間配置された複数の半導体ナノワイヤであって、各々の半導体ナノワイヤは２つの端部セグメントを有し、前記基板の表面に犠牲材料により垂直方向に離間配置された複数の半導体材料からなる複数のソース領域及びドレイン領域に対して、前記端部セグメントの一方は前記ソース領域に接続され、前記端部セグメントの他方は前記ドレイン領域に接続される、垂直方向に積層され垂直方向に離間配置された複数の半導体ナノワイヤと、
    前記垂直方向に積層され垂直方向に離間配置された複数の半導体ナノワイヤの少なくとも一部分の上にゲート誘電体及びゲート導体を含むゲート領域であって、前記各ソース領域及び前記各ドレイン領域はゲート領域と自己整合される、ゲート領域と、
    を含む半導体構造体。
  2. 前記半導体ナノワイヤの各々は、２００ｎｍ未満のピッチ及び４０ｎｍ未満の幅を有する、請求項１に記載の半導体構造体。
  3. 前記半導体ナノワイヤの各々は、Ｓｉ含有半導体材料を含む、請求項１に記載の半導体構造体。
  4. 前記半導体ナノワイヤの各々は、５％未満又はこれと等しい高さの変動を有する、請求項１に記載の半導体構造体。
  5. 垂直方向に積層され垂直方向に離間配置された各々の半導体ナノワイヤの間、及び、前記ゲート領域と前記ソース及びドレイン領域との間に配置されたスペーサをさらに含む、請求項１に記載の半導体構造体。
  6. 垂直方向に離間配置された各々の半導体ナノワイヤは、２００ｎｍ未満の距離だけ分離される、請求項１に記載の半導体構造体。
  7. 各々の半導体ナノワイヤ上に配置され、５ｎｍ未満の厚さを有する界面酸化物層をさらに含む、請求項１に記載の半導体構造体。
  8. 前記ソース領域及びドレイン領域の上部に配置され、前記ゲート領域を取り囲み、かつ、前記ゲート領域の上面と同一平面上の上面を有する犠牲材料層を更に含む、請求項１に記載の半導体構造体。
  9. 半導体オン・インシュレータ基板の埋込み絶縁層の表面上に配置された、垂直方向に積層され垂直方向に離間配置された複数のシリコン・ナノワイヤであって、各々のシリコン・ナノワイヤは２つの端部セグメントを有し、前記基板の表面に犠牲材料により垂直方向に離間配置された複数の半導体材料からなる複数のソース領域及びドレイン領域に対して、前記端部セグメントの一方は前記ソース領域に接続され、前記端部セグメントの他方は前記ドレイン領域に接続され、前記シリコン・ナノワイヤの各々は、２００ｎｍ未満のピッチと、４０ｎｍ未満の幅と、５％未満又はこれと等しい高さの変動とを有する、垂直方向に積層され垂直方向に離間配置された複数のシリコン・ナノワイヤと、
    前記垂直方向に積層され垂直方向に離間配置された複数のシリコン・ナノワイヤの少なくとも一部分の上にゲート誘電体及びゲート導体を含むゲート領域であって、各ソース領域及び各ドレイン領域はゲート領域と自己整合される、ゲート領域と、
    前記ソース領域及びドレイン領域の上部に配置され、前記ゲート領域を取り囲み、かつ、前記ゲート領域の上面と同一平面上の上面を有する、犠牲材料層と、
    を含む半導体構造体。
  10. 垂直方向に離間配置された各々のシリコン・ナノワイヤは、２００ｎｍ未満の距離だけ分離される、請求項９に記載の半導体構造体。
  11. 各々のシリコン・ナノワイヤ上に配置され、５ｎｍ未満の厚さを有する界面酸化物層をさらに含む、請求項９に記載の半導体構造体。
  12. 垂直方向に積層され垂直方向に離間配置された各々のシリコン・ナノワイヤの間、及び、前記ゲート領域と各ソース領域及び各ドレイン領域との間に配置されたスペーサをさらに含む、請求項９に記載の半導体構造体。
  13. 半導体構造体を形成する方法であって、
    半導体材料及び犠牲材料の交互層を含むパターン形成された材料スタックの上部に複数のパターン形成されたハードマスクを準備することであって、前記パターン形成された材料スタックの最下層は半導体基板の上部半導体層である、準備することと、
    前記複数のパターン形成されたハードマスクの各々の中央部の上に少なくとも１つのダミー・ゲートを形成することと、
    前記少なくとも１つのダミー・ゲートに当接する犠牲材料層を形成することと、
    前記少なくとも１つのダミー・ゲートを除去して、前記犠牲材料層内に少なくとも１つのトレンチを形成することであって、各々のトレンチは、前記複数のパターン形成されたハードマスクの前記中央部の上に中心があり、フィン領域をソース及びドレイン領域と区別する、除去することと、
    前記複数のパターン形成されたハードマスクをエッチング・マスクとして用いて、前記パターン形成された材料スタックの前記少なくとも１つのトレンチ内に複数のフィンをエッチングすることと、
    前記少なくとも１つのトレンチ内の前記複数のパターン形成されたハードマスク及び犠牲材料の各層を除去して、前記少なくとも１つのトレンチ内に、垂直方向に積層され垂直方向に離間配置された複数の半導体ナノワイヤを形成することと、
    前記少なくとも１つのトレンチを少なくともゲート領域で充填することと、
    を含む方法。
  14. 前記半導体基板は半導体オン・インシュレータであり、前記パターン形成された材料スタックの前記最下層は埋込み絶縁層上に配置される、請求項１３に記載の方法。
  15. 前記上部半導体層を除く犠牲材料及び半導体材料の前記交互層は、エピタキシャル成長プロセスによって形成され、前記エピタキシャル成長プロセスは、８００℃未満の温度及び１００トール未満の圧力で実行される、請求項１３に記載の方法。
  16. 前記犠牲材料層の各層は、前記エピタキシャル成長プロセス中にin-situ（インサイチュ）でドープされた半導体材料である、請求項１５に記載の方法。
  17. 前記複数のパターン形成されたハードマスクを除去することと、前記少なくとも１つのトレンチ内の犠牲材料の各層を除去することとの間に、前記少なくとも１つのトレンチ内にスペーサを形成することをさらに含み、前記スペーサは、堆積及びエッチングによって形成され、前記エッチングは、各フィンの側壁上にスペーサ材料が残らないように、大規模のオーバーエッチングを用いて実行される、請求項１３に記載の方法。
  18. 前記犠牲材料の各層を除去することは、前記半導体材料の層と比較してより低い前記犠牲材料の酸化電位を利用するエッチング剤を用いて化学的に実行される、請求項１３に記載の方法。
  19. 前記犠牲材料の各層を除去することは、プラズマ・エッチング・プロセスを用いて実行される、請求項１３に記載の方法。
  20. 前記少なくとも１つのトレンチ内の前記複数のパターン形成されたハードマスク及び犠牲材料の各層を除去することと、前記少なくとも１つのトレンチを少なくともゲート領域で充填することとの間に固体ソース拡散アニールを実行することをさらに含み、前記固体ソース拡散アニールは、前記少なくとも１つのトレンチの外部にある前記半導体材料層内にソース領域及びドレイン領域を形成する、請求項１３に記載の方法。
  21. 前記固体ソース拡散アニールは、不活性雰囲気中で、８００℃又はこれより高い温度で実行される、請求項２０に記載の方法。
  22. 各々の半導体ナノワイヤは、２００ｎｍ未満のピッチ及び４０ｎｍ未満の幅を有する、請求項１３に記載の方法。
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