JP6928763B2 - マイクロ波プラズマによりナノワイヤの角を丸め、調整する方法 - Google Patents

マイクロ波プラズマによりナノワイヤの角を丸め、調整する方法 Download PDF

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Description

関連出願の相互参照
この出願は、2015年11月3日に出願された米国仮特許出願番号第62/250,395号に関するものであり、この優先権を主張し、その全内容は、参照によって本願明細書に組み込まれる。
半導体産業は、デバイスの微細化寸法の縮小/減少に依存して、性能が向上し、トランジスタ密度が増加してきた。縮小化によるデバイス性能の継続した向上は、固有の技術、例えば、絶縁体上の半導体(すなわち、SOI、GeOIなど)、SiGe及びSiCのような、90nmのノードでの可動性を向上するストレッサ、ソース及びドレイン(レイズドソース及びドレイン)のエピタキシャル再成長、45nmのノードでのhigh−kメタルゲート(HKMG)、FinFETのような3D構造、及び、22nmのノードでのトリゲートを導入してきた。
デバイス性能及び良好な短チャネル制御を維持することは、14nmの技術ノードを越えて非常に挑戦的である。新しい材料(例えば、III−V半導体、Ge、SiGe、グラフェン、MoS2、WS2、MoSe2及びWS2)及び新しい集積方式(例えば、ナノワイヤ)が必要である。ナノワイヤは、微細化寸法の縮小、良好な短チャネル制御及びデバイス電子移動度の向上、それゆえ、デバイス速度の向上を提供する。
半導体デバイスにおいて用いられるナノワイヤの角を丸め(rounding)、ナノワイヤを調整する(trimming)方法は、いくつかの実施形態に記載されている。一実施形態によれば、方法は、処理チャンバ内に、ボイドによって互いに分離される複数のナノワイヤを提供するステップであって、複数のナノワイヤは、高さ及び少なくとも実質的に直角の角を有するステップと、酸化表面層を複数のナノワイヤ上に酸化マイクロ波プラズマを用いて形成するステップと、酸化表面層を除去し、複数のナノワイヤの高さを調整し、角を丸めるステップと、複数のナノワイヤが所望の調整された高さ及び丸められた角を有するまで、形成するステップ及び除去するステップを少なくとも1回繰り返すステップと、を含む。
他の実施形態によれば、方法は、処理チャンバ内に、ボイドによって互いに分離される複数のナノワイヤを提供するステップであって、複数のナノワイヤは、高さ及び少なくとも実質的に直角の角を有するステップと、第1酸化表面層を複数のナノワイヤ上に、第1ガス圧力の第1酸化マイクロ波プラズマを用いて形成するステップと、第2酸化表面層を複数のナノワイヤ上に、第1ガス圧力とは異なる第2ガス圧力の第2酸化マイクロ波プラズマを用いて形成するステップと、第1及び第2酸化表面層を除去し、複数のナノワイヤの高さを調整し、角を丸めるステップと、複数のナノワイヤが所望の調整された高さ及び丸められた角を有するまで、形成するステップ及び除去するステップを少なくとも1回繰り返すステップと、を含む。一実施形態によれば、第1ガス圧力は、1Torr以下とすることができ、第2ガス圧力は、1Torrより大きくすることができる。
図1A〜1Cは、本発明の一実施形態に従って、ナノワイヤを形成するためのプロセスフローを概略的に示す。 図2A〜2Cは、本発明の一実施形態に従って、ナノワイヤを形成するためのプロセスフローを概略的に示す。 図3A〜3Dは、本発明の一実施形態に従って、ナノワイヤを形成するためのプロセスフローを概略的に示す。 本発明の一実施形態に従って、ナノワイヤを処理する方法のためのプロセスフロー図を示す。 本発明の一実施形態に従って、Siナノワイヤの断面透過電子顕微鏡(TEM)画像を示す。 本発明の一実施形態に従って、Siナノワイヤの断面透過電子顕微鏡(TEM)画像を示す。 本発明の一実施形態に従って、Siナノワイヤの断面透過電子顕微鏡(TEM)画像を示す。 本発明の一実施形態に従って、Siナノワイヤの断面透過電子顕微鏡(TEM)画像を示す。 本発明の一実施形態に従って、Siナノワイヤの断面TEM画像を示す。 本発明の一実施形態に従って、角を丸め、調整するプロセスの後のSiナノワイヤの断面TEM画像を示す。 本発明の一実施形態に従って、角を丸め、調整するプロセスの後のSiナノワイヤの断面TEM画像を示す。 本発明の一実施形態に従って、基板を処理するためのマイクロ波プラズマ源を含むプラズマ処理システムの概略図である。 本発明の一実施形態に従って、基板を処理するためのマイクロ波プラズマ源を含む他のプラズマ処理システムの概略図である。 図13のプラズマ処理システムのガス供給装置の平面図を示す。 図13のプラズマ処理システムのアンテナ部の部分断面図を示す。
本発明の実施形態は、半導体デバイスにおいて用いられるナノワイヤの角を丸め、ナノワイヤを調整する方法を記載する。ナノワイヤを形成するための方法は、結果として、実質的に直角の角を有するナノワイヤになりえ、このナノワイヤは、潜在的なデバイス性能低下、例えば電流集中につながりうる。本発明の実施形態に記載されている角を丸め、調整することは、方形のナノワイヤチャネルを有する従来の電界効果トランジスタ(FET)の角で発生する電界集中現象を減少する。
図1A〜1Cは、本発明の一実施形態に従って、ナノワイヤを形成するためのプロセスフローを概略的に示す。プロセスフローは、図1Aの概略断面図に示すように、Siフィルム104、108及びSiGeフィルム102、106を基板100上に交互に形成するステップを含む。プロセスフローは、図1Bにおいて、異方性エッチングプロセスを実行し、Siフィーチャ114、118及びSiGeフィーチャ112、116を基板100上に交互のパターンで形成するステップをさらに含む。図1Bは、異方性エッチングプロセスによって基板内に形成される凹部120をさらに示す。その後、図1Cに示すように、SiGeフィーチャ112、116は、等方性エッチングプロセスにおいて選択的に除去され、Siフィーチャ114、118を解放し、Siフィーチャ114、118は、ボイドによって分離されるSiナノワイヤ114、118になる。異方性エッチングプロセスの結果、Siナノワイヤ114、118は、少なくとも実質的に直角の角を有する。図1Cには、2つのSiナノワイヤ114、118のみが示されるが、本発明の実施形態は、任意数のSiナノワイヤに適用されてもよい。他の実施形態によれば、Siフィーチャ114、118は、SiGeフィーチャ112、116により置換されてもよく、SiGeフィーチャ112、116は、Siフィーチャ114、118により置換されてもよい。Siフィーチャ112、116は、等方性エッチングプロセスによって選択的に除去され、SiGeフィーチャ114、118を解放し、SiGeフィーチャ114、118は、SiGeナノワイヤ114、118になる。
図2A〜2Cは、本発明の一実施形態に従って、ナノワイヤを形成するためのプロセスフローを概略的に示す。図2A〜2Cのプロセスフローは、図1A〜1Cのプロセスフローに類似し、Siフィルム204、208及びSiGeフィルム202、206を基板200上に交互に形成するステップを含み、SiGeフィルム202は、Siフィルム206より厚い。プロセスフローは、図2Bにおいて、異方性エッチングプロセスを実行し、Siフィーチャ214、218及びSiGeフィーチャ212、216を基板200上に交互のパターンで形成するステップをさらに含む。図2Bは、異方性エッチングプロセスによって基板200内に形成される凹部220をさらに示す。その後、図2Cに示すように、SiGeフィーチャ212、216は、等方性エッチングプロセスにおいて選択的に除去され、Siフィーチャ214、218を解放し、Siフィーチャ214、218は、ボイドによって分離されるSiナノワイヤ214、218になる。他の実施形態によれば、Siフィーチャ214、218は、SiGeフィーチャ212、216により置換されてもよく、SiGeフィーチャ212、216は、Siフィーチャ214、218により置換されてもよく、Siフィーチャ212、216は、等方性エッチングプロセスによって選択的に除去され、SiGeフィーチャ214、218を解放し、SiGeフィーチャ214、218は、SiGeナノワイヤ214、218になる。
図3A〜3Dは、本発明の一実施形態に従って、ナノワイヤを形成するためのプロセスフローを概略的に示す。図3A〜3Dのプロセスフローは、図2A〜2Cのプロセスフローに類似し、異方性エッチングプロセスによって、Siフィーチャ314、318及びSiGeフィーチャ312、316を基板300上に交互のパターンで形成するステップを含み、SiGeフィーチャ312は、SiGeフィーチャ316より厚い。これは、図3Aに概略的に示され、図3Aは、異方性エッチングプロセスによって基板300内に形成される凹部320をさらに示す。その後、図3Bに示すように、ブラケット誘電体層330(例えば、SiO)は、図3Aの構造上に堆積される。図3Cに示すように、ブラケット誘電体層330は、Siフィーチャ314より下まで部分的にエッチングされ、その後、SiGeフィーチャ312、316は、等方性エッチングプロセスにおいて選択的に除去され、Siフィーチャ314、318を解放し、Siフィーチャ314、318は、ボイドによって分離されるSiナノワイヤ314、318になる。他の実施形態によれば、Siフィーチャ314、318は、SiGeフィーチャ312、316により置換されてもよく、SiGeフィーチャ312、316は、Siフィーチャ314、318により置換されてもよく、Siフィーチャ312、316は、等方性エッチングプロセスによって選択的に除去され、SiGeフィーチャ314、318を解放し、SiGeフィーチャ314、318は、SiGeナノワイヤ314、318になる。
図4は、本発明の一実施形態に従って、ナノワイヤを処理する方法のためのプロセスフロー図400を示す。例えば、図1C、2C及び3Dに示されるナノワイヤは、プロセスフロー図400に従って処理されてもよい。方法は、402において、処理チャンバ内に、ボイドによって互いに分離される複数のナノワイヤを提供するステップを含み、複数のナノワイヤは、高さ及び少なくとも実質的に直角の角を有する。いくつかの例では、複数のナノワイヤは、約10nmと約50nmとの間の高さを有してもよい。複数のナノワイヤは、例えば、Si、SiGe及び化合物半導体からなる群から選択されてもよい。
方法は、404において、酸化表面層を複数のナノワイヤ上に、複数のナノワイヤを酸化する酸化マイクロ波プラズマを用いて形成するステップをさらに含む。一例では、酸化マイクロ波プラズマは、プラズマ励起したOガスを含む。一実施形態によれば、酸化マイクロ波プラズマは、処理チャンバ内の1Torr以下のガス圧力を利用する。他の実施形態によれば、酸化マイクロ波プラズマは、処理チャンバ内の1Torrより大きいガス圧力を利用する。酸化マイクロ波プラズマを用いると、酸化表面層の厚さは、非常に正確に制御され、プラズマがナノワイヤにダメージを与えるのを防止又は減少する。酸化表面層は、約3nmの厚さを有してもよい。一例では、マイクロ波プラズマは、東京エレクトロン(日本、赤坂)から入手可能なRLSA(登録商標)プラズマ処理システムでもよい。
方法は、406において、複数のナノワイヤから酸化表面層を除去し、複数のナノワイヤの高さを調整し、角を丸めるステップをさらに含む。一例では、除去するステップは、化学的酸化物除去(COR)プロセスを含み、化学的酸化物除去(COR)プロセスは、酸化表面層をHFガス及びNHガスに露出し、反応生成物を複数のナノワイヤ上に形成するステップと、その後、複数のナノワイヤを熱処理し、反応生成物をナノワイヤから脱着させるステップと、を含む。CORプロセスは、Si及びSiGeに対する酸化物除去のための高いエッチング選択性を提供する。COR処理条件は、40sccmのHFガス流量、40sccmのNHガス流量、約20〜80℃、例えば約30℃の基板温度、及び、40ミリTorrの処理チャンバ圧力を含むことができる。熱処理は、約100〜200℃の基板温度及びNガスパージを含むことができる。一例では、CORプロセスは、東京エレクトロン(日本、赤坂)から入手可能なプラズマレスのハイスループットガスケミカルエッチングシステムであるCertas WING(登録商標)において実行されてもよい。
プロセスフローの矢印408によって示されるように、ステップ404及び406は、複数のナノワイヤが所望の調整高さ及び丸い角を有するまで、少なくとも1回繰り返されてもよい。ステップ404及び406の各サイクルは、複数のナノワイヤの両側から約3nmの材料を除去するので、ステップ404及び406は、複数回、例えば3回以上連続して繰り返され、複数のナノワイヤの角を完全に丸める。その後、処理されたナノワイヤは、さらに処理され、半導体デバイスを形成してもよい。さらなる処理は、複数のナノワイヤを被覆する誘電体層の堆積と、複数のナノワイヤの間に残留するボイドを充填する金属含有ゲート電極層の堆積と、を含むことができる。
一実施形態によれば、方法は、処理チャンバ内に、ボイドによって互いに分離される複数のナノワイヤを提供するステップであって、複数のナノワイヤは、高さ及び少なくとも実質的に直角の角を有するステップと、第1酸化表面層を複数のナノワイヤ上に、第1ガス圧力の第1酸化マイクロ波プラズマを用いて形成するステップと、を含む。方法は、第2酸化表面層を複数のナノワイヤ上に、第1ガス圧力とは異なる第2ガス圧力の第2酸化マイクロ波プラズマを用いて形成するステップと、第1及び第2酸化表面層を除去し、複数のナノワイヤの高さを調整し、角を丸めるステップと、をさらに含む。形成するステップ及び除去するステップの各々は、複数のナノワイヤが所望の調整高さ及び丸い角を有するまで、少なくとも1回繰り返されてもよい。一例では、第1ガス圧力は、第2ガス圧力より低い。一例では、第1ガス圧力は、1Torr以下であり、第2ガス圧力は、1Torrより大きい。
図5〜図8は、本発明の一実施形態に従って、Siナノワイヤの断面透過電子顕微鏡(TEM)画像を示す。図5は、Siナノワイヤの複数の列の断面TEMを示し、各列は、3つの解放されたSiナノワイヤを含む。Siナノワイヤ501〜503を有する1列が識別される。Siナノワイヤ501〜503は、本発明の一実施形態に従って、角を丸め、調整する方法を行う前は、実質的に直角の角を有する。図6は、Siナノワイヤ601〜603の断面TEM画像を示し、図7及び図8は、異なる倍率を用いたSiナノワイヤ602の断面TEM画像を示す。
図9は、Siナノワイヤ901の断面TEM画像を示し、図10は、本発明の一実施形態に従って、角を丸め、調整するプロセスの後のSiナノワイヤ1001の断面TEM画像を示す。プロセスは、実質的に直角の角を有するSiナノワイヤ1001を、プラズマ励起したOガスを含む酸化マイクロ波プラズマに露出し、酸化表面層をSiナノワイヤ1001上に形成するステップを含んだ。処理チャンバ圧力は、1Torrであり、処理ガスは、Oガス及びArガスからなるものであった。その後、酸化表面層は、CORプロセスを用いてSiナノワイヤ1001から除去された。酸化マイクロ波プラズマへの露出及び次のCORプロセスは、3回繰り返され、Siナノワイヤ1001をさらに調整し、角を丸めた。その後、Siナノワイヤ1001をさらに酸化し、Siナノワイヤ1001の未酸化領域上を覆う酸化領域1002(すなわち、SiO)を形成することによって、ナノワイヤの分析の準備をした。図10は、Siナノワイヤ1001の高さを調整し、角を丸めるという本発明の方法の効果を明らかに示す。
図11は、本発明の一実施形態に従って、角を丸め、調整するプロセスの後のSiナノワイヤ1101の断面TEM画像を示す。プロセスは、実質的に直角の角を有するSiナノワイヤ1101を、0.1Torrの処理チャンバ圧力のプラズマ励起したOガスを含む酸化マイクロ波プラズマに露出し、第1酸化表面層をSiナノワイヤ1101上に形成するステップを含んだ。その後、Siナノワイヤ1101は、5Torrの処理チャンバ圧力のプラズマ励起したOガスを含む酸化マイクロ波プラズマに露出され、第2酸化表面層をSiナノワイヤ1101上に形成した。その後、第1及び第2酸化表面層は、CORプロセスを用いてSiナノワイヤ1101から除去された。酸化マイクロ波プラズマへの露出及び次のCORプロセスは、3回繰り返され、Siナノワイヤ1001を調整し、角を丸めた。その後、ナノワイヤ1101を酸化し、Siナノワイヤ1001の未酸化領域上を覆う酸化領域1002を形成することによって、Siナノワイヤ1101の分析の準備をした。図11は、酸化マイクロ波プラズマ及び2つの異なる処理チャンバ圧力を用いて、Siナノワイヤ1101の高さを調整し、角を丸めるという本発明の方法の効果を明らかに示す。
低い処理チャンバ圧力(すなわち、1Torr以下)は、酸化マイクロ波プラズマ内の中性酸素ラジカルの濃度と比較して、高濃度の酸素イオンを有すると考えられる。対照的に、高い処理チャンバ圧力(すなわち、1Torrより大きい)は、酸化マイクロ波プラズマ内の中性酸素ラジカルの濃度と比較して、低濃度の酸素イオンを有する。プラズマ内の酸素イオンは、結果として、ナノワイヤをより速く酸化し、ナノワイヤの角を丸めることにより強い影響を及ぼすと考えられるが、一方、中性酸素ラジカルは、ナノワイヤの高さ(厚さ)を調整することにより強い影響を有すると考えられる。それゆえ、異なる処理チャンバ圧力の酸化プラズマに対する連続した露出が利用され、ナノワイヤの相対的厚さ及び角を丸めることを制御してもよい。
例示的なマイクロ波プラズマ処理システム
図12は、本発明の実施形態に従って、基板を処理するためのRLSA(登録商標)プラズマを含むマイクロ波プラズマ処理システムの概略図である。プラズマ処理システム510内で生じるプラズマは、低い電子温度及び高いプラズマ密度によって特徴付けられる。プラズマ処理システム510は、プラズマ処理チャンバ550を含み、プラズマ処理チャンバ550は、プラズマ処理チャンバ550の上部に、基板558より大きい開口部551を有する。石英、窒化アルミニウム又は酸化アルミニウムから製造される円筒形の誘電体上部プレート554は、開口部551をカバーするように設けられている。
ガスライン572は、プラズマ処理チャンバ550の上部の側壁の上部プレート554より下に位置する。一例では、ガスライン572の数を16とすることができる(図12には、そのうち2つのみが示される)。あるいは、異なる数のガスライン572を用いることができる。ガスライン572は、プラズマ処理チャンバ550内に円周方向に配置可能であるが、これは本発明のために必須ではない。処理ガスは、ガスライン572からプラズマ処理チャンバ550内のプラズマ領域559に均一かつ一様に供給可能である。
プラズマ処理システム510において、マイクロ波電力は、複数のスロット560Aを有するスロットアンテナ560を介して上部プレート554を通りプラズマ処理チャンバ550に提供される。スロットアンテナ560は、処理される基板558に対向し、スロットアンテナ560は、金属プレート、例えば銅から製造可能である。マイクロ波電力をスロットアンテナ560に供給するために、導波路563は、上部プレート554上に配置され、導波路563は、例えば、約2.45GHzの周波数を有するマイクロ波を生成するためのマイクロ波電源561に接続されている。導波路563は、スロットアンテナ560に接続されている下端を有する平坦な円形の導波路563Aと、円形の導波路563Aの上側表面に接続されている円形の導波路563Bと、円形の導波路563Bの上側表面に接続されている同軸の導波路コンバータ563Cと、を含む。さらに、矩形の導波路563Dは、同軸の導波路コンバータ563Cの側面とマイクロ波電源561とに接続されている。
円形の導波路563Bの内側には、導電性材料の軸部分562が同軸で設けられ、その結果、軸部分562の一端は、スロットアンテナ560の上表面の中央(又は略中央)部に接続され、軸部分562の他端は、円形の導波路563Bの上表面に接続され、それによって、同軸構造を形成する。その結果、円形の導波路563Bは、同軸の導波路として機能するように構成される。マイクロ波電力は、例えば、約0.5W/cm2と約4W/cm2との間とすることができる。あるいは、マイクロ波電力は、約0.5W/cm2と約3W/cm2との間とすることができる。マイクロ波照射は、約300MHzから約10GHzまで、例えば約2.45GHzのマイクロ波周波数を含んでもよく、プラズマは、5eV以下の電子温度を含んでもよく、1、1.5、2、2.5、3、3.5、4、4.5又は5eV又はそれらの任意の組み合わせを含んでもよい。他の例では、電子温度は、5eV未満、4.5eV未満、4eV未満、又は、3.5eV未満にさえすることができる。いくつかの例では、電子温度は、3.0と3.5eVとの間、3.5eVと4.0eVとの間、又は、4.0と4.5eVとの間とすることができる。プラズマは、約1×1011/cm3から約1×1013/cm3まで、又は、それ以上の密度を有してもよい。
さらに、プラズマ処理チャンバ550内には、基板ホルダ552が、上部プレート554の反対側に、基板558(例えば、ウェーハ)を支持及び加熱するために設けられている。基板ホルダ552は、基板525を加熱するための加熱器557を含み、加熱器557は、抵抗性加熱器とすることができる。あるいは、加熱器557は、ランプ加熱器又は他のタイプの任意の加熱器でもよい。さらに、プラズマ処理チャンバ550は、排気ライン553を含み、排気ライン553は、プラズマ処理チャンバ550の底部と、真空ポンプ555と、に接続されている。
プラズマ処理システム510は、基板バイアスシステム556をさらに含み、基板バイアスシステム556は、基板ホルダ552及び基板558にバイアスをかけるように構成され、プラズマを生成し、及び/又は、基板558に引きつけられるイオンのエネルギーを制御する。基板バイアスシステム556は、電力を基板ホルダ552に結合するように構成された基板電源を含む。基板電源は、RF発振器及びインピーダンス整合回路を含む。基板電源は、基板ホルダ552内の電極に通電することによって、電力を基板ホルダ552に結合するように構成される。RFバイアスのための典型的周波数は、約0.1MHzから約100MHzまでの範囲とすることができ、13.56MHzとすることができる。いくつかの例では、RFバイアスは、1MHz未満とすることができ、例えば、0.8MHz未満、0.6MHz未満、0.4MHz未満、又は、0.2MHz未満にさえすることができる。一例では、RFバイアスは、約0.4MHzとすることができる。あるいは、RF電力は、複数の周波数で電極に印加される。基板バイアスシステム556は、RFバイアス電力を供給するように構成され、RFバイアス電力は、0Wと100Wとの間、100Wと200Wとの間、200Wと300Wとの間、300Wと400Wとの間、又は、400Wと500Wとの間とすることができる。いくつかの例では、RFバイアス電力は、例えば、100W未満、50W未満、又は、25W未満とすることができる。プラズマ処理のためのRFバイアスシステムは、当業者に周知である。さらに、基板バイアスシステム556は、−5kVと+5kVとの間のDCバイアスを基板ホルダ552に供給することができるDC電圧源を含む。
基板バイアスシステム556は、オプションで、RFバイアス電力のパルスを提供するようにさらに構成される。パルス周波数は、1Hzより大きくすることができ、例えば、2Hz、4Hz、6Hz、8Hz、10Hz、20Hz、30Hz、50Hz、又は、それ以上とすることができる。当業者は、基板バイアスシステム556の電力レベルが処理される基板のサイズに関連することを理解するであろうことに留意されたい。例えば、300mmのSiウェーハは、200mmのウェーハより大きい電力消費を処理の間必要とする。
図12を依然として参照すると、コントローラ599は、プラズマ処理システム510を制御するように構成される。コントローラ599は、マイクロプロセッサ、メモリ及びデジタルI/Oポートを含むことができ、通信に十分な制御電圧を生成し、プラズマ処理システム510への入力を起動するとともにプラズマ処理システム510からの出力を監視することができる。さらに、コントローラ599は、プラズマ処理チャンバ550、真空ポンプ555、加熱器557、基板バイアスシステム556及びマイクロ波電源561に結合され、これらと情報を交換する。メモリに格納されたプログラムは、格納された処理処方に従ってプラズマ処理システム510の上述した構成要素を制御するように利用される。コントローラ599の一例は、UNIXベースのワークステーションである。あるいは、コントローラ599は、汎用コンピュータ、デジタル信号処理システムなどとして実施可能である。
図13は、本発明の他の実施形態に従って、基板を処理するためのRLSA(登録商標)プラズマを含むマイクロ波プラズマ処理システムの概略図である。図13に示すように、プラズマ処理システム10は、プラズマ処理チャンバ20(真空チャンバ)、アンテナユニット50及び基板ホルダ21を含む。プラズマ処理チャンバの内側は、プラズマガス供給装置30より下に位置するプラズマ生成領域R1と、基板ホルダ21より上のプラズマ拡散領域R2と、に大まかに分けられる。プラズマ生成領域R1内で生成されるプラズマは、数電子ボルト(eV)の電子温度を有することができる。プラズマがプラズマ拡散領域R2に拡散されるとき、フィルム形成プロセスが実行され、基板ホルダ21の近くのプラズマの電子温度は、約2eV未満の値に低下しうる。基板ホルダ21は、プラズマ処理チャンバ20の底部の中央に位置し、基板Wを支持するための基板ホルダとして機能する。基板ホルダ21の内側には、絶縁部材21a、冷却ジャケット21b及び基板温度を制御するための温度制御装置(図示せず)が設けられている。
プラズマ処理チャンバ20の上部は開放されている。プラズマガス供給装置30は、基板ホルダ21の反対側に配置され、シール部材、例えばOリング(図示せず)を介して、プラズマ処理チャンバ20の上部に取り付けられる。プラズマガス供給装置30は、誘電体窓として機能してもよく、酸化アルミニウム又は石英のような材料から製造可能であり、平面を有する。複数のガス供給孔31は、基板ホルダ21の反対側の、プラズマガス供給装置30の平面に設けられている。複数のガス供給孔31は、ガスフローチャネル32を介してプラズマガス供給ポート33に連通する。プラズマガス供給源34は、プラズマガス、例えばアルゴン(Ar)ガス又は他の不活性ガスをプラズマガス供給ポート33に提供する。次に、プラズマガスは、複数のガス供給孔31を介してプラズマ生成領域R1に一様に供給される。
プラズマ処理システム10は、処理ガス供給装置40をさらに含み、処理ガス供給装置40は、プラズマ処理チャンバ20内の中央の、プラズマ生成領域R1とプラズマ拡散領域R2との間に位置する。処理ガス供給装置40は、導電性材料、例えばマグネシウム(Mg)を含むアルミニウム合金又はステンレス鋼から製造されてもよい。プラズマガス供給装置30と同様に、複数のガス供給孔41が、処理ガス供給装置40の平面に設けられている。処理ガス供給装置40の平面は、基板ホルダ21の反対側に位置決めされる。
プラズマ処理チャンバ20は、プラズマ処理チャンバ20の底部に接続されている排気ライン26と、排気ライン26を圧力制御バルブ28及び真空ポンプ29に接続する真空ライン27と、をさらに含む。圧力制御バルブ28を用いて、プラズマ処理チャンバ20内の所望のガス圧力を達成してもよい。
図14に、処理ガス供給装置40の平面図が示される。この図に示すように、格子状のガス流チャネル42は、処理ガス供給装置40内に形成される。格子状のガス流チャネル42は、垂直方向に形成される複数のガス供給孔41の上端に連通する。複数のガス供給孔41の下部は、基板ホルダ21に対向する開口である。複数のガス供給孔41は、格子パターンのガス流チャネル42を介して、処理ガス供給ポート43に連通する。
さらに、複数の開口44が処理ガス供給装置40に形成され、複数の開口44は、処理ガス供給装置40を垂直方向に貫通する。複数の開口44は、プラズマガス、例えば、アルゴン(Ar)ガス、ヘリウム(He)ガス又は他の不活性ガスを、基板ホルダ21より上のプラズマ拡散領域R2に導入する。図14に示すように、複数の開口44は、隣接するガス流チャネル42の間に形成される。処理ガスは、3つの別々の処理ガス供給源45〜47から処理ガス供給ポート43に供給されてもよい。処理ガス供給源45〜47は、Hガス、Oガス及びArガスを供給してもよい。しかしながら、他のガスが用いられてもよい。
処理ガスは、格子状のガス流チャネル42を通って流れ、複数のガス供給孔41を介してプラズマ拡散領域R2に一様に供給される。プラズマ処理システム10は、4つの弁(V1〜V4)及び4つの質量流量コントローラ(MFC1〜MFC4)をさらに含み、処理ガスの供給を制御する。
外部マイクロ波発振器55は、同軸の導波路54を介して、所定の周波数、例えば、2.45GHzのマイクロ波をアンテナユニット50に提供する。同軸導波路54は、内側導体54B及び外側導体54Aを含んでもよい。マイクロ波発振器55からのマイクロ波は、プラズマ生成領域R1内のプラズマガス供給装置30の真下で電界を生成し、それによって、次に、プラズマ処理チャンバ20内で処理ガスの励起が生じる。
図15は、アンテナユニット50の部分断面図を示す。この図に示すように、アンテナユニット50は、平面アンテナ本体51、放射線スロットプレート52及び誘電体プレート53を含み、マイクロ波の波長を短縮してもよい。平面アンテナ本体51は、開放された底面を有する円形形状を有することができる。平面アンテナ本体51及び放射線スロットプレート52は、導電性材料から製造可能である。
複数のスロット56は、放射線スロットプレート52に設けられ、円偏波を生成する。複数のスロット56は、実質的にT字形で、各スロット間に小さいギャップを有して配置される。複数のスロット56は、円周方向に沿って同心円パターン又は螺旋状パターンで配置される。スロット56a及び56bは、互いに垂直であるので、2つの直交偏波成分を含む円偏波は、平面波として放射線スロットプレート52から放射される。
誘電体プレート53は、低損失誘電体材料、例えば、酸化アルミニウム(Al)又は窒化ケイ素(Si)から製造可能であり、放射線スロットプレート52と平面アンテナ本体51との間に位置する。放射線スロットプレート52は、プラズマ処理チャンバ20上にシール部材(図示せず)を用いて載置されてもよく、その結果、放射線スロットプレート52は、カバープレート23に接触する。カバープレート23は、プラズマガス供給装置30の上表面に位置し、マイクロ波透過誘電体材料、例えば酸化アルミニウム(Al)から形成される。
外部高周波電源22は、整合回路25を介して基板ホルダ21に電気的に接続されている。外部高周波電源22は、所定の周波数、例えば13.56MHzのRFバイアス電力を生成し、基板Wに引きつけられるプラズマのイオンのエネルギーを制御する。電源22は、オプションで、RFバイアス電力のパルスを提供するようにさらに構成される。パルス周波数は、1Hzより大きくすることができ、例えば、2Hz、4Hz、6Hz、8Hz、10Hz、20Hz、30Hz、50Hz、又は、それ以上とすることができる。電源22は、RFバイアス電力を供給するように構成され、RFバイアス電力は、0Wと100Wとの間、100Wと200Wとの間、200Wと300Wとの間、300Wと400Wとの間、又は、400Wと500Wとの間である。当業者は、電源22の電力レベルが処理される基板のサイズに関連することを理解するであろう。例えば、300mmのSiウェーハは、200mmのウェーハより大きい電力消費を処理の間必要とする。プラズマ処理システム10は、−5kVと+5kVとの間のDC電圧バイアスを基板ホルダ21に供給することができるDC電圧源35をさらに含む。
半導体デバイスにおいて用いられるナノワイヤの角を丸め、調整する実施形態は、各種実施形態において記載されてきた。本発明の実施形態の上述した説明は、図示及び説明のために提示されてきた。包括的であることも、本発明を開示される正確な形に制限することも意図しない。この説明及び以下の請求項は、説明目的のためにのみ用いられ、制限するものとして解釈されてはならない用語を含む。関連技術の当業者は、多くの修正及び変更が上述した教示を考慮して可能であることを認識することができる。それゆえ、本発明の範囲が、この詳細な説明によってではなく、むしろ本願明細書に添付される請求項によって制限されることを意図する。

Claims (17)

  1. ナノワイヤの角を丸め、前記ナノワイヤを調整する方法であって、前記方法は、
    処理チャンバ内に、ボイドによって互いに分離される複数のナノワイヤを提供するステップであって、前記複数のナノワイヤは、Siからなり、前記複数のナノワイヤは、高さ及び少なくとも実質的に直角の角を有する、ステップと、
    酸化表面層を前記複数のナノワイヤ上に酸化マイクロ波プラズマを用いて形成するステップと、
    前記酸化表面層を除去し、前記複数のナノワイヤの前記高さを調整し、前記角を丸める、除去するステップと、
    前記複数のナノワイヤが所望の調整された高さ及び丸められた角を有するまで、前記形成するステップ及び前記除去するステップを少なくとも1回繰り返すステップと、
    を含む方法。
  2. 前記酸化マイクロ波プラズマは、プラズマ励起したOガスを含む、
    請求項1に記載の方法。
  3. 前記除去するステップは、化学的酸化物除去(COR)プロセスを含み、前記化学的酸化物除去(COR)プロセスは、
    前記酸化表面層をHFガス及びNHガスに露出し、反応生成物を前記複数のナノワイヤ上に形成するステップと、
    前記複数のナノワイヤを熱処理し、前記反応生成物を脱着させるステップと、
    を含む、
    請求項1に記載の方法。
  4. 前記酸化マイクロ波プラズマは、前記処理チャンバ内の1Torr以下のガス圧力を利用する、
    請求項1に記載の方法。
  5. 前記酸化マイクロ波プラズマは、前記処理チャンバ内の1Torrより大きいガス圧力を利用する、
    請求項1に記載の方法。
  6. マイクロ波プラズマによりナノワイヤの角を丸め、前記ナノワイヤを調整する方法であって、前記方法は、
    処理チャンバ内に、ボイドによって互いに分離される複数のナノワイヤを提供するステップであって、前記複数のナノワイヤは、高さ及び少なくとも実質的に直角の角を有する、ステップと、
    第1酸化表面層を前記複数のナノワイヤ上に、第1ガス圧力の第1酸化マイクロ波プラズマを用いて形成するステップと、
    第2酸化表面層を前記複数のナノワイヤ上に、前記第1ガス圧力とは異なる第2ガス圧力の第2酸化マイクロ波プラズマを用いて形成するステップと、
    前記第1酸化表面層及び前記第2酸化表面層を除去し、前記複数のナノワイヤの前記高さを調整し、前記角を丸める、除去するステップと、
    前記複数のナノワイヤが所望の調整された高さ及び丸められた角を有するまで、前記形成するステップ及び前記除去するステップの各々を少なくとも1回繰り返すステップと、
    を含む方法。
  7. 前記複数のナノワイヤは、Siからなる、
    請求項に記載の方法。
  8. 前記複数のナノワイヤは、Si、SiGe及び化合物半導体からなる群から選択される、
    請求項に記載の方法。
  9. 前記第1酸化マイクロ波プラズマ及び前記第2酸化マイクロ波プラズマは、プラズマ励起したOガスを含む、
    請求項に記載の方法。
  10. 前記除去するステップは、化学的酸化物除去(COR)プロセスを含み、前記化学的酸化物除去(COR)プロセスは、
    前記第1酸化表面層及び前記第2酸化表面層をHFガス及びNH3ガスに露出し、反応生成物を前記複数のナノワイヤ上に形成するステップと、
    前記複数のナノワイヤを熱処理し、前記反応生成物を脱着させるステップと、
    を含む、
    請求項に記載の方法。
  11. 前記第1ガス圧力は、前記第2ガス圧力より低い、
    請求項に記載の方法。
  12. 前記第1ガス圧力は、1Torr以下であり、前記第2ガス圧力は、1Torrより大きい、
    請求項に記載の方法。
  13. マイクロ波プラズマによりナノワイヤの角を丸め、前記ナノワイヤを調整する方法であって、前記方法は、
    処理チャンバ内に、ボイドによって互いに分離される複数のナノワイヤを提供するステップであって、前記複数のナノワイヤは、高さ及び少なくとも実質的に直角の角を有するステップと、
    第1酸化表面層を前記複数のナノワイヤ上に、1Torr以下のガス圧力の第1酸化マイクロ波プラズマを用いて形成するステップと、
    第2酸化表面層を前記複数のナノワイヤ上に、1Torrより大きい第2ガス圧力の第2酸化マイクロ波プラズマを用いて形成するステップと、
    前記第1酸化表面層及び前記第2酸化表面層を除去し、前記複数のナノワイヤの前記高さを調整し、前記角を丸める、除去するステップと、
    前記複数のナノワイヤが所望の調整高さ及び丸い角を有するまで、前記形成するステップ及び前記除去するステップの各々を少なくとも1回繰り返すステップと、
    を含む方法。
  14. 前記複数のナノワイヤは、Siからなる、
    請求項13に記載の方法。
  15. 前記複数のナノワイヤは、Si、SiGe及び化合物半導体からなる群から選択される、
    請求項13に記載の方法。
  16. 前記第1酸化マイクロ波プラズマ及び前記第2酸化マイクロ波プラズマは、プラズマ励起したOガスを含む、
    請求項13に記載の方法。
  17. 前記除去するステップは、化学的酸化物除去(COR)プロセスを含み、前記化学的酸化物除去(COR)プロセスは、
    前記第1酸化表面層及び前記第2酸化表面層をHFガス及びNHガスに露出し、反応生成物を前記複数のナノワイヤ上に形成するステップと、
    前記複数のナノワイヤを熱処理し、前記反応生成物を脱着させるステップと、
    を含む、
    請求項13に記載の方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019246574A1 (en) * 2018-06-22 2019-12-26 Tokyo Electron Limited Method for forming a nanowire device
KR102499709B1 (ko) * 2018-08-10 2023-02-16 이글 하버 테크놀로지스, 인코포레이티드 RF 플라즈마 반응기용 플라즈마 시스(sheath) 제어
JP7072477B2 (ja) * 2018-09-20 2022-05-20 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
JP7414593B2 (ja) * 2020-03-10 2024-01-16 東京エレクトロン株式会社 基板処理方法及び基板処理装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7829144B2 (en) * 1997-11-05 2010-11-09 Tokyo Electron Limited Method of forming a metal film for electrode
US6793967B1 (en) * 1999-06-25 2004-09-21 Sony Corporation Carbonaceous complex structure and manufacturing method therefor
US6235643B1 (en) * 1999-08-10 2001-05-22 Applied Materials, Inc. Method for etching a trench having rounded top and bottom corners in a silicon substrate
US7445671B2 (en) * 2000-06-29 2008-11-04 University Of Louisville Formation of metal oxide nanowire networks (nanowebs) of low-melting metals
US7029536B2 (en) * 2003-03-17 2006-04-18 Tokyo Electron Limited Processing system and method for treating a substrate
US6852584B1 (en) 2004-01-14 2005-02-08 Tokyo Electron Limited Method of trimming a gate electrode structure
US7452778B2 (en) * 2004-06-10 2008-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-wire devices and methods of fabrication
KR100594327B1 (ko) 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
WO2007034871A1 (ja) * 2005-09-22 2007-03-29 Tokyo Electron Limited 選択的プラズマ処理方法
US9716153B2 (en) * 2007-05-25 2017-07-25 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a deuterated layer in a multi-layer charge-trapping region
US7981763B1 (en) * 2008-08-15 2011-07-19 Novellus Systems, Inc. Atomic layer removal for high aspect ratio gapfill
US7893492B2 (en) * 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same
US8211735B2 (en) * 2009-06-08 2012-07-03 International Business Machines Corporation Nano/microwire solar cell fabricated by nano/microsphere lithography
CN102034863B (zh) 2009-09-28 2012-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件、含包围圆柱形沟道的栅的晶体管及制造方法
DE102011107072B8 (de) * 2011-07-12 2013-01-17 Centrotherm Thermal Solutions Gmbh & Co. Kg Verfahren zum ausbilden einer oxidschicht auf einem substrat bei tiefen temperaturen
US8771536B2 (en) * 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
JP6016339B2 (ja) * 2011-08-12 2016-10-26 東京エレクトロン株式会社 カーボンナノチューブの加工方法及び加工装置
US20130149852A1 (en) * 2011-12-08 2013-06-13 Tokyo Electron Limited Method for forming a semiconductor device
US8557632B1 (en) * 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9059398B2 (en) * 2012-08-03 2015-06-16 Applied Materials, Inc. Methods for etching materials used in MRAM applications
US8889497B2 (en) * 2012-12-28 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
KR101452693B1 (ko) * 2013-04-09 2014-10-22 주식회사 테스 기판처리방법
EP2887399B1 (en) * 2013-12-20 2017-08-30 Imec A method for manufacturing a transistor device and associated device
US9287386B2 (en) * 2014-06-19 2016-03-15 Applied Materials, Inc. Method for fabricating vertically stacked nanowires for semiconductor applications
CN114361180A (zh) * 2015-12-28 2022-04-15 株式会社半导体能源研究所 半导体装置、包括该半导体装置的显示装置
JP6590716B2 (ja) * 2016-02-02 2019-10-16 東京エレクトロン株式会社 トランジスタの閾値制御方法および半導体装置の製造方法

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