JP2008159892A - パターン形成方法、および半導体装置の製造方法 - Google Patents

パターン形成方法、および半導体装置の製造方法 Download PDF

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Abstract

【課題】 微細化への対応が可能で、かつプラズマダメージが生じにくいパターン形成方法および半導体装置の製造方法を提供する。
【解決手段】 パターン形成方法は、被処理体上に第1の線幅を有する初期パターンが形成されたシリコン表面を、プラズマ処理装置の処理室内でプラズマ酸化処理し、初期パターンの表面にシリコン酸化膜を形成する表面酸化工程と、シリコン酸化膜を除去する酸化膜除去工程と、を繰り返し行なうことにより、被処理体上に、第1の線幅に比べ微細な第2の線幅を持つ目的のパターンを形成する。
【選択図】図1

Description

本発明は、パターン形成方法および半導体装置の製造方法に関し、詳細には、例えば、各種半導体装置の製造過程でシリコン表面にライン&スペースなどのパターンを形成する場合に利用可能なパターン形成方法および半導体装置の製造方法に関する。
各種半導体装置の製造過程では、フォトリソグラフィー技術を利用し、被処理体表面に塗布されたレジストを露光処理および現像処理して所定のレジストパターンを形成した後、該レジストパターンをマスクとしてエッチングを行なうことにより、被処理体に例えばライン&スペースなどのパターンを形成することが行なわれる。その一例として、例えばポリシリコンゲート電極の製造過程においては、予め作成されたレジストパターンをマスクとして半導体ウエハに形成されたポリシリコン層を、CF系のガスおよびCl、HBr、CFを含むガスのプラズマを用いてドライエッチングすることが提案されている(例えば、特許文献1)。
特開2004−266249号公報(例えば、段落0034)
プラズマ等を用いてドライエッチングによりパターンを形成する場合、形状の制御が難しく、プロセス的な安定性に課題があるため、例えば上記特許文献1の方法では、形状制御のためにエッチング途中でガス種を変えるという煩雑な手法を採用している。
また、ドライエッチングでは、シリコン表面や下地膜等に表面荒れなどのプラズマダメージが生じたり、エッチングの際に生成した副生成物が、その後に行なわれる熱酸化工程で拡散したりする等の問題も指摘されている。このように生成した表面荒れやダメージ層は、半導体装置において接合リークの増大などの不具合をもたらす原因となる。
また、近年では半導体装置における技術ノードの進行、すなわち微細化が急速に進んでいるが、フォトリソグラフィー技術では、露光精度の問題、現像精度の問題、さらにエッチングの精度や形状制御性の問題などから、微細化への対応に限界が見えつつあるのが実情である。
従って、本発明は、微細化への対応が可能で、かつプラズマダメージが生じにくいパターン形成方法および半導体装置の製造方法を提供することを課題とする。
上記課題を解決するため、本発明の第1の観点は、被処理体上に第1の線幅を有する初期パターンが形成されたシリコン表面を、プラズマ処理装置の処理室内でプラズマ酸化処理し、前記初期パターンの表面にシリコン酸化膜を形成する表面酸化工程と、
前記シリコン酸化膜を除去する酸化膜除去工程と、
を繰り返し行なうことにより、被処理体上に、前記第1の線幅に比べ微細な第2の線幅を持つ目的のパターンを形成することを特徴とする、パターン形成方法を提供する。
上記第1の観点において、前記酸化膜除去工程では、希フッ酸を用いたウェットエッチング処理、フッ酸蒸気雰囲気でのベーパーエッチング処理または大気圧プラズマエッチング処理によりシリコン酸化膜を除去できる。さらに、前記酸化膜除去工程では、前記処理室と同一または別の処理室内でHFとNHを含む反応性ガスを前記シリコン酸化膜に作用させて反応生成物を形成した後、被処理体を加熱して該反応生成物を取り除くことにより、シリコン酸化膜を除去してもよく、あるいは、HとNを含むガスのプラズマを形成してHとNを含む活性種を形成し、その活性種を前記処理室と同一または別の処理室内に導入するとともに、その処理室内に少なくともNFガスを導入して前記活性種によりNFガスを活性化し、これらH、NおよびNFを含む活性種を前記シリコン酸化膜に作用させて反応生成物を形成した後、被処理体を加熱して該反応生成物を取り除くことにより、前記シリコン酸化膜を除去することもできる。
また、上記第1の観点では、前記第2の線幅が、20nm以下であることが好ましい。また、1回の前記表面酸化工程で形成される前記シリコン酸化膜の膜厚が、3〜15nmであることが好ましい。
また、前記表面酸化工程におけるプラズマ酸化処理は、シリコンの面方位にかかわらず均一なシリコン酸化膜を形成するプラズマ酸化処理方法により行うことが好ましい。また、前記表面酸化工程におけるプラズマ酸化処理は、O()ラジカルの密度が1×1012[cm−3]以上のプラズマを生成し、該プラズマにより前記シリコン表面を酸化処理することが好ましい。また、前記プラズマ処理装置は、複数のスロットを有する平面アンテナにより前記処理室内にマイクロ波を導入してマイクロ波励起プラズマを形成するプラズマ処理装置であることが好ましい。
また、前記プラズマ酸化処理における処理圧力は、1.33〜334Paであることが好ましい。また、前記プラズマ酸化処理における処理ガス中の酸素の割合が0.2〜1%であることが好ましく、前記処理ガスは、水素を0.01〜1%の割合で含むことが好ましい。さらに、前記プラズマ酸化処理における処理温度が400〜600℃であることが好ましい。
本発明の第2の観点は、上記第1の観点のパターン形成方法により、前記目的のパターンを形成する工程と、
前記目的のパターンが形成された被処理体の表面を前記プラズマ処理装置の処理室内でプラズマ酸化処理し、シリコン酸化膜を形成する工程と、
を含む半導体装置の製造方法を提供する。この場合、前記半導体装置は、3次元構造デバイスであってもよい。
本発明の第3の観点は、コンピュータ上で動作するプログラムが記憶されたコンピュータ読取り可能な記憶媒体であって、前記プログラムは、実行時に、前記プラズマ処理装置の処理室内で、上記第1の観点のパターン形成方法における表面酸化工程が行なわれるように前記プラズマ処理装置を制御するものである、コンピュータ読取り可能な記憶媒体を提供する。
本発明の第4の観点は、プラズマを発生させるプラズマ供給源と、
前記プラズマにより、被処理体を処理するための真空排気可能な処理室と、
前記処理室内で、上記第1の観点のパターン形成方法における表面酸化工程が行なわれるように制御する制御部と、
を備えた、プラズマ処理装置を提供する。
本発明のパターン形成方法によれば、初期パターンのシリコン表面にシリコン酸化膜を形成する表面酸化工程と、このシリコン酸化膜を除去する酸化膜除去工程と、を繰り返し行なうことにより、従来のフォトリソグラフィー技術によるパターン形成に比べて、さらに微細なパターン形成が可能になる。
特に、表面酸化工程に、マイクロ波励起高密度プラズマによるラジカル酸化を利用する場合には、高密度プラズマであり、かつ低エネルギーのイオンおよびラジカルを含むプラズマであるため、プラズマダメージが極力抑制され、シリコンの面方位に依存することなく、Si/SiO界面の粗さが小さく、均一な膜厚でシリコン酸化膜を形成することができる。従って、このようなシリコン酸化膜を形成する表面酸化工程と、このシリコン酸化膜を除去する酸化膜除去工程を繰り返すことにより、パターン表面の膜質が良質で、かつ高い精度でパターン形成をすることが可能になる。
従って、本発明のパターン形成方法は、例えば3次元構造のトランジスタ等を作製する際の複雑なパターン形成に好適に利用できる。
以下、適宜添付図面を参照して本発明の実施の形態について具体的に説明する。
図1は、本発明の一実施形態に係るパターン形成方法の工程手順の一例を示すフロー図である。
本実施形態のパターン形成方法において、まずステップS1では、被処理基板のシリコン表面に第1の線幅を有する初期パターンを形成する。この初期パターンは、例えばフォトリソグラフィー技術によりパターン形成されたレジストをマスクとしてドライエッチング等を行なうことにより形成することができる。
次に、ステップS2では、初期パターンが形成された被処理基板に対して、プラズマ酸化処理を実施し、シリコン表面を酸化してシリコン酸化膜を形成する(表面酸化工程)。このプラズマ酸化処理は、後述するように、RLSA(Radial Line
Slot Antenna;ラジアルラインスロットアンテナ)等の平面アンテナのプラズマ処理装置100を用いて行なうことができる。
次に、ステップS3では、形成されたシリコン酸化膜を除去する(酸化膜除去工程)。この酸化膜除去処理の方法は、シリコン酸化膜を選択的に除去できる手法であれば特に限定されるものではないが、例えば(1)希フッ酸を用いるウェットエッチング処理、(2)フッ酸蒸気雰囲気でのベーパーエッチング処理、(3)大気圧プラズマエッチング処理、(4)HFとNHを含む反応性ガスをシリコン酸化膜に作用させて反応生成物を形成した後、加熱により反応生成物を除去するCOR(化学的酸化膜除去;Chemical Oxide Removal)処理、(5)H、NおよびNFを含む活性種をシリコン酸化膜に作用させて反応生成物を形成した後、加熱により反応生成物を除去するNOR(自然酸化膜除去;Native Oxide Removal)処理等の方法で行なうことができる。なお、(4)のCOR処理は、例えば特許第2501295号、(5)のNOR処理は、例えば特開2000−208498号公報などにおいて、シリコン表面に形成された自然酸化膜等を除去する方法として知られている手法である。
本実施形態のパターン形成方法では、ステップS2のプラズマ酸化処理と、ステップS3の酸化膜除去処理を2回以上20回以下、好ましくは3〜5回程度繰り返し実施する。これにより、第1の線幅を有する初期パターンから、第1の線幅に比べて、より微細な第2の線幅を持つ目的のパターン(2次パターン)を形成することができる。
図2は、ステップS2の表面酸化工程と、ステップS3の酸化膜除去工程を繰り返し行なうことにより、微細なパターン形成が可能になる理由について説明する原理図である。
まず、図2(a)では、ウエハWの表面に、シリコン(ポリシリコン、アモルファスシリコンまたは単結晶シリコン)よりなる第1の線幅wを有する初期パターン300が形成されている。次に、この初期パターン300が形成されたシリコンの表面をプラズマ酸化処理することにより、図2(b)に示すように、シリコン酸化膜310を形成する(図1のステップS2)。このシリコン酸化膜310を所定の膜厚例えば3〜15nm、好ましくは6〜10nmで形成できるように、プラズマ処理条件、例えばガス流量、マイクロ波出力、処理圧力、処理時間などを規定することが好ましい。
次に、図2(c)に示すように、例えばウェットエッチングに代表される前記(1)〜(5)等の酸化膜除去方法により、シリコン酸化膜310を除去する(図1のステップS3)。これにより、第1の線幅wに比べて小さな中間の線幅wを有する中間パターン301が得られる。
次に、上記と同様にして中間パターン301が形成されたシリコンの表面をプラズマ酸化処理することにより、図2(d)に示すようにシリコン酸化膜311を形成し、このシリコン酸化膜311を再度除去する。このように、表面酸化処理と酸化膜除去処理とを必要に応じて3〜5回程度繰り返すことにより、同図(e)に示すように前記中間の線幅wよりもさらに小さな線幅wを有する目的の2次パターン302が得られる。このように、パターン表面のシリコンを酸化処理して酸化膜を形成する工程と、酸化膜を除去する工程を繰り返すことによって、パターンの線幅を例えば100nm以下、好ましくは20nm以下、さらに好ましくは8〜10nmに微細化することが可能になる。
図3は、本発明のパターン形成方法の一工程であるステップS2の表面酸化工程の実施に適したプラズマ処理装置の一例を模式的に示す断面図である。このプラズマ処理装置100は、複数のスロットを有する平面アンテナ、特にRLSA(Radial Line Slot Antenna;ラジアルラインスロットアンテナ)にて処理室内にマイクロ波を導入してプラズマを発生させることにより、高密度かつ低電子温度のマイクロ波プラズマを発生させ得るRLSAマイクロ波プラズマ処理装置として構成されており、例えば、トランジスタのゲート絶縁膜をはじめとする各種半導体装置における絶縁膜の形成に好適に用いられる。
このプラズマ処理装置100は、気密に構成され、接地された略円筒状のチャンバー1を有している。チャンバー1の底壁1aの略中央部には円形の開口部10が形成されており、底壁1aにはこの開口部10と連通し、下方に向けて突出する排気室11が設けられている。
チャンバー1内には被処理基板である半導体ウエハ(以下、「ウエハ」と記す)Wを水平に支持するためのAlN等のセラミックスからなるサセプタ2が設けられている。このサセプタ2は、排気室11の底部中央から上方に延びる円筒状のAlN等のセラミックスからなる支持部材3により支持されている。サセプタ2の外縁部にはウエハWをガイドするためのガイドリング4が設けられている。また、サセプタ2には抵抗加熱型のヒータ5が埋め込まれており、このヒータ5はヒータ電源6から給電されることによりサセプタ2を加熱して、その熱で被処理体であるウエハWを加熱する。このとき、例えば室温から800℃まで範囲で処理温度が制御可能となっている。なお、チャンバー1の内周には、石英からなる円筒状のライナー7が設けられている。また、サセプタ2の外周側には、チャンバー1内を均一排気するため、多数の排気孔8aを有する石英製のバッフルプレート8が環状に設けられ、このバッフルプレート8は、複数の支柱9により支持されている。
サセプタ2には、ウエハWを支持して昇降させるためのウエハ支持ピン(図示せず)がサセプタ2の表面に対して突没可能に設けられている。
チャンバー1の側壁には環状をなすガス導入部材15が設けられており、均等にガス放射孔が形成されている。このガス導入部材15にはガス供給系16が接続されている。なお、ガス導入部材はシャワー状に配置してもよい。このガス供給系16は、例えばArガス供給源17、Oガス供給源18、Hガス供給源19を有しており、これらのガスが、それぞれガスライン20を介してガス導入部材15に至り、ガス導入部材15のガス放射孔からチャンバー1内に均一に導入される。ガスライン20の各々には、マスフローコントローラ21およびその前後の開閉バルブ22が設けられている。なお、Arガスに代えて他の希ガス、例えばKr、He、Ne、Xeなどのガスを用いてもよく、また、後述するように希ガスは含まなくてもよい。
上記排気室11の側面には排気管23が接続されており、この排気管23には高速真空ポンプを含む排気装置24が接続されている。そしてこの排気装置24を作動させることによりチャンバー1内のガスが、排気室11の空間11a内へ均一に排出され、排気管23を介して排気される。これによりチャンバー1内を所定の真空度、例えば0.133Paまで高速に減圧することが可能となっている。
チャンバー1の側壁には、プラズマ処理装置100に隣接する搬送室(図示せず)との間でウエハWの搬入出を行うための搬入出口25と、この搬入出口25を開閉するゲートバルブ26とが設けられている。
チャンバー1の上部は開口部となっており、この開口部の周縁部に沿ってリング状の支持部27が設けられている。この支持部27に誘電体、例えば石英やAl等のセラミックスからなり、マイクロ波を透過するマイクロ波透過板28がシール部材29を介して気密に設けられている。したがって、チャンバー1内は気密に保持される。
マイクロ波透過板28の上方には、サセプタ2と対向するように、円板状の平面アンテナ部材31が設けられている。この平面アンテナ部材31はチャンバー1の側壁上端に係止されている。平面アンテナ部材31は、例えば8インチサイズのウエハWに対応する場合には、直径が300〜400mm、厚みが1〜数mm(例えば5mm)の導電性材料からなる円板である。具体的には、例えば表面が銀または金メッキされた銅板またはアルミニウム板からなり、多数のマイクロ波放射孔32(スロット)が所定のパターンで貫通して形成された構成となっている。このマイクロ波放射孔32は、例えば図4に示すように長溝状をなし、典型的には隣接するマイクロ波放射孔32同士が「T」字状に配置され、これら複数のマイクロ波放射孔32が同心円状に配置されている。マイクロ波放射孔32の長さや配列間隔は、マイクロ波の波長(λg)に応じて決定され、例えばマイクロ波放射孔32の間隔は、λg/4、λg/2またはλgとなるように配置される。なお、図4においては、同心円状に形成された隣接するマイクロ波放射孔32同士の間隔をΔrで示している。また、マイクロ波放射孔32は、円形状、円弧状等の他の形状であってもよい。さらに、マイクロ波放射孔32の配置形態は特に限定されず、同心円状のほか、例えば、螺旋状、放射状に配置することもできる。
この平面アンテナ部材31の上面には、真空よりも大きい誘電率を有する例えばポリテトラフルオロエチレン、ポリイミドなどの樹脂からなる遅波材33が設けられている。この遅波材33は、真空中ではマイクロ波の波長が長くなることから、マイクロ波の波長を短くしてプラズマを調整する機能を有している。なお、平面アンテナ部材31とマイクロ波透過板28との間、また、遅波材33と平面アンテナ部材31との間は、それぞれ密着または離間させて配置することができる。
チャンバー1の上面には、これら平面アンテナ部材31および遅波材33を覆うように、例えばアルミニウムやステンレス鋼、銅等の金属材からなるシールド蓋体34が設けられている。チャンバー1の上面とシールド蓋体34とはシール部材35によりシールされている。シールド蓋体34には、冷却水流路34aが形成されており、そこに冷却水を通流させることにより、シールド蓋体34、遅波材33、平面アンテナ部材31、マイクロ波透過板28を冷却するようになっている。なお、シールド蓋体34は接地されている。
シールド蓋体34の上壁の中央には開口部36が形成されており、この開口部には導波管37が接続されている。この導波管37の端部には、マッチング回路38を介してマイクロ波発生装置39が接続されている。これにより、マイクロ波発生装置39で発生した例えば周波数2.45GHzのマイクロ波が導波管37を介して上記平面アンテナ部材31へ伝搬されるようになっている。なお、マイクロ波の周波数としては、8.35GHz、1.98GHz等を用いることもできる。
導波管37は、上記シールド蓋体34の開口部36から上方へ延出する断面円形状の同軸導波管37aと、この同軸導波管37aの上端部にモード変換器40を介して接続された水平方向に延びる矩形導波管37bとを有している。矩形導波管37bと同軸導波管37aとの間のモード変換器40は、矩形導波管37b内をTEモードで伝播するマイクロ波をTEMモードに変換する機能を有している。同軸導波管37aの中心には内導体41が延在しており、この内導体41の下端部は、平面アンテナ部材31の中心に接続固定されている。これにより、マイクロ波は、同軸導波管37aの内導体41を介して平面アンテナ部材31へ均一に効率よく伝播される。
プラズマ処理装置100の各構成部は、CPUを備えたプロセスコントローラ50に接続されて制御される構成となっている。プロセスコントローラ50には、工程管理者がプラズマ処理装置100を管理するためにコマンドの入力操作等を行うキーボードや、プラズマ処理装置100の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース51が接続されている。
また、プロセスコントローラ50には、プラズマ処理装置100で実行される各種処理をプロセスコントローラ50の制御にて実現するための制御プログラム(ソフトウエア)や処理条件データ等が記録されたレシピが格納された記憶部52が接続されている。
そして、必要に応じて、ユーザーインターフェース51からの指示等にて任意のレシピを記憶部52から呼び出してプロセスコントローラ50に実行させることで、プロセスコントローラ50の制御下で、プラズマ処理装置100での所望の処理が行われる。また、前記制御プログラムや処理条件データ等のレシピは、コンピュータ読み取り可能な記憶媒体、例えばCD−ROM、ハードディスク、フレキシブルディスク、フラッシュメモリーなどに格納された状態のものを利用したり、あるいは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
このように構成されたプラズマ処理装置100は、800℃以下の低い温度でもダメージフリーなプラズマ処理により、良質な膜を形成できるとともに、プラズマ均一性に優れており、プロセスの均一性を実現できる。
このプラズマ処理装置100は、前記のように表面酸化工程(ステップS2)においてウエハW上のシリコン(ポリシリコン、単結晶シリコン)の表面を酸化してシリコン酸化膜を形成するプラズマ酸化処理に好適に利用可能なものである。
プラズマ処理装置100によりシリコン表面の酸化処理を行う際には、まず、ゲートバルブ26を開にして搬入出口25から初期パターン300が形成されたウエハWをチャンバー1内に搬入し、サセプタ2上に載置する。
そして、ガス供給系16のArガス供給源17およびOガス供給源18から、ArガスおよびOガスを所定の流量でガス導入部材15を介してチャンバー1内に導入し、所定の処理圧力に維持する。この際の条件としては、プラズマ中のO()密度を1×1012[cm−3]以上に高める観点から、処理ガス中の酸素の割合が1%以下であればよく、例えば0.2〜1%が好ましく、0.5〜1%がより好ましい。このように、処理ガス中の酸素の割合を調節することにより、プラズマ中の酸素イオンや酸素ラジカルの量を制御することができる。従って、シリコン表面に例えば初期パターン300による凹凸が存在していても、凹部の奥に到達する酸素イオンや酸素ラジカルの量を調節できるので、均一な膜厚でシリコン酸化膜を形成できる。
処理ガスの流量は、Arガス:500〜10000mL/min、Oガス:5〜100mL/minの範囲から、全ガス流量に対する酸素の割合が上記値となるように選択することができる。
また、Arガス供給源17およびOガス供給源18からのArガスおよびOガスに加え、Hガス供給源19からHガスを所定比率で導入することもできる。Hガスを供給することにより、プラズマ酸化処理における酸化レートを向上させることができる。この場合、Hの割合は、処理ガス全体の量に対して0.01〜1%となるようにすることが好ましく、0.2〜1%がより好ましく、0.5〜1%が望ましい。
また、チャンバー内処理圧力は、プラズマ中のO()密度を1×1012[cm−3]以上に高める観点から、例えば1.33〜334Paが好ましく、90〜133.3Paがより好ましい。
また、処理温度は300〜800℃の範囲から選択でき、400〜600℃が好ましい。
次いで、マイクロ波発生装置39からのマイクロ波をマッチング回路38を経て導波管37に導く。マイクロ波は、矩形導波管37b、モード変換器40、および同軸導波管37aを順次通って平面アンテナ部材31に供給され、平面アンテナ部材31からマイクロ波透過板28を経てチャンバー1内におけるウエハWの上方空間に放射される。マイクロ波は、矩形導波管37b内ではTEモードで伝搬し、このTEモードのマイクロ波はモード変換器40でTEMモードに変換されて、同軸導波管37a内を平面アンテナ部材31に向けて伝搬されていく。この際、マイクロ波発生装置39のパワーは、0.5〜5kWとすることが好ましい。
平面アンテナ部材31からマイクロ波透過板28を経てチャンバー1に放射されたマイクロ波によりチャンバー1内で電磁界が形成され、Arガス、Oガス等がプラズマ化し、このプラズマによりウエハWに形成された初期パターン300の凹凸表面に露出したシリコンを酸化する。このマイクロ波プラズマは、マイクロ波が平面アンテナ部材31の多数のマイクロ波放射孔32から放射されることにより、略1×1010〜5×1012[cm−3]あるいはそれ以上の高密度のプラズマとなり、その電子温度は、0.5〜2eV程度、プラズマ密度の均一性は、±5%以下である。また、上記条件で生成されたプラズマは、高エネルギーの活性種であるO()ラジカルの密度が1×1012[cm−3]以上のプラズマとなる。従って、低温かつ短時間で酸化処理を行って薄いシリコン酸化膜(SiO膜)を形成することができ、しかもシリコンとシリコン酸化膜との界面(Si/SiO界面)の粗さが抑えられ、平滑化することができる。また、シリコンが単結晶シリコンである場合には、面方位の違いにかかわらず、均一な膜厚でシリコン酸化膜を形成することが可能である。さらに、シリコンがポリシリコンである場合にも、結晶粒の形状や大きさ等に左右されず、均一な膜厚でシリコン酸化膜を形成できる。さらに、ウエハWの表面に形成されたパターンの疎密に影響されることなく、均一な膜厚でシリコン酸化膜を形成できる。
次に、図1のステップS3の酸化膜除去処理に用いる装置、方法について、例を挙げて説明する。酸化膜除去工程では、シリコン表面に形成されたシリコン酸化膜を選択的に除去できる方法であれば特に制限無く利用可能である。好適な方法として前記のとおり、(1)希フッ酸を用いるウェットエッチング処理、(2)フッ酸蒸気雰囲気でのベーパーエッチング処理、(3)大気圧プラズマエッチング処理、(4)HFとNHを含む反応性ガスをシリコン酸化膜に作用させて反応させた後、加熱により反応生成物を除去するCOR処理、(5)H、NおよびNFを含む活性種をシリコン酸化膜に作用させて反応生成物を形成した後、加熱により反応生成物を除去するNOR処理等の方法で行なうことができる。
上記(1)の希フッ酸によるウェットエッチング処理は、例えば図示しない処理容器中で、シリコン酸化膜が形成されたウエハWをHF:HO=1:100程度の混合比の希フッ酸に10〜600秒間、好ましくは60〜360秒間程度浸漬することにより、シリコン酸化膜を除去することができる。
上記(2)のフッ酸蒸気雰囲気でのベーパーエッチング処理は、例えば、排気装置を備えた図示しない処理容器中で、シリコン酸化膜が形成されたウエハWを、20%以上100%以下の濃度のHF溶液から生成したフッ酸蒸気に3〜600秒間、好ましくは3〜300秒間曝すことにより、シリコン酸化膜を除去することができる。
上記(3)の大気圧プラズマ処理は、例えば図5(a)に例示する大気圧プラズマエッチング装置101を用いて実施することができる。この大気圧プラズマエッチング装置101は、接地された略円筒状のチャンバー60を有している。チャンバー60内には被処理基板であるウエハWを水平に支持するための載置台62が設けられている。この載置台62は、チャンバー60の底部中央から上方に延びる円筒状の支持部材64により支持されている。支持部材64はチャンバー60の外部でモータ66に連結されており、ウエハWを載置した状態で載置台62を水平方向に回転できるように構成されている。また、載置台62には、支持部材64の内部を介して冷媒が導入され、載置台62に載置されたウエハWの温度を調節できるように構成されている。
チャンバー60の上部には、マイクロ波導入室68が設けられている。このマイクロ波導入室68は、上部に設けられた天板としての石英製のマイクロ波透過板70と、このマイクロ波透過板70に対向するように配備された電極72a,72bと、円筒状の側壁74とを有している。マイクロ波透過板70の上方には、図示しない導波管を介してマイクロ波発生装置に接続されており、例えば2.45GHzのマイクロ波をマイクロ波導入室68内に導入できるようになっている。
図5(b)に拡大して示すように、電極72a,72bは、載置台62から所定距離Lだけ離れた位置に配備されている。また、電極72aと電極72bとの間には、ギャップ73が設けられている。マイクロ波導入室68に導入されたマイクロ波がこのギャップ73に到達すると例えば5×1014/cmの高密度のプラズマPが生成される。ギャップ73、つまり、電極72aと電極72bとの間隔Lは、例えば0.1mm程度に設定することができる。
マイクロ波導入室68の側壁には、ガス導入部材75が設けられており、マイクロ波導入室68内に処理ガスを供給できるように構成されている。このガス導入部材75には、ガス供給系77が接続されている。このガス供給系77は、例えばNFガス供給源78、Heガス供給源79を有しており、これらのガスが、それぞれガスライン80を介してガス導入部材75に至り、ガス導入部材75のガス放射孔からチャンバー1内に均一に導入される。Heガスは、バブリング槽82に収容されたHO内でバブリングされた後、チャンバー内に導入するように構成されており、ガス中のHOの流量はガスライン80に設けられた図示しない露点計で計測できるようになっている。なお、Heに代えて例えばAr、Kr、Xeなどの他の希ガスを用いることも可能である。
チャンバー60の側面には排気管84が接続されており、この排気管84にはバルブ85が設けられている。また、排気管84はポンプなどの排気装置86に接続されている。そしてこの排気装置86を作動させることによりチャンバー1内のガスが、排気管84を介して排気される。
また、マイクロ波導入室68の周囲には熱交換器88が設けられており、冷却水を流路88aに通流させることにより、マイクロ波導入室68を外部から冷却できるように構成されている。
以上のような大気圧プラズマエッチング装置101では、載置台62と電極72a,72bとの距離Lを例えば5mmに設定し、載置台62に載置されたウエハWに形成されたシリコン酸化膜を、高密度のプラズマPにより選択的にエッチングして除去することができる。
大気圧プラズマエッチング装置101を用いるエッチング条件は以下の通りである。処理ガスとしては、例えばHe、NF、HO(Heバブリングによる)を用いることができる。処理ガス中にHOを添加することで、HFが生成され、エッチングレートを向上させることができる。処理ガスの流量比としては、例えば、He/NF/HO=8〜16/30〜250/180〜400mL/min(sccm)とすることが好ましい。マイクロ波パワーは、500〜1000Wとすることが好ましい。チャンバー内処理圧力は、101325Pa(760Torr)であり、処理温度は20〜100℃の範囲とすることが好ましい。このような条件で大気圧プラズマエッチング処理を実施することにより、ウエハWのシリコン表面に形成されるシリコン酸化膜を下地のシリコンに対して高い選択比でエッチングすることができる。なお、大気圧プラズマ処理では、上記以外のガスとして、例えばArガスとNFとNHまたはNFとNとHガスを含むガス系を用いることができる。
上記(4)のCOR処理は、図6に示すようなCOR処理装置102内で、HFとNHを含む反応性ガスをシリコン酸化膜に作用させて反応させた後、加熱により反応生成物を除去することにより行なわれる。図6において、COR処理装置102は、円筒状のチャンバー110と、該チャンバー110内に配置されたウエハWの載置台112と、チャンバー110の上方に配置されたシャワーヘッド114と、チャンバー110内のガス等を排気する排気装置116と、を有する。載置台112は、内部に直流電圧が印加される電極板(図示せず)を有し、クーロン力又はジョンセン・ラーベック力によってウエハWを吸着して保持する。
シャワーヘッド114は2層構造を有し、第1のバッファ室118及び第2のバッファ室120を有する。第1のバッファ室118及び第2のバッファ室120はそれぞれガス通気孔122,124を介してチャンバー110内に連通している。ウエハWにCOR処理を施す際、第1のバッファ室118にはNH(アンモニア)ガスがアンモニアガス供給管126から供給され、ガス通気孔122を介してチャンバー110内へ供給されると共に、第2のバッファ室120にはHF(弗化水素)ガスが弗化水素ガス供給管128から供給され、ガス通気孔124を介してチャンバー110内へ供給される。
COR処理条件は以下の通りである。まず、反応性ガスとシリコン酸化膜とを反応させる工程では、処理ガスとして、例えばHFとNHを含む反応性ガスを用いることができる。処理ガスの流量比としては、例えば、HF/NH=0.1〜2が好ましく、流量はHFが5〜500mL/min(sccm)、NHが5〜500mL/min(sccm)とすることが好ましい。この際のチャンバー内処理圧力は、0.1〜13.3Paとすることが好ましく、0.06〜6.67Paとすることがより好ましい。処理温度は30〜500℃の範囲とすることが好ましく、50〜300℃がより好ましい。また、HFガス、NHガスの分圧を調節する目的で、Arガスを供給することが好ましい。
次に、加熱により反応生成物を取り除く工程では、反応生成物が形成されたウエハWを、例えば50〜300℃、好ましくは100〜200℃の温度で30〜360秒間、好ましくは100〜200秒間加熱することが好ましい。
このような条件でCOR処理を実施することにより、シリコン酸化膜を下地のシリコンに対して高い選択比で除去することができる。
上記(5)のNOR処理は、図7に示すようなNOR処理装置103内で、H、NおよびNFを含むプラズマをシリコン酸化膜に作用させて反応生成物を形成した後、加熱により反応生成物を除去することにより行なわれる。NOR処理装置103は、NガスとHガスの混合ガスをプラズマにより活性化するプラズマ形成管150と、ウエハWに対して、自然酸化膜を除去するための処理を行なう処理容器152とを有している。この処理容器152の内部には、処理されるウエハWが載置される載置台154が設けられている。また、この処理容器152の底部の周縁部には、図示しない真空ポンプなどの排気装置に接続された排気口156が設けられ、処理容器152内を真空引きできるようになっている。また、載置台154の下方には照射口158が形成されており、この照射口158には透過窓160が設けられている。透過窓160の下方には、複数の加熱ランプ162が設けられ、この加熱ランプ162から放出される加熱用の光線が透過窓160を透過して載置台154を介しウエハWを裏面側から加熱できるようになっている。
一方、プラズマ形成管150は、処理容器152の天井部に起立状態で取り付けられている。このプラズマ形成管150の上端には、この管内にNガスとHガスよりなるプラズマガスを導入するガス導入部164が設けられており、このガス導入部164は図示しないNガス源及びHガス源が接続されている。
また、上記ガス導入部164の下には、プラズマ形成部166が設けられている。このプラズマ形成部166では、2.45GHzのマイクロ波を発生するマイクロ波発生源168で発生したマイクロ波を、導波管170を介して矩形導波管172へ供給するようになっている。そして、この供給されたマイクロ波によりプラズマ形成管150内にHガスとNガスの混合ガスのプラズマが生成し、ダウンフローを形成できるようになっている。プラズマ形成管150の下端部の流出口174の直下には、図示しないNFガス供給源に接続されたシャワーヘッド176が設けられている。
NOR処理条件は以下の通りである。H、NおよびNFを含むプラズマにより処理する工程では、まず、処理ガスとして例えばHとNとを含むガスを用いてマイクロ波励起プラズマを形成する。この際の処理ガスの流量比としては、例えば、H/N=0.1〜1とすることが好ましい。流量は、Hが50〜1500mL/min(sccm)でNが50〜1500mL/min(sccm)とすることが好ましい。このプラズマにNFガスを供給する。NFの流量は、5〜300mL/min(sccm)とすることが好ましい。
また、チャンバー内圧力は266〜1333Paとすることが好ましく、400〜933Paがより好ましい。温度は90〜500℃の範囲とすることが好ましい。他の条件として、例えばマイクロ波の周波数は2.45GHz、マイクロ波パワーは、200〜1500Wとすることが好ましい。このようにH、N、NFを含む活性種をシリコン酸化膜と反応させ、反応生成物を形成せしめる。
次に、加熱により反応生成物を除去する工程では、反応生成物が形成されたウエハWを、例えば50〜300℃、好ましくは100〜200℃の温度に30〜360秒間加熱することが好ましい。
このような条件でNOR処理を実施することにより、シリコン酸化膜を下地のシリコンに対して高い選択比で除去することができる。
図1のステップS1〜ステップS3の工程手順でシリコン表面に初期パターンより微細な目的の2次パターンを形成した後は、必要に応じてこの2次パターンの表面を例えば酸化処理、窒化処理、酸窒化処理することにより、シリコン酸化膜(SiO膜)、シリコン酸窒化膜(SiON膜)、シリコン窒化膜(SiN)等を形成し、トランジスタ等の半導体装置においてゲート絶縁膜等として利用可能な絶縁膜を形成することができる。この場合、例えば酸化処理、窒化処理や酸窒化処理は、図3と同様の構成のプラズマ処理装置100を用いて行なうことができる。また、例えばICPプラズマ、表面反射波プラズマ、マグネトロンプラズマ等のプラズマ処理装置を用いて酸化処理、窒化処理や酸窒化処理を行なうこともできる。
次に、製造過程で本発明のパターン形成方法を適用可能な半導体装置について説明する。本発明のパターン形成方法は、従来のフォトリソグラフィー技術によるパターン形成に比べて、さらに微細加工が可能な方法である。従って、例えばフィン構造、ダブルゲート構造などの3次元構造のトランジスタ等を作製する際のパターン形成に好適に利用できる。このような3次元構造のトランジスタは、LSIの高集積化、高速化にともなうデザインルールの微細化に伴い、従来のプレーナ型のMOSトランジスタに代るものとして注目されている。
図8(a)は、3次元デバイスの一例として、フィン構造のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)の概略構成例を模式的に示したものである。このフィン構造のMOSFET200は、SiO膜などの下地膜201の上にフィン状または凸状のシリコン壁202が設けられている。このシリコン壁202の一部を覆うようにゲート絶縁膜206が形成され、さらにそのゲート絶縁膜206を介してゲート電極203が形成された3次元構造を有している。シリコン壁202の表面に形成されたゲート絶縁膜206は、頂部206aと、両側の壁面部206b,206cとの3面がゲート電極203に覆われていることにより、3ゲート構造のトランジスタを形成している。ゲート電極203を間に挟んでその両側に突出したシリコン壁202は、ソース204とドレイン205を形成しており、これらソース・ドレイン間に電流が流れることによりトランジスタが構成される。3ゲート構造の場合、3つのゲートでMOSFETのチャンネル領域を制御できることから、一つのゲートだけでチャンネル領域を制御する従来のプレーナ型MOSFETに比べ、短チャンネル効果を抑制する性能に優れており、32ナノメートル・ノード以降の微細化・高集積化にも対応が可能である。
このような構造のMOSFET200は、以下のようにして製造できる。例えば、SiO膜などの下地膜201の上に、例えばCVDなどによりシリコン層を成膜した後、フォトリソグラフィー技術によってパターン形成されたマスクを用いてエッチングを行ない、図8(b)に示すようにシリコン壁202aを形成する。なお、図8(b)では一つのシリコン壁202aのみを図示しているが、実際には複数のシリコン壁202aが並列的に形成され凹凸構造をなしている。
次に、シリコン壁202aに対し、図1のステップS2(表面酸化工程)、ステップS3(酸化膜除去工程)の手順を繰り返して微細にパターニングしていき、所定の線幅を有するシリコン壁202を形成する。そして、目的の2次パターンが形成されたシリコン壁202の表面を例えば酸化雰囲気中で熱処理したり、あるいはOガスプラズマを用いてプラズマ酸化処理したりすることにより、ゲート絶縁膜206となるシリコン酸化膜を形成する。次に、シリコン壁202を覆うように例えばCVDなどによりポリシリコン層を成膜した後、フォトリソグラフィー技術によってパターン形成されたマスクを用いてエッチングを行ない、ポリシリコンのゲート電極203を形成することによりMOSFET200が得られる。
このような3次元構造のMOSFET200を製造するに際して、例えば図1に示すステップS1〜ステップS3の手順のパターン形成方法を利用することによって、フォトリソグラフィー技術のみによるパターン形成に比較して、より微細なパターンを精度良く形成できる。
すなわち、本実施形態のパターン形成方法では、図3に例示されるプラズマ処理装置100によって形成されるマイクロ波励起高密度プラズマを利用することによって、プラズマダメージを極力抑制しながら、シリコンの面方位[(100)面や(110)面]に依存することなく均一なシリコン酸化膜を形成することができる。従って、このようなシリコン酸化膜を形成する表面酸化工程(ステップS2)と、このシリコン酸化膜を除去する酸化膜除去工程(ステップS3)を繰り返すことにより、高い精度でパターン形成が可能になる。
次に、本発明の基礎となった実験結果について説明を行なう。
プラズマ処理装置100を用い、下記の条件Aで凹部(トレンチ)が形成されたシリコン(単結晶)表面にシリコン酸化膜(SiO膜)を8nmの膜厚で形成した。なお、比較のため条件Bの熱酸化方法により同様の膜厚でシリコン酸化膜を形成した。
得られたシリコン酸化膜について、SiO/Si界面の粗さ(自乗平均平方根粗さ;Rms)をAFM(原子間力顕微鏡;Atomic Force Microscopy)分析によって測定した。その結果を図9に示した。
また、シリコンの凹部の(100)面と(110)面に形成された酸化膜の膜厚を測定し、面方位依存性を調べた。その結果を図10に示した。
<条件A>・・・ラジカル酸化処理
Ar流量:500mL/min(sccm)、
流量:5mL/min(sccm)
流量:5mL/min(sccm)
ガス比率:約1%
処理圧力:133.3Pa(1Torr)
マイクロ波パワー:2750W
処理温度:400℃
処理時間:90秒
マイクロ波透過板28の面積:1027mm
<条件B>・・・WVG熱酸化
処理温度:950℃
処理時間:420秒
図9より、プラズマ処理装置100を用いてラジカル酸化を行なって得られたシリコン酸化膜は、熱酸化によるシリコン酸化膜に比べ、Rmsが小さく、SiO/Si界面がより平滑であることが確認された。
また、図10より、プラズマ処理装置100を用いてラジカル酸化を行なって得られたシリコン酸化膜は、熱酸化によるシリコン酸化膜と比較して、(100)面と(110)面での膜厚の差が小さく、面方位依存性が少ないことが確認できた。
さらに、シリコン酸化膜が形成された凹部のコーナーの形状を観察した。図11および図12はラジカル酸化後および熱酸化後の凹部の断面形状を示しており、(a)は上部コーナー(肩部)、(b)は側壁部、(c)は下部コーナーを示す。図11(a)〜(c)に示すようにプラズマ処理装置100を用いてラジカル酸化を行なって得られたシリコン酸化膜は、図12(a)〜(c)の熱酸化によるシリコン酸化膜に比べ、凹部のコーナー(シリコン)に丸みが導入されているとともに、面方位に関わらず均一なシリコン酸化膜が形成されていた。コーナーが鋭角であると、形成されたシリコン酸化膜を絶縁膜として使用する半導体装置において、当該部位からリーク電流が発生しやすくなり、電気的特性の低下を招来するおそれがあるが、コーナーに丸みを形成することによってリークを防止できる。また、シリコンの面方位により膜厚が異なると、高いパターン精度が得られないが、ラジカル酸化を行うことで高いパターン精度が得られることが示された。
以上、図9〜図12の結果から、プラズマ処理装置100を用いてラジカル酸化を行ない、シリコン酸化膜を形成することの優位性が確認された。従って、プラズマ処理装置100を用いて表面酸化工程(ステップS2)を実施することにより、SiO/Si界面の平滑化、面方位依存性の抑制、コーナーへの丸みの導入が図られ、半導体装置の製造に利用価値の高い高精度かつ微細なパターン形成が可能であることが理解される。
以上、本発明の実施形態を述べたが、本発明は上記実施形態に制約されることはなく、種々の変形が可能である。例えば上記実施形態では、パターン形成方法を適用可能な半導体装置の製造例として3次元構造のMOSFETの形成過程を例に挙げたが、これに限るものではなく、例えば、凹凸パターンに沿って高品質な酸化膜形成をする必要性が高いアプリケーションや、素子分離技術であるSTI(Shallow Trench Isolation)におけるトレンチ内部の酸化膜形成やトランジスタのポリシリコンゲート電極の形成などにも適用できる。さらに、本発明のパターン形成方法は、トランジスタのポリシリコンゲート電極を形成する場合だけでなく、メタルゲート電極を形成する場合にも適用することが可能である。
本発明は、各種半導体装置の製造過程において、シリコンにパターン形成をする場合に好適に利用できる。
本発明のパターン形成方法の手順の一例を示すフロー図。 本発明のパターン形成方法の原理を説明する図面。 表面酸化工程に利用可能なプラズマ処理装置の一例を示す概略断面図。 平面アンテナ部材の構造を示す図面。 酸化膜除去工程に利用可能な大気圧プラズマエッチング装置の一例を示す概略断面図。 COR処理装置の概略構成を示す図面。 NOR処理装置の概略構成を示す図面。 3次元MOSFETの説明に供する図面であり、(a)はMOSFETの外観斜視図、(b)はフィン構造を示す斜視図である。 SiO/Si界面のラフネスの比較結果を示すグラフである。 シリコンの面方位とSiO膜の膜厚との関係を示すグラフである。 ラジカル酸化後の凹部の断面を示す写真であり、(a)は上部コーナー(肩部)、(b)は側壁部、(c)は下部コーナーを示す。 熱酸化後の凹部の断面を示す写真であり、(a)は上部コーナー(肩部)、(b)は側壁部、(c)は下部コーナーを示す。
符号の説明
1;チャンバー(処理室)
2;サセプタ
3;支持部材
5;ヒータ
15;ガス導入部材
16;ガス供給系
17;Arガス供給源
18;Oガス供給源
19;Hガス供給源
23;排気管
24;排気装置
25;搬入出口
26;ゲートバルブ
28;マイクロ波透過板
29;シール部材
31;平面アンテナ部材
32;マイクロ波放射孔
37;導波管
37a;同軸導波管
37b;矩形導波管
39;マイクロ波発生装置
40;モード変換器
50;プロセスコントローラ
101;大気圧プラズマエッチング装置
300;初期パターン
301;中間パターン
302;2次パターン
W…ウエハ(基板)

Claims (19)

  1. 被処理体上に第1の線幅を有する初期パターンが形成されたシリコン表面を、プラズマ処理装置の処理室内でプラズマ酸化処理し、前記初期パターンの表面にシリコン酸化膜を形成する表面酸化工程と、
    前記シリコン酸化膜を除去する酸化膜除去工程と、
    を繰り返し行なうことにより、被処理体上に、前記第1の線幅に比べ微細な第2の線幅を持つ目的のパターンを形成することを特徴とする、パターン形成方法。
  2. 前記酸化膜除去工程では、希フッ酸を用いたウェットエッチング処理により前記シリコン酸化膜を除去することを特徴とする、請求項1に記載のパターン形成方法。
  3. 前記酸化膜除去工程では、フッ酸蒸気雰囲気でのベーパーエッチング処理により前記シリコン酸化膜を除去することを特徴とする、請求項1に記載のパターン形成方法。
  4. 前記酸化膜除去工程では、大気圧プラズマエッチング処理により前記シリコン酸化膜を除去することを特徴とする、請求項1に記載のパターン形成方法。
  5. 前記酸化膜除去工程では、前記処理室と同一または別の処理室内でHFとNHを含む反応性ガスを前記シリコン酸化膜に作用させて反応生成物を形成した後、被処理体を加熱して該反応生成物を取り除くことにより、前記シリコン酸化膜を除去することを特徴とする、請求項1に記載のパターン形成方法。
  6. 前記酸化膜除去工程では、HとNを含むガスのプラズマを形成してHとNを含む活性種を形成し、その活性種を前記処理室と同一または別の処理室内に導入するとともに、その処理室内に少なくともNFガスを導入して前記活性種によりNFガスを活性化し、これらH、NおよびNFを含む活性種を前記シリコン酸化膜に作用させて反応生成物を形成した後、被処理体を加熱して該反応生成物を取り除くことにより、前記シリコン酸化膜を除去することを特徴とする、請求項1に記載のパターン形成方法。
  7. 前記第2の線幅が、20nm以下であることを特徴とする、請求項1から請求項6のいずれか1項に記載のパターン形成方法。
  8. 1回の前記表面酸化工程で形成される前記シリコン酸化膜の膜厚が、3〜15nmであることを特徴とする、請求項1から請求項7のいずれか1項に記載のパターン形成方法。
  9. 前記表面酸化工程におけるプラズマ酸化処理は、シリコンの面方位にかかわらず均一なシリコン酸化膜を形成するプラズマ酸化処理方法により行うことを特徴とする、請求項1から請求項8のいずれか1項に記載のパターン形成方法。
  10. 前記表面酸化工程におけるプラズマ酸化処理は、O()ラジカルの密度が1×1012[cm−3]以上のプラズマを生成し、該プラズマにより前記シリコン表面を酸化処理することを特徴とする、請求項1から請求項8のいずれか1項に記載のパターン形成方法。
  11. 前記プラズマ処理装置は、複数のスロットを有する平面アンテナにより前記処理室内にマイクロ波を導入してマイクロ波励起プラズマを形成するプラズマ処理装置である、請求項1から請求項10のいずれか1項に記載のパターン形成方法。
  12. 前記プラズマ酸化処理における処理圧力が、1.33〜334Paである、請求項1から請求項11のいずれか1項に記載のパターン形成方法。
  13. 前記プラズマ酸化処理における処理ガス中の酸素の割合が0.2〜1%である、請求項1から請求項12のいずれか1項に記載のパターン形成方法。
  14. 前記処理ガスは、水素を0.01〜1%の割合で含む、請求項13に記載のパターン形成方法。
  15. 前記プラズマ酸化処理における処理温度が400〜600℃である、請求項1から請求項14のいずれか1項に記載のパターン形成方法。
  16. 請求項1から請求項15のいずれか1項に記載のパターン形成方法により、前記目的のパターンを形成する工程と、
    前記目的のパターンが形成された被処理体の表面を前記プラズマ処理装置の処理室内でプラズマ酸化処理し、シリコン酸化膜を形成する工程と、
    を含む半導体装置の製造方法。
  17. 前記半導体装置は、3次元構造デバイスである、請求項16に記載の半導体装置の製造方法。
  18. コンピュータ上で動作するプログラムが記憶されたコンピュータ読取り可能な記憶媒体であって、前記プログラムは、実行時に、前記プラズマ処理装置の処理室内で、請求項1から請求項15のいずれか1項に記載のパターン形成方法における表面酸化工程が行なわれるように前記プラズマ処理装置を制御する、コンピュータ読取り可能な記憶媒体。
  19. プラズマを発生させるプラズマ供給源と、
    前記プラズマにより、被処理体を処理するための真空排気可能な処理室と、
    前記処理室内で、請求項1から請求項15のいずれか1項に記載のパターン形成方法における表面酸化工程が行なわれるように制御する制御部と、
    を備えた、プラズマ処理装置。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010150547A1 (ja) * 2009-06-26 2010-12-29 株式会社Sumco シリコンウェーハの洗浄方法、およびその洗浄方法を用いたエピタキシャルウェーハの製造方法
JP2011097029A (ja) * 2009-09-30 2011-05-12 Tokyo Electron Ltd 半導体装置の製造方法
US7955922B2 (en) 2007-01-17 2011-06-07 Tokyo Electron Limited Manufacturing method of fin-type field effect transistor
KR20110114559A (ko) * 2009-01-07 2011-10-19 램 리써치 코포레이션 플라즈마 산화 처리에 의한 프로파일 및 cd 균일성
JP2012124227A (ja) * 2010-12-06 2012-06-28 Tokyo Electron Ltd 基板洗浄方法及び基板処理装置
KR101165970B1 (ko) 2009-03-19 2012-07-18 도쿄엘렉트론가부시키가이샤 기판의 에칭 방법 및 시스템
JP2013522882A (ja) * 2010-03-10 2013-06-13 アプライド マテリアルズ インコーポレイテッド 周期的な酸化およびエッチングのための装置と方法
JP2013522884A (ja) * 2010-03-10 2013-06-13 アプライド マテリアルズ インコーポレイテッド 周期的な酸化およびエッチングのための装置と方法
JP2014082494A (ja) * 2012-10-17 2014-05-08 Psk Inc 基板処理方法
JP2020202296A (ja) * 2019-06-10 2020-12-17 国立大学法人東北大学 半導体集積回路用のシリコンピラーの作製方法
JP2023508553A (ja) * 2020-03-11 2023-03-02 チャンシン メモリー テクノロジーズ インコーポレイテッド 半導体構造の処理方法

Families Citing this family (144)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010105585A1 (de) * 2009-03-17 2010-09-23 Roth & Rau Ag Substratbearbeitungsanlage und substratbearbeitungsverfahren
US7943530B2 (en) * 2009-04-03 2011-05-17 International Business Machines Corporation Semiconductor nanowires having mobility-optimized orientations
US20110061810A1 (en) * 2009-09-11 2011-03-17 Applied Materials, Inc. Apparatus and Methods for Cyclical Oxidation and Etching
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
KR101145334B1 (ko) * 2010-05-31 2012-05-14 에스케이하이닉스 주식회사 반도체 장치 제조방법
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
KR101494995B1 (ko) * 2011-02-08 2015-02-23 가부시키가이샤 알박 라디칼 에칭 장치 및 방법
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
KR20130039963A (ko) * 2011-10-13 2013-04-23 주식회사 테스 기판처리시스템 및 이를 이용한 기판처리방법
JP2013131587A (ja) * 2011-12-21 2013-07-04 Hitachi High-Technologies Corp プラズマ処理方法
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) * 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
JP6086862B2 (ja) * 2013-08-30 2017-03-01 東京エレクトロン株式会社 酸化シリコンから構成された領域を選択的に除去する方法及びプラズマ処理装置
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9478434B2 (en) 2014-09-24 2016-10-25 Applied Materials, Inc. Chlorine-based hardmask removal
US9368364B2 (en) 2014-09-24 2016-06-14 Applied Materials, Inc. Silicon etch process with tunable selectivity to SiO2 and other materials
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9299583B1 (en) 2014-12-05 2016-03-29 Applied Materials, Inc. Aluminum oxide selective etch
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
US9343272B1 (en) 2015-01-08 2016-05-17 Applied Materials, Inc. Self-aligned process
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9373522B1 (en) 2015-01-22 2016-06-21 Applied Mateials, Inc. Titanium nitride removal
US9449846B2 (en) 2015-01-28 2016-09-20 Applied Materials, Inc. Vertical gate separation
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US9406675B1 (en) * 2015-03-16 2016-08-02 Taiwan Semiconductor Manufacturing Company Ltd. FinFET structure and method of manufacturing the same
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
JP6466315B2 (ja) * 2015-12-25 2019-02-06 東京エレクトロン株式会社 基板処理方法及び基板処理システム
KR101874822B1 (ko) * 2016-04-01 2018-07-06 주식회사 테스 실리콘산화막의 선택적 식각 방법
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9773662B1 (en) * 2016-06-03 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a fine structure
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US9721789B1 (en) 2016-10-04 2017-08-01 Applied Materials, Inc. Saving ion-damaged spacers
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
JP2017201321A (ja) * 2017-06-29 2017-11-09 日本電子材料株式会社 プローブカード用ガイド板およびプローブカード用ガイド板の製造方法
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
JP7113681B2 (ja) * 2018-06-28 2022-08-05 株式会社日立ハイテク エッチング処理方法およびエッチング処理装置
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
WO2020066172A1 (ja) * 2018-09-26 2020-04-02 東京エレクトロン株式会社 エッチング方法、エッチング残渣の除去方法、および記憶媒体
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
CN112424912B (zh) * 2019-06-21 2024-01-05 株式会社日立高新技术 等离子处理方法
JP7414593B2 (ja) * 2020-03-10 2024-01-16 東京エレクトロン株式会社 基板処理方法及び基板処理装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0818054A (ja) * 1994-04-28 1996-01-19 Nippondenso Co Ltd 半導体装置及びその製造方法
WO2004008519A1 (ja) * 2002-07-17 2004-01-22 Tokyo Electron Limited 酸化膜形成方法および電子デバイス材料
JP2004349546A (ja) * 2003-05-23 2004-12-09 Tokyo Electron Ltd 酸化膜形成方法、酸化膜形成装置および電子デバイス材料
JP2004356472A (ja) * 2003-05-30 2004-12-16 Renesas Technology Corp 半導体装置及びその製造方法
WO2005104218A1 (en) * 2004-03-31 2005-11-03 Tokyo Electron Limited Method of controlling trimming of a gate elecrode structure
JP2006507681A (ja) * 2002-11-25 2006-03-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 歪みFinFETCMOSデバイス構造
WO2006025363A1 (ja) * 2004-08-31 2006-03-09 Tokyo Electron Limited シリコン酸化膜の形成方法、半導体装置の製造方法およびコンピュータ記憶媒体
WO2006106666A1 (ja) * 2005-03-31 2006-10-12 Tokyo Electron Limited シリコン酸化膜の製造方法、その制御プログラム、記憶媒体及びプラズマ処理装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5282925A (en) 1992-11-09 1994-02-01 International Business Machines Corporation Device and method for accurate etching and removal of thin film
JP4124543B2 (ja) 1998-11-11 2008-07-23 東京エレクトロン株式会社 表面処理方法及びその装置
KR100639147B1 (ko) * 2001-01-25 2006-10-31 동경 엘렉트론 주식회사 플라즈마 처리 방법
US7388259B2 (en) * 2002-11-25 2008-06-17 International Business Machines Corporation Strained finFET CMOS device structures
JP2004266249A (ja) 2003-02-10 2004-09-24 Nec Electronics Corp 半導体装置の製造方法
TWI264767B (en) * 2004-01-14 2006-10-21 Tokyo Electron Ltd Method of controlling trimming of a gate electrode structure
JP4718189B2 (ja) * 2005-01-07 2011-07-06 東京エレクトロン株式会社 プラズマ処理方法
KR100972862B1 (ko) * 2008-04-07 2010-07-28 주식회사 하이닉스반도체 불휘발성 메모리 소자의 형성방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0818054A (ja) * 1994-04-28 1996-01-19 Nippondenso Co Ltd 半導体装置及びその製造方法
WO2004008519A1 (ja) * 2002-07-17 2004-01-22 Tokyo Electron Limited 酸化膜形成方法および電子デバイス材料
JP2006507681A (ja) * 2002-11-25 2006-03-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 歪みFinFETCMOSデバイス構造
JP2004349546A (ja) * 2003-05-23 2004-12-09 Tokyo Electron Ltd 酸化膜形成方法、酸化膜形成装置および電子デバイス材料
JP2004356472A (ja) * 2003-05-30 2004-12-16 Renesas Technology Corp 半導体装置及びその製造方法
WO2005104218A1 (en) * 2004-03-31 2005-11-03 Tokyo Electron Limited Method of controlling trimming of a gate elecrode structure
WO2006025363A1 (ja) * 2004-08-31 2006-03-09 Tokyo Electron Limited シリコン酸化膜の形成方法、半導体装置の製造方法およびコンピュータ記憶媒体
WO2006106666A1 (ja) * 2005-03-31 2006-10-12 Tokyo Electron Limited シリコン酸化膜の製造方法、その制御プログラム、記憶媒体及びプラズマ処理装置

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7955922B2 (en) 2007-01-17 2011-06-07 Tokyo Electron Limited Manufacturing method of fin-type field effect transistor
KR101652138B1 (ko) * 2009-01-07 2016-08-29 램 리써치 코포레이션 스페이서들을 형성하기 위한 장치 및 방법
KR20110114559A (ko) * 2009-01-07 2011-10-19 램 리써치 코포레이션 플라즈마 산화 처리에 의한 프로파일 및 cd 균일성
KR101165970B1 (ko) 2009-03-19 2012-07-18 도쿄엘렉트론가부시키가이샤 기판의 에칭 방법 및 시스템
US8664092B2 (en) 2009-06-26 2014-03-04 Sumco Corporation Method for cleaning silicon wafer, and method for producing epitaxial wafer using the cleaning method
JP5278549B2 (ja) * 2009-06-26 2013-09-04 株式会社Sumco シリコンウェーハの洗浄方法、およびその洗浄方法を用いたエピタキシャルウェーハの製造方法
WO2010150547A1 (ja) * 2009-06-26 2010-12-29 株式会社Sumco シリコンウェーハの洗浄方法、およびその洗浄方法を用いたエピタキシャルウェーハの製造方法
JP2011097029A (ja) * 2009-09-30 2011-05-12 Tokyo Electron Ltd 半導体装置の製造方法
JP2013522882A (ja) * 2010-03-10 2013-06-13 アプライド マテリアルズ インコーポレイテッド 周期的な酸化およびエッチングのための装置と方法
JP2013522884A (ja) * 2010-03-10 2013-06-13 アプライド マテリアルズ インコーポレイテッド 周期的な酸化およびエッチングのための装置と方法
JP2012124227A (ja) * 2010-12-06 2012-06-28 Tokyo Electron Ltd 基板洗浄方法及び基板処理装置
JP2014082494A (ja) * 2012-10-17 2014-05-08 Psk Inc 基板処理方法
JP2020202296A (ja) * 2019-06-10 2020-12-17 国立大学法人東北大学 半導体集積回路用のシリコンピラーの作製方法
JP7349699B2 (ja) 2019-06-10 2023-09-25 国立大学法人東北大学 半導体集積回路用のシリコンピラーの作製方法
JP2023508553A (ja) * 2020-03-11 2023-03-02 チャンシン メモリー テクノロジーズ インコーポレイテッド 半導体構造の処理方法

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