JP6590716B2 - トランジスタの閾値制御方法および半導体装置の製造方法 - Google Patents

トランジスタの閾値制御方法および半導体装置の製造方法 Download PDF

Info

Publication number
JP6590716B2
JP6590716B2 JP2016017680A JP2016017680A JP6590716B2 JP 6590716 B2 JP6590716 B2 JP 6590716B2 JP 2016017680 A JP2016017680 A JP 2016017680A JP 2016017680 A JP2016017680 A JP 2016017680A JP 6590716 B2 JP6590716 B2 JP 6590716B2
Authority
JP
Japan
Prior art keywords
microwave
film
electrode layer
semiconductor substrate
processing apparatus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016017680A
Other languages
English (en)
Other versions
JP2017139277A (ja
Inventor
健太郎 白神
健太郎 白神
秋山 浩二
浩二 秋山
準弥 宮原
準弥 宮原
藤野 豊
豊 藤野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2016017680A priority Critical patent/JP6590716B2/ja
Priority to KR1020170014231A priority patent/KR101923808B1/ko
Priority to US15/423,460 priority patent/US10153169B2/en
Publication of JP2017139277A publication Critical patent/JP2017139277A/ja
Application granted granted Critical
Publication of JP6590716B2 publication Critical patent/JP6590716B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192Microwave generated discharge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192Microwave generated discharge
    • H01J37/32211Means for coupling power to the plasma
    • H01J37/3222Antennas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J49/00Particle spectrometers or separator tubes
    • H01J49/02Details
    • H01J49/10Ion sources; Ion guns
    • H01J49/105Ion sources; Ion guns using high-frequency excitation, e.g. microwave excitation, Inductively Coupled Plasma [ICP]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02244Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05HPLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00Generating plasma; Handling plasma
    • H05H1/24Generating plasma
    • H05H1/46Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Analytical Chemistry (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Electromagnetism (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、MOS型のトランジスタの閾値制御方法および半導体装置の製造方法に関する。
半導体デバイスの微細化にともない、CMOSトランジスタ用のゲート電極構造は、ポリシリコン/SiOから金属/高誘電率材料(High−k材料)へ移行している。具体的には、半導体基板(Si基板)の主面にHfO等のHigh−k材料からなるゲート絶縁膜を形成し、その上にキャップとなるTiN膜等からなる第1の電極層を形成し、その上に仕事関数金属としてのAlを含むAlTi膜等からなる第2の電極層を形成し、さらにその上にバリアとなるTiN膜等からなる第3の電極層、およびWからなる第4の電極層を形成し、p−チャンネルおよびn−チャンネルのゲート電極用の積層体を形成する。
このとき、トランジスタの閾値を制御する必要があるが、トランジスタの閾値を技術として、ゲート電極用の積層体の第2の電極層に仕事関数金属として含まれるAlの組成比をpMOS領域とnMOS領域とで変化させる技術が知られている(例えば特許文献1)。また、キャップとして用いられるTiN膜の膜厚をpMOS領域とnMOS領域で変えることで閾値を制御することも行われている。
特開2015−060867号公報
しかしながら、特許文献1のpMOS領域とnMOs領域とで仕事関数金属の組成比を変える技術は、仕事関数金属であるAlを含むTiAl膜を形成した後、ランプアニールによりAlをその下のTiN膜に拡散させてトランジスタの閾値を変えるのであるが、その際に複雑な操作が必要である。また、キャップとしてのTiN膜の厚さを変える技術はpMOS領域のゲート電極用積層体における膜形成とnMOS領域のゲート電極用積層体における膜形成とを別々工程で形成する必要がある。このため、いずれも工程が多くなって煩雑であり、コストが高いものとなる。また、微細化がさらに進めば、キャップとしてのTiN膜の膜厚はさらに薄くなることが予想され、TiN膜の膜厚を変えることによる閾値制御手法では制御が困難となる。
したがって、本発明は、工程の増加を抑制しつつ困難性をともなうことなくMOSトランジスタの閾値制御を行うことができるトランジスタの閾値制御方法、およびそれを用いた半導体装置の製造方法を提供することを課題とする。
上記課題を解決するため、本発明の第1の観点は、半導体基板の主面のMOSトランジスタのチャンネル領域に、酸素を含有する高誘電率材料からなるゲート絶縁膜を形成し、前記ゲート絶縁膜の上に、TiN膜またはTaN膜からなる第1の電極層を形成し、前記第1の電極層の上に、仕事関数調整用金属としてAlまたはTiを含むTiAl膜、Al膜およびTi膜のいずれかからなる第2の電極層を形成し、その後、マイクロ波プラズマ処理装置による酸化処理または窒化処理により、前記第2の電極層へ選択的に酸素または窒素を添加して前記仕事関数調整用金属を不活性化し、前記ゲート絶縁膜からの酸素の引き抜きを抑制することにより前記MOSトランジスタの閾値制御を行うことを特徴とするトランジスタの閾値制御方法を提供する。
本発明の第2の観点は、主面に、第1導電型のチャンネルが形成される第1領域と、第2導電型のチャンネルが形成される第2領域を有する半導体基板を準備する工程と、前記第1領域および前記第2領域に、酸素を含有する高誘電率材料からなるゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に、TiN膜またはTaN膜からなる第1の電極層を形成する工程と、前記第1の電極層の上に仕事関数調整用金属としてAlまたはTiを含むTiAl膜、Al膜およびTi膜のいずれかからなる第2の電極層を形成する工程と、前記第2の電極層のうち、前記第1領域のみに、マイクロ波プラズマ処理装置による酸化処理または窒化処理を施して、前記第2の電極層へ選択的に酸素または窒素を添加して前記仕事関数調整用金属を不活性化し、前記ゲート絶縁膜からの酸素の引き抜きを抑制する工程とを有することを特徴とする半導体装置の製造方法を提供する。
上記第1の観点および第2の観点において、前記ゲート絶縁膜を構成する高誘電率材料はHfO膜であり、前記第1の電極層はTiN膜からなり、前記第2の電極層はTiAl膜からなるものとすることができる。
前記マイクロ波プラズマ処理装置として、スロットを有する平面アンテナを有し、所定パワーのマイクロ波を前記平面アンテナの前記スロットおよび誘電体材料からなるマイクロ波透過板を透過させて半導体基板が配置された処理容器内に導入し、前記マイクロ波により生成されたマイクロ波プラズマにより前記半導体基板の前記第2の電極層を酸化処理または窒化処理するものを用いることができる。
前記マイクロ波プラズマ処理装置として、マイクロ波が給電され、インピーダンス整合を行うチューナと、給電されたマイクロ波を放射するスロットを有する平面アンテナと、前記平面アンテナに隣接した誘電体材料からなるマイクロ波透過板とを有するマイクロ波放射機構を複数有し、所定パワーのマイクロ波を前記複数のマイクロ波放射機構の前記スロットおよび前記マイクロ波透過板を透過させて、半導体基板が配置された処理容器内に導入し、前記マイクロ波により生成されたマイクロ波プラズマにより前記半導体基板の前記第2の電極層を酸化処理または窒化処理するものが好適である。この装置は、前記第2の電極層は厚さが3nm以下であり、前記マイクロ波プラズマ処理が酸化処理である場合に適用することができる。
本発明によれば、工程の増加を抑制しつつ困難性をともなうことなくMOSトランジスタの閾値制御を行うことができる。
本発明のトランジスタの閾値制御方法が適用されるCMOSトランジスタの製造方法の一例を説明するためのフロー図である。 図1のCMOSトランジスタの製造方法のステップ1を示す工程断面図である。 図1のCMOSトランジスタの製造方法のステップ2を示す工程断面図である。 図1のCMOSトランジスタの製造方法のステップ3を示す工程断面図である。 図1のCMOSトランジスタの製造方法のステップ4を示す工程断面図である。 図1のCMOSトランジスタの製造方法のステップ5を示す工程断面図である。 図1のCMOSトランジスタの製造方法のステップ6を示す工程断面図である。 図1のCMOSトランジスタの製造方法のステップ7を示す工程断面図である。 図1のCMOSトランジスタの製造方法のステップ8を示す工程断面図である。 図1のCMOSトランジスタの製造方法のステップ10を示す工程断面図である。 本発明のトランジスタの閾値制御の原理を説明するための図である。 マイクロ波プラズマ処理装置の第1の例であるRLSA(登録商標)マイクロ波プラズマ処理装置を示す断面図である。 マイクロ波プラズマ処理装置の第2の例の概略構成を示す断面図である。 図13のマイクロ波プラズマ処理装置のマイクロ波導入装置の構成を示す構成図である。 図13のマイクロ波プラズマ処理装置におけるマイクロ波放射機構を模式的に示す断面図である。 図13のマイクロ波プラズマ処理装置における処理容器の天壁部を模式的に示す底面図である。 実験例1におけるマイクロ波プラズマ処理による酸化処理時間とトランジスタの閾値電圧(Vfb)との関係を示す図である。 実験例1における酸化処理時間によるHfO膜のEOTの変化を示す図である。 TiAl膜のマイクロ波プラズマ処理装置による酸化処理時間を変化させた際の積層体に対し、バリアTiN膜側からSi基板にかけての深さ方向のX線光電子分光(XPS)分析の結果を示す図であり、(a)は処理時間:0sec、(b)は処理時間:10sec、(c)は処理時間:40secの結果を示す。 実験例2におけるマイクロ波プラズマ処理による窒化処理時間とトランジスタの閾値電圧(Vfb)との関係を示す図である。 実験例2における窒化処理時間によるHfO膜のEOTの変化を示す図である。
以下、添付図面を参照して本発明の実施形態について説明する。
<CMOSトランジスタの製造方法>
最初に、本発明のトランジスタの閾値制御方法が適用されるCMOSトランジスタの製造方法の一例について説明する。図1はこのようなCMOSトランジスタの製造方法を説明するためのフロー図であり、図2〜図10は各工程を模式的に示した工程断面図である。
最初に、図2に示すように、素子分離領域11が形成され、p−チャンネルが形成されるpMOS形成領域20およびn−チャンネルが形成されるnMOS形成領域30に区画された半導体基板10を準備し、基板表面に希フッ酸等による前洗浄(pre−clean)を施す(ステップ1)。半導体基板10としてはSi基板を好適に用いることができるが、これに限らず、Ge、SiGe、InGaAsを用いることができる。また、半導体基板10として、SOIまたはGOIを用いてもよい。
次に、図3に示すように、半導体基板10の主面を含む全面に、ゲート絶縁膜12としてHigh−k膜を形成する(ステップ2)。High−k膜としては、HfO膜を好適に用いることができる。HfO膜は適宜のHf含有化合物ガスと酸化剤とを用いて原子層堆積法(Atomic Layer Deposition;ALD)により成膜される。このとき、成膜温度は100〜400℃が好ましく、膜厚は1〜5nmが好ましい。例えば、成膜温度:300℃、膜厚:3.5nmとされる。High−k膜としては、他に、ZrO、Alを用いることもできる。また、High−k膜はSiO等の下地膜を介して形成してもよい。
次に、図4に示すように、ゲート絶縁膜12の上にキャップとなる第1の電極層13を形成する(ステップ3)。第1の電極層13はTiN膜からなり、物理蒸着法(Physical Vapor Deposition;PVD)により成膜される。TiN膜は、処理ガスとしてArガス等の不活性ガスを用い、室温で圧力を0.5〜10Pa、例えば0.5Pa、ターゲットに印加する高周波パワーを30〜300W、例えば100Wとしたスパッタリングにより成膜される。膜厚は10nm以下が好ましく、例えば1nmとされる。TiN膜は、PVD以外に、化学蒸着法(Chemical Vapor Deposition;CVD)、ALDによって成膜することもできる。また、第1の電極層13として、他にTaN膜を用いることもできる。
次に、図5に示すように、第1の電極層13の上に仕事関数調整用金属を含む第2の電極層14を形成する(ステップ4)。第2の電極層14は仕事関数調整用金属としてのAlを含むTiAl膜からなりPVDにより成膜される。TiAl膜は、処理ガスとしてArガス等の不活性ガスを用い、室温で圧力を0.5〜10Pa、例えば1Pa、ターゲットに印加する高周波パワーを30〜300W、例えば100Wとしたスパッタリングにより成膜される。膜厚は0.1〜10nmが好ましく、例えば3nmとされる。TiAl膜は、PVD以外に、CVD、ALDによって成膜することもできる。なお、第2の電極層14としては、TiAl膜の他にTi膜、Al膜を用いることもできる。Ti膜の場合は、Tiが仕事関数調整用金属である。また、第2の電極層14の上に、さらにキャップとしてTiN膜を5nm以下の膜厚、例えば1nmで成膜してもよい。
次に、図6に示すように、フォトリソグラフィーによりpMOS形成領域20以外の領域に、マスクとなるレジスト層15を形成する(ステップ5)。
次に、図7に示すように、pMOS形成領域20にマイクロ波プラズマによる酸化処理を行い、pMOS形成領域20の第2の電極層14を選択的に酸化させて酸化処理層14aとし、仕事関数調整用金属であるAlを不活性化する(ステップ6)。これにより、後述するようにCMOSトランジスタの閾値制御が行われる。マイクロ波プラズマによる酸化処理の代わりにマイクロ波プラズマによる窒化処理を行ってpMOS形成領域20の第2の電極層14を選択的に窒化させて窒化処理層とし、不活性化してもよい。また、レジスト層15に代わりに他のマスクを用いてマイクロ波プラズマによる酸化処理または窒化処理を施してもよい。
また、pMOS形成領域20およびnMOS形成領域30の両方にマイクロ波プラズマによる酸化処理または窒化処理を施し、pMOS形成領域20のほうがnMOS形成領域30よりも酸素のまたは窒素の添加量が多くなるようにして閾値制御を行うこともできる。この場合は、マスクを用いずに酸化処理または窒化処理の時間で酸素または窒素の添加量を制御してもよいし、マスクの材質または厚さを調整することにより、pMOS形成領域のほうが酸素または窒素の添加量が多くなるように制御してもよい。
次に、図8に示すように、レジスト層15を除去し、第2の電極層14および酸化処理層(窒化処理層)14a等のエッチバックを行う(ステップ7)。
次に、図9に示すように、全面にバリアとなる第3の電極層16を形成する(ステップ8)。第3の電極層16はTiN膜からなり、第1の電極層13と同様の条件のPVDにより成膜される。CVD、ALDによって成膜することもできる。膜厚は1〜50nmが好ましく、例えば30nmとされる。第3の電極層16として、他にTaN膜を用いることもできる。
次に、第3の電極層16を形成後、好ましくは、300〜500℃の温度範囲、例えば400℃で5〜180min、例えば10minの熱処理を行う(ステップ9)。熱処理は水素含有雰囲気で行われることが好ましく、例えばH:4%の雰囲気で行われる。この熱処理は、マイクロ波プラズマ処理による酸化処理または窒化処理の直後に行ってもよい。
次に、図10に示すように、第3の電極層16の上にCVDによりW膜からなる第4の電極層17を形成する(ステップ10)。W膜は、300〜500℃の温度範囲、例えば400℃で、膜厚1〜50nm、例えば50nmで成膜される。
その後、このようにpMOS形成領域20およびnMOS形成領域30に形成されたゲート電極用積層体に常法に従って処理を行うことによりゲート電極が形成され、CMOSトランジスタが得られる。
<閾値制御>
次に、トランジスタの閾値制御について詳細に説明する。
本実施形態において、仕事関数調整用金属であるAlを含むTiAl膜からなる第2の電極層14に酸化処理を行わない場合には、図11(a)に示すように、ゲート絶縁膜12を構成するHfO膜中の酸素が、TiAl膜中のAlに引き抜かれ、HfO膜に酸素欠損ができる。これによりTiAl膜の仕事関数が変化し、閾値電圧(Vfb)が負方向へシフトする。
一方、TiAl膜からなる第2の電極層14にマイクロ波プラズマによる酸化処理を施す場合には、図11(b)に示すように、TiAl膜からなる第2の電極層14に選択的に酸素が添加されてAlが不活性化され、ゲート絶縁膜12を構成するHfO膜から酸素は引き抜かれない。このため、HfO膜に酸素欠損ができず、閾値電圧(Vfb)が変化しない。
したがって、酸化処理の条件を適切に制御することにより、第2の電極層であるTiAl膜を酸化処理をしない方をnMOSとして用い、酸化処理を行った方をpMOSとして用いることができる。
マイクロ波プラズマによる窒化処理を施す場合には、TiAl膜に窒素を添加するが、これによってもAlを不活性化することができ、酸化処理と同様の効果を得ることができる。
<マイクロ波プラズマ処理装置>
(マイクロ波プラズマ処理装置の第1の例)
TiAl膜のAlを不活性化するために、マイクロ波プラズマ処理装置が用いられるが、薄いTiAl膜に制御性良く酸素または窒素を導入するためには、スロットが形成された平面アンテナを有し、スロットから処理容器内にマイクロ波を放射させてプラズマを生成する方式のRLSA(登録商標)マイクロ波プラズマ処理装置用いて酸化処理または窒化処理を行うことが好ましい。
図12は、マイクロ波プラズマ処理装置の第1の例であるRLSA(登録商標)マイクロ波プラズマ処理装置を示す断面図である。このRLSA(登録商標)マイクロ波プラズマ処理装置100は、略円筒状の処理容器31と、その中に設けられた載置台32と、処理容器31の側壁に設けられた処理ガスを導入するガス導入部33と、処理容器31の上部の開口部に臨むように設けられ、マイクロ波透過するスロット34aが形成された平面アンテナ34と、マイクロを発生させるマイクロ波発生部35と、マイクロ波発生部35を平面アンテナ34に導くマイクロ波伝送機構36と、平面アンテナ34の下面に設けられた誘電体からなるマイクロ波透過板37と、排気部46を有している。
平面アンテナ34の上には水冷構造のシールド部材38が設けられており、シールド部材38と平面アンテナ34との間には誘電体からなる遅波材39が設けられている。
ガス導入部33は、プラズマ生成ガス、および酸化処理または窒化処理のための処理ガスを処理容器31内に導入するためのものである。ガス導入部33には、ガス供給管(図示せず)が接続されており、ガス供給管にはプラズマ生成ガス、および酸化処理または窒化処理のための処理ガスを供給するガス供給源(図示せず)が接続されている。そして、ガス供給源からガス供給配管を介してこれらガスがガス導入部33に供給され、ガス導入部33から処理容器31内に導入される。プラズマ生成ガスとしては、Ar、Kr、Xe、He等の希ガスが使用される。処理ガスとしては、酸化処理の場合には、例えば、酸素ガス、オゾンガス等の酸化性ガスを用いることができる。また、窒化処理の場合には、窒素ガス、アンモニアガス等を用いることができる。
マイクロ波伝送機構36は、マイクロ波発生部35からマイクロ波を導く水平方向に伸びる導波管41と、平面アンテナ34から上方に伸びる、内導体43および外導体44からなる同軸導波管42と、導波管41と同軸導波管42との間に設けられたモード変換機構45とを有している。マイクロ波の周波数は300MHz〜10GHzの範囲、例えば2.45GHzを用いることができる。
排気部46は、処理容器31の底部に接続された排気管47と、真空ポンプと圧力制御バルブを備えた排気装置48とを有する。排気装置48の真空ポンプにより排気管47を介して処理容器31内が排気される。圧力制御バルブは排気管47に設けられており、処理容器31内の圧力は圧力制御バルブにより制御される。
載置台32は、温度制御機構(図示せず)を備えており、これにより半導体基板Wの温度を20〜400℃の範囲内の所定の温度に制御される。また、載置台32には、イオン引き込みのための高周波電源49が接続されており、半導体基板Wにイオンを引き込むことが可能となっている。
なお、処理容器31の側壁部は、処理容器31に隣接する搬送室との間で半導体基板Wの搬入出を行うための搬入出口(図示せず)を有している。搬入出口はゲートバルブ(図示せず)により開閉されるようになっている。
このように構成されるRLSA(登録商標)マイクロ波プラズマ処理装置100においては、載置台32上に半導体基板Wを載置し、処理容器31内を排気してその中の圧力を例えば133Pa以下の所定の値に保持し、半導体基板Wを所定温度に温度制御した状態で、マイクロ波発生部35で発生したマイクロ波をマイクロ波伝送機構36を介して所定のモードで平面アンテナ34に導き、平面アンテナ34のスロット34aおよびマイクロ波透過板37を透過して処理容器31内に均一に供給し、そのマイクロ波により、ガス導入部33から供給された処理ガスをプラズマ化してそのプラズマ中のラジカルおよびイオン等の酸化種または窒化種により、半導体基板WのTiAl膜に酸化処理または窒化処理を施し、Alを不活性化する。
このRLSA(登録商標)マイクロ波プラズマ処理装置では、アンテナ直下の広い領域に亘って低電子温度で高いプラズマ密度のプラズマを得ることができ、低パワーで均一なプラズマ処理を行うことが可能である。例えば、マイクロ波のパワー密度を0.035〜17.5kW/mとすることができる。
TiAl膜の膜厚にもよるが、マイクロ波のパワー密度は、酸化処理の場合、0.035〜3.5kW/m、窒化処理の場合、7〜17.5kW/mであることが好ましい。
TiAl膜が3nm程度と薄くなった場合、上記パワー密度の範囲で窒化処理は可能であるが、酸化処理では、さらに低パワー密度でかつ高い制御性を有する装置が求められる。
(マイクロ波プラズマ処理装置の第2の例)
膜厚が3nm程度以下の極めて薄いTiAl膜に対しても制御性良く酸化処理を行える低パワーのマイクロ波プラズマ処理装置として、スロットを有する平面アンテナを備えた小型のマイクロ波放射機構を複数有するマイクロ波プラズマ源を用いたものが有効である。
以下、このようなマイクロ波プラズマ処理装置を第2の例として説明する。
図13はマイクロ波プラズマ処理装置の第2の例の概略構成を示す断面図、図14は図13のマイクロ波プラズマ処理装置のマイクロ波導入装置の構成を示す構成図、図15は図13のマイクロ波プラズマ処理装置におけるマイクロ波放射機構を模式的に示す断面図、図16は図13のマイクロ波プラズマ処理装置における処理容器の天壁部を模式的に示す底面図である。
このマイクロ波プラズマ処理装置200は、半導体基板Wを収容する処理容器101と、処理容器101の内部に配置され、半導体基板Wを載置する載置台102と、処理容器101内にガスを供給するガス供給部103と、処理容器101内を排気する排気部104と、処理容器101内にプラズマを生成させるためのマイクロ波を発生させるとともに、処理容器101内にマイクロ波を導入するマイクロ波導入装置105とを備えている。
処理容器101は、例えばアルミニウムおよびその合金等の金属材料によって形成され、略円筒形状をなしている。マイクロ波導入装置105は、処理容器101の上部に設けられ、処理容器101内に電磁波(マイクロ波)を導入してプラズマを生成するプラズマ生成手段として機能する。マイクロ波導入装置105の構成については、後で詳しく説明する。
処理容器101は、板状の天壁部111および底壁部113と、これらを連結する側壁部112とを有している。天壁部111には、後述するマイクロ波放射機構およびガス導入部が嵌め込まれる複数の開口部を有している。側壁部112は、処理容器101に隣接する搬送室(図示せず)との間で半導体基板Wの搬入出を行うための搬入出口114を有している。搬入出口114はゲートバルブ115により開閉されるようになっている。底部113には排気部104が設けられている。排気部104は底部113に接続された排気管116と、真空ポンプと圧力制御バルブを備えた排気装置117とを有する。排気装置117の真空ポンプにより排気管116を介して処理容器101内が排気される。圧力制御バルブは排気管116に設けられており、処理容器101内の圧力は圧力制御バルブにより制御される。排気部104により、処理容器101内が、例えば0.133Paまで減圧される。
載置台102は、半導体基板Wを水平に支持するためのものであり、円板状をなしている。載置台102は、処理容器101の底壁部113の中央に絶縁部材121を介して立設された円筒状をなす支持部材120により支持された状態で設けられている。
また、載置台102は、温度制御機構(図示せず)を備えており、これにより半導体基板Wの温度を室温から900℃の範囲内の所定の温度に制御される。また、載置台102には、イオン引き込みのための高周波電源122が接続されており、半導体基板Wにイオンを引き込むことが可能となっている。
ガス導入部103は、プラズマ生成ガス、および酸化処理または窒化処理のための処理ガスを処理容器101内に導入するためのものであり、複数のガス導入ノズル123を有している。ガス導入ノズル123は、処理容器101の天壁部111に形成された開口部に嵌め込まれている。ガス導入ノズル123には、ガス供給管(図示せず)が接続されており、ガス供給管にはプラズマ生成ガス、および酸化処理または窒化処理のための処理ガスを供給するガス供給源(図示せず)が接続されている。そして、ガス供給源からガス供給配管を介してこれらガスがガス導入ノズル123に供給され、ガス導入ノズル123から処理容器101内に導入される。プラズマ生成ガスとしては、Ar、Kr、Xe、He等の希ガスが使用される。処理ガスとしては、酸化処理の場合には、例えば、酸素ガス、オゾンガス等の酸化性ガスを用いることができる。また、窒化処理の場合には、窒素ガス、アンモニアガス等を用いることができる。
マイクロ波導入装置105は、前述のように、処理容器101の上方に設けられ、処理容器101内に電磁波(マイクロ波)を導入してプラズマを生成するプラズマ生成手段として機能する。図13および図14に示すように、マイクロ波導入装置105は、天板として機能する処理容器101の天壁部111と、マイクロ波を生成するとともに、マイクロ波を複数の経路に分配して出力するマイクロ波出力部130と、マイクロ波出力部130から出力されたマイクロ波を処理容器101に導入するアンテナユニット140とを有する。
マイクロ波出力部130は、マイクロ波電源部131と、マイクロ波発振器132と、マイクロ波発振器132によって発振されたマイクロ波を増幅するアンプ133と、アンプ133によって増幅されたマイクロ波を複数の経路に分配する分配器134とを有している。マイクロ波発振器132は、所定の周波数(例えば、860MHz)でマイクロ波を発振(例えば、PLL発振)させる。なお、マイクロ波の周波数は、860MHzに限らず、2.45GHz、8.35GHz、5.8GHz、1.98GHz等、700MHzから10GHzの範囲のものを用いることができる。分配器134は、入力側と出力側のインピーダンスを整合させながらマイクロ波を分配する。
アンテナユニット140は、複数のアンテナモジュール141を含んでいる。複数のアンテナモジュール141は、それぞれ、分配器134によって分配されたマイクロ波を処理容器101内に導入する。複数のアンテナモジュール141の構成は全て同一である。各アンテナモジュール141は、分配されたマイクロ波を主に増幅して出力するアンプ部142と、アンプ部142から出力されたマイクロ波を処理容器101内に放射するマイクロ波放射機構143とを有する。
アンプ部142は、マイクロ波の位相を変化させる位相器145と、メインアンプ147に入力されるマイクロ波の電力レベルを調整する可変ゲインアンプ146と、ソリッドステートアンプとして構成されたメインアンプ147と、後述するマイクロ波放射機構143のアンテナ部で反射されてメインアンプ147に向かう反射マイクロ波を分離するアイソレータ148とを有する。
図13に示すように、複数のマイクロ波放射機構143は、天壁部111に設けられている。また、マイクロ波放射機構143は、図15に示すように、筒状をなす外側導体152および外側導体152内に外側導体152と同軸状に設けられた内側導体153を有し、それらの間にマイクロ波伝送路を有する同軸管151と、アンプ部142からの増幅されたマイクロ波をマイクロ波伝送路に給電する給電部155と、負荷のインピーダンスをマイクロ波電源131の特性インピーダンスに整合させるチューナ154と、同軸管151からのマイクロ波を処理容器101内に放射するアンテナ部156とを有する。
給電部155は、外側導体152の上端部の側方から同軸ケーブルによりアンプ部142で増幅されたマイクロ波が導入され、例えば、給電アンテナによりマイクロ波を放射することにより外側導体152と内側導体153との間のマイクロ波伝送路にマイクロ波電力が給電され、マイクロ波電力がアンテナ部156に向かって伝播する。
アンテナ部156は、同軸管151の下端部に設けられている。アンテナ部156は、内側導体153の下端部に接続された円板状をなす平面アンテナ161と、平面アンテナ161の上面側に配置された遅波材162と、平面アンテナ161の下面側に配置されたマイクロ波透過板163とを有している。マイクロ波透過板163は天壁部111に嵌め込まれており、その下面は処理容器101の内部空間に露出している。平面アンテナ161は、貫通するように形成されたスロット161aを有している。スロット161aの形状は、マイクロ波が効率良く放射されるように適宜設定される。スロット161aには誘電体が挿入されていてもよい。遅波材162は、真空よりも大きい誘電率を有する材料によって形成されており、その厚さによりマイクロ波の位相を調整することができ、マイクロ波の放射エネルギーが最大となるようにすることができる。マイクロ波透過板163も誘電体で構成されマイクロ波をTEモードで効率的に放射することができるような形状をなしている。そして、マイクロ波透過板163を透過したマイクロ波は、処理容器101内の空間にプラズマを生成する。遅波材162およびマイクロ波透過板163を構成する材料としては、例えば、石英やセラミックス、ポリテトラフルオロエチレン樹脂等のフッ素系樹脂、ポリイミド樹脂等を用いることができる。
チューナ154は、スラグチューナを構成しており、図15に示すように、同軸管151のアンテナ部156よりも基端部側(上端部側)の部分に配置された2つのスラグ171a、171bと、これら2つのスラグをそれぞれ独立して駆動するアクチュエータ172と、このアクチュエータ172を制御するチューナコントローラ173とを有している。
スラグ171a,171bは、板状かつ環状をなし、セラミックス等の誘電体材料で構成され、同軸管151の外側導体152と内側導体153の間に配置されている。また、アクチュエータ172は、例えば、内側導体153の内部に設けられた、それぞれスラグ171a,171bが螺号する2本のねじを回転させることによりスラグ171a,171bを個別に駆動する。そして、チューナコントローラ173からの指令に基づいて、アクチュエータ172によって、スラグ171a,171bを上下方向に移動させる。チューナコントローラ173は、終端部のインピーダンスが50Ωになるように、スラグ171a,171bの位置を調整する。
メインアンプ147と、チューナ154と、平面アンテナ161とは近接配置している。そして、チューナ154と平面アンテナ161とは集中定数回路を構成し、かつ共振器として機能する。平面アンテナ161の取り付け部分には、インピーダンス不整合が存在するが、チューナ154によりプラズマ負荷に対して直接チューニングするので、プラズマを含めて高精度でチューニングすることができ、平面アンテナ161における反射の影響を解消することができる。
図16に示すように、本例では、マイクロ波放射機構143は7本有し、これらに対応するマイクロ波透過板163は、均等に六方最密配置になるように配置されている。すなわち、7つのマイクロ波透過板163のうち1つは、天壁部111の中央に配置され、その周囲に、他の6つのマイクロ波透過板163が配置されている。これら7つのマイクロ波透過板163は隣接するマイクロ波透過板が等間隔になるように配置されている。また、ガス導入部103の複数のノズル123は、中央のマイクロ波透過板の周囲を囲むように配置されている。
次に、以上のように構成されるマイクロ波プラズマ処理装置200における処理動作について説明する。
まず、半導体基板Wを処理容器101内に搬入し、載置台102上に載置し、処理容器101内を排気してその中の圧力を例えば6〜600Paの範囲の所定の値に保持し、半導体基板Wを20〜400℃の範囲の所定温度に温度制御する。そして、ガス導入部103の複数のガス導入ノズル123からプラズマ生成ガスを導入しつつ、マイクロ波導入装置105からマイクロ波を処理容器101内に導入してマイクロ波プラズマを生成する。
プラズマが着火した時点で、ガス導入部103の複数のガス導入ノズル123から酸化処理または窒化処理のための処理ガスを処理容器101内に導入し、処理ガスをプラズマ化して、プラズマ中のラジカルおよびイオン等の酸化種または窒化種により、半導体基板WのTiAl膜に酸化処理または窒化処理を施し、Alを不活性化する。
上記マイクロ波プラズマを生成するに際し、マイクロ波導入装置105では、マイクロ波出力部130のマイクロ波発振器132から発振されたマイクロ波電力はアンプ133で増幅された後、分配器134により複数に分配され、分配されたマイクロ波電力はアンテナユニット140へ導かれる。アンテナユニット140においては、このように複数に分配されたマイクロ波電力が、ソリッドステートアンプを構成するメインアンプ147で個別に増幅され、各マイクロ波放射機構143に給電され、同軸管151を伝送されてアンテナ部156に至る。その際に、チューナ154のスラグ171aおよびスラグ171bによりインピーダンスが自動整合され、電力反射が実質的にない状態で、チューナ154からアンテナ部156の遅波材162を経て平面アンテナ161のスロット161aから放射され、さらにマイクロ波透過板163を透過し、プラズマに接するマイクロ波透過板163の表面(下面)を伝送されて表面波を形成する。そして、各アンテナ部44における電力が処理容器101内で空間合成され、これにより処理容器101内の空間にマイクロ波プラズマが生成され、半導体基板WのTiAl膜にプラズマ酸化処理またはプラズマ窒化処理が施される。
このように、複数に分配されたマイクロ波を、ソリッドステートアンプを構成するメインアンプ147で個別に増幅し、複数のアンテナ部156から個別に処理容器101内に導入して表面波を形成後、これらを空間で合成してマイクロ波プラズマを生成するので、大型のアイソレータや合成器が不要となり、コンパクトである。さらに、メインアンプ147、チューナ154および平面アンテナ161が近接して設けられ、チューナ154と平面アンテナ161とは集中定数回路を構成し、かつ共振器として機能することにより、インピーダンス不整合が存在する平面スロットアンテナ取り付け部分においてチューナ154によりプラズマを含めて高精度でチューニングすることができるので、反射の影響を確実に解消して高精度のプラズマ制御が可能となる。
また、複数のマイクロ波透過板163が設けられることから、第1の例のRLSA(登録商標)マイクロ波プラズマ処理装置における単一のマイクロ波透過板37に比べて、トータルの面積を小さくすることができ、プラズマを安定的に着火および放電させるために必要なマイクロ波のパワーを小さくすることができる。例えば、第1の例のRLSA(登録商標)マイクロ波プラズマ処理装置では、マイクロ波透過板37の直径が約500mmの場合、プラズマを安定的に着火および放電させるために必要なマイクロ波のパワーの最小値は約1000Wであり、パワー密度は0.14kW/m以上であるが、本例の場合、マイクロ波透過板163の直径は90〜150mm程度であり、1つのマイクロ波放射機構143においてプラズマを安定的に着火および放電させるために必要なマイクロ波のパワーを例えば約7〜700W、トータルで約49〜4900Wとすることができるので、半導体基板Wに対するパワー密度の最小値を0.035kW/mと極めて小さくすることができる。このため、TiAl膜が3nm以下、さらには1nm以下と極めて薄い場合であっても、制御性良くAlの不活性化を行うことができる。
なお、本例において、マイクロ波放射機構143が7本の場合について説明したが、その数は7本に限定されるものではない。ただし、4本以上が好ましい。
<実験例>
(実験例1)
上記第2の例のマイクロ波プラズマ処理装置を用いて酸化処理を行ってCMOSトランジスタの閾値を制御した結果について説明する。
ここでは、Si基板上に下地のSiO膜を形成後、ALDによるHfO膜の成膜(膜厚3.5nm)、PVDによるキャップTiN膜の成膜(膜厚:1nm)、PVDによるTiAl膜の成膜(膜厚:3nm)を行った後、上記第2の例のマイクロ波プラズマ処理装置を用いて時間を変化させて酸化処理を行い、さらにPVDによるバリアTiN膜の成膜(膜厚30nm)、および400℃、10minのアニール処理(H:4%)を行った。
酸化処理の際の条件は、以下の通りとした。
処理温度:300℃
処理容器内圧力:133Pa
マイクロ波放射機構1本当たりのパワー:30W(パワー密度:0.15kW/m
Arガス流量:990sccm
ガス流量:10sccm
図17は、マイクロ波プラズマ処理による酸化処理時間とトランジスタの閾値電圧(Vfb)との関係を示す図である。図17に示すように、第2の例のマイクロ波プラズマ処理装置で低パワー密度の酸化処理を行うことにより、トランジスタの閾値電圧(Vfb)をnMOS領域からpMOS領域の範囲で自在に制御可能であることが確認された。
この際の酸化処理時間によるHfO膜の酸化膜換算膜厚(EOT)の変化を図18に示す。この図に示すように、EOTの増減も少ないことが確認された。
図19は、TiAl膜のマイクロ波プラズマ処理装置による酸化処理時間を変化させた際の積層体に対し、バリアTiN膜側からSi基板にかけての深さ方向のX線光電子分光(XPS)分析の結果を示す図であり、(a)は処理時間:0sec、(b)は処理時間:10sec、(c)は処理時間:40secの結果を示す。この図に示すように、第2の例のマイクロ波プラズマ処理装置で酸化処理を行うことにより、膜厚が3nmの極めて薄いTiAl膜に選択的に酸素が導入されていることが確認された。
(実験例2)
上記第2の例のマイクロ波プラズマ処理装置を用いて窒化処理を行ってCMOSトランジスタの閾値を制御した結果について説明する。
ここでは、Si基板上に下地のSiO膜を形成後、ALDによるHfO膜の成膜(膜厚3.5nm)、PVDによるキャップTiN膜の成膜(膜厚:1nm)、PVDによるTiAl膜の成膜(膜厚:3nm)を行った後、上記第2の例のマイクロ波プラズマ処理装置を用いて時間を変化させて窒化処理を行い、さらにPVDによるバリアTiN膜の成膜(膜厚30nm)、および400℃、10minのアニール処理(H:4%)を行った。
窒化処理の際の条件は、以下の通りとした。
処理温度:300℃
処理容器内圧力:13.3Pa
マイクロ波放射機構1本当たりのパワー:400W(パワー密度:2kW/m
Arガス流量:1000sccm
ガス流量:200sccm
図20は、マイクロ波プラズマ処理による窒化処理時間とトランジスタの閾値電圧(Vfb)との関係を示す図である。図20に示すように、第2の例のマイクロ波プラズマ処理装置で窒化処理を行うことにより、トランジスタの閾値電圧(Vfb)をnMOS領域からpMOS領域の範囲で自在に制御可能であることが確認された。その際のマイクロ波パワーは一つのマイクロ波放射機構あたり400W、トータルで2800Wであり、第1の例のRLSA(登録商標)マイクロ波プラズマ処理装置でも十分可能なパワーである。
この際の窒化処理時間によるHfO膜の酸化膜換算膜厚(EOT)の変化を図21に示す。この図に示すように、EOTの増減は少ないことが確認された。なお、300sec以上ではEOTが減少しており、300sec以上になるとHfO膜にNが導入されたものと推測される。
<他の適用>
なお、本発明は上記実施形態に限定されることなく本発明の思想の範囲内で種々変形可能である。例えば、上記実施形態では、CMOSトランジスタを製造する際に本発明を適用したが、本発明はこれに限らずMOSトランジスタの閾値制御に適用可能である。
また、ゲート電極の積層構造は上記実施形態のものに限らず、必要に応じて必要な数の電極層を形成すればよい。
10;半導体基板
11;素子分離領域
12;ゲート絶縁膜
13;第1の電極層(TiN膜)
14;第2の電極層(TiAl膜)
14a;酸化処理層(窒化処理層)
15;レジスト層
16;第3の電極層
17;第4の電極層
20;pMOS形成領域
30;nMOS形成領域
100;第1の例のマイクロ波プラズマ処理装置
200;第2の例のマイクロ波プラズマ処理装置
W;半導体基板

Claims (10)

  1. 半導体基板の主面のMOSトランジスタのチャンネル領域に、酸素を含有する高誘電率材料からなるゲート絶縁膜を形成し、前記ゲート絶縁膜の上に、TiN膜またはTaN膜からなる第1の電極層を形成し、前記第1の電極層の上に、仕事関数調整用金属としてAlまたはTiを含むTiAl膜、Al膜およびTi膜のいずれかからなる第2の電極層を形成し、その後、マイクロ波プラズマ処理装置による酸化処理または窒化処理により、前記第2の電極層へ選択的に酸素または窒素を添加して前記仕事関数調整用金属を不活性化し、前記ゲート絶縁膜からの酸素の引き抜きを抑制することにより前記MOSトランジスタの閾値制御を行うことを特徴とするトランジスタの閾値制御方法。
  2. 前記ゲート絶縁膜を構成する高誘電率材料はHfO膜であり、前記第1の電極層はTiN膜からなり、前記第2の電極層はTiAl膜からなることを特徴とする請求項に記載のトランジスタの閾値制御方法。
  3. 前記マイクロ波プラズマ処理装置は、スロットを有する平面アンテナを有し、所定パワーのマイクロ波を前記平面アンテナの前記スロットおよび誘電体材料からなるマイクロ波透過板を透過させて半導体基板が配置された処理容器内に導入し、前記マイクロ波により生成されたマイクロ波プラズマにより前記半導体基板の前記第2の電極層を酸化処理または窒化処理することを特徴とする請求項1または請求項2に記載のトランジスタの閾値制御方法。
  4. 前記マイクロ波プラズマ処理装置は、マイクロ波が給電され、インピーダンス整合を行うチューナと、給電されたマイクロ波を放射するスロットを有する平面アンテナと、前記平面アンテナに隣接した誘電体材料からなるマイクロ波透過板とを有するマイクロ波放射機構を複数有し、所定パワーのマイクロ波を前記複数のマイクロ波放射機構の前記スロットおよび前記マイクロ波透過板を透過させて、半導体基板が配置された処理容器内に導入し、前記マイクロ波により生成されたマイクロ波プラズマにより前記半導体基板の前記第2の電極層を酸化処理または窒化処理することを特徴とする請求項1または請求項2に記載のトランジスタの閾値制御方法。
  5. 前記第2の電極層は厚さが3nm以下であり、前記マイクロ波プラズマ処理が酸化処理であることを特徴とする請求項に記載のトランジスタの閾値制御方法。
  6. 主面に、第1導電型のチャンネルが形成される第1領域と、第2導電型のチャンネルが形成される第2領域を有する半導体基板を準備する工程と、
    前記第1領域および前記第2領域に、酸素を含有する高誘電率材料からなるゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上に、TiN膜またはTaN膜からなる第1の電極層を形成する工程と、
    前記第1の電極層の上に仕事関数調整用金属としてAlまたはTiを含むTiAl膜、Al膜およびTi膜のいずれかからなる第2の電極層を形成する工程と、
    前記第2の電極層のうち、前記第1領域のみに、マイクロ波プラズマ処理装置による酸化処理または窒化処理を施して、前記第2の電極層へ選択的に酸素または窒素を添加して前記仕事関数調整用金属を不活性化し、前記ゲート絶縁膜からの酸素の引き抜きを抑制する工程と
    を有することを特徴とする半導体装置の製造方法。
  7. 前記ゲート絶縁膜を構成する高誘電率材料はHfO膜であり、前記第1の電極層はTiN膜からなり、前記第2の電極層はTiAl膜からなることを特徴とする請求項に記載の半導体装置の製造方法。
  8. 前記マイクロ波プラズマ処理装置は、スロットを有する平面アンテナを有し、所定パワーのマイクロ波を前記平面アンテナの前記スロットおよび誘電体材料からなるマイクロ波透過板を透過させて半導体基板が配置された処理容器内に導入し、前記マイクロ波により生成されたマイクロ波プラズマにより前記半導体基板の前記第2の電極層を酸化処理または窒化処理することを特徴とする請求項6または請求項7に記載の半導体装置の製造方法。
  9. 前記マイクロ波プラズマ処理装置は、マイクロ波が給電され、インピーダンス整合を行うチューナと、給電されたマイクロ波を放射するスロットを有する平面アンテナと、前記平面アンテナに隣接した誘電体材料からなるマイクロ波透過板とを有するマイクロ波放射機構を複数有し、所定パワーのマイクロ波を前記複数のマイクロ波放射機構の前記スロットおよび前記マイクロ波透過板を透過させて、半導体基板が配置された処理容器内に導入し、前記マイクロ波により生成されたマイクロ波プラズマにより前記半導体基板の前記第2の電極層を酸化処理または窒化処理することを特徴とする請求項6または請求項7に記載の半導体装置の製造方法。
  10. 前記第2の電極層は厚さが3nm以下であり、前記マイクロ波プラズマ処理が酸化処理であることを特徴とする請求項に記載の半導体装置の製造方法。
JP2016017680A 2016-02-02 2016-02-02 トランジスタの閾値制御方法および半導体装置の製造方法 Active JP6590716B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016017680A JP6590716B2 (ja) 2016-02-02 2016-02-02 トランジスタの閾値制御方法および半導体装置の製造方法
KR1020170014231A KR101923808B1 (ko) 2016-02-02 2017-02-01 트랜지스터의 임계치 제어 방법 및 반도체 장치의 제조 방법
US15/423,460 US10153169B2 (en) 2016-02-02 2017-02-02 Method of controlling threshold of transistor and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016017680A JP6590716B2 (ja) 2016-02-02 2016-02-02 トランジスタの閾値制御方法および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2017139277A JP2017139277A (ja) 2017-08-10
JP6590716B2 true JP6590716B2 (ja) 2019-10-16

Family

ID=59387050

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016017680A Active JP6590716B2 (ja) 2016-02-02 2016-02-02 トランジスタの閾値制御方法および半導体装置の製造方法

Country Status (3)

Country Link
US (1) US10153169B2 (ja)
JP (1) JP6590716B2 (ja)
KR (1) KR101923808B1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10008564B2 (en) * 2015-11-03 2018-06-26 Tokyo Electron Limited Method of corner rounding and trimming of nanowires by microwave plasma
JP6960813B2 (ja) * 2017-09-20 2021-11-05 東京エレクトロン株式会社 グラフェン構造体の形成方法および形成装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278873A (ja) * 2005-03-30 2006-10-12 Seiko Epson Corp 半導体装置およびその製造方法
JP5396180B2 (ja) * 2009-07-27 2014-01-22 東京エレクトロン株式会社 選択酸化処理方法、選択酸化処理装置およびコンピュータ読み取り可能な記憶媒体
US20130149852A1 (en) * 2011-12-08 2013-06-13 Tokyo Electron Limited Method for forming a semiconductor device
WO2013111212A1 (ja) * 2012-01-24 2013-08-01 キヤノンアネルバ株式会社 電子部品の製造方法及び電極構造
JP5953057B2 (ja) * 2012-02-06 2016-07-13 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
KR101913765B1 (ko) * 2012-09-14 2018-12-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP6149634B2 (ja) * 2013-09-17 2017-06-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US10153169B2 (en) 2018-12-11
JP2017139277A (ja) 2017-08-10
KR20170092114A (ko) 2017-08-10
KR101923808B1 (ko) 2018-11-29
US20170221716A1 (en) 2017-08-03

Similar Documents

Publication Publication Date Title
JP6960813B2 (ja) グラフェン構造体の形成方法および形成装置
KR101020334B1 (ko) 마이크로파 플라즈마 처리 장치
JP4509864B2 (ja) プラズマ処理方法およびプラズマ処理装置
WO2019187987A1 (ja) グラフェン構造体を形成する方法および装置
KR100966927B1 (ko) 절연막의 제조 방법 및 반도체 장치의 제조 방법
JP2007042951A (ja) プラズマ処理装置
US20190237326A1 (en) Selective film forming method and film forming apparatus
JP5096047B2 (ja) マイクロ波プラズマ処理装置およびマイクロ波透過板
JP7422540B2 (ja) 成膜方法および成膜装置
KR101681061B1 (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
JP6590716B2 (ja) トランジスタの閾値制御方法および半導体装置の製造方法
JP6671166B2 (ja) 絶縁膜積層体の製造方法
JP2020147839A (ja) グラフェン構造体を形成する方法および装置
WO2011007745A1 (ja) マイクロ波プラズマ処理装置およびマイクロ波プラズマ処理方法
JP2003303775A (ja) プラズマ処理装置
JP2008251959A (ja) 絶縁層の形成方法及び半導体装置の製造方法
JP2013033979A (ja) マイクロ波プラズマ処理装置
JP2011029250A (ja) マイクロ波プラズマ処理装置およびマイクロ波プラズマ処理方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180911

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190410

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190416

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190527

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190801

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190820

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190917

R150 Certificate of patent or registration of utility model

Ref document number: 6590716

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250