JP5607400B2 - 半導体構造体の製造方法 - Google Patents

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Description

本発明は、半導体デバイスに関し、特に、移動度が最適化された方位を有する半導体ナノワイヤ及びその製造方法に関する。
半導体ナノワイヤは、横断方向側部寸法（transverse lateral dimension)及び縦方向寸法がナノメートル（１０−９メートル）又は数十ナノメートルのオーダーの半導体ワイヤのことを指す。典型的には、横断方向側部寸法及び縦方向寸法は２０ｎｍ未満である。
側部寸法に対する制限は、横断方向側部寸法（幅）及び縦方向側部寸法（高さ）に適用される。半導体ナノワイヤの長手方向側部寸法（長さ）には制限はなく、例えば１ｎｍから１ｍｍまでとすることができる。半導体ナノワイヤの側部寸法が数十ナノメートル未満の場合、量子力学的効果が重要になってくる。それゆえ、半導体ナノワイヤは半導体量子ワイヤとも呼ばれる。
半導体ナノワイヤの横断方向側部寸法は、現在はサブリソグラフィとなっており、すなわち、単一露光によってパターン形成されたフォトレジストからの直接像転写によって印刷することはできない。２００８年現在、限界寸法、すなわちリソグラフィ法によって印刷できる最小の印刷可能寸法は、約３５ｎｍである。限界寸法未満の寸法は、サブリソグラフィ寸法と呼ばれる。いつの時点でも、限界寸法、及びサブリソグラフィ寸法範囲は、半導体産業における最良利用可能なリソグラフィ・ツールによって規定される。一般に、限界寸法及びサブリソグラフィ寸法範囲は後継の技術ノードになるにつれて小さくなっていくものであり、半導体産業全体にわたって容認された製造基準によって確立される。
半導体ナノワイヤの断面がゲート誘電体及びゲート電極によって完全に包囲されていることによって、半導体ナノワイヤの長手方向に沿った電荷担体の制御の強化が可能となる。半導体ナノワイヤ・デバイスの方が、半導体ナノワイヤが完全に包囲されているので、フィン型電界効果トランジスタ（ｆｉｎＦＥＴ）の場合よりも、ゲート電極による半導体ナノワイヤに沿った電荷の輸送がより良好に制御される。
高性能の相補型金属オン半導体（ＣＭＯＳ）回路のための、高いオン電流及び低いオフ電流を与える高性能のｐ型半導体ナノワイヤ・デバイス及びｎ型半導体ナノワイヤ・デバイスが所望される。
各々が半導体リンク部と２つの隣接するパット部とを含む原型の半導体構造体が、誘電体材料層上の半導体層をリソグラフィでパターン形成することによって形成される。半導体リンク部の側壁は、第１のタイプの半導体構造体の場合には正孔の移動度を最大化するように、第２のタイプの半導体の場合には電子の移動度を最大化するように方位を定められる。半導体構造体の酸化による薄化（thinning）によって、半導体リンク部の幅は、異なる結晶方位ごとに異なる速度で小さくされる。半導体リンク部の幅は、半導体リンク部の側壁上での異なる量の薄化の結果として、薄化後に得られる半導体ナノワイヤが目標とするサブリソグラフィ寸法となるように、予め決定される。異なる結晶面に対する異なる薄化速度を補償することによって、過剰な薄化又は不十分な薄化がなされることなく、最適なサブリソグラフィ幅を有する半導体ナノワイヤを異なる結晶方位に対して形成することができる。
本発明の１つの態様によれば、半導体構造体を形成する方法が提供され、この方法は、第１の半導体リンク部を含む第１の半導体構造体をパターン形成するステップであって、第１の半導体構造体が、第１の幅ｗ１によって隔てられた、酸化雰囲気中で第１の酸化速度を有する第１の面方位を有する第１の側壁対を有する、ステップと、第２の半導体リンク部を含む第２の半導体構造体をパターン形成するステップであって、第２の半導体構造体が、第２の幅ｗ２によって隔てられた、酸化雰囲気中で第２の酸化速度を有する第２の面方位を有する第２の側壁対を有する、ステップと、第３の幅ｗ３を有する第１の半導体ナノワイヤを、第１の半導体リンクを薄化することによって形成するステップと、第４の幅ｗ４を有する第２の半導体ナノワイヤを、第２の半導体リンクを薄化することによって形成するステップとを含み、第３の幅ｗ３及び第４の幅ｗ４はサブリソグラフィ寸法である。
１つの実施形態において、第１の幅ｗ１と第３の幅ｗ３との間の差の、第２の幅ｗ２と第４の幅ｗ４との間の差に対する比Ｒは、第１の酸化速度の第２の酸化速度に対する比と同一であり、すなわち、第１の幅ｗ１及び第２の幅ｗ２は、式（ｗ１−ｗ３）／（ｗ２−ｗ４）＝Ｒによって定められ、ここで、Ｒは第１の酸化速度の第２の酸化速度に対する有効率を表す。Ｒの値は、酸化温度、半導体リンク部の寸法、及び第１及び第２の面方位の結晶方位の関数である。Ｒは、一般に、０．１と１０との間の値を有する。Ｒの正確な値は、有限要素酸化シミュレーションのような当業者に公知の方法によって求めることができる。一例として、第１の面方位が［１１０］であり第２の面方位が［１００］であり、両方の半導体リンク部がおよそ７０ｎｍの断面寸法を有する場合、Ｒの値は、８００℃での水蒸気酸化に対して１．０６となる。
本発明の別の態様によれば、半導体構造体は、第１の半導体構造体と第２の半導体構造体とを含む。第１の半導体構造体は、第１の半導体ナノワイヤと、第１のソース側パッドと、第１のドレイン側パッドとを含む第１の半導体構造体を含み、第１のソース側パッド及び第１のドレイン側パッドの各々は、第１の半導体ナノワイヤに隣接し、第２の導電性型のドーピングを有する半導体材料を含むものであり、第１の半導体ナノワイヤの中央部は、上記半導体材料を含み、第１の導電性型のドーピングを有し、第１の側壁対を有するものであり、第１の側壁対は、第１の面方位を有し、かつサブリソグラフィ幅で隔てられており、第２の導電性型は第１の導電性型の反対である。第２の半導体構造体は、第２の半導体ナノワイヤと、第２のソース側パッドと、第２のドレイン側パッドとを含み、第２のソース側パッド及び第２のドレイン側パッドの各々は、第２の半導体ナノワイヤに隣接し、第１の導電性型のドーピングを有する半導体材料を含むものであり、第２の半導体ナノワイヤは、上記半導体材料を含み、第２の導電性型のドーピングを有し、第２の側壁対を有するものであり、第２の側壁対は、第２の面方位を有し、かつ上記サブリソグラフィ幅の８０％から１２５％の間のサブリソグラフィ幅で隔てられており、第２の面方位は第１の面方位とは異なる。
半導体・オン・インシュレータ（ＳＯＩ）基板上にフォトレジストを塗布してパターン形成した後の例示的な半導体構造体の平面図である。 図１に対応するステップにおける平面Ｂ−Ｂ’に沿った例示的な半導体構造体の縦断面図である。 図１に対応するステップにおける平面Ｃ−Ｃ’に沿った例示的な半導体構造体の縦断面図である。 半導体リンク部及び半導体パッドをパターン形成した後の例示的な半導体構造体の平面図である。 図４に対応するステップにおける平面Ｂ−Ｂ’に沿った例示的な半導体構造体の縦断面図である。 図４に対応するステップにおける平面Ｃ−Ｃ’に沿った例示的な半導体構造体の縦断面図である。 絶縁体架台を形成した後の例示的な半導体構造体の平面図である。 図７に対応するステップにおける平面Ｂ−Ｂ’に沿った例示的な半導体構造体の縦断面図である。 図７に対応するステップにおける平面Ｃ−Ｃ’に沿った例示的な半導体構造体の縦断面図である。 半導体ナノワイヤを形成した後の例示的な半導体構造体の平面図である。 図１０に対応するステップにおける平面Ｂ−Ｂ’に沿った例示的な半導体構造体の縦断面図である。 図１０に対応するステップにおける平面Ｃ−Ｃ’に沿った例示的な半導体構造体の縦断面図である。 ゲート誘電体を形成した後の例示的な半導体構造体の平面図である。 図１３に対応するステップにおける平面Ｂ−Ｂ’に沿った例示的な半導体構造体の縦断面図である。 図１３に対応するステップにおける平面Ｃ−Ｃ’に沿った例示的な半導体構造体の縦断面図である。 ゲート電極を形成した後の例示的な半導体構造体の平面図である。 図１６に対応するステップにおける平面Ｂ−Ｂ’に沿った例示的な半導体構造体の縦断面図である。 図１６に対応するステップにおける平面Ｃ−Ｃ’に沿った例示的な半導体構造体の縦断面図である。 中間工程（ＭＯＬ）誘電体層及びコンタクト・ビアを形成した後の例示的な半導体構造体の平面図である。中間工程（ＭＯＬ）誘電体層８０は、見やすくするために図１９では省略されている。 図１９に対応するステップにおける平面Ｂ−Ｂ’に沿った例示的な半導体構造体の縦断面図である。 図１９に対応するステップにおける平面Ｃ−Ｃ’に沿った例示的な半導体構造体の縦断面図である。
上述のように、本発明は、移動度が最適化された方位を有する半導体ナノワイヤ、及びその製造方法に関するものであり、これらは、以下、添付の図面と共に詳細に説明される。同様の要素及び対応する要素は、同様の参照符号によって示されることに留意されたい。
ミラー指数に関して
Figure 0005607400
は、以降−１と記載する。
図１乃至図３を参照すると、本発明による例示的な半導体構造体は、ハンドル基板１０と埋込絶縁体層２０と上部半導体層２８とを備えた半導体・オン・インシュレータ（ＳＯＩ）基板を含む。上部半導体層２８は半導体材料を含み、この半導体材料は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン炭素合金、シリコン−ゲルマニウム炭素合金、ガリウム砒素、インジウム砒素、燐化インジウム、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−ＶＩ族化合物半導体材料、有機半導体材料、及び他の化合物半導体材料から選択することができるが、それらに限定されるものではない。１つの実施形態において、上部半導体層２８は、単結晶シリコン又は単結晶シリコン−ゲルマニウム合金のようなＳｉ含有半導体材料を含むことができる。
好ましくは、上部半導体層２８内の半導体材料の全体が単結晶材料、すなわち全体を通してエピタキシャル原子配向を有するものである。この場合、上部半導体層２８の上面の表面法線の結晶方位を、ここでは上部半導体層２８の上面の面方位と呼ぶ。上部半導体層２８の上面はいかなる結晶方位とすることもできるが、ミラー指数が低い主要な結晶方位が、上部半導体層の上面の面方位として典型的に選択される。本発明は、上部半導体層２８の上面について［００１］面方位を用いて例示されているが、他のいかなる面方位で［００１］面方位を置き換えることもできる。上部半導体層２８の上面のための面方位は、全ての利用可能な結晶方位の中で、正孔移動度又は電子移動度のうちのいずれかが少なくとも局所的に、好ましくは全体的に極大となる面方位のうちの１つであることが好ましい。上部半導体層２８の厚さは１０ｎｍから２００ｎｍまでとすることができるが、それを下回る厚さ及び上回る厚さもまたここでは意図されている。
上部半導体層２８は必要に応じて電気的ドーパントによってドープすることができる。例えば、第１のデバイス領域２を第１の導電性型のドーパントでドープし、第２のデバイス領域４を第１の導電性型とは反対の第２の導電性型のドーパントでドープすることができる。例えば、第１の導電性型をｐ型とし、第２の導電性型をｎ型とすることができ、
逆もまた同様である。上部半導体層２８は、真性半導体として設けられてもよく、又はｐ型ドーピング若しくはｎ型ドーピングを有するものとして設けられてもよい。第１のデバイス領域２と第２のデバイス領域が適切なドーピングでドープされることを保証するために、イオン注入又はプラズマドーピングの際にパターン付けされたイオン注入マスクを使用することができる。典型的には、ドープされた領域におけるドーパント濃度は５．０×１０１４／ｃｍ３から３．０×１０１７／ｃｍ３までの範囲内であるが、それを下回るドーパント濃度及び上回るドーパント濃度もまたここでは意図されている。ここで説明されている非限定的な例において、第１の導電性型はｐ型であり、第２の導電性型はｎ型であり、すなわち、第１のデバイス領域２はｐ型ドーパントでドープされ、第２のデバイス領域４はｎ型ドーパントでドープされる。
埋込絶縁体層２０は、誘電体層、すなわち誘電体材料を含む層である。埋込絶縁体層２０の誘電体材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、石英、セラミック材料、又はそれらの組合せとすることができる。埋込絶縁体層２０の厚さは、５０ｎｍから１，０００ｎｍまでとすることができるが、それを下回る厚さ及び上回る厚さもまたここでは意図されている。ハンドル基板１０は、半導体材料、絶縁体材料、又は導電性材料を含むことができる。場合によっては、ハンドル基板１０及び埋込絶縁体層２０は、同じ誘電体材料を含むものとすることができ、単一の一体化構造とすることができる。
フォトレジスト７が、上部半導体層２８の上面に塗布され、これをリソグラフィによってパターン形成して、第１の形状及び第２の形状が形成される。第１の形状は第１のリンク形状を含み、これは、矩形の形状を有し、上から見ると一定の第１の幅ｗ１を有する。第１の幅ｗ１は、リソグラフィ寸法、すなわち単一のリソグラフィ露光によって印刷することができる寸法である。それゆえ、第１の幅ｗ１は４０ｎｍより大きいが、リソグラフィ・ツールが将来的に改良されたときにはそれよりも小さい第１の幅ｗ１を形成することができることが意図される。典型的には、第１の幅ｗ１は限界寸法、すなわちリソグラフィで印刷できる最小寸法とされるか、又は限界寸法に近い寸法とされる。第１のリンク形状は、第１のリンク形状よりも広い幅を有する第１のパッド形状及び第２のパッド形状と横方向に隣接する。第１のリンク形状の長手方向は、水平であり、かつ第１の幅ｗ１の方向に対して垂直であり、これをここでは第１の水平方向と呼ぶ。第１のリンク形状の幅方向は、第１の幅ｗ１の方向であり、これをここでは第２の水平方向と呼ぶ。非限定的な例において、第１の水平方向を［１１０］結晶方位とすることができ、第２の水平方向を［−１１０］結晶方位とすることができる。
第２の形状は第２のリンク形状を含み、これは、矩形の形状を有し、上から見ると一定の第２の幅ｗ２を有する。第２の幅ｗ２はリソグラフィ寸法であり、典型的には、限界寸法又は限界寸法に近い寸法とされる。第２のリンク形状は、第２のリンク形状よりも広い幅を有する第３のパッド形状及び第４のパッド形状と横方向に隣接する。第２のリンク形状の長手方向は、水平であり、かつ第２の幅ｗ２の方向に対して垂直であり、これをここでは第３の水平方向と呼ぶ。第３の水平方向は第１の水平方向とは異なる。第３の水平方向は第１の水平方向に対して非直交角を成すものとすることもでき、又は第１の水平方向に対して直交角を成すものとすることもできる。第２のリンク形状の幅方向は、第２の幅ｗ２の方向であり、これをここでは第４の水平方向と呼ぶ。非限定的な例において、第３の水平方向を［１００］結晶方位とすることができ、第４の水平方向を［０１０］結晶方位とすることができる。
好ましくは、第１の水平方向及び第３の水平方向は、上部半導体層２８を構成する単結晶半導体層における全ての垂直面の中で、正孔移動度又は電子移動度が少なくとも局所極大となり、好ましくは極大となる垂直面を含むように選択される。上部半導体層２８が、第１のデバイス領域２において第１の導電性型のドーパントでドープされ、第２のデバイス領域４において第２の導電性型のドーパントでドープされる場合、第１の水平方向は第２の導電性型の電荷キャリア（担体）の移動度を最大化するように選択され、第３の水平方向は第１の導電性型の電荷キャリアの移動度を最大化するように選択される。例えば、第１の導電性型がｎ型であり、第２の導電性型がｐ型である場合、第１の水平方向は正孔移動度を最大化する垂直結晶面を含むように選択することができ、第３の水平方向は電子移動度を最大化する垂直結晶面を含むように選択することができる。半導体材料が単結晶シリコンであり、上部半導体層２８の上面が（００１）面方位を有する場合、そのような要件は、［１１０］方向を第１の水平方向として選択し、［１１０］方向及び［００１］方向を含む垂直面が（−１１０）面方位を有するようにすること、及び［１００］方向を第３の水平方向として選択し、［１００］方向及び［００１］方向を含む垂直面が（０１０）面方位を有するようにすることによって満たすことができる。上部半導体層２８は、導電性キャリア型（正孔又は電子）がゲート電極、ソース及びドレインのドーピングによって決定される場合には、必ずしもドープされる必要はない。
第１の幅ｗ１及び第２の幅ｗ２は、第２の水平方向及び第４の水平方向に垂直な上部半導体層２８の半導体表面の酸化速度、並びに、この後で上部半導体層内に形成される半導体リンク部の薄化によって形成されることになる半導体ナノワイヤの目標幅が関与する式に基づいて、予め決定される。第１の幅ｗ１及び第２の幅ｗ２の決定は、フォトレジスト７のパターン形成に先立って行われるが、式は、この後で形成される構造体の寸法に基づいて記述される。この理由から、式については、後の加工ステップにおいて後述する。
図４乃至図６を参照すると、フォトレジスト７のパターンは、例えば異方性エッチングによって、上部半導体層２８及び埋込絶縁層２０の上部に転写される。すぐ下にある上部半導体層２８及び埋込絶縁層２０の上部の露光部分は、異方性エッチングによって除去される。上部半導体層２８の残存部分は、第１のデバイス領域２の中に形成された第１の半導体構造体と、第２のデバイス領域４の中に形成された第２の半導体構造体とを含む。第１の半導体構造体は、第１の半導体リンク部３０Ｃと、第１の半導体リンク部３０Ｃの片側に横方向に当接した第１のソース側パッド３０Ａと、第１の半導体リンク部３０Ｃの反対側に横方向に当接した第１のドレイン側パッド３０Ｂとを含む。第２の半導体構造体は、第２の半導体リンク部５０Ｃと、第２の半導体リンク部５０Ｃの片側に横方向に当接した第２のソース側パッド５０Ａと、第２の半導体リンク部５０Ｃの反対側に横方向に当接した第２のドレイン側パッド５０Ｂとを含む。
第１及び第２の半導体構造体（３０Ａ、３０Ｂ、３０Ｃ、５０Ａ、５０Ｂ、５０Ｃ）の露出した側壁は、フォトレジスト７の側壁に実質的に垂直方向に一致する。さらに、埋込絶縁体層２０のパターン形成された部分の側壁は、フォトレジスト７の側壁及び第１及び第２の半導体構造体（３０Ａ、３０Ｂ、３０Ｃ、５０Ａ、５０Ｂ、５０Ｃ）の側壁に実質的に垂直方向に一致する。フォトレジスト７は、その後、例えばアッシングによって除去される。
第１の半導体リンク部３０Ｃは、第１の幅ｗ１によって隔てられた、酸化雰囲気中で第１の酸化速度を有する第１の面方位を有する第１の側壁対を有する。第１の面方位は、第２の水平方位である。第２の半導体リンク部５０Ｃは、第２の幅ｗ２によって隔てられた、酸化雰囲気中で第２の酸化速度を有する第２の面方位を有する第２の側壁対を有するものである。第２の面方位は、第４の水平方位である。
第１の酸化速度及び第２の酸化速度は、予備酸化ビームの断面寸法、既に成長した酸化物の厚さ、酸化の温度、及び周囲気体の組成に依存する。一般に、第１の酸化速度及び第２の酸化速度は、温度、酸素含有量、酸化雰囲気の水分含有量、及び予備酸化寸法に応じて増大する。第１の酸化速度及び第２の酸化速度は、第１及び第２の半導体構造体（３０Ａ、３０Ｂ、３０Ｃ、５０Ａ、５０Ｂ、５０Ｃ）の半導体材料、及び第１及び第２の面方位に依存する。
例えば、シリコンの（１１１）面に対する酸化速度は、典型的には、同一の酸化雰囲気において、シリコンの（１００）面に対する酸化速度の１．０１倍から１．６８倍である。シリコンの（１１０）面に対する酸化速度は、典型的には、シリコンの（１００）面に対する酸化速度の１．０１倍から１．４５倍である。したがって、第１の酸化速度と第２の酸化速度との比は、典型的には１．０に等しくないものとなり、主として、第１の半導体リンク部３０Ｃの第１の側壁対の結晶方位、第２の半導体リンク部５０Ｃの第２の側壁対の結晶方位、初期ビームの断面寸法の寸法、及び酸化温度の関数である。図示された例において、第１の側壁対の面方位は（−１１０）面方位であり、第２の側壁対の面方位は（０１０）面方位である。
第１の半導体構造体（３０Ａ、３０Ｂ、３０Ｃ）及び第２の半導体構造体（５０Ａ、５０Ｂ、５０Ｃ）の高さはここでは初期高さｈ０と呼ばれ、これは、上部半導体層２８（図２及び図３参照）の厚さが均一であれば、全体にわたって均一となり得る。初期高さｈ０は、上部半導体層２８の厚さと実質的に同一とすることができる。
図７乃至図９を参照すると、実質的に等方性のエッチングが、第１の半導体構造体（３０Ａ、３０Ｂ、３０Ｃ）及び第２の半導体構造体（５０Ａ、５０Ｂ、５０Ｃ）の半導体材料に対して選択的な埋込絶縁体層２０の誘電体材料に対して行われる。第１の半導体構造体（３０Ａ、３０Ｂ、３０Ｃ）及び第２の半導体構造体（５０Ａ、５０Ｂ、５０Ｃ）は、実質的に等方性のエッチングのためのエッチングマスクとして利用される。実質的に等方性のエッチングは、湿式エッチング又は乾式エッチングとすることができる。エッチングが実質的に等方性なので、第１の半導体構造体（３０Ａ、３０Ｂ、３０Ｃ）及び第２の半導体構造体（５０Ａ、５０Ｂ、５０Ｃ）の縁部は、エッチングが進行するにつれてアンダーカットされる。エッチングは、少なくとも、埋込絶縁体層２０のうち第１の半導体構造体（３０Ａ、３０Ｂ、３０Ｃ）及び第２の半導体構造体（５０Ａ、５０Ｂ、５０Ｃ）の直下に位置する部分が除去され、第１及び第２の半導体リンク部（３０Ｃ、５０Ｃ）が埋込絶縁体層２０の残存部分の上に浮いた状態になるまで、行われる。換言すれば、第１及び第２の半導体リンク部（３０Ｃ、５０Ｃ）は、本明細書中ではエッチング後は誘電体材料層２２と称される埋込絶縁体層２０の残存部分との直接的な物理的接触部を有さない。
エッチングはまた、埋込絶縁体層２０の誘電体材料を、第１のソース側パッド３０Ａ、第１のドレイン側パッド３０Ｂ、第２のソース側パッド５０Ａ、及び第２のドレイン側パッド５０Ｂの周縁部の下側からも除去する。埋込絶縁体層２０の残存部分を含む第１の誘電体架台２２Ａが、第１のソース側パッド３０Ａの中心部の直下に形成される。同様に、第２の誘電体架台（ぺデスタル）２２Ｂが第１のドレイン側パッド３０Ｂの中心部の直下に形成され、第３の誘電体架台４２Ａが第２のソース側パッド５０Ａの中心部の直下に形成され、第４の誘電体架台４２Ｂが第２のドレイン側パッド５０Ｂの中心部の直下に形成される。第１及び第２の半導体構造体（３０Ａ、３０Ｂ、３０Ｃ、５０Ａ、５０Ｂ、５０Ｃ）をエッチングマスクとして利用して、第１及び第２の半導体構造体（３０Ａ、３０Ｂ、３０Ｃ、５０Ａ、５０Ｂ、５０Ｃ）の周縁部の下から誘電体材料がエッチングされるにつれて、絶縁体材料層である埋込絶縁体層２０が第１及び第２の半導体リンク部（３０Ｃ、５０Ｃ）の下でアンダーカットされる。
第１及び第２の半導体リンク部（３０Ｃ、５０Ｃ）は、誘電体材料層２２である埋込絶縁体層２０の残存部分の上に浮いた状態となる。第１から第４の誘電体架台（２２Ａ、２２Ｂ、４２Ａ、４２Ｂ）は、誘電体材料層２２から一体的に形成され、誘電体材料層２２の部分である。第１及び第２の半導体構造体（３０Ａ、３０Ｂ、３０Ｃ、５０Ａ、５０Ｂ、５０Ｃ）は、第１から第４の誘電体架台（２２Ａ、２２Ｂ、４２Ａ、４２Ｂ）を組み入れた誘電体材料層２２に、第１のソース側パッド３０Ａ、第１のドレイン側パッド３０Ｂ、第２のソース側パッド５０Ａ、及び第２のドレイン側パッド５０Ｂの底面において接する。
図１０乃至図１２を参照すると、第１及び第２の半導体構造体（３０Ａ、３０Ｂ、３０Ｃ、５０Ａ、５０Ｂ、５０Ｃ）は薄化され、すなわち、第１及び第２の半導体構造体（３０Ａ、３０Ｂ、３０Ｃ、５０Ａ、５０Ｂ、５０Ｃ）の寸法が、例えば酸化によって小さくされる。詳細には、第１及び第２の半導体リンク（３０Ｃ、５０Ｃ）を含む第１及び第２の半導体構造体（３０Ａ、３０Ｂ、３０Ｃ、５０Ａ、５０Ｂ、５０Ｃ）の露出された周縁部は、酸化によって酸化物材料部分に変換される。半導体酸化物材料は、その後、湿式エッチングのような等方性エッチングによって除去される。例えば、第１及び第２の半導体構造体（３０Ａ、３０Ｂ、３０Ｃ、５０Ａ、５０Ｂ、５０Ｃ）がシリコンを含む場合、半導体酸化物材料はシリコン酸化物となり得るので、これは、フッ化水素酸（ＨＦ）によって除去することができる。あるいは、等方性湿式エッチング又は等方性乾式エッチングを利用して、半導体材料の露出された外側部分を除去することによって第１及び第２の半導体構造体（３０、５０）を薄化することができる。
第１の半導体構造体（３０Ａ、３０Ｂ、３０Ｃ）の残存部分は、第１の薄化されたソース側パッド３２Ａ、第１の薄化されたドレイン側パッド３２Ｂ、及び第１の半導体ナノワイヤ３２Ｃを含む。第１の薄化されたソース側パッド３２Ａ及び第１の薄化されたドレイン側パッド３２Ｂは、第１の半導体ナノワイヤ３２Ｃに横方向で当接する。第２の半導体構造体（５０Ａ、５０Ｂ、５０Ｃ）の残存部分は、第２の薄化されたソース側パッド５２Ａ、第２の薄化されたドレイン側パッド５２Ｂ、及び第１の半導体ナノワイヤ５２Ｃを含む。第２の薄化されたソース側パッド５２Ａ及び第２の薄化されたドレイン側パッド５２Ｂは、第２の半導体ナノワイヤ５２Ｃに横方向で当接する。第１の薄化されたソース側パッド３２Ａ、第１の薄化されたドレイン側パッド３２Ｂ、及び第１の半導体ナノワイヤ３２Ｃはひとまとめにして、薄化された第１の半導体構造体（３２Ａ、３２Ｂ、３２Ｃ）、すなわち薄化後の第１の半導体構造体と称される。第２の薄化されたソース側パッド５２Ａ、第２の薄化されたドレイン側パッド５２Ｂ、及び第２の半導体ナノワイヤ５２Ｃはひとまとめにして、薄化された第２の半導体構造体（５２Ａ、５２Ｂ、５２Ｃ）、すなわち薄化後の第２の半導体構造体と称される。
第１の半導体ナノワイヤ３２Ｃは、第１の水平方向に対して垂直な平面において矩形の縦方向断面を有する。第１の半導体ナノワイヤ３２Ｃの幅は、薄化で奥に引っ込んだ第１の側壁対の間の第２の水平方向における第１の半導体ナノワイヤ３２Ｃの寸法であり、これをここでは、第３の幅ｗ３と称する。第３の幅ｗ３は、半導体材料が薄化プロセスの間に消費されるので、第１の幅ｗ１よりも小さい。好ましくは、第３の幅ｗ３はサブリソグラフィ寸法、すなわち、フォトレジストに対する単一のリソグラフィ露光によって印刷することができる最小寸法よりも小さい寸法である。典型的には、第３の幅ｗ３は、１ｎｍから２０ｎｍであるが、それを下回る寸法及び上回る寸法もまたここでは意図されている。好ましくは、第３の幅ｗ３は、２ｎｍから１０ｎｍである。
第２の半導体ナノワイヤ５２Ｃは、第３の水平方向に対して垂直な平面において矩形の縦方向断面を有する。第２の半導体ナノワイヤ５２Ｃの幅は、薄化で奥に引っ込んだ第２の側壁対の間の第４の水平方向における第２の半導体ナノワイヤ５２Ｃの寸法であり、これをここでは、第４の幅ｗ４と称する。第４の幅ｗ４は、半導体材料が薄化プロセスの間に消費されるので、第２の幅ｗ２よりも小さい。第４の幅ｗ４はサブリソグラフィ寸法である。典型的には、第４の幅ｗ４は、１ｎｍから２０ｎｍであるが、それを下回る寸法及び上回る寸法もまたここでは意図されている。好ましくは、第４の幅ｗ４は、２ｎｍから１０ｎｍである。
上述のように、第１及び第３の水平方向は、最大正孔移動度又は最大電子移動度をもたらす垂直面を含むように選択することができる。第１の導電性型がｎ型であり、第２の導電性型がｐ型である場合、第１の側壁対は、第１の半導体ナノワイヤ３２Ｃを構成する単結晶半導体材料における全ての垂直面の中で正孔移動度が最大となる垂直面に対して平行にすることができ、第２の側壁対は、第２の半導体ナノワイヤ５２Ｃを構成する単結晶半導体材料における全ての垂直面の中で電子移動度が最大となる垂直面に対して平行である。非限定的な例において、第１及び第２の半導体ナノワイヤ（３２Ｃ、５２Ｃ）はシリコンを含有し、かつ（００１）面方位を有する上面を有し、第１の側壁対は（−１１０）面方位を有し、第２の側壁対は（０１０）面方位を有する。
１つの実施形態において、第３の幅ｗ３及び第４の幅ｗ４は、所定の誤差限界又は所定の許容オフセット内で整合するものとすることができる。例えば、第４の幅ｗ４は第３の幅ｗ３の１０％から１０００％の間とすることができる。換言すれば、第３の幅ｗ３及び第４の幅ｗ４のうちの大きい方の、第３の幅ｗ３及び第４の幅ｗ４のうちの小さい方に対する比は、好ましくは１．０から１０である。好ましい実施形態において、第３の幅ｗ３及び第４の幅ｗ４のうちの大きい方の、第３の幅ｗ３及び第４の幅ｗ４のうちの小さい方に対する比は、好ましくは１．０から１．６８である。場合によっては、第３の幅ｗ３は第４の幅ｗ４と実質的に同一とすることができる。
薄化された第１の半導体構造体（３２Ａ、３２Ｂ、３２Ｃ）の全体及び薄化された第２の半導体構造体（５２Ａ、５２Ｂ、５２Ｃ）の全体は、同じ厚さを有するものとすることができ、これを、ここでは薄化された厚さｈ１と呼ぶ。薄化された厚さｈ１は、初期厚さｈ０よりも小さい。初期厚さｈ０と薄化された厚さｈ１との差は、薄化された第１の半導体構造体（３２Ａ、３２Ｂ、３２Ｃ）及び薄化された第２の半導体構造体（５２Ａ、５２Ｂ、５２Ｃ）の半導体材料、薄化された第１の半導体構造体（３２Ａ、３２Ｂ、３２Ｃ）及び薄化された第２の半導体構造体（５２Ａ、５２Ｂ、５２Ｃ）の上面の結晶方位、及び薄化プロセスにおいて使用される酸化雰囲気によって、決まる。
図１３乃至図１５を参照すると、第１のゲート誘電体３６が、薄化された第１の半導体構造体（３２Ａ、３２Ｂ、３２Ｃ）の露出された面上に形成され、第２のゲート誘電体５６が、薄化された第２の半導体構造体（５２Ａ、５２Ｂ、５２Ｃ）の露出された面上に形成される。
ある場合には、第１のゲート誘電体３６及び第２のゲート誘電体５６は、薄化された第１の半導体構造体（３２Ａ、３２Ｂ、３２Ｃ）及び薄化された第２の半導体構造体（５２Ａ、５２Ｂ、５２Ｃ）の外側部分を熱変換することによって形成される酸化シリコン又は窒化シリコンのような誘電体材料を含む。第１のゲート誘電体３６及び第２のゲート誘電体５６を形成するために、熱酸化、熱窒化、プラズマ酸化、プラズマ窒化、又はそれらの組合せを使用することができる。この場合、第１のゲート誘電体３６及び第２のゲート誘電体５６は、薄化された第１の半導体構造体（３２Ａ、３２Ｂ、３２Ｃ）及び薄化された第２の半導体構造体（５２Ａ、５２Ｂ、５２Ｃ）の表面上のみに形成される。第１のゲート誘電体３６及び第２のゲート誘電体５６の厚さは、約０．８ｎｍから約１０ｎｍとすることができ、典型的には約１．１ｎｍから約６ｎｍである。
別の場合には、第１のゲート誘電体３６及び第２のゲート誘電体５６は、３．９、すなわち酸化シリコンの比誘電率よりも高い比誘電率を有する高ｋ誘電体材料を含むことができる。高ｋ誘電体材料は、金属及び酸素を含む誘電体金属酸化物を含むものとすることができる。好ましくは、高ｋ材料の比誘電率は約４．０よりも高い。より好ましくは、高ｋ誘電体材料の比誘電率は、約７．５である窒化シリコンの比誘電率よりも高い。さらになお好ましくは、高ｋ誘電体材料の比誘電率は、８．０より高い。高ｋ誘電体材料は当該分野において高ｋゲート誘電体材料としても知られており、これは、誘電体金属酸化物、その合金、及びそのシリケート合金を含む。例示的な高ｋ誘電体材料は、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、それらのシリケート、及びそれらの合金を含む。ｘの各々の値は独立して約０．５から約３であり、ｙの各々の値は独立して０から約２である。随意的に、例えばシリコン酸化物などの界面層（図示せず）を、高ｋ誘電体材料が堆積される前に化学酸化又は熱酸化によって形成することができる。この場合、第１のゲート誘電体３６及び第２のゲート誘電体５６は、薄化された第１の半導体構造体（３２Ａ、３２Ｂ、３２Ｃ）及び薄化された第２の半導体構造体（５２Ａ、５２Ｂ、５２Ｃ）の上面及び側壁表面の全体、並びに第１から第４の誘電体架台（２２Ａ、２２Ｂ、４２Ａ、４２Ｂ）を含む誘電体材料層２２の全ての露出された表面を被覆する単一の連続したゲート誘電体層として形成することができる。この場合、第１のゲート誘電体３６及び第２のゲート誘電体５６の厚さは、約１ｎｍから約６ｎｍまでとすることができ、１ｎｍ又はそれ未満のオーダーの有効酸化物厚さを有することができる。
図１６乃至図１８を参照すると、第１のゲート電極３８が、第１の半導体ナノワイヤ３２Ｃ（図１４参照）の中央部の上にそれを取り巻いて形成され、第２のゲート電極５８が、第２の半導体ナノワイヤ５２Ｃ（図１５参照）の中央部の上にそれを取り巻いて形成される。第１及び第２のゲート電極（３８、５８）は、同じ材料又は異なる材料を含むものとすることができ、かつ、単一の堆積ステップ及び単一のリソグラフィ・パターン形成ステップによって同時に形成されるものとすることもでき、又は多重堆積ステップと少なくとも１つのリソグラフィ・パターン形成ステップとを使用して形成されるものとすることもできる。
第１のゲート電極３８及び第２のゲート電極５８は、ドープされた半導体材料、金属、金属合金、少なくとも１つの金属の導電性化合物、又はそれらの組合せといった、少なくとも１つの導電性材料を含む。好ましくは、堆積されるゲート電極材料の厚さは、第１及び第２のゲート電極（３８、５８）の各々が、第１及び第２の半導体ナノワイヤ（３２Ｃ、５２Ｃ）のうちの１つがその中に配置される穴を１つだけ含むように、第１及び第２の半導体ナノワイヤ（３２Ｃ、５２Ｃ；図１４及び図１５参照）と誘電体材料層２２との間の距離の半分を超えるものとされる。
１つの実施形態において、第１及び第２のゲート電極（３８、５８）のうちの少なくとも一方は、ポリシリコン、アモルファス・ポリシリコン、シリコン−ゲルマニウム合金、シリコン−炭素合金、シリコン−ゲルマニウム−炭素合金、又はそれらの組合せといった、アモルファスまたは多結晶半導体材料を含むことができる。第１及び第２のゲート電極（３８、５８）は、インサイチュでドープされることもあり、又はその後のドーパントイオンのイオン注入によってドープされることもある。
代替的に又は付加的に、第１及び第２のゲート電極（３８、５８）のうちの少なくとも一方は、金属ゲート材料を含むものとすることができ、これは金属導電性材料を含む。例えば、第１及び第２のゲート電極（３８、５８）のうちの少なくとも一方は、ＴａＮ、ＴｉＮ、ＷＮ、ＴｉＡｌＮ、ＴａＣＮ、他の導電性高融点金属窒化物、又はそれらの合金といった材料を含むものとすることができる。金属ゲート材料は、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、原子層成長（ＡＬＤ）などによって形成することができ、導電性高融点金属窒化物を含む。第１のゲート誘電体３６及び第２のゲート誘電体５６が高ｋゲート誘電体材料を含む場合、金属ゲート材料は、第１のゲート誘電体３６及び第２のゲート誘電体５６の上に直接形成することができる。金属ゲート材料の組成は、薄化された第１の半導体構造体（３２Ａ、３２Ｂ、３２Ｃ）及び薄化された第２の半導体構造体（５２Ａ、５２Ｂ、５２Ｃ）の中にこの後で形成される半導体デバイスの閾値電圧を最適化するように選択される。第１及び第２のゲート電極（３８、５８）のうちの少なくとも一方の各々が、金属ゲート材料及び半導体材料の両方を含むことができる。
随意的に、例えば、第１及び第２のゲート電極（３８、５８）と形成される半導体ナノワイヤ・トランジスタのソース及びドレイン領域との間の重なりを制御するために、誘電体スペーサ（図示せず）を必要に応じて第１及び第２のゲート電極（３８、５８）の側壁上に形成することができる。
第２の導電性型のドーパントが、第１のゲート電極３８をイオン注入マスクとして利用して、第１のデバイス領域２の中に注入される。第２の導電性型のドーパントの注入の間、第２のデバイス領域４をブロックマスクで覆ってもよい。第１の薄化されたソース側パッド３２Ａ及び第１の薄化されたドレイン側パッド３２Ｂは第２の導電性型のドーパントでドープされ、これらを、ここでは第１のパッド・ソース部３３Ａ及び第１のパッド・ドレイン部３７Ａと称する。第１のパッド・ソース部３３Ａに当接する第１の半導体ナノワイヤ３２Ｃ（図１４参照）の一方の端部もまた第２の導電性型のドーパントでドープされ、これを、ここでは第１のナノワイヤ・ソース部３３Ｂと称する。第１のパッド・ソース部３３Ａ及び第１のナノワイヤ・ソース部３３Ｂは第２の導電性型のドーピングを有し、これらはまとめて第１のソース領域３３と呼ばれる。第１のパッド・ドレイン部３７Ａに当接する第１の半導体ナノワイヤ３２Ｃの他方の端部もまた第２の導電性型のドーパントでドープされ、これを、ここでは第１のナノワイヤ・ドレイン部３７Ｂと称する。第１のパッド・ドレイン部３７Ａ及び第１のナノワイヤ・ドレイン部３７Ｂは第２の導電性型のドーピングを有し、これらはまとめて第１のドレイン領域３７と呼ばれる。第２の導電性型のドーパントが注入されなかった第１の半導体ナノワイヤ３２Ｃ（図１４参照）の中央部は第１の導電性型のドーピングを有し、ここでは第１のチャネル領域３５と称される。第１のチャネル領域３５は、第１のソース領域３３及び第１のドレイン領域３７に横方向で当接する。第１のチャネル領域３５、第１のソース領域３３、第１のドレイン領域３７、第１のゲート誘電体３６、及び第１のゲート電極３８がひとまとまりになって、第１の半導体ナノワイヤ（３５、３３Ｂ、３７Ｂ）を通る電流の流れを制御する第１の半導体ナノワイヤ・トランジスタを構成する。
第１の導電性型のドーパントが、第２のゲート電極５８をイオン注入マスクとして利用して、第２のデバイス領域４の中に注入される。第１の導電性型のドーパントの注入の間、第１のデバイス領域２をブロックマスクで覆ってもよい。第２の薄化されたソース側パッド５２Ａ及び第２の薄化されたドレイン側パッド５２Ｂは第１の導電性型のドーパントでドープされ、これらを、ここでは第２のパッド・ソース部５３Ａ及び第２のパッド・ドレイン部５７Ａと称する。第２のパッド・ソース部５３Ａに当接する第２の半導体ナノワイヤ５２Ｃ（図１５参照）の一方の端部もまた第１の導電性型のドーパントでドープされ、これを、ここでは第２のナノワイヤ・ソース部５３Ｂと称する。第２のパッド・ソース部５３Ａ及び第２のナノワイヤ・ソース部５３Ｂは第１の導電性型のドーピングを有し、これらはまとめて第２のソース領域５３と呼ばれる。第２のパッド・ドレイン部５７Ａに当接する第２の半導体ナノワイヤ５２Ｃ（図１５参照）の他方の端部もまた第１の導電性型のドーパントでドープされ、これを、ここでは第２のナノワイヤ・ドレイン部５７Ｂと称する。第２のパッド・ドレイン部５７Ａ及び第２のナノワイヤ・ドレイン部５７Ｂは第１の導電性型のドーピングを有し、これらはまとめて第２のドレイン領域５７と呼ばれる。第１の導電性型のドーパントが注入されなかった第２の半導体ナノワイヤ５２Ｃ（図１５参照）の中央部は第２の導電性型のドーピングを有し、ここでは第２のチャネル領域５５と称される。第２のチャネル領域５５は、第２のソース領域５３及び第２のドレイン領域５７に横方向で当接する。第２のチャネル領域５５、第２のソース領域５３、第２のドレイン領域５７、第２のゲート誘電体５６、及び第２のゲート電極５８がひとまとまりになって、第２の半導体ナノワイヤ（５５、５３Ｂ、５７Ｂ）を通る電流の流れを制御する第２の半導体ナノワイヤ・トランジスタを構成する。
図１９乃至図２１を参照すると、中間工程（ＭＯＬ）誘電体材料層８０が第１及び第２の半導体ナノワイヤ・トランジスタの上を覆って形成される。ＭＯＬ誘電体材料層８０は、Ｎａ＋及びＫ＋のような可動イオンの拡散を阻止する材料を含む可動イオン拡散障壁層（図示せず）を含むことができる。可動イオン拡散障壁層のために使用される典型的な材料は、窒化シリコンを含む。ＭＯＬ誘電体材料層８０は、例えば、ＣＶＤ酸化物、２．８未満の比誘電率を有するスピン・オン低誘電率材料、２．８未満の比誘電率を有するオルガノシリケート・ガラス若しくはＣＶＤ低誘電率材料、又は金属相互接続構造における後工程（バック・エンド・オブ・ライン（ＢＥＯＬ））誘電体層のために使用することができる他のいずれかの誘電体材料を含むことができる。例えば、ＣＶＤ酸化物は、未ドープのシリケート・ガラス（ＵＳＧ）、ボロシリケート・ガラス（ＢＳＧ）、ホスホシリケート・ガラス（ＰＳＧ）、フルオロシリケート・ガラス（ＦＳＧ）、ボロホスホシリケート・ガラス（ＢＰＳＧ）、又はそれらの組合せとすることができる。ＭＯＬ誘電体材料層８０は、誘電体材料層２２と第１及び第２の半導体ナノワイヤ（３５、３３Ｂ、３７Ｂ、５５、５３Ｂ、５７Ｂ）との間の空間を充填する。
種々のコンタクトビアホールをＭＯＬ誘電体材料層８０の中に形成し、導電性材料で充填して、種々のコンタクト・ビアが形成される。詳細には、第１のソース側コンタクト・ビア４２Ａは、第１のパッド・ソース部３３Ａの上に直接形成され、第１のドレイン側コンタクト・ビア４２Ｂは、第１のパッド・ドレイン部３７Ａの上に直接形成され、第１のゲート側コンタクト・ビア４８は、第１のゲート電極３８の上に直接形成される。同様に、第２のソース側コンタクト・ビア６２Ａは、第２のパッド・ソース部５３Ａの上に直接形成され、第２のドレイン側コンタクト・ビア６２Ｂは、第２のパッド・ドレイン部５７Ａの上に直接形成され、第２のゲート側コンタクト・ビア６８は、第２のゲート電極５８の上に直接形成される。ＭＯＬ誘電体材料層８０、第１のソース側コンタクト・ビア４２Ａ、第１のドレイン側コンタクト・ビア４２Ｂ、第１のゲート側コンタクト・ビア４８、第２のソース側コンタクト・ビア６２Ａ、第２のドレイン側コンタクト・ビア６２Ｂ、及び第２のゲート側コンタクト・ビア６８の上面は、ＭＯＬ誘電体材料層８０の平坦化と過剰の導電性材料の除去の後、実質的に同一平面上にあるものとすることができる。第１のレベルの金属配線（図示せず）を含む更なる金属相互接続構造（図示せず）を、ＭＯＬ誘電体材料層８０の上に形成することができる。
本発明を特定の実施形態について説明してきたが、上記の説明を鑑みて、多くの代替物、改変及び変形が当業者には明らかである。したがって、本発明は、本発明の範囲及び精神並びに以下の特許請求の範囲内に入る、そのような代替物、改変及び変形の全てを包含することが意図される。
２、４：デバイス領域
７：フォトレジスト
１０：ハンドル基板
２０：埋込絶縁体層
２２：誘電体材料層
２２Ａ、２２Ｂ、４２Ａ、４２Ｂ：誘電体架台
２８：上部半導体層
３０Ａ、５０Ａ：ソース側パッド
３０Ｂ、５０Ｂ：ドレイン側パッド
３０Ｃ、５０Ｃ：半導体リンク部
３２Ａ、５２Ａ：薄化されたソース側パッド
３２Ｂ、５２Ｂ：薄化されたドレイン側パッド
３２Ｃ、５２Ｃ：半導体ナノワイヤ
３３、５３：ソース領域
３５、５５：チャネル領域
３６、５６：ゲート誘電体
３７、５７：ドレイン領域
３８、５８：ゲート電極
４２Ａ、４２Ｂ、４８、６２Ａ、６２Ｂ、６８：コンタクト・ビア
８０：ＭＯＬ誘電体材料層

Claims (16)

  1. 半導体構造体を形成する方法であって、
    第１の半導体リンク部を含む第１の半導体構造体をパターン形成するステップであって、前記第１の半導体構造体が、第１の幅ｗ１によって隔てられた、酸化雰囲気中で第１の酸化速度を有する第１の面方位を有する第１の側壁対を有するものである、ステップと、
    第２の半導体リンク部を含む第２の半導体構造体をパターン形成するステップであって、前記第２の半導体構造体が、第２の幅ｗ２によって隔てられた、前記酸化雰囲気中で前記第１の酸化速度とは異なる第２の酸化速度を有する第２の面方位を有する第２の側壁対を有するものである、ステップと、
    第３の幅ｗ３を有する第１の半導体ナノワイヤを、前記第１の半導体リンク部を前記第１の酸化速度で薄化することによって形成するステップと、
    第４の幅ｗ４を有する第２の半導体ナノワイヤを、前記第２の半導体リンク部を前記第２の酸化速度で薄化することによって形成するステップと
    を含み、
    前記第３の幅ｗ３及び前記第４の幅ｗ４はサブリソグラフィ寸法である、方法。
  2. 前記第１の幅ｗ１と前記第３の幅ｗ３との間の差と、前記第２の幅ｗ２と前記第４の幅ｗ４との間の差との比が、前記第１の酸化速度と前記第２の酸化速度との比に等しく、
    前記第１の幅ｗ１及び前記第２の幅ｗ２がリソグラフィ寸法である、請求項１に記載の方法。
  3. 前記第１の半導体構造体が、前記第１の幅ｗ１よりも大きい幅を有する第１のソース側パッド及び第１のドレイン側パッドをさらに含み、前記第２の半導体構造体が、前記第２の幅ｗ２よりも大きい幅を有する第２のソース側パッド及び第２のドレイン側パッドをさらに含む、請求項１または２に記載の方法。
  4. 前記第１のソース側パッド、前記第１のドレイン側パッド、前記第２のソース側パッド、及び前記第２のドレイン側パッド、並びに前記第１及び第２の半導体リンク部を同時に薄化するステップをさらに含む、請求項３に記載の方法。
  5. 前記第１のソース側パッド、前記第１のドレイン側パッド、前記第２のソース側パッド、及び前記第２のドレイン側パッドが、薄化の前に、前記第１及び第２の半導体リンク部と同じ厚さを有し、
    薄化の後に、前記第１及び第２の半導体ナノワイヤと同じ厚さを有する、請求項４に記載の方法。
  6. 前記第１及び第２の半導体構造体をエッチングマスクとして利用して、前記第１及び第２の半導体構造体の下から誘電体材料層をエッチングするステップをさらに含み、前記誘電体材料層が、前記第１及び第２の半導体リンク部の下側でアンダーカットされる、請求項３〜５のいずれか１項に記載の方法。
  7. 前記第１及び第２の半導体リンク部が、前記誘電体材料層の残存部分の上に浮いた状態となり、前記第１及び第２の半導体構造体が、前記第１のソース側パッド、前記第１のドレイン側パッド、前記第２のソース側パッド、及び前記第２のドレイン側パッドの底面で前記誘電体材料層と接する、請求項６に記載の方法。
  8. 単結晶半導体層をパターン形成するステップをさらに含み、前記第１の半導体構造体及び前記第２の半導体構造体が、前記単結晶半導体層のパターン形成された部分によって形成される、請求項１〜７のいずれか１項に記載の方法。
  9. 前記第１の側壁対が、前記単結晶半導体層における全ての垂直面の中で正孔移動度が最大となる垂直面に平行であり
    前記第２の側壁対が、前記単結晶半導体層における全ての垂直面の中で電子移動度が最大となる垂直面に平行である、請求項８に記載の方法。
  10. 前記第３の幅ｗ３及び前記第４の幅ｗ４が１ｎｍから２０ｎｍである、請求項１〜９のいずれか１項に記載の方法。
  11. 前記第３の幅ｗ３及び前記第４の幅ｗ４のうち大きい方の、前記第３の幅ｗ３及び前記第４の幅ｗ４のうち小さい方に対する比が、１．０から１０である、請求項１０に記載の方法。
  12. 前記第１及び第２の半導体リンクの周縁部を酸化によって酸化物材料部分に変換するステップと、
    前記酸化物材料部分を除去し、それによって前記第１及び第２の半導体リンクが薄化されるステップと
    をさらに含む、請求項１〜１１のいずれか１項に記載の方法。
  13. 前記第１及び第２の半導体構造体が誘電体材料層の上に形成され、前記誘電体材料層が半導体・オン・インシュレータ（ＳＯＩ）基板の埋込絶縁体層であり、前記第１及び第２の半導体構造体が、前記ＳＯＩ基板の上部半導体層のパターン形成によって形成される、請求項１〜１２のいずれか１項に記載の方法。
  14. 前記第１の半導体ナノワイヤの周囲に第１のゲート誘電体を形成するステップと、
    前記第２の半導体ナノワイヤの周囲に第２のゲート誘電体を形成するステップと、
    前記第１のゲート誘電体の周囲に第１のゲート電極を形成するステップと、
    前記第２のゲート誘電体の周囲に第２のゲート電極を形成するステップと
    をさらに含む、請求項１〜１３のいずれか１項に記載の方法。
  15. 前記第１の半導体構造体が、前記第１の幅ｗ１よりも大きい幅を有する第１のソース側パッド及び第１のドレイン側パッドをさらに含み、前記第２の半導体構造体が、前記第２の幅ｗ２よりも大きい幅を有する第２のソース側パッド及び第２のドレイン側パッドをさらに含み、前記方法が、
    前記第１のソース側パッド及び前記第１のドレイン側パッドを第２の導電性型のドーパントでドーピングするステップと、
    前記第２のソース側パッド及び前記第２のドレイン側パッドを第１の導電性型のドーパントでドーピングするステップと
    をさらに含み、
    前記第２の導電性型が前記第１の導電性型の反対である、請求項１４に記載の方法。
  16. 前記第１の半導体ナノワイヤが前記第１の導電性型のドーピングを有し、前記第２の半導体ナノワイヤが前記第２の導電性型のドーピングを有する、請求項１５に記載の方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7943530B2 (en) * 2009-04-03 2011-05-17 International Business Machines Corporation Semiconductor nanowires having mobility-optimized orientations
US8420455B2 (en) 2010-05-12 2013-04-16 International Business Machines Corporation Generation of multiple diameter nanowire field effect transistors
US8519479B2 (en) 2010-05-12 2013-08-27 International Business Machines Corporation Generation of multiple diameter nanowire field effect transistors
KR101725112B1 (ko) * 2010-12-14 2017-04-11 한국전자통신연구원 반도체 소자 및 이를 제조하는 방법
CN102169889A (zh) * 2011-03-17 2011-08-31 复旦大学 超长半导体纳米线结构及其制备方法
JP5325932B2 (ja) 2011-05-27 2013-10-23 株式会社東芝 半導体装置およびその製造方法
KR101631778B1 (ko) 2011-12-23 2016-06-24 인텔 코포레이션 랩-어라운드 컨택트들을 가진 나노와이어 구조들
KR101271787B1 (ko) 2012-03-13 2013-06-07 포항공과대학교 산학협력단 나노선 전계효과 트랜지스터 및 이의 제조방법
CN102637606B (zh) * 2012-05-03 2014-08-27 上海华力微电子有限公司 基于SOI的后栅型积累模式Si-NWFET制备方法
US8823059B2 (en) * 2012-09-27 2014-09-02 Intel Corporation Non-planar semiconductor device having group III-V material active region with multi-dielectric gate stack
US20140264488A1 (en) * 2013-03-15 2014-09-18 Globalfoundries Inc. Methods of forming low defect replacement fins for a finfet semiconductor device and the resulting devices
US20140353761A1 (en) * 2013-05-28 2014-12-04 International Business Machines Corporation Multi-orientation semiconductor devices employing directed self-assembly
GB2526880A (en) 2014-06-06 2015-12-09 Univ Southampton Melt-growth of single-crystal alloy semiconductor structures and semiconductor assemblies incorporating such structures
KR102309342B1 (ko) * 2014-12-24 2021-10-07 인텔 코포레이션 게르마늄 나노와이어들을 사용하는 전계 효과 트랜지스터 구조체들
CN108028275A (zh) * 2015-09-25 2018-05-11 英特尔公司 纳米线晶体管设备架构
US9929266B2 (en) * 2016-01-25 2018-03-27 International Business Machines Corporation Method and structure for incorporating strain in nanosheet devices
CN107452793B (zh) 2016-06-01 2020-07-28 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN106229256A (zh) * 2016-07-29 2016-12-14 东莞华南设计创新院 一种硅锗纳米线的制作方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998048456A1 (en) * 1997-04-24 1998-10-29 Massachusetts Institute Of Technology Nanowire arrays
US6248674B1 (en) * 2000-02-02 2001-06-19 Hewlett-Packard Company Method of aligning nanowires
US6720240B2 (en) * 2000-03-29 2004-04-13 Georgia Tech Research Corporation Silicon based nanospheres and nanowires
JP4112358B2 (ja) * 2000-07-04 2008-07-02 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 電界効果トランジスタ
CN1251962C (zh) * 2000-07-18 2006-04-19 Lg电子株式会社 水平生长碳纳米管的方法和使用碳纳米管的场效应晶体管
KR100791732B1 (ko) * 2000-08-22 2008-01-04 프레지던트 앤드 펠로우즈 오브 하버드 칼리지 전기 디바이스
KR101008294B1 (ko) * 2001-03-30 2011-01-13 더 리전트 오브 더 유니버시티 오브 캘리포니아 나노구조체 및 나노와이어의 제조 방법 및 그로부터 제조되는 디바이스
US6656573B2 (en) * 2001-06-26 2003-12-02 Hewlett-Packard Development Company, L.P. Method to grow self-assembled epitaxial nanowires
US6843902B1 (en) * 2001-07-20 2005-01-18 The Regents Of The University Of California Methods for fabricating metal nanowires
US7176505B2 (en) * 2001-12-28 2007-02-13 Nantero, Inc. Electromechanical three-trace junction devices
US6872645B2 (en) * 2002-04-02 2005-03-29 Nanosys, Inc. Methods of positioning and/or orienting nanostructures
US6831017B1 (en) * 2002-04-05 2004-12-14 Integrated Nanosystems, Inc. Catalyst patterning for nanowire devices
US7135728B2 (en) * 2002-09-30 2006-11-14 Nanosys, Inc. Large-area nanoenabled macroelectronic substrates and uses therefor
FR2845519B1 (fr) * 2002-10-03 2005-07-01 Commissariat Energie Atomique Procede de fabrication de nano-structure filaire dans un film semi-conducteur
US6841235B2 (en) * 2002-10-11 2005-01-11 General Motors Corporation Metallic nanowire and method of making the same
AU2003295889A1 (en) * 2002-11-22 2004-06-18 Florida State University Depositing nanowires on a substrate
US7183568B2 (en) * 2002-12-23 2007-02-27 International Business Machines Corporation Piezoelectric array with strain dependant conducting elements and method therefor
US6897098B2 (en) * 2003-07-28 2005-05-24 Intel Corporation Method of fabricating an ultra-narrow channel semiconductor device
WO2005022637A1 (ja) * 2003-08-28 2005-03-10 Nec Corporation フィン型電界効果トランジスタを有する半導体装置
US7067328B2 (en) * 2003-09-25 2006-06-27 Nanosys, Inc. Methods, devices and compositions for depositing and orienting nanostructures
US7067341B2 (en) * 2003-10-28 2006-06-27 Stmicroelectronics S.R.L. Single electron transistor manufacturing method by electro-migration of metallic nanoclusters
US6969679B2 (en) * 2003-11-25 2005-11-29 Canon Kabushiki Kaisha Fabrication of nanoscale thermoelectric devices
US7208094B2 (en) * 2003-12-17 2007-04-24 Hewlett-Packard Development Company, L.P. Methods of bridging lateral nanowires and device using same
US7189635B2 (en) * 2004-09-17 2007-03-13 Hewlett-Packard Development Company, L.P. Reduction of a feature dimension in a nano-scale device
US7405129B2 (en) * 2004-11-18 2008-07-29 International Business Machines Corporation Device comprising doped nano-component and method of forming the device
US7598516B2 (en) * 2005-01-07 2009-10-06 International Business Machines Corporation Self-aligned process for nanotube/nanowire FETs
KR100680415B1 (ko) * 2005-05-31 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2007035957A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 半導体装置とその製造方法
JP5229711B2 (ja) * 2006-12-25 2013-07-03 国立大学法人名古屋大学 パターン形成方法、および半導体装置の製造方法
KR101356697B1 (ko) * 2007-09-21 2014-01-28 삼성전자주식회사 나노와이어 형성방법 및 나노와이어를 포함하는 반도체소자의 제조방법
US7943530B2 (en) * 2009-04-03 2011-05-17 International Business Machines Corporation Semiconductor nanowires having mobility-optimized orientations
US8237150B2 (en) * 2009-04-03 2012-08-07 International Business Machines Corporation Nanowire devices for enhancing mobility through stress engineering

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