KR20100110728A - 이동도가 최적화된 배향을 갖는 반도체 나노와이어 - Google Patents

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Abstract

각각이 하나의 반도체 링크부와 두 개의 인접한 패드부를 포함하는 프로토타입 반도체 구조는, 유전 재료층 상에 반도체 층을 리소그래픽 패터닝하여 형성된다. 반도체 링크부의 측벽은 제1 타입 반도체 구조에 대한 정공 이동도를 최대화하고 제2 타입 반도체 구조에 대한 전자 이동도를 최대화하도록 배향된다. 반도체 구조의 산화에 의한 씨닝(thinning)은, 반도체 링크부의 폭을 상이한 결정 배향에 대해 상이한 비율로 감소시킨다. 반도체 링크부의 폭은, 반도체 링크부의 측벽 상의 상이한 정도의 씨닝이 씨닝 공정 이후 최종적인 반도체 나노와이어에 대해 타겟 서브리소그래픽 치수가 되는 결과를 초래하도록 미리 결정된다. 상이한 결정 표면에 대한 상이한 씨닝 비율을 보상하기 위해, 최적 서브리소그래픽 폭을 갖는 반도체 나노와이어가 과도한 씨닝 또는 불충분한 씨닝 없이 상이한 결정 배향에 대해 형성될 수 있다.

Description

이동도가 최적화된 배향을 갖는 반도체 나노와이어{SEMICONDUCTOR NANOWIRES HAVING MOBILITY-OPTIMIZED ORIENTATIONS}
본 발명은 반도체 디바이스에 관한 것으로, 구체적으로는 이동도가 최적화된 배향을 갖는 반도체 나노와이어 및 그 제조 방법에 관한 것이다.
반도체 나노와이어는 나노미터(10-9 미터) 또는 수십 나노미터 정도의 횡방향 및 수직방향 치수를 갖는 반도체 와이어를 일컫는다. 일반적으로, 횡방향 치수 및 수직방향 치수는 20 nm 미만이다.
측방향 치수에 대한 제한은, 횡방향 치수(폭) 및 수직방향 치수(높이)에 적용된다. 반도체 나노와이어의 종방향 치수(길이)는 제한이 없는데, 예로서, 1 nm 내지 1 mm일 수 있다. 반도체 나노와이어의 측방향 치수가 수십 나노미터 미만인 경우, 양자 역학적 효과(quantum mechanical effect)가 중요해진다. 따라서, 반도체 나노와이어는 또한 반도체 양자 와이어로도 지칭된다.
반도체 나노와이어의 횡방향 치수는 현재 서브리소그래픽(sublithographic)하며, 즉, 단일 노광에 의해 패터닝되는 포토레지스트로부터의 직접 이미지 전사에 의해 인쇄될 수 없는 치수이다. 2008년 현재, 임계치수 즉, 리소그래피 방법에 의해 인쇄될 수 있는 최소 인쇄 가능 치수는 약 35 nm이다. 임계치수 미만의 치수는 서브리소그래픽 치수라 지칭된다. 임의의 소정 시점에서, 임계치수와 서브리소그래픽 치수의 범위는 반도체 산업에서 이용할 수 있는 최고의 리소그래픽 툴에 의해 정의된다. 일반적으로, 임계치수와 서브리소그래픽 치수의 범위는 각각의 연속하는 기술 노드에서 감소하고, 반도체 산업 전체에 걸쳐 인정된 제조 표준에 의해 설정되었다.
반도체 나노와이어는 게이트 유전체 및 게이트 전극에 의해 반도체 나노와이어의 단면 영역을 완전히 포위함으로써 길이 방향을 따른 전하 캐리어에 대한 제어를 향상시킬 수 있다. 게이트 전극에 의한 반도체 나노와이어를 따른 전하 이동은, 반도체 나노와이어에 대한 완전한 포위로 인해 핀 전계효과 트랜지스터(finFET)보다는 반도체 나노와이어 디바이스에서 더 양호하게 제어된다.
고성능 상보형 금속 산화물 반도체(CMOS;complementary metal-on-semiconductor)회로에 대해, 높은 온 전류(on-current)와 낮은 오프 전류(off-current)를 공급하는 고성능 p-타입 반도체 나노와이어 디바이스와 n-타입 반도체 나노와이어 디바이스가 요망된다.
본 발명은 이동도가 최적화된 배향을 갖는 반도체 나노와이어 및 그 제조 방법을 제공하는 것을 목적으로 한다.
각각이 하나의 반도체 링크부와 두 개의 인접한 패드부를 포함하는 프로토타입 반도체 구조는, 유전 재료층 상에 반도체 층을 리소그래픽 패터닝함으로써 형성된다. 반도체 링크부의 측벽은 제1 타입 반도체 구조에 대한 정공 이동도를 최대화하고 제2 타입 반도체 구조에 대한 전자 이동도를 최대화하도록 배향된다. 반도체 구조의 산화에 의한 씨닝(thinning)은 반도체 링크부의 폭을 상이한 결정 배향에 대해 상이한 비율로 감소시킨다. 반도체 링크부의 폭은, 반도체 링크부의 측벽상에서의 상이한 정도의 씨닝에 의해, 씨닝 이후 최종 반도체 나노와이어에 대해 결과적인 타겟 서브리소그래픽 치수가 되도록 미리 결정된다. 상이한 결정 표면에 대한 상이한 씨닝 비율을 보상하기 위해, 최적 서브리소그래픽 폭을 갖는 반도체 나노와이어가 과도한 씨닝 또는 불충분한 씨닝 없이 상이한 결정 배향에 대해 형성될 수 있다.
본 발명의 한 양태에 따라, 반도체 구조를 형성하는 방법이 제공되고, 이 방법은, 제1 폭(w1) 만큼 분리된 제1 측벽쌍과 산화분위기에서 제1 산화율을 갖는 제1 표면 배향을 갖고, 제1 반도체 링크부를 포함하는 제1 반도체 구조를 패터닝하는 것과, 제2 폭(w2) 만큼 분리된 제2 측벽쌍과 산화분위기에서 제2 산화율을 갖는 제2 표면 배향을 갖춘 제2 반도체 링크부를 포함하는 제2 반도체 구조를 패터닝하는 것과, 제1 반도체 링크부를 씨닝함에 의해 제3 폭(w3)을 갖는 제1 반도체 나노와이어를 형성하는 것과, 제2 반도체 링크부를 씨닝함에 의해 제4 폭(w4)을 갖는 제2 반도체 나노와이어를 형성하는 것을 포함하는데, 이때 제3 폭(w3)과 제4 폭(w4)은 서브리소그래픽 치수이다.
일 실시예에서, 제1 폭(w1)과 제3 폭(w3)간의 차이 대 제2 폭(w2)과 제4 폭(w4)간의 차이의 비율(R)은 제1 산화율 대 제2 산화율의 비율과 동일하다. 즉, 제1 폭(w1)과 제2 폭(w2)은 공식 (w1 - w3)/(w2 - w4) = R에 의해 결정되고, 여기서, R는 제1 산화율 대 제2 산화율의 유효비를 나타낸다. R 값은 산화 온도, 반도체 링크부의 치수와, 제1 표면 배향 및 제2 표면 배향의 결정 배향의 함수이다. R은 일반적으로 0.1 내지 10 사이의 값을 갖게 될 것이다. R의 정확한 값은 당업자에게 알려진 바와 같은 유한 요소 산화 시뮬레이션과 같은 방법으로 구할 수 있다. 예로서, 제1 표면 배향은 [110]이고 제2 표면 배향은 [100]이며 두 개의 반도체 링크부 양자 모두가 약 70 nm의 단면 치수를 가지는 경우, R의 값은 800℃에서의 스팀 산화에 대해 1.06일 것이다.
본 발명의 다른 양태에 따라, 반도체 구조는 제1 반도체 구조와 제2 반도체 구조를 포함한다. 제1 반도체 구조는, 제1 반도체 나노와이어, 제1 소스측 패드 및 제1 드레인측 패드를 포함하고, 제1 소스측 패드 및 제1 드레인측 패드 각각은 제1 반도체 나노와이어와 인접하고 제2 도전형으로 도핑된 반도체 재료를 포함하며, 제1 반도체 나노와이어의 중간부는 반도체 재료를 포함하고 제1 도전형으로 도핑되고 서브리소그래픽 폭만큼 분리되고 제1 표면 배향을 갖는 제1 측벽쌍을 가지며, 상기 제2 도전형은 상기 제1 도전형과 반대인 도전형이다. 제2 반도체 구조는 제2 반도체 나노와이어, 제2 소스측 패드 및 제2 드레인측 패드를 포함하고, 제2 소스측 패드 및 제2 드레인측 패드 각각은 제2 반도체 나노와이어와 인접하고 제1 도전형으로 도핑된 반도체 재료를 포함하며, 제2 반도체 나노와이어는 반도체 재료를 포함하고 제2 도전형으로 도핑되며, 상기 서브리소그래픽 폭의 80% 내지 125% 사이인 또 다른 서브리소그래픽 폭만큼 분리되고 제2 표면 배향을 갖는 제2 측벽쌍을 가지며, 상기 제2 표면 배향은 상기 제1 표면 배향과 상이하다.
본 발명에 따르면, 이동도가 최적화된 배향을 갖는 반도체 나노와이어 및 그 제조 방법을 얻을 수 있다.
도 1a는 반도체 온 인슐레이터(SOI;semiconductor-on-insulator) 기판 상에 포토레지스트를 도포하고 패터닝한 후의 예시적인 반도체 구조의 평면도이다.
도 1b는 도 1a에 대응하는 단계에서 평면 B - B’를 따른 예시적인 반도체 구조의 수직 단면도이다.
도 1c는 도 1a에 대응하는 단계에서 평면 C - C’를 따른 예시적인 반도체 구조의 수직 단면도이다.
도 2a는 반도체 링크부 및 반도체 패드를 패터닝한 후의 예시적인 반도체 구조의 평면도이다.
도 2b는 도 2a에 대응하는 단계에서 평면 B - B’를 따른 예시적인 반도체 구조의 수직 단면도이다.
도 2c는 도 2a에 대응하는 단계에서 평면 C - C’를 따른 예시적인 반도체 구조의 수직 단면도이다.
도 3a는 절연체 기둥(insulator pedestals)의 형성 후의 예시적인 반도체 구조의 평면도이다.
도 3b는 도 3a에 대응하는 단계에서 평면 B - B’를 따른 예시적인 반도체 구조의 수직 단면도이다.
도 3c는 도 3a에 대응하는 단계에서 평면 C - C’를 따른 예시적인 반도체 구조의 수직 단면도이다.
도 4a는 반도체 나노와이어의 형성 후의 예시적인 반도체 구조의 평면도이다.
도 4b는 도 4a에 대응하는 단계에서 평면 B - B’를 따른 예시적인 반도체 구조의 수직 단면도이다.
도 4c는 도 4a에 대응하는 단계에서 평면 C - C’를 따른 예시적인 반도체 구조의 수직 단면도이다.
도 5a는 게이트 유전체 형성 후의 예시적인 반도체 구조의 평면도이다.
도 5b는 도 5a에 대응하는 단계에서 평면 B - B’를 따른 예시적인 반도체 구조의 수직 단면도이다.
도 5c는 도 5a에 대응하는 단계에서 평면 C - C’를 따른 예시적인 반도체 구조의 수직 단면도이다.
도 6a는 게이트 유전체 형성 후의 예시적인 반도체 구조의 평면도이다.
도 6b는 도 6a에 대응하는 단계에서 평면 B - B’를 따른 예시적인 반도체 구조의 수직 단면도이다.
도 6c는 도 6a에 대응하는 단계에서 평면 C - C’를 따른 예시적인 반도체 구조의 수직 단면도이다.
도 7a는 MOL(middle-of-line) 유전체층과 콘택트 비아 형성 후의 예시적인 반도체 구조의 평면도이다. MOL 유전체층(80)은 명확성을 기하기 위해 도 7a에서는 생략되었다.
도 7b는 도 7a에 대응하는 단계에서 평면 B - B’를 따른 예시적인 반도체 구조의 수직 단면도이다.
도 7c는 도 7a에 대응하는 단계에서 평면 C - C’를 따른 예시적인 반도체 구조의 수직 단면도이다.
전술한 바와 같이, 본 발명은 이동도가 최적화된 배향을 갖는 반도체 나노와이어 및 그 제조 방법에 관한 것으로, 이제 첨부 도면과 함께 상세히 설명된다. 유사한 구성요소 및 대응하는 구성요소들은 동일한 도면 부호로 참조됨을 유의해야 한다.
도 1a 내지 도 1c를 참조하면, 본 발명에 따른 예시적인 반도체 구조는 핸들 기판(10), 매립된 절연체층(20) 및 최상부 반도체 층(28)을 포함하는 반도체 온 인슐레이터 기판을 포함한다. 최상부 반도체 층(28)은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 실리콘 카본 합금, 실리콘-게르마늄-카본 합금, 갈륨 비화물, 인듐 비화물, 인듐 인화물, Ⅲ-V족 화합물 반도체 재료, Ⅱ-Ⅵ족 화합물 반도체 재료, 유기 반도체 재료, 및 기타 화합물 반도체 재료로부터 선택될 수 있지만 이들로 한정되지 않는 반도체 재료를 포함한다. 일 실시예에서, 최상부 반도체 층(28)은, 단결정 실리콘 또는 단결정 실리콘-게르마늄 합금과 같은 Si 함유 반도체 재료를 포함할 수 있다.
바람직하게는, 최상부 반도체 층(28) 내부의 반도체 재료 전체가 단결정 재료이다. 즉, 전체에 걸쳐 원자 단위까지 정렬된 에피택셜이 형성되어 있다. 이 경우에, 최상부 반도체 층(28)의 최상부 표면에 직교하는 표면의 결정 배향은 이하에서 최상부 반도체 층(28)의 최상부 표면의 표면 배향인 것으로 지칭된다. 최상부 반도체 층(28)의 최상부 표면은 임의의 결정 배향일 수 있지만, 최상부 반도체 층의 최상부 표면의 표면 배향을 위해서는 낮은 밀러 지수(Miller index)를 갖는 주 결정 배향이 일반적으로 선택된다. 본 발명이 최상부 반도체 층(28)의 최상부 표면에 대해 [001] 표면 배향인 것으로서 예시되지만, 임의의 기타 표면 배향이 [001] 표면 배향을 대체할 수 있다. 최상부 반도체 층(28)의 최상부 표면의 표면 배향은 정공 이동도 또는 전자 이동도가 적어도 국부적으로, 바람직하게는 모든 이용가능한 결정 배향 중에서 전역적으로 최대인 표면 배향 중 하나이다. 최상부 반도체 층(28)의 두께는, 더 얇거나 더 두꺼운 두께도 또한 본 발명에서 고려되지만, 10 nm 내지 200 nm일 수 있다.
최상부 반도체 층(28)은 필요에 따라 전기적 특성을 갖게 될 도펀트로 도핑될 수 있다. 예를 들어, 제1 디바이스 영역(2)은 제1 도전형 도펀트로 도핑될 수 있고, 제2 디바이스 영역(4)은 제1 도전형과 반대 도전형인, 제2 도전형의 도펀트로 도핑될 수 있다. 예를 들어, 제1 도전형은 P-타입일 수 있고 제2 도전형은 N-타입일 수도 있으며, 또는 그 반대일 수 있다. 최상부 반도체 층(28)은 실질적으로 진성 반도체 층으로서 제공될 수 있거나, P-타입 도핑 또는 N-타입 도핑된 최상부 반도체 층이 마련될 수 있다. 패터닝된 이온 주입 마스크는, 제1 디바이스 영역(2) 및 제2 디바이스 영역이 적절한 도펀트로 도핑되는 것을 보장하기 위해 이온 주입 또는 플라즈마 도핑 동안 채용될 수 있다. 일반적으로, 더 낮거나 더 높은 도펀트 농도도 또한 본 발명에서 고려되지만, 도핑된 영역의 도펀트 농도는 5.0x1014/cm3 내지 3.0x1017/cm3 범위이다. 본 명세서에서 설명되고 비제한적으로 제시되는 예에서, 제1 도전형은 P-타입일 수 있고 제2 도전형은 N-타입일 수 있다. 즉, 제1 디바이스 영역(2)은 P-타입 도펀트로 도핑되고 제2 디바이스 영역(4)은 N-타입 도펀트로 도핑된다.
매립된 절연체층(20)은 유전 재료층이다. 즉, 유전 재료를 포함하는 층이다. 매립된 절연체층(20)의 유전 재료는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 수정, 세라믹 재료, 또는 이들의 조합일 수 있다. 매립된 절연체층(20)의 두께는, 더 얇거나 더 두꺼운 두께도 또한 본 발명에서 고려되지만, 50 nm 내지 1,000 nm일 수 있다. 핸들 기판(10)은 반도체 재료, 절연체 재료, 또는 전도성 재료를 포함할 수 있다. 몇몇 경우에, 핸들 기판(10)과 매립된 절연체층(20)은 동일한 유전 재료를 포함할 수 있고 단일한 일체형 구조일 수 있다.
포토레지스트(7)는 최상부 반도체 층(28)의 최상부 표면에 도포되고 리소그래피 방법으로 패터닝되어 제1 형상 및 제2 형상을 형성한다. 제1 형상은, 평면도에서 볼 때, 장방형이고 일정한 제1 폭(w1)을 갖는 제1 링크 형상을 포함한다. 제1 폭(w1)은 리소그래픽 치수 즉, 단일 리소그래피 노광으로 인쇄될 수 있는 치수이다. 따라서, 제1 폭(w1)은 40 nm보다 넓지만, 이보다 더 좁은 제1 폭(w1)도 미래에 리소그래피 툴을 개량함으로써 형성될 수도 있음이 고려된다. 일반적으로, 제1 폭(w1)은 임계 치수 즉, 리소그래피 방법으로 인쇄할 수 있는 최소 치수이거나, 임계 치수에 가까운 치수이다. 제1 링크 형상은 제1 패드 형상 및 제2 패드 형상에 측방향으로 인접하고, 이 패드 형상들은 제1 링크 형상보다 더 넓은 폭을 갖는다. 수평 방향이면서 제1 폭(w1)의 방향에 수직인, 제1 링크 형상의 길이 방향을 제1 수평 방향이라 지칭한다. 제1 폭(w1)의 방향인, 제1 링크 형상의 폭 방향을 여기서는 제2 수평 방향이라 지칭한다. 비제한적으로 제시된 예에서, 제1 수평 방향은 [110] 결정 배향일 수 있고 제2 수평 방향은
Figure pat00001
결정 배향일 수 있다.
제2 형상은, 평면도에서 볼 때, 장방형이고 일정한 제2 폭(w2)을 갖는 제2 링크 형상을 포함한다. 제2 폭(w2)은 리소그래픽 치수이고, 일반적으로는 임계 치수이거나, 이 임계 치수에 가까운 치수이다. 제2 링크 형상은 제3 패드 형상 및 제4 패드 형상에 측방향으로 인접하고, 이 패드 형상들은 제2 링크 형상보다 더 넓은 폭을 갖는다. 수평 방향이면서 제2 폭(w2)의 방향에 수직인, 제2 링크 형상의 길이 방향을 여기서는 제3 수평 방향이라 지칭한다. 제3 수평 방향은 제1 수평 방향과는 상이하다. 제3 수평 방향은 제1 수평 방향에 대해 직교하지 않는 각도를 가질 수 있거나, 제1 수평 방향에 대해 직교하는 각도를 가질 수 있다. 제2 폭(w2)의 방향인, 제2 링크 형상의 폭 방향을 여기서는 제4 수평 방향이라 지칭한다. 비제한적으로 제시된 예에서, 제3 수평 방향은 [100] 결정 배향일 수 있고 제4 수평 방향은 [010] 방향일 수 있다.
바람직하게는, 제1 수평 방향과 제3 수평 방향은, 정공 이동도 또는 전자 이동도가 적어도 국지적으로 최대치인 수직 평면들 그리고 바람직하게는 최상부 반도체 층(28)을 구성하는 단결정 반도체 층에서의 모든 수직 평면 중에서 정공 이동도 또는 전자 이동도가 최대인, 수직 평면들을 포함하도록 선택된다. 최상부 반도체 층(28)이 제1 디바이스 영역(2)에서 제1 도전형의 도펀트로 도핑되고 제2 디바이스 영역(4)에서 제2 도전형의 도펀트로 도핑되는 경우에, 제1 수평 방향은 제2 도전형의 전하 캐리어의 이동도를 최대화하도록 선택될 수 있고, 제3 수평 방향은 제1 도전형의 전하 캐리어의 이동도를 최대화하도록 선택될 수 있다. 예를 들어, 제1 도전형이 N-타입이고 제2 도전형이 P-타입인 경우, 제1 수평 방향은 정공 이동도를 최대화하는 수직 결정 평면을 포함하도록 선택될 수 있고 제3 수평 방향은 전자 이동도를 최대화하는 수직 결정 평면을 포함하도록 선택될 수 있다. 반도체 재료가 단결정 실리콘이고 최상부 반도체 층(28)의 최상부 표면이 (001) 표면 배향을 갖는 경우, [110] 방향 및 [001] 방향을 포함하는 수직 평면이
Figure pat00002
표면 배향을 갖도록 제1 수평 방향으로서 [110] 방향을 선택함으로써, 그리고 [100] 방향 및 [001] 방향을 포함하는 수직 평면이 (010) 표면 배향을 갖도록 제3 수평 방향으로서 [100] 방향을 선택함으로써, 전술한 요건이 충족될 수 있다. 최상부 반도체 층(28)은 반드시 도핑되어야 할 필요는 없는데, 이 경우 전도성 캐리어 타입(정공 또는 전자)은 게이트 전극, 소스 및 드레인의 도핑에 의해 결정될 것이다.
제1 폭(w1)과 제2 폭(w2)은 제2 수평방향과 제4 수평방향에 수직인 최상부 반도체 층(28)의 반도체 표면의 산화율뿐만 아니라 최상부 반도체 층에서 후속하여 형성될 반도체 링크부를 씨닝함으로써 형성되는 반도체 나노와이어의 타겟 폭을 포함하는 공식을 기초로 미리 결정된다. 제1 폭(w1 )과 제2 폭(w2)의 결정은 포토레지스트(7)를 패터닝하기 이전에 수행되는 반면에, 상기 공식은 후속하여 형성될 구조의 치수에 기초하여 기술된다. 이러한 이유로, 상기 공식은 하기 설명에서 후속 공정 단계에서 설명된다.
도 2a 내지 2c를 참조하면, 포토레지스트(7)에서의 패턴은 예를 들어, 이방성 에칭으로 최상부 반도체 층(28)과 매립된 절연체층(20)의 상부에 전사된다. 최상부 반도체 층(28)과 그 바로 아래의 매립된 절연체층(20)의 상부의 노출된 부분들은 이방성 에칭으로 제거된다. 최상부 반도체 층(28)의 남아있는 부분들은 제1 디바이스 영역(2)에 형성된 제1 반도체 구조 및 제2 디바이스 영역(4)에 형성된 제2 반도체 구조를 포함한다. 제1 반도체 구조는 제1 반도체 링크부(30C), 일측부에서 제1 반도체 링크부(30C)와 측방으로 접하는 제1 소스측 패드(30A), 및 타측부에서 제1 반도체 링크부(30C)와 측방으로 접하는 제1 드레인측 패드(30B)를 포함한다. 제2 반도체 구조는 제2 반도체 링크부(50C), 일측부에서 제2 반도체 링크부(50C)와 측방으로 접하는 제2 소스측 패드(50A), 및 타측부에서 제2 반도체 링크부(50C)와 측방으로 접하는 제2 드레인측 패드(50B)를 포함한다.
제1 반도체 구조(30A, 30B, 30C) 및 제2 반도체 구조(50A, 50B, 50C)의 노출된 측벽들은 실질적으로 포토레지스트(7)의 측벽들과 수직으로 일치한다. 또한, 매립된 절연체층(20)의 패터닝된 부분의 측벽들은 실질적으로 제1 반도체 구조(30A, 30B, 30C) 및 제2 반도체 구조(50A, 50B, 50C)의 측벽들 및 포토레지스트(7)의 측벽들과 수직으로 일치한다. 포토레지스트(7)는, 후속하여, 예컨대 애싱(ashing)에 의해 제거된다.
제1 반도체 링크부(30C)는 제1 폭(w1)만큼 분리된 제1 측벽쌍과 산화 분위기에서 제1 산화율을 갖는 제1 표면 배향을 갖는다. 제1 표면 배향은 제2 수평 배향이다. 제2 반도체 링크부(50C)는 제2 폭(w2)만큼 분리된 제2 측벽쌍과 산화 분위기에서 제2 산화율을 갖는 제2 표면 배향을 갖는다. 제2 표면 배향은 제4 수평 배향이다.
제1 산화율과 제2 산화율은 산화전 비임(pre-oxidation beam)의 단면 치수, 이미 성장한 산화물의 두께, 산화 온도 및 분위기 가스의 조성에 따라 좌우된다. 일반적으로, 제1 산화율과 제2 산화율은 온도, 산소 함량, 산화 분위기의 수분 함량, 및 산화전 치수에 따라 증가한다. 제1 산화율과 제2 산화율은 제1 반도체 구조(30A, 30B, 30C) 및 제2 반도체 구조(50A, 50B, 50C)의 반도체 재료와 제1 표면 배향 및 제2 표면 배향에 따라 좌우된다.
예를 들어, 실리콘의 (111) 표면에 대한 산화율은 일반적으로 동일한 산화 분위기에서 실리콘의 (100) 표면에 대한 산화율에 비해 1.01 내지 1.68배이다. 실리콘의 (110) 표면에 대한 산화율은 일반적으로 실리콘의 (100) 표면에 대한 산화율에 비해 1.01 내지 1.45배이다. 따라서, 제1 산화율 대 제2 산화율의 비율은 일반적으로 1.0과 동일하지 않고, 주로 제1 반도체 링크부(30C)의 제1 측벽쌍의 결정 배향, 제2 반도체 링크부(50C)의 제2 측벽쌍의 결정 배향, 초기 비임의 단면 치수, 및 산화 온도의 함수이다. 예시된 예에서, 제1 측벽쌍의 표면 배향은
Figure pat00003
표면 배향이고 제2 측벽쌍의 표면 배향은 (010) 표면 배향이다.
본 명세서에서 초기 높이(h0)로 지칭되는, 제1 반도체 구조(30A, 30B, 30C) 및 제2 반도체 구조(50A, 50B, 50C)의 높이는, 최상부 반도체 층(28)의 두께(도 1b 및 도 1c 참조)가 균일하다면 전체에 걸쳐 균일할 수 있다. 초기 높이(h0)는 최상부 반도체 층(28)의 두께와 실질적으로 동일할 수 있다.
도 3a 내지 3c를 참조하면, 제1 반도체 구조(30A, 30B, 30C) 및 제2 반도체 구조(50A, 50B, 50C)의 반도체 재료에 대해 선택적인 매립된 절연체층(20)의 유전 재료 상에서 실질적인 등방성 에칭이 수행된다. 제1 반도체 구조(30A, 30B, 30C) 및 제2 반도체 구조(50A, 50B, 50C)는 실질적인 등방성 에칭을 위한 에칭 마스크로서 채용된다. 실질적인 등방성 에칭은 습식 에칭 또는 건식 에칭일 수 있다. 상기 에칭은 실질적으로 등방성일 수 있으므로, 제1 반도체 구조(30A, 30B, 30C) 및 제2 반도체 구조(50A, 50B, 50C)의 에지는 에칭이 진행됨에 따라 언더커팅된다. 이 에칭은, 적어도 매립된 절연체층(20)의 남아있는 부분 위에 제1 반도체 링크부(30C) 및 제2 반도체 링크부(50C)가 현수되도록 제1 반도체 구조(30A, 30B, 30C) 및 제2 반도체 구조(50A, 50B, 50C)의 바로 아래에 위치되는 매립된 절연체층(20)의 부분들이 제거될 때까지 진행된다. 다른 말로 하면, 제1 반도체 링크부(30C) 및 제2 반도체 링크부(50C)가 에칭 후에, 본 발명에서는 유전 재료층(22)이라 지칭되는, 매립된 절연체층(20)의 남아있는 부분과 직접 물리적으로 접촉하지 않는다.
에칭은 또한, 매립된 절연체층(20)의 유전 재료를 제1 소스측 패드(30A), 제1 드레인측 패드(30B), 제2 소스측 패드(50A), 및 제2 드레인측 패드(50B)의 주위부 아래로부터 제거한다. 매립된 절연체층(20)의 남아 있는 부분을 포함하는 제1 유전체 기둥(22A)은 제1 소스측 패드(30A)의 중앙부 바로 아래에 형성된다. 마찬가지로, 제2 유전체 기둥(22B)은 제1 드레인측 패드(30B)의 중앙부 바로 아래에 형성되고, 제3 유전체 기둥(42A)은 제2 소스측 패드(50A)의 중앙부 바로 아래에 형성되며, 제4 유전체 기둥(42B)은 제2 드레인측 패드(50B)의 중앙부 바로 아래에 형성된다. 유전 재료가, 에칭 마스크로서 제1 반도체 구조(30A, 30B, 30C) 및 제2 반도체 구조(50A, 50B, 50C)를 채용하는 제1 반도체 구조(30A, 30B, 30C) 및 제2 반도체 구조(50A, 50B, 50C)의 하위 주위부로부터 에칭됨에 따라, 유전 재료층인 매립된 절연체층(20)은 제1 반도체 링크부(30C) 및 제2 반도체 링크부(50C)의 밑에서 언더커팅된다.
제1 반도체 링크부(30C) 및 제2 반도체 링크부(50C)는 유전 재료층(22)인 매립된 절연체층(20)의 남아있는 부분 위에서 현수된다. 제1 내지 제4 유전체 기둥(22A, 22B, 42A, 42B)은 유전 재료층(22)과 일체로 형성되고, 유전 재료층(22)의 일부가 된다. 제1 반도체 구조(30A, 30B, 30C) 및 제2 반도체 구조(50A, 50B, 50C)는 제1 소스측 패드(30A), 제1 드레인측 패드(30B), 제2 소스측 패드(50A), 및 제2 드레인측 패드(50B)의 바닥 표면에서, 제1 내지 제4 유전체 기둥(22A, 22B, 42A, 42B)을 통합하는 유전 재료층(22)과 접촉한다.
도 4a 내지 4c를 참조하면, 제1 반도체 구조(30A, 30B, 30C) 및 제2 반도체 구조(50A, 50B, 50C)는 씨닝된다. 즉, 제1 반도체 구조(30A, 30B, 30C) 및 제2 반도체 구조(50A, 50B, 50C)의 치수는 예를 들어, 산화에 의해 감소된다. 구체적으로, 제1 반도체 링크부(30C) 및 제2 반도체 링크부(50C)를 포함하는 제1 반도체 구조(30A, 30B, 30C) 및 제2 반도체 구조(50A, 50B, 50C)의 노출된 주변부는 산화에 의해 산화 재료부로 변환된다. 반도체 산화물 재료는 후속하여 습식 에칭과 같은 등방성 에칭에 의해 제거된다. 예를 들어, 제1 반도체 구조(30A, 30B, 30C) 및 제2 반도체 구조(50A, 50B, 50C)가 실리콘을 포함하는 경우, 반도체 산화물 재료는 불화 수소산(HF)에 의해 제거될 수 있는 실리콘 산화물일 수 있다. 대안으로서, 등방성 습식 에칭 또는 등방성 건식 에칭은 반도체 재료의 노출된 외부를 제거함으로써 제1 반도체 구조(30) 및 제2 반도체 구조(50)를 씨닝하기 위해 이용될 수 있다.
제1 반도체 구조(30A, 30B, 30C)의 남아 있는 부분은 씨닝된 제1 소스측 패드(32A), 씨닝된 제1 드레인측 패드(32B) 및 제1 반도체 나노와이어(32C)를 포함한다. 씨닝된 제1 소스측 패드(32A)와 씨닝된 제1 드레인측 패드(32B)는 제1 반도체 나노와이어(32C)에 측방으로 접한다. 제2 반도체 구조(50A, 50B, 50C)의 남아 있는 부분은 씨닝된 제2 소스측 패드(52A), 씨닝된 제2 드레인측 패드(52B) 및 제2 반도체 나노와이어(52C)를 포함한다. 씨닝된 제2 소스측 패드(52A)와 씨닝된 제2 드레인측 패드(52B)는 제2 반도체 나노와이어(52C)에 측방으로 접한다. 씨닝된 제1 소스측 패드(32A), 씨닝된 제1 드레인측 패드(32B), 및 제1 반도체 나노와이어(32C)는 집합적으로는 씨닝된 제1 반도체 구조(32A, 32B, 32C), 즉 씨닝 후의 제1 반도체 구조라 일컫는다. 씨닝된 제2 소스측 패드(52A), 씨닝된 제2 드레인측 패드(52B), 및 제2 반도체 나노와이어(52C)는 집합적으로 씨닝된 제2 반도체 구조(52A, 52B, 52C), 즉 씨닝 후의 제2 반도체 구조라 일컫는다.
제1 반도체 나노와이어(32C)는 제1 수평방향에 수직인 평면에서 장방형 수직 단면 영역을 갖는다. 씨닝에 의해 오목부가 형성된 제1 측벽쌍 사이에서 제2 수평방향으로 제1 반도체 나노와이어(32C)의 치수인, 제1 반도체 나노와이어(32C)의 폭은 본 명세서에서 제3 폭(w3)이라 일컫는다. 제3 폭(w3)은, 반도체 재료가 씨닝 공정 동안 소모되기 때문에 제1 폭(w1)보다 좁다. 바람직하게, 제3 폭(w3)은 서브리소그래픽 치수이다. 즉, 포토레지스트 상에서 단일 리소그래피 노광으로 인쇄될 수 있는 최소 치수보다 작은 치수이다. 일반적으로, 제3 폭(w3)은, 본 발명에서 더 작거나 더 큰 치수들이 또한 고려될 수 있지만, 1nm 내지 20nm이다. 바람직하게는, 제3 폭(w3)은 2nm 내지 10nm이다.
제2 반도체 나노와이어(52C)는 제3 수평방향에 수직인 평면에서 장방형 수직 단면 영역을 갖는다. 씨닝에 의해 오목부가 형성된 제2 측벽쌍 사이에서 제4 수평방향으로 제2 반도체 나노와이어(52C)의 치수인, 제2 반도체 나노와이어(52C)의 폭은 제4 폭(w4)이라 일컫는다. 제4 폭(w4)은 반도체 재료가 씨닝 공정 동안 소모되기 때문에 제2 폭(w2)보다 좁다. 제4 폭(w4)은 서브리소그래픽 치수이다. 일반적으로, 제4 폭(w3)은, 본 발명에서 더 작거나 더 큰 치수가 또한 고려될 수 있지만, 1nm 내지 20nm이다. 바람직하게는, 제4 폭(w4)은 2nm 내지 10nm이다.
전술한 바와 같이, 제1 수평 방향 및 제3 수평 방향은 최대 정공 이동도 및 최대 전자 이동도를 제공하는 수직 평면을 포함하도록 선택될 수 있다. 제1 도전형이 N-타입이고 제2 도전형이 P-타입인 경우, 제1 측벽쌍은 제1 반도체 나노와이어(32C)를 구성하는 단결정 반도체 재료에서 모든 수직 평면들 중에서 정공 이동도가 최대인 수직 평면에 평행할 수 있고, 제2 측벽쌍은 제2 반도체 나노와이어(52C)를 구성하는 단결정 반도체 재료에서 모든 수직 평면들 중에서 전자 이동도가 최대인 수직 평면에 평행할 수 있다. 비제한적으로 제시된 실시예에서, 제1 반도체 나노와이어(32C) 및 제2 반도체 나노와이어(52C)는 실리콘을 포함하고, (001) 표면 배향을 갖는 최상부 표면을 가지며, 제1 측벽쌍은
Figure pat00004
표면 배향을 갖고 제2 측벽쌍은 (010) 표면 배향을 갖는다.
일 실시예에서, 제3 폭(w3) 및 제4 폭(w4)은 소정 에러 한계 범위 내에서 또는 허용가능한 소정 오프셋 범위 내에서 매칭될 수 있다. 예를 들어, 제4 폭(w4)은 제3 폭(w3)의 10% 내지 1000% 사이의 범위에 있을 수 있다. 다른 말로 하면, 제3 폭(w3)과 제4 폭(w4) 중 더 큰 폭 대 제3 폭(w3)과 제4 폭(w4) 중 더 작은 폭의 비율은 바람직하게는 1.0 내지 10이다. 바람직한 실시예에서는, 제3 폭(w3)과 제4 폭(w4) 중 더 큰 폭 대 제3 폭(w3)과 제4 폭(w4) 중 더 작은 폭의 비율은, 1.0 내지 1.68 이다. 몇몇 경우에, 제3 폭(w3)은 실질적으로 제4 폭(w4)과 동일할 수 있다.
씨닝된 제1 반도체 구조(32A, 32B, 32C) 전체 및 씨닝된 제2 반도체 구조(52A, 52B, 52C) 전체는, 본 발명에서 씨닝된 두께(h1)라 일컫는 두께와 동일한 두께를 가질 수 있다. 씨닝된 두께(h1)는 초기 두께(h0)보다 작을 수 있다. 초기 두께(h0)와 씨닝된 두께(h1)간의 차는, 씨닝된 제1 반도체 구조(32A, 32B, 32C) 및 씨닝된 제2 반도체 구조(52A, 52B, 52C)의 반도체 재료, 씨닝된 제1 반도체 구조(32A, 32B, 32C) 및 씨닝된 제2 반도체 구조(52A, 52B, 52C)의 최상부 표면의 결정 배향, 및 씨닝 공정에서 채용된 산화 분위기에 의해 결정된다.
도 5a 내지 5c를 참조하면, 제1 게이트 유전체(36)는 씨닝된 제1 반도체 구조(32A, 32B, 32C)의 노출된 표면 상에 형성되고 제2 게이트 유전체(56)는 씨닝된 제2 반도체 구조(52A, 52B, 52C)의 노출된 표면 상에 형성된다.
한 가지 경우에 있어서, 제1 게이트 유전체(36)와 제2 게이트 유전체(56)는 씨닝된 제1 반도체 구조(32A, 32B, 32C)와 씨닝된 제2 반도체 구조(52A, 52B, 52C)의 외부의 열 변환에 의해 형성된, 실리콘 산화물 또는 실리콘 질화물과 같은 유전 재료를 포함한다. 제1 게이트 유전체(36)와 제2 게이트 유전체(56)를 형성하기 위해 열 산화, 열 질화, 플라즈마 산화, 플라즈마 질화 또는 이들의 조합이 이용될 수 있다. 이 경우에, 제1 게이트 유전체(36)와 제2 게이트 유전체(56)는 단지 씨닝된 제1 반도체 구조(32A, 32B, 32C)와 씨닝된 제2 반도체 구조(52A, 52B, 52C)의 표면 상에만 형성된다. 제1 게이트 유전체(36)와 제2 게이트 유전체(56)의 두께는 약 0.8 nm 내지 약 10 nm일 수 있고, 일반적으로 약 1.1 nm 내지 약 6 nm이다.
다른 경우에, 제1 게이트 유전체(36)와 제2 게이트 유전체(56)는, 3.9보다 큰 유전상수, 즉 실리콘 산화물의 유전상수보다 큰 유전상수를 갖는 고 유전상수(high-k) 재료를 포함한다. 고 유전상수 재료는 금속 및 산소를 함유하는 유전체 금속 산화물을 포함할 수 있다. 바람직하게는, 고 유전상수 재료의 유전상수는 약 4.0 이상이다. 더욱 바람직하게는, 고 유전상수 유전 재료의 유전상수는 약 7.5인 실리콘 질화물의 유전상수보다 크다. 그보다 더 바람직하게는, 고 유전상수 유전 재료의 유전상수는 8.0보다 크다. 고 유전상수 유전 재료는 당업계에서 고 유전상수 게이트 유전 재료로도 알려져 있고, 유전체 금속 산화물, 유전체 금속 산화물의 합금, 유전체 금속 산화물의 실리케이트 합금을 포함한다. 예시적인 고 유전상수 유전 재료는 HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3, HfOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy, 이들의 실리케이트 및 이들의 합금을 포함한다. 각각의 x 값은 독립적으로 약 0.5 내지 약 3이고 각각의 y 값은 독립적으로 약 0 내지 약 2이다. 선택적으로, 계면층(도시되지 않음), 예를 들어 실리콘 산화물은, 고 유전상수 유전 재료가 증착되기 이전에 화학적 산화 또는 열적 산화에 의해 형성될 수 있다. 이 경우에, 제1 게이트 유전체(36)와 제2 게이트 유전체(56)는 제1 내지 제4 유전체 기둥(22A, 22B, 42A, 42B)을 포함하는 유전 재료층(22)의 모든 노출된 표면 및 씨닝된 제1 반도체 구조(32A, 32B, 32C)와 씨닝된 제2 반도체 구조(52A, 52B, 52C)의 최상부 표면 및 측벽 표면들의 전체를 덮는 연속적인 단일 게이트 유전층으로서 형성될 수 있다. 이 경우에, 제1 게이트 유전체(36)와 제2 게이트 유전체(56)의 두께는 약 1nm 내지 약 6nm 사이일 수 있고 1nm 미만 정도의 유효 산화물 두께를 가질 수 있다.
도 6a 내지 도 6c를 참조하면, 제1 게이트 전극(38)은 제1 반도체 나노와이어(32C)(도 5b 참조)의 중간부 및 그 주위에 형성되고 제2 게이트 전극(58)은 제2 반도체 나노와이어(도 5c 참조)의 중간부 및 그 주위에 형성된다. 제1 게이트 전극(38) 및 제2 게이트 전극(58)은, 동일한 재료 또는 상이한 재료를 포함할 수 있고, 단일 증착 단계 및 단일 리소그래피 패터닝 단계에 의해 동시에 형성될 수 있거나, 다수의 증착 단계 및 적어도 하나의 리소그래피 패터닝 단계를 이용하여 형성될 수 있다.
제1 게이트 전극(38) 및 제2 게이트 전극(58)은 도핑된 반도체 재료, 금속, 금속 합금, 적어도 하나의 금속 전도성 화합물, 또는 이들의 조합과 같은, 적어도 하나의 전도성 재료를 포함한다. 바람직하게는, 증착된 게이트 전극 재료의 두께는, 제1 게이트 전극(38) 및 제2 게이트 전극(58) 각각이 제1 반도체 나노와이어(32C) 및 제2 반도체 나노와이어(52C) 중 하나가 내부에 위치하는 하나의 정공만을 포함하도록 제1 반도체 나노와이어(32C) 및 제2 반도체 나노와이어(52C)(도 5b 및 5c 참조)와 유전 재료층(22) 사이의 거리의 반을 초과한다.
일 실시예에서, 제1 게이트 전극(38) 및 제2 게이트 전극(58) 중 적어도 하나는 폴리실리콘, 비결정질 실리콘, 실리콘-게르마늄 합금, 실리콘-카본 합금, 실리콘-게르마늄-카본 합금, 또는 이들의 조합과 같은 비결정질 또는 다결정 반도체 재료를 포함할 수 있다. 제1 게이트 전극(38) 및 제2 게이트 전극(58)은 인시튜(in - situ) 도핑될 수 있거나, 도펀트 이온의 후속 도펀트 이온 주입에 의해 도핑될 수 있다.
대안으로서 또는 추가적으로, 제1 게이트 전극(38) 및 제2 게이트 전극(58) 중 적어도 하나는 금속 전도성 재료를 포함하는, 금속 게이트 재료를 포함할 수 있다. 예를 들어, 제1 게이트 전극(38) 및 제2 게이트 전극(58) 중 적어도 하나는 TaN, TiN, WN, TiAlN, TaCN, 기타 전도성 내화 금속 질화물, 또는 이들의 합금과 같은 재료를 포함할 수 있다 금속 게이트 재료는 화학적 기상증착법(CVD;chemical vapor deposition), 물리적 기상증착법(PVD;physical vapor deposition), 원자층 기상증착법(ALD;atomic layer deposition) 등에 의해 형성될 수 있고, 전도성 내화 금속 질화물을 포함한다. 제1 게이트 전극(38)과 제2 게이트 전극(58)이 고 유전상수 유전 재료를 포함하는 경우에, 금속 게이트 재료는 제1 게이트 유전체(36) 및 제2 게이트 유전체(56) 바로 위에 형성될 수 있다. 금속 게이트 재료의 조성은, 씨닝된 제1 반도체 구조(32A, 32B, 32C)와 씨닝된 제2 반도체 구조(52A, 52B, 52C)에 후속하여 형성될 반도체 디바이스의 문턱값 전압을 최적화하도록 선택될 수 있다. 제1 게이트 전극(38) 및 제2 게이트 전극(58) 중 적어도 하나는 각각 금속 게이트 재료와 반도체 재료 양자 모두를 포함할 수 있다.
선택사항으로써, 유전체 스페이서(도시되지 않음)는 필요에 따라 예를 들어, 형성될 반도체 나노와이어 트랜지스터의 소스 영역 및 드레인 영역과 제1 게이트 전극(38) 및 제2 게이트 전극(58) 사이의 오버랩을 제어하기 위해, 제1 게이트 전극(38) 및 제2 게이트 전극(58)의 측벽 상에 형성될 수도 있다.
제2 도전형의 도펀트는 이온 주입 마스크로서 제1 게이트 전극(38)을 채용하는 제1 디바이스 영역(2)에 주입된다. 제2 디바이스 영역(4)은 제2 도전형 도펀트의 주입 동안 블록 마스크로 덮여 있을 수 있다. 씨닝된 제1 소스측 패드(32A) 및 씨닝된 제1 드레인측 패드(32B)는 제2 도전형의 도펀트로 도핑되고, 이들은 본 발명에서 제1 패드 소스부(33A) 및 제1 패드 드레인부(37A)로 지칭된다. 제1 패드 소스부(33A)와 접하는 제1 반도체 나노와이어(32C)(도 5b 참조)의 일단부도 또한 제2 도전형의 도펀트로 도핑되며, 이것은 본 발명에서 제1 나노와이어 소스부(33B)로 지칭된다. 제1 패드 소스부(33A)와 제1 나노와이어 소스부(33B)는 제2 도전형의 도펀트로 도핑되고 집합적으로 제1 소스 영역(33)으로 지칭된다. 제1 패드 드레인부(37A)와 접하는 제1 반도체 나노와이어(32C)(도 5b 참조)의 타단부도 또한 제2 도전형의 도펀트로 도핑되고 이것은 본 발명에서 제1 나노와이어 드레인부(37B)로 지칭된다. 제1 패드 드레인부(37A)와 제1 나노와이어 드레인부(37B)는 제2 도전형의 도펀트로 도핑되고 집합적으로 제1 드레인 영역(37)으로 지칭된다. 제2 도전형의 도펀트가 주입되지 않은 제1 반도체 나노와이어(32C)(도 5b 참조)의 중간부는 제1 도전형의 도펀트로 도핑되고, 이것은 본 발명에서 제1 채널 영역(35)이라 지칭된다. 제1 채널 영역(35)은 제1 소스 영역(33) 및 제1 드레인 영역(37)과 측방으로 접한다. 제1 채널 영역(35), 제1 소스 영역(33) 및 제1 드레인 영역(37), 제1 게이트 유전체(36) 및 제1 게이트 전극(38)은 집합적으로 제1 반도체 나노와이어(35, 33B, 37B)를 통하는 전류 흐름을 제어하는 제1 반도체 나노와이어 트랜지스터를 구성한다.
제1 도전형의 도펀트는 이온 주입 마스크로서 제2 게이트 전극(58)을 채용하는 제2 디바이스 영역(4)에 주입된다. 제1 디바이스 영역(2)은 제1 도전형 도펀트의 주입 동안 블록 마스크로 덮여있을 수 있다. 씨닝된 제2 소스측 패드(52A) 및 씨닝된 제2 드레인측 패드(52B)는 제1 도전형 도펀트로 도핑되고, 이들은 본 발명에서 제2 패드 소스부(53A) 및 제2 패드 드레인부(57A)로 지칭된다. 제2 패드 소스부(53A)와 접하는 제2 반도체 나노와이어(52C)의 일단부(도 5c 참조)도 또한 제1 도전형의 도펀트로 도핑되고, 이것은 본 발명에서 제2 나노와이어 소스부(53B)로 지칭된다. 제2 패드 소스부(53A)와 제2 나노와이어 소스부(53B)는 제1 도전형의 도펀트로 도핑되고, 집합적으로 제2 소스 영역(53)으로 지칭된다. 제2 패드 드레인부(57A)와 접하는 제2 반도체 나노와이어(52C)(도 5c 참조)의 타단부도 또한 제1 도전형의 도펀트로 도핑되고, 이것은 본 발명에서 제2 나노와이어 드레인부(57B)로 지칭된다. 제2 패드 드레인부(57A)와 제2 나노와이어 드레인부(57B)는 제1 도전형의 도펀트로 도핑되고 집합적으로 제2 드레인 영역(57)으로 지칭된다. 제1 도전형의 도펀트가 주입되지 않은 제2 반도체 나노와이어(52C)의 중간부(도 5c 참조)는 제2 도전형의 도펀트로 도핑되고, 이것은 본 발명에서 제2 채널 영역(55)이라 지칭된다. 제2 채널 영역(55)은 제2 소스 영역(53) 및 제2 드레인 영역(57)과 측방으로 접한다. 제2 채널 영역(55), 제2 소스 영역(53) 및 제2 드레인 영역(57), 제2 게이트 유전체(56) 및 제2 게이트 전극(58)은 집합적으로 제2 반도체 나노와이어(55, 53B, 57B)를 통하는 전류 흐름을 제어하는 제2 반도체 나노와이어 트랜지스터를 구성한다.
도 7a 내지 7c를 참조하면, MOL 유전 재료층(80)은 제1 반도체 나노와이어 트랜지스터 및 제2 반도체 나노와이어 트랜지스터 위에 형성된다. MOL 유전 재료층(80)은 Na+ 및 K+와 같은 이동성 이온의 확산을 방지하는 재료를 포함하는 이동성 이온 확산 장벽 층(도시되지 않음)을 포함할 수 있다. 이동성 이온 확산 장벽 층을 위해 채용되는 일반적인 재료는 실리콘 질화물을 포함한다. MOL 유전 재료층(80)은, 예를 들어, CVD 산화물, 2.8 미만의 유전상수를 갖는 스핀 온(spin-on) 저 유전상수 재료, 2.8 미만의 유전상수를 갖는 CVD 저 유전 재료 또는 오가노실리케이트(organosillicate) 유리, 또는 금속 배선(metal interconnection) 구조에서의 BEOL(back-end-of-line) 유전체층에 대해 채용될 수 있는 임의의 기타 유전 재료를 포함할 수 있다. 예를 들어, CVD 산화물은 도핑되지 않은 실리케이트 유리(USG), 보로실리케이트 유리(BSG), 포스포실리케이트 유리(PSG), 플루오로실리케이트 유리(FSG), 보로포스포실리케이트 유리(BPSG), 또는 이들의 조합일 수 있다. MOL 유전 재료층(80)은 유전 재료층(22)과 제1 반도체 나노와이어(35, 33B, 37B) 및 제2 반도체 나노와이어(55, 53B, 57B) 사이의 공간을 채운다.
다양한 콘택트 비아 정공이 MOL 유전 재료층(80)에 형성되고 전도성 재료로 충전되어 다양한 콘택트 비아를 형성한다. 구체적으로, 제1 소스측 콘택트 비아(42A)는 제1 패드 소스부(33A) 바로 위에 형성되고, 제1 드레인측 콘택트 비아(42B)는 제1 패드 드레인부(37A) 바로 위에 형성되며, 제1 게이트측 콘택트 비아(48)는 제1 게이트 전극(38) 바로 위에 형성된다. 마찬가지로, 제2 소스측 콘택트 비아(62A)는 제2 패드 소스부(53A) 바로 위에 형성되고, 제2 드레인측 콘택트 비아(62B)는 제2 패드 드레인부(57A) 바로 위에 형성되며, 제2 게이트측 콘택트 비아(68)는 제2 게이트 전극(58) 바로 위에 형성된다. MOL 유전 재료층(80), 제1 소스측 콘택트 비아(42A), 제1 드레인측 콘택트 비아(42B), 제1 게이트측 콘택트 비아(48), 제2 소스측 콘택트 비아(62A), 제2 드레인측 콘택트 비아(62B), 및 제2 게이트측 콘택트 비아(68)의 최상부 표면들은, MOL 유전 재료층(80)을 평탄화하고 여분의 전도성 물질을 제거한 후에 실질적으로 공평면을 이룰 수 있다. 제1 레벨 금속 배선(도시되지 않음)을 포함하는 추가적인 금속 배선 구조(도시되지 않음)가 MOL 유전 재료층(80) 위에 형성될 수 있다.
본 발명이 특정 실시예에 대해 설명되었지만, 당업자에게는 전술한 설명에서 볼 때 여러 대안, 수정 및 변형이 자명할 것임이 분명하다. 따라서, 본 발명은 본 발명의 범위 및 사상과 하기의 특허청구의 범위에 속하는 그러한 대안, 수정 및 변형을 포함하도록 의도된다.
2: 제1 디바이스 영역, 4: 제2 디바이스 영역, 7: 포토레지스트
10: 기판, 20: 매립된 절연체층, 28: 최상부 반도체 층
30A: 제1 소스측 패드, 30B: 제1 드레인측 패드, 30C: 제1 반도체 링크부
50A: 제2 소스측 패드, 50B: 제2 드레인측 패드, 50C: 제2 반도체 링크부
22A: 제1 유전체 기둥, 22B: 제2 유전체 기둥
42A: 제3 유전체 기둥, 42B: 제4 유전체 기둥
32A: 씨닝된 제1 소스측 패드, 32B: 씨닝된 제1 드레인측 패드
32C: 제1 반도체 나노와이어,
52A: 씨닝된 제2 소스측 패드, 52B: 씨닝된 제2 드레인측 패드
52C: 제2 반도체 나노와이어

Claims (10)

  1. 반도체 구조를 형성하는 방법으로서,
    제1 반도체 링크부를 포함하고, 제1 폭(w1)만큼 분리된 제1 측벽쌍과 산화분위기에서 제1 산화율을 갖는 제1 표면 배향을 갖는 제1 반도체 구조를 패터닝하는 것과,
    제2 반도체 링크부를 포함하고, 상기 제2 반도체 링크부는 제2 폭(w2)만큼 분리된 제2 측벽쌍과 산화분위기에서 제2 산화율을 갖는 제2 표면 배향을 갖는 것인 제2 반도체 구조를 패터닝하는 것과,
    상기 제1 산화율로 상기 제1 반도체 링크부를 씨닝(thinning)함에 의해 제3 폭(w3)을 갖는 제1 반도체 나노와이어를 형성하는 것과,
    상기 제2 산화율로 상기 제2 반도체 링크부를 씨닝함에 의해 제4 폭(w4)을 갖는 제2 반도체 나노와이어를 형성하는 것
    을 포함하고, 상기 제3 폭(w3)과 상기 제4 폭(w4)은 서브리소그래픽(sublithographic) 치수인 것인 반도체 구조 형성 방법.
  2. 제1항에 있어서, 상기 제1 폭(w1)과 상기 제3 폭(w3)의 차이 대 상기 제2 폭(w2)과 상기 제4 폭(w4)의 차이의 비율(R)은 상기 제1 산화율 대 상기 제2 산화율의 비율과 동일한 것인 반도체 구조 형성 방법.
  3. 제1항에 있어서, 상기 제1 반도체 구조는 상기 제1 폭(w1)보다 큰 폭을 갖는 제1 소스측 패드 및 제1 드레인측 패드를 더 포함하고, 상기 제2 반도체 구조는 상기 제2 폭(w2)보다 큰 폭을 갖는 제2 소스측 패드 및 제2 드레인측 패드를 더 포함하는 것인 반도체 구조 형성 방법.
  4. 제1항에 있어서, 상기 제1 측벽쌍은 상기 단결정 반도체층의 모든 수직 평면 중에서 정공 이동도가 최대인 수직 평면에 평행한 것인 반도체 구조 형성 방법.
  5. 제1항에 있어서, 상기 제1 반도체 링크부 및 제2 반도체 링크부의 주위부를 산화에 의해 산화물 재료부로 변환하는 것과,
    상기 산화물 재료부를 제거하여, 상기 제1 반도체 링크부 및 제2 반도체 링크부가 씨닝되도록 하는 것
    을 더 포함하는 것인 반도체 구조 형성 방법.
  6. 제1항에 있어서,
    상기 제1 반도체 나노와이어 주변에 제1 게이트 유전체를 형성하는 것과,
    상기 제2 반도체 나노와이어 주변에 제2 게이트 유전체를 형성하는 것과,
    상기 제1 게이트 유전체 주변에 제1 게이트 전극을 형성하는 것과,
    상기 제2 게이트 유전체 주변에 제2 게이트 전극을 형성하는 것
    을 더 포함하는 것인 반도체 구조 형성 방법.
  7. 반도체 구조로서,
    제1 반도체 나노와이어, 제1 소스측 패드 및 제1 드레인측 패드를 포함하는 제1 반도체 구조와
    제2 반도체 나노와이어, 제2 소스측 패드 및 제2 드레인측 패드를 포함하는 제2 반도체 구조
    를 포함하고, 상기 제1 소스측 패드와 상기 제1 드레인측 패드 각각은 상기 제1 반도체 나노와이어와 인접하며 제2 도전형의 도펀트로 도핑된 반도체 재료를 포함하고, 상기 제1 반도체 나노와이어의 중간부는 상기 반도체 재료를 포함하며 제1 도전형의 도펀트로 도핑되고, 서브리소그래픽 치수만큼 분리되며 제1 표면 배향을 갖는 제1 측벽쌍을 갖고, 상기 제2 도전형은 상기 제1 도전형과 반대인 도전형이고,
    상기 제2 소스측 패드와 상기 제2 드레인측 패드 각각은 상기 제2 반도체 나노와이어와 인접하며 제1 도전형의 도펀트로 도핑된 반도체 재료를 포함하고, 상기 제2 반도체 나노와이어의 중반부는 상기 반도체 재료를 포함하며 제2 도전형의 도펀트로 도핑되고 상기 서브리소그래픽 폭의 80% 내지 125%인 또 다른 서브리소그래픽 폭만큼 분리되며 제2 표면 배향을 갖는 제2 측벽쌍을 갖고, 상기 제2 표면 배향은 상기 제1 표면 배향과 상이한 것인 반도체 구조.
  8. 제7항에 있어서, 상기 제1 소스측 패드와 수직으로 접하는 제1 유전체 기둥, 상기 제1 드레인측 패드와 수직으로 접하는 제2 유전체 기둥, 상기 제2 소스측 패드와 수직으로 접하는 제3 유전체 기둥, 상기 제2 드레인측 패드와 수직으로 접하는 제4 유전체 기둥을 포함하는 유전 재료층을 더 포함하는 것인 반도체 구조.
  9. 제7항에 있어서, 상기 제1 반도체 나노와이어 및 제2 반도체 나노와이어는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 실리콘 카본 합금, 실리콘-게르마늄-카본 합금, 갈륨 비화물, 인듐 비화물, 인듐 인화물, Ⅲ-V족 화합물 반도체 재료, Ⅱ-Ⅵ족 화합물 반도체 재료, 유기 반도체 재료, 및 기타 화합물 반도체 재료로부터 선택된 반도체 재료를 포함하는 것인 반도체 구조.
  10. 제7항에 있어서, 상기 제1 반도체 나노와이어 및 제2 반도체 나노와이어는 단결정 실리콘을 포함하는 것인 반도체 구조.
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