JPWO2005022637A1 - フィン型電界効果トランジスタを有する半導体装置 - Google Patents

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Abstract

ｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上前記｛１００｝面と直交する｛１００｝面であり、ｐ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上前記｛１００｝面と直交する｛１１０｝面である、という条件を満足する半導体装置とする。

Description

本発明は、キャリア移動度の高いフィン型の電界効果トランジスタを有する半導体装置に関する。
従来、微細化に伴い発生する短チャンネル効果抑制等を目的として、半導体領域からなる突起を有し、基板にほぼ垂直な平面（突起側面）に主たるチャネルを形成するフィン型のＭＩＳＦＥＴが開発されてきた。特開昭６４−８６７０号公報には、突起の一部がシリコンウェハ基板の一部であるフィン型のＭＩＳＦＥＴと、突起の一部がＳＯＩ基板の単結晶シリコン層の一部であるフィン型のＭＩＳＦＥＴが開示されている。前者の構造を図１２（ａ）、後者の構造を図１２（ｂ）を用いて説明する。
図１２（ａ）に示す形態では、シリコンウェハ基板１０１の一部が突起１０３となり、ゲート電極１０５がこの突起１０３の頂部を超えて両側に延在している。そして、この突起１０３において、ゲート電極下の絶縁膜１０４下の部分にチャネルが形成される。チャネル幅は突起１０３の高さｈの２倍に相当し、ゲート長はゲート電極１０５の幅Ｌに対応する。また、ゲート電極１０５は、この溝内に形成した絶縁膜１０２上に、突起１０３を跨ぐように設けている。
図１２（ｂ）に示す形態では、シリコンウェハ基板１１１、絶縁膜１１２及びシリコン単結晶層からなるＳＯＩ基板を用意し、そのシリコン単結晶層をパターニングして突起１１３とし、そして、この突起１１３を跨ぐように、露出した絶縁層１１２上にゲート電極１１５を設けている。この特記１１３において、ゲート電極両側の部分にソース領域及びドレイン領域が形成され、ゲート電極下の絶縁膜１１４下の部分（突起１１３の上面及び側面）にチャネルが形成される。チャネル幅は突起１１３の高さａの２倍とその幅ｂとの合計に相当し、ゲート長はゲート電極１１５の幅Ｌに対応する。
このようにフィン型のＭＩＳＦＥＴは、チャネルが形成される半導体領域の側面両側にゲートを持つＭＩＳＦＥＴであり、一般的に短チャネル効果の抑制に優れるという特徴を持つ。
一方、特開２００２−１１８２５５号公報には例えば図１３（ａ）〜（ｃ）に示すような、複数の半導体突起（半導体層２１３）を有するフィン型のＭＯＳＦＥＴが開示されている。図１３（ｂ）は図１３（ａ）のＢ−Ｂ線断面図であり、図１３（ｃ）は図１３（ａ）のＣ−Ｃ線断面図である。このフィン型のＭＯＳＦＥＴは、シリコン基板２１０のウェル層２１１の一部で構成される半導体層２１３を複数有し、これらが互いに平行に配列され、これらの突起状半導体層の中央部を跨いでゲート電極２１６が設けられている。このゲート電極２１６は、絶縁膜２１４の上面から各半導体層２１３の側面に沿って形成されている。各突起状半導体層とゲート電極間には絶縁膜２１８が介在し、ゲート電極下の突起状半導体層にはチャネル２１５が形成される。また、各突起状半導体層にはソース／ドレイン領域が形成され、ソース／ドレイン領域２１７下の領域２１２には高濃度不純物層（パンチスルーストッパー層）が設けられている。そして、層間絶縁膜２２６を介して上層配線２２９、２３０が設けられ、各コンタクトプラグ２２８により、各上層配線とそれぞれソース／ドレイン領域２１７及びゲート電極２１６とが接続されている。
また、特開２００１−２９８１９４号公報には例えば、図１４（ａ）及び（ｂ）に示すような、フィン型のＭＯＳＦＥＴが開示されている。このフィン型のＭＯＳＦＥＴは、シリコン基板３０１、絶縁層３０２及び半導体層（単結晶シリコン層）３０３からなるＳＯＩ基板を用いて形成され、その絶縁層３０２上にパターニングされた半導体層３０３が設けられている。この半導体層３０３には、複数の開口部３１０が一列に半導体層３０３を横断するように設けられている。これらの開口部３１０は、半導体層３０３のパターニングの際に、絶縁層３０２が露出するように形成されている。ゲート電極３０５は、これらの開口部３１０の配列方向に沿って、開口部３１０間の各半導体層（伝導経路）３３２との間には絶縁膜が介在し、ゲート電極下の伝導経路にチャネルが形成される。伝導経路３３２の上面の絶縁膜が、側面の絶縁膜と同程度に薄いゲート絶縁膜である場合は、ゲート電極下の半導体層３３２の両面側及び上面にチャネルが形成される。半導体層３０３において、開口部３１０の列の両側がソース／ドレイン領域３０４を構成する。
一般的にこれらのＭＯＳＦＥＴの製造では、結晶方位が｛１００｝面の基板を［１１０］に平行にダイシング（ペレッタイジング）してチップ化する。このため、フィン型のＭＯＳＦＥＴの基板と平行な面の結晶方位は｛１００｝面、チャネルが形成される突起側面の結晶方位は通常、｛１１０｝面となる。
図２に、基板と平行な面の結晶方位が（００１）面であるｎ型のＭＩＳＦＥＴ２００１及びｐ型のＭＩＳＦＥＴ２００２を配置した半導体装置を＜００−１＞から見た図を示す。これらのＭＩＳＦＥＴはレイアウトを容易にするため、ｎ型のＭＩＳＦＥＴとｐ型のＭＩＳＦＥＴの突起側面が互いに直交（図２（ａ））又は平行（図２（ｂ））になる位置に配置されている。図２（ａ）ではｎ型のＭＩＳＦＥＴの突起側面の結晶方位は（−１１０）面、ｐ型のＭＩＳＦＥＴの突起側面の結晶方位は（１１０）面である。図２（ｂ）ではｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面の結晶方位は共に（−１１０）面である。
近年、半導体素子の高速化と共に高いキャリア移動特性を有するＣＭＩＳの開発が必要とされている。しかし、フィン型のＣＭＩＳのキャリア移動度に基づく遅延指標と半導体領域側面の結晶方位との関係については、検討されていなかった。
そこで、本発明の一態様ではキャリア移動特性の最適化を図り、ＣＭＩＳの高速化を図ることを目的とする。また、本発明の異なる態様ではＣＭＩＳの高速化とレイアウト上の要請を考慮しつつ両者の最適化を図ることを目的とする。
上記課題を解決するため、本発明は以下の構成を有する。すなわち、本発明は側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極をはさむように半導体領域内に形成されたソース領域およびドレイン領域と、を備えたｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、
該ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上該｛１００｝面と直交する｛１００｝面であり、
該ｐ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面である、
という条件を満足する半導体装置に関する。
本発明は、側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極をはさむように半導体領域内に形成されたソース領域およびドレイン領域と、を備えたｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、
該ｐ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上該｛１００｝面と直交する｛１１０｝面であり、
該ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上該｛１００｝面と直交する｛１１０｝面とは異なる、
という条件を満足する半導体装置に関する。
本発明は、側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極をはさむように半導体領域内に形成されたソース領域およびドレイン領域と、を備えたｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、
該ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上該｛１００｝面と直交する｛１００｝面であり、
該ｐ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上該｛１００｝面と直交する｛１１０｝面である、
という条件を満足する半導体装置に関する。
本発明は、側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極をはさむように半導体領域内に形成されたソース領域およびドレイン領域と、を備えたｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、
該ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その側面が実質上｛１００｝面であり、
該ｐ型電界効果トランジスタを構成する突起状半導体領域の側面が実質上、該｛１００｝面と直交する、
という条件を満足する半導体装置に関する。
本発明は、側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極をはさむように半導体領域内に形成されたソース領域およびドレイン領域と、を備えたｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、
該ｐ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その側面が実質上｛１１０｝面であり、
該ｎ型電界効果トランジスタを構成する突起状半導体領域の側面が実質上該｛１１０｝面と直交し、かつ該側面の結晶方位は実質上｛１１０｝面とは異なる、
という条件を満足する半導体装置に関する。
本発明は、側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極をはさむように半導体領域内に形成されたソース領域およびドレイン領域と、を備えたｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、
該ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１１０｝面であり、その側面が実質上該｛１１０｝面と直交する｛１００｝面であり、
該ｐ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１１０｝面であり、その側面が実質上該｛１１０｝面と直交する｛１１０｝面である、
という条件を満足する半導体装置に関する。
本発明は、側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極をはさむように半導体領域内に形成されたソース領域およびドレイン領域と、を備えたｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、
該ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上該｛１００｝面と直交し、かつ｛１１０｝面とは異なり、
該ｐ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が該ｎ型電界効果トランジスタを構成する突起状半導体領域の側面と実質上平行又は直交する、
という条件を満足する半導体装置に関する。
本発明は、基板と平行な面の結晶方位が｛１００｝面（ただし、オフ角度が１０°以下の面も含む。）であり側面にチャネルを形成する少なくとも一つの突起状の半導体領域と、該半導体領域の中央部を跨ぐように絶縁膜を介して設けられたゲート電極と、該半導体領域の少なくとも一つに導通され該ゲート電極を挟んで設けられたソース／ドレイン領域と、を備えたｎ型電界効果トランジスタ及びｐ型電界効果トランジスタを有する半導体装置であって、
該ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタは、
突起側面の結晶方位を基板と垂直な｛１１０｝面とした状態を基準状態とするとき、
該基準状態のｎ型電界効果トランジスタ及びｐ型電界効果トランジスタの突起側面を独立して、基板の法線を回転中心として０°以上９０°以下の角度で固定又は回転（ただし、該ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタの回転角度が共に０°及び９０°の場合を除く。）させた結晶方位を有することを特徴とする半導体装置に関する。
また、本発明は側面にチャネルを形成する少なくとも一つの突起状の半導体領域と、該半導体領域の中央部を跨ぐように絶縁膜を介して設けられたゲート電極と、該半導体領域の少なくとも一つに導通され該ゲート電極を挟んで設けられたソース／ドレイン領域と、を備えたｎ型電界効果トランジスタ及びｐ型電界効果トランジスタを有する半導体装置であって、
該ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタの基板と平行な面（ただし、オフ角度が１０°以下の面も含む。）の結晶方位及び突起側面の結晶方位をそれぞれ互いに直交する｛１００｝面とした状態を基準状態とするとき、
該ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタは、
該ｎ型電界効果トランジスタの突起側面の法線を回転中心として、該基準状態の該ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタの基板と平行な面及びｐ型電界効果トランジスタの突起側面を−４５°以上４５°以下の範囲で同じ角度だけ固定又は回転させた結晶方位を有することを特徴とする半導体装置に関する。
また、本発明は側面にチャネルを形成する少なくとも一つの突起状の半導体領域と、該半導体領域の中央部を跨ぐように絶縁膜を介して設けられたゲート電極と、該半導体領域の少なくとも一つに導通され該ゲート電極を挟んで設けられたソース／ドレイン領域と、
を備えたｎ型電界効果トランジスタ及びｐ型電界効果トランジスタを有する半導体装置であって、
該ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタの基板と平行な面（ただし、オフ角度が１０°以下の面も含む。）の結晶方位を｛１００｝面、突起側面の結晶方位をそれぞれ｛１１０｝面とし、且つ該｛１００｝面及び｛１１０｝面を互いにそれぞれ直交させた状態を基準状態とするとき、
該ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタは、
該ｐ型電界効果トランジスタの突起側面の法線を回転中心として、該基準状態の該ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタの基板と平行な面及びｎ型電界効果トランジスタの突起側面を９０°以下の範囲で同じ角度だけ回転させた結晶方位を有することを特徴とする半導体装置に関する。
また、本発明は側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極をはさむように半導体領域内に形成されたソース領域およびドレイン領域と、を備えたｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、
該ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その側面が実質上｛１００｝面であり、
該ｐ型電界効果トランジスタを構成する突起状半導体領域の側面が実質上、該｛１００｝面と平行である、
という条件を満足する半導体装置に関する。
本発明の半導体装置では、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面を、基板の法線を回転中心としてそれぞれ独立して固定又は回転させることで、ＣＭＩＳの遅延指標と、レイアウトを考慮したＭＩＳＦＥＴの配置の最適化を図ることができる。更に、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面が互いに直行又は平行となる配置を保ったままこれらのＭＩＳＦＥＴの突起側面を同じ角度だけ回転させることにより、よりレイアウトの容易にすると共に、ＣＭＩＳの遅延指標を低下させることができる。
また、本発明の半導体装置では、ｎ型のＭＩＳＦＥＴの突起側面と、ｐ型のＭＩＳＦＥＴの突起側面と、これらのＭＩＳＦＥＴの基板と平行な面が互いに直交する｛１００｝面となるように配置した基準状態から、ｎ型のＭＩＳＦＥＴの突起側面の法線を回転中心として、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの基板と平行な面及びｐ型のＭＩＳＦＥＴの突起側面を固定又は回転させることによって、ＭＩＳＦＥＴのレイアウトの最適化を図るとともに、高いキャリア移動特性を有することができる。
また、本発明の半導体装置では、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの基板と平行な面の結晶方位を｛１００｝面、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面の突起側面の結晶方位を｛１１０｝面とし、これら三つの面が互いに直交するように配置した基準状態から、ｐ型のＭＩＳＦＥＴの突起側面の法線を回転中心として、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの基板と平行な面及びｎ型のＭＩＳＦＥＴの突起側面を固定又は回転させることによって、より高い密度でのＭＩＳＦＥＴの配置が可能になるとともに、高いキャリア移動特性を有することができる。
また、本発明の半導体装置では、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの基板に平行な面を｛１００｝面、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面の結晶方位が同一であり、基板と垂直な｛１００｝面となるよう配置した基準状態から、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面の法線を回転中心として、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの基板に平行な面を回転させても、低いＣＭＩＳの遅延指標と、高いキャリア移動特性を維持することができる。
図１（ａ）は、本発明及び従来例における半導体領域を表す斜視図である。図１（ｂ）は、本発明及び従来例におけるＭＯＳトランジスタを表す斜視図である。 図２（ａ）は、従来の直交配置の半導体装置の図である。図２（ｂ）は、従来の平行配置の半導体装置を表す上面図である。 図３（ａ）は、本発明の直交配置の半導体装置を表す上面図である。図３（ｂ）は、本発明の平行配置の半導体装置を表す上面図である。 図４（ａ）は、本発明の直交配置の半導体装置を表す上面図である。図４（ｂ）は、本発明の平行配置の半導体装置を表す上面図である。 図５（ａ）は、本発明の直交配置の半導体装置を表す上面図である。図５（ｂ）は、本発明の平行配置の半導体装置を表す上面図である。 図６は本発明の第二の実施態様の半導体装置を表す上面図である。 図７は本発明の第三の実施態様の半導体装置を表す上面図である。 図８（ａ）は、ｎ型のＭＩＳＦＥＴのキャリア移動度と突起側面の結晶方位との関係を表した図である。図８（ｂ）は、ｐ型のＭＩＳＦＥＴのキャリア移動度と突起側面の結晶方位との関係を表した図である。図８（ｃ）は、ｐ型のＭＩＳＦＥＴのキャリア移動度と突起側面の結晶方位との関係を表した図である。図８（ｄ）は、ｎ型のＭＩＳＦＥＴのキャリア移動度と突起側面の結晶方位との関係を表した図である。 図９はＣＭＩＳの遅延指標と突起側面の結晶方位との関係を表した図である。 図１０は本発明に係る半導体装置の製造工程を表した図である。 図１１は本発明に係る半導体装置の製造工程を表した図である。 図１２（ａ）は、従来技術のＭＩＳＦＥＴを表す斜視図である。図１２（ｂ）は、従来技術のＭＩＳＦＥＴを表す斜視図である。 図１３（ａ）は、マルチ構造のＭＩＳＦＥＴを表す断面図である。図１３（ｂ）は、マルチ構造のＭＩＳＦＥＴを表す断面図である。図１３（ｃ）は、マルチ構造のＭＩＳＦＥＴを表す断面図である。 図１４（ａ）は、マルチ構造のＭＩＳＦＥＴを表す斜視図である。図１４（ｂ）は、マルチ構造のＭＩＳＦＥＴを表す斜視図である。 図１５は本発明のトライゲート型のＭＩＳＦＥＴを表す断面図である。 図１６は本発明のダブルゲート型のＭＩＳＦＥＴを表す断面図である。 図１７は本発明のＭＩＳＦＥＴとプレーナ型のＭＩＳＦＥＴが混載した半導体装置の断面図である。 図１８は結晶方位及び回転を説明する図である。 図１９は本発明のマルチ構造のＭＩＳＦＥＴを表す上面図である。
ゲート電極直下の基板内にチャネルが形成される従来のプレーナ型のＭＩＳＦＥＴでは、基板が等方面の｛１００｝面であるため、基板内でチャネル電流が流れる方向を変化させても移動度は変化しなかった。
一方、フィン型のＭＩＳＦＥＴでは半導体領域の側面にチャネルが形成されるため、突起側面の結晶方位を回転させることによって、キャリア移動度を変化させることが可能となる。例えば、ＳｉＯ２などのゲート絶縁膜を用いてフィン型のＭＩＳＦＥＴを形成した際、突起状半導体領域の側面の結晶方位を（１１０）面とするよりも（１００）面とした方が、界面準位を小さくできることが知られている。また、側面の結晶方位が（１００）面であるフィン型のＭＩＳＦＥＴは、（１００）面の形成基板を使用する従来のプレーナ型のＦＥＴと共通の特性とすることができ、これらのＦＥＴの間で互換性、設計容易性があるなどのメリットがある。
一方、近年、半導体装置の高集積化が進んでいるため、ｎ型のＭＩＳＦＥＴとｐ型のＭＩＳＦＥＴを組み合わせて用いる場合、典型的には１個ずつペアとして用いるＣＭＩＳは、高いキャリア移動特性を有する必要がある。更にＣＭＩＳ以外に、主にｎ型のＭＩＳＦＥＴを用いてロジック回路を構成する手法（例えば、ドミノ回路など）がありこの場合、ｎ型のＭＩＳＦＥＴを高い移動度とする方が有利である。
そこで、本発明者等はフィン型のＭＩＳＦＥＴにおいて、キャリア移動度と半導体領域の突起側面の結晶方位との関係について検討を行った結果、本発明に至った。すなわち、本発明は突起状半導体領域を成す半導体の結晶方位（突起の基板に平行な面、または突起の側面、またはその両者）を変化させることにより、ｎ型のＭＩＳＦＥＴやＣＭＩＳの高速化を図るものである。また、ＣＭＩＳの高速化とレイアウト上の要請の最適化を図るものである。
（半導体装置）
典型的なフィン型のＭＩＳＦＥＴでは、ゲート電極直下の少なくとも突起側面の一部にチャネルが形成され、チャネル形成部分がチャネル領域をなす。チャネル電流が流れる方向は突起側面と平行、かつ基板に対して平行である。従って、基板に平行な結晶方位及び突起側面の結晶方位を規定すれば、電流の方向はその向き（正負）を除いて一意に確定する。突起側面は主に基板と垂直となるよう形成されているが、半導体領域の幅Ｗが突起上部から下部に向かって変化するテーパー状であっても良い。この場合、基板の法線と突起側面のなす角度は１０°以下であることが好ましい。突起側面が基板の法線となす角度がこの範囲内である場は、突起側面が基板と垂直の場合と同様の特性がでるものとして同一視することができる。本発明（特許請求の範囲を含む）において、突起側面の結晶方位について「実質的に所定の結晶方位を持つ」というとき、突起側面が基板に対して垂直な場合だけではなく、上記のように１０°以内のテーパー形状を有する場合も含むものとする。
本発明では、このように基板面にほぼ垂直の面をチャネル領域として利用できる形状であれば、「突起状半導体領域」は、全体としてどのような形状になっていてもよい。本発明において、結晶方位が規定されるのは突起状半導体領域のうち特にチャネル領域における方位（突起側面の結晶方位を含む）である。従って、ソース・ドレイン領域がどのような形状になっていても、またどのような結晶方位を有していてもよい。従って、本発明において、「突起側面」とは、突起状半導体領域のなかでも、チャネルが形成される側面のみを意味する。また、突起状半導体領域は、チャネル形成可能な側面を有するように、基板より突出していればよく、通常は、素子を形成する半導体層と基板とを区分けする絶縁膜より上に突出している。
本発明の半導体装置においては、突起状の半導体領域の側面に主たるチャネルが形成される。突起状の半導体領域の上面（基板と平行な面）には、チャネルが形成されても、されなくても良い。図１５には上面にチャネルが形成される突起状の半導体領域の断面形状の例を、図１６には上面にチャネルが形成されない突起状の半導体領域の断面形状の例を示す。このように突起状の半導体領域の上面にチャネルが形成されるかどうかは、突起状半導体領域の上面にゲート絶縁膜より厚い絶縁膜を載せるか載せないかで選択できる。本発明の半導体装置において更に、図１５の半導体装置のように突起状の半導体領域のコーナー部を丸くして、電界集中を避けることができる。
図１５（ｂ）〜（ｄ）及び１６（ｂ）〜（ｄ）には、ゲート電極が前述の形態と異なる構造を有するＦｉｎ型ＭＩＳＦＥＴの例を示す。図１５及び１６は、図１（ｂ）の断面図に相当する。図１５（ｂ）及び１６（ｂ）は、半導体領域１００３の下端よりも下方にゲート電極１００５の下端が位置する構造を示す。この構造はギリシャ文字の「π」に似ていることから「πゲート構造」と呼ばれている。このように、ゲート電極が突起状半導体領域より低い位置まで延在すると、ゲート電極によるチャネルの制御が強化され、オンオフ遷移の急嵯性（サブスレショールド特性）が向上し、オフ電流を抑制することができる。
図１５（ｃ）及び１６（ｃ）は、半導体領域１００３の下面側へ一部、ゲート電極１００５が回り込んでいる構造（ゲート電極は突起状半導体領域の下面の一部を覆うように延在している構造）を示す。この構造は、ゲート電極がギリシャ文字の「Ω」に似ていることから「Ωゲート構造」と呼ばれている。この構造によれば、ゲート電極によるチャネルの制御が更に強化され、半導体領域の下面もチャネルとして利用できるため駆動能力を向上させることができる。
なお、図１５（ｄ）及び１６（ｄ）では、半導体領域１００３の下面側へゲート電極１００５が完全に回り込んでいる構造を示す。この構造は、ゲート下部分において半導体領域が基体平面に対して空中に浮いた状態となり、「ゲート・オール・アラウンド（ＧＡＡ）構造」と呼ばれている。この構造によれば、半導体領域の下面もチャネルとして利用できるため、駆動能力を向上することができ、短チャネル特性も向上することができる。
半導体領域を形成する半導体材料としては、単結晶シリコンを好適に用いることができ、その他、シリコン・ゲルマニウム、ゲルマニウムを好適に用いることができる。また、必要に応じて前記材料の複層膜を用いることができる。
上記の各実施形態においては、ベース絶縁膜下の基板としてシリコン基板を用いた例を示したが、ベース絶縁膜下の半導体基板の一部で半導体領域を構成する場合を除き、半導体領域の下に絶縁膜があれば本発明を構成することができる。例えば、ＳＯＳ（シリコン・オン・サファイア、シリコン・オン・スピネル）のように、半導体領域下の絶縁体自体が支持基板となる構造を挙げることができる。絶縁性の支持基板としては、上記ＳＯＳの他、石英やＡｌＮ基板が挙げられる。ＳＯＩの製造技術（貼り合わせ工程および薄膜化工程）によってこれらの支持基板上に半導体領域を設けることができる。
ゲート電極の材料としては、所望の導電率及び仕事関数を持つ導電体を用いることができ、例えば、不純物が導入された多結晶シリコン、多結晶ＳｉＧｅ、多結晶Ｇｅ、多結晶ＳｉＣ等の不純物導入半導体、Ｍｏ、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｒｅ、Ｒｕ等の金属、ＴｉＮ、ＴａＮ、ＨｆＮ、ＷＮ等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。また、ゲート電極の構造は、単結晶膜の他、半導体と金属膜との積層膜、金属膜同士の積層膜、半導体とシリサイド膜との積層膜等の積層構造を用いることができる。
ゲート絶縁膜としては、ＳｉＯ２膜、ＳｉＯＮ膜を用いることができる他、いわゆる高誘電体絶縁膜（Ｈｉｇｈ−Ｋ膜）を用いてもよい。Ｈｉｇｈ−Ｋ膜としては、例えば、Ｔａ２Ｏ５膜、Ａｌ２Ｏ３膜、Ｌａ２Ｏ３膜、ＨｆＯ２膜、ＺｒＯ２膜等の金属酸化物、ＨｆＳｉＯ、ＺｒＳｉＯ、ＨｆＡｌＯ、ＺｒＡｌＯ等の組成式で示される複合金属酸化物を挙げることができる。また、ゲート絶縁膜は積層構造を有していてもよく、例えば、シリコン等の半導体層にＳｉＯ２やＨｆＳｉＯ等のシリコン含有酸化膜を形成し、その上にＨｉｇｈ−Ｋ膜を設けた積層膜を挙げることができる。
本発明は突起状半導体領域の結晶方位の選択に関する。なお、本明細書では、Ｆｉｎを構成する半導体領域の結晶方位を、結晶座標系の中に配置されるＦｉｎの方位として表現する。これは、Ｆｉｎが結晶からこのような向きで切り出されると解釈しても良い。例えば、Ｆｉｎの基板と平行な面が（００１）、Ｆｉｎのチャネルと平行な面が（１１０）であるという状態は、図１８（ａ）のように、基板と平行な面の法線が＜００１＞方向、チャネルと平行な面の法線が＜１１０＞方向であるようＦｉｎが結晶座標系中に配置された状態と対応する（ハッチングを施した面が基板と平行とする）。また、「回転する」とは実空間内での実体の回転ではなく、結晶座標系内でＦｉｎを回転することで、上記した表現方法に基づきＦｉｎの結晶方位を変更することを意味する。例えば、図１８（ａ）の状態から＜００１＞軸を中心に右ねじ方向に４５度回転することは、すなわち図で図１８（ａ）から１８（ｂ）の状態へ移行することであるが、これは基板と平行な面は（００１）から変更せず、チャネルと平行な面を（０１０）面に変更するということを意味する。
図１０（ｆ）に示すように、突起状の半導体領域のゲートを含む断面形状は通常、両側にゲートを設けることができる平行な２つの側面を有し、典型的には方形状であり、幅と高さの関係は通常、高さ（Ｈ）／幅（Ｗ）＝１／２〜１０、例えば、１〜２の範囲にある。また、典型的には突起上部は基板と平行な面を形成する。チャネル領域以外のソース領域／ドレイン領域では、コンタクト等のため幅が広くなっていても構わない。また、チャネルは突起上部に更に形成されていても良い。この場合、チャネルは突起側面及び上部の三つの面に形成されるため、ゲートによる制御性が向上する。
独立したチャネル領域が一つであるＭＩＳＦＥＴの突起状半導体領域の一例を図１を用いて説明する。図１（ａ）は絶縁体上に設けられた突起状の半導体領域を表す斜視図、図１（ｂ）はＭＩＳＦＥＴを表す斜視図である。図１（ａ）に示すように、半導体基板１００１上にＳｉＯ２からなる絶縁体１００２が設けられ、絶縁体１００２上に更に突起状の半導体領域１００３が設けられる。半導体領域１００３はチャネル領域（突起側面）１００８を有する。図１では半導体領域は直方体状である。
この半導体領域１００３には、チャネル領域及びソース／ドレイン領域が形成される。図１（ｂ）に示すように半導体領域１００３の上面及び側面にはゲート絶縁膜１００４が設けられ、表面にゲート絶縁膜１００４が形成された半導体領域１００３を跨いで、ゲート電極１００５が設けられる。適当なゲート電圧をゲート電極１００５に印加することにより、突起状の半導体領域１００３の一部に主たるチャネル領域１００８が形成される。半導体領域１００３のゲート電極１００５を挟んだ両側の部分は高濃度の不純物が導入されたソース領域１００６／ドレイン領域１００７を構成している。
また、ＭＩＳＦＥＴは図１３及び１４に示されるように独立した複数のチャネル領域を有するマルチ構造であっても良い。図１３の構造のＭＩＳＦＥＴでは絶縁膜２１４より上部に突出した半導体層２１３，チャネル２１５及びソース／ドレイン領域２１７が形成されている。この構造では、ゲートが複数のチャネルに共通しており、また、ソース／ドレイン領域が互いに配線により接続されている。図１４のＭＩＳＦＥＴでは絶縁膜３０２より上部に突出した半導体層３０３にチャネル領域とソース／ドレイン領域（３０４、３３２）が形成されている。ソース／ドレイン領域３０４は、複数のチャネル領域に対して共通に設けられた領域である。図１３、１４のどちらの構造でも、チャネル領域は互いに並列に接続され、全体として一つのＭＩＳＦＥＴとして機能する。図１９はマルチ構造のＭＩＳＦＥＴを簡略化して表した上面図である。図１９（ａ）のＭＩＳＦＥＴでは、各半導体層で共通化された一対のソース／ドレイン領域４０１が設けられている。図１９（ｂ）のＭＩＳＦＥＴでは、各半導体層にそれぞれ独立して一対のソース／ドレイン領域４０１が設けられている。このようにマルチ構造とすることで、フィン型のＭＩＳＦＥＴは少ない面積でより大きなチャネル幅を実現することができ、本発明のように突起側面の結晶方位を変化させた場合、キャリア移動特性をより効果的に向上させることができる。
本発明のフィン型のＭＩＳＦＥＴは基板上に突起状の半導体領域を設け、半導体領域の側面にチャネルが形成される点で従来のフィン型のＭＩＳＦＥＴと同じ構造である。しかし、突起状半導体領域の結晶方位が異なり、キャリア移動特性が向上している点が従来のフィン型のＭＩＳＦＥＴと異なる。
また、半導体領域は図１２（ａ）で表されるように半導体基板１００１の一部であっても、図１２（ｂ）で表されるようにＳＯＩ基板のシリコン単結晶層であっても良い。どちらの場合であっても、基板と素子を形成する領域を区分けする絶縁層（図１２（ａ）では絶縁膜１０２、図１２（ｂ）では絶縁膜１１２）より上に突出しており、そのため、チャネル形成可能な側面を有することができる。また、半導体領域は、半導体基板１００１の一部であるものと、ＳＯＩ基板のシリコン単結晶層であるものとが同一半導体基板上に混在していても構わない。
本発明のフィン型のＭＩＳＦＥＴでは、突起状半導体領域１００３の結晶方位はキャリアの移動度に影響するが、基板１００１の結晶方位はキャリアの移動度とは無関係である。従って、突起状半導体領域１００３の結晶方位は基板１００１の結晶方位と一致しなくても良い。例えば、貼り合わせ法で製造したＳＯＩ基板を用いた場合、半導体領域の基板に平行な面と基板の結晶方位とは異なる場合がある。本発明において「基板に平行な面」とは突起状半導体領域１００３、さらに厳密にはチャネル領域１００８を構成する半導体結晶の結晶方位を指しており、基板１００１の結晶方位を意味するものではない。
ここで、望ましい形成方法として、複数の突起状半導体領域を、半導体単結晶基板の一部として、またはＳＯＩ基板のシリコン単結晶層を加工して形成する場合、突起状半導体領域間ではその結晶方位は揃うことになる。このような突起状半導体領域を用いてＣＭＩＳを構成するとき、ｐ型のＭＩＳＦＥＴとｎ型のＭＩＳＦＥＴは方位の揃った突起状の結晶に形成される。従って、ｐ型のＭＩＳＦＥＴとｎ型のＭＩＳＦＥＴでは、それぞれの基板に平行な面の結晶方位は同一面となる。
なお、フィン型のＭＩＳＦＥＴがオン状態のときチャネルが形成される突起状領域全体が空乏化する程度に半導体領域の幅（突起状半導体領域の基板と平行な方向の長さを表す。図１及び１２（ｂ）のｂ、図１２（ａ）のｔ。）を小さくすると、完全空乏型のＭＩＳＦＥＴとすることができる。フィン型のＭＩＳＦＥＴは完全空乏型であっても、そうでなくても良い。また、半導体領域は適宜不純物をドープされていても、ドープされていなくても良い。
本発明の半導体装置が含むｎ型電界効果トランジスタとｐ型電界効果トランジスタは、典型的には各々ほぼ同数をペアとしてＣＭＩＳ回路として用いる。また、一方の導電型（例えばｎ型）の電界効果トランジスタを主として用い、他方の導電型（例えばｐ形）の電界効果トランジスタは補助的に用いるような回路に用いることも可能である。また本発明は、少なくとも半導体装置（チップ）の一部において、上記の様な結晶方位の関係を有するＣＭＩＳその他の回路を含むものである。
更に、本発明の半導体装置は２以上のＣＭＩＳを有していても良い。本発明の半導体装置ではＭＩＳＦＥＴは直交及び／又は平行する位置に配置させることができ、レイアウトが容易であり少ない面積で多数のＭＩＳＦＥＴを配置することができる。このため、半導体装置の高集積化が可能となる。
（第一の実施態様）
本発明の第一の実施態様では、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの基板に平行な面は｛１００｝面（ただし、オフ角度が１０°以下の面も含む。）である。また、このｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面の結晶方位を基板と垂直な｛１１０｝面とした状態を基準状態としたとき、本実施態様のｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴは、基板に平行な面を固定したまま基準状態のＭＩＳＦＥＴの突起側面を基板の法線を回転中心としてそれぞれ独立して０°以上９０°以下の角度で固定又は回転（ただし、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの回転角度が共に０°及び９０°の場合を除く。）させたものに相当する。ここで、「突起側面を回転する」とは、実空間内での実体的な回転を意味するのではなく、ＭＩＳＦＥＴの基板と平行な面の結晶方位を固定したまま、結晶座標系内でＦｉｎを回転させることで、結晶座標系の中に配置されるＦｉｎの結晶方位を変更することを表す。すなわち、このような電流方向となる側面を有するように、突起状半導体領域を形成することを意味する。このように突起側面を固定又は回転させることによって、ＣＭＩＳの遅延指標と、レイアウトを考慮したＭＩＳＦＥＴの配置の最適化を図ることができる。
本発明で用いた移動度のデータは、市販の半導体パラメータ・アナライザ装置を用いて計測した。測定条件はソース電圧を基準として、ドレイン電圧０．０５Ｖ、基板電圧０Ｖとした。ゲート電圧はチャネルにかかる垂直実効電界Ｅｅｆｆが１０ＭＶ／ｃｍとなるようにサンプルごとに微調整し、概ね１．３５Ｖとした。なお、一般的なポリシリコンゲートを用いた場合には近似的に
Figure 2005022637
で与えられる。ここで、Ｖｇｓ：ゲート電圧、Ｖｔｈ：しきい値電圧、Ｔｏｘ：ゲート酸化膜厚、である。
また、遅延指標はＣＭＩＳのキャリア移動特性を評価する指標であり、下記式によって算出した。
Figure 2005022637
 なお、遅延指標は、上記方法により測定した移動度を全て、突起状半導体領域の側面が｛１００｝面であるｎ型のＭＩＳＦＥＴの移動度（２４０ｃｍ２／Ｖ・ｓ）で規格化した無単位数として計算したものを示す。遅延指標が低い値であるほどＣＭＩＳのキャリア移動特性は良好となる。ＭＩＳＦＥＴの基板に平行な面は（１００）面、（０１０）面、（００１）面の何れの面であっても良い。基板と平行な面がこれらの何れの面であっても、ＭＩＳＦＥＴの突起側面と基板とが垂直であり、且つｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面の回転角度が同一である場合には、シリコン結晶の対称性から同一の移動度となる。
例えば、ＭＩＳＦＥＴの基板に平行な面の結晶方位が（１００）面の場合、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面の結晶方位を（０−１１）面及び／又は（０１１）面とした配置が基準状態となり、ＭＩＳＦＥＴの突起側面は＜１００＞を回転中心として回転される。また、ＭＩＳＦＥＴの基板に平行な面の結晶方位が（０１０）面の場合、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面の結晶方位を（１０−１）面及び／又は（１０１）面とした配置が基準状態となり、ＭＩＳＦＥＴの突起側面は＜０１０＞を回転中心として回転される。ＭＩＳＦＥＴの基板に平行な面の結晶方位が（００１）面の場合、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面の結晶方位を（−１１０）面及び／又は（１１０）面とした配置が基準状態となり、ＭＩＳＦＥＴの突起側面は＜００１＞を回転中心として回転される。この際、ＭＩＳＦＥＴの基板に平行な面の結晶方位は突起側面の回転によっても変わらない。これらの基準状態は従来の半導体装置におけるフィン型のＭＩＳＦＥＴに該当する。
なお、ＭＩＳＦＥＴの突起側面は基板の法線を４回対称軸とする。このため、ＭＩＳＦＥＴの突起側面の回転角度が９０°となった時、基準状態と同じ移動度となり、９０°から回転角度を更に大きくすると、移動度は０°から９０°まで回転角度を大きくした場合と同様の挙動を示す。従って、ＭＩＳＦＥＴの突起側面の回転角度は０°以上９０°以下で全ての回転角度（０〜３６０°）の移動を表せることとなる。
基板に平行な面の結晶方位が（００１）面でｎ型のＭＩＳＦＥＴとｐ型のＭＩＳＦＥＴを、垂直に配置した場合の基準状態を図２（ａ）、平行に配置した場合の基準状態を図２（ｂ）に示す。図２（ａ）及び（ｂ）はこれらのＭＩＳＦＥＴを＜００−１＞から見た図である。本発明の第一の実施態様では、この図２（ａ）及び（ｂ）の基準状態から図３（ａ）及び（ｂ）のようにｎ型のＭＩＳＦＥＴ２００１及びｐ型のＭＩＳＦＥＴ２００２の突起側面を＜００１＞を回転中心として、独立して０°以上９０°以下の角度で固定又は回転させる。
このように突起側面を回転させた場合のキャリア移動特性の変化を図８及び９を用いて説明する。図８（ａ）はｎ型のＭＩＳＦＥＴのキャリア移動度と結晶方位との関係、図８（ｂ）はｐ型のＭＩＳＦＥＴのキャリア移動度と結晶方位との関係、図９はＣＭＩＳの遅延指標と結晶方位との関係を示したものである。
図２（ａ）及び（ｂ）の配置（従来のＣＭＩＳ）の移動度は図８（ａ）中の点（Ａ）、図８（ｂ）中の点（Ｄ）で表される。また、この時、測定したＣＭＩＳの遅延指標は図９より８．８である。これに対して、図３（ａ）及び（ｂ）のようにｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面を９０°まで回転していくと、ｎ型のＭＩＳＦＥＴの移動度は図８（ａ）の点（Ａ）から点（Ｂ）まで単調増加した後、点（Ｃ）に至る。一方、ｐ型のＭＩＳＦＥＴの移動度は図８（ｂ）の点（Ｄ）から点（Ｅ）まで単調減少した後、点（Ｆ）に至る。なお、点（Ａ）及び（Ｄ）は基準状態の移動度、点（Ｃ）及び（Ｆ）は突起側面の回転角度が９０°の時の移動度を表す。結晶の対称性から点（Ａ）と（Ｃ）の移動度、点（Ｄ）と（Ｆ）の移動度は同一となる。
ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面の回転角度は同一であっても良いし、異なっていても良い。また、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴのいずれか一方の突起側面のみを回転させ、他方の突起側面は固定していても良い。ただし、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面を共に基準状態に固定した場合及び共に基準状態から９０°回転させた場合は含まない。この場合、シリコン結晶の対称性から図２（ａ）及び（ｂ）の配置に対応する従来のＭＩＳＦＥＴと同じ移動度となるからである。
また、図８よりｎ型のＭＩＳＦＥＴの突起側面を固定し、ｐ型のＭＩＳＦＥＴの突起側面のみを回転させた場合には、基準状態に比べてｐ型のＭＩＳＦＥＴの移動度は低くなる。このため、測定したＣＭＩＳの遅延指標は図９より大きくなり、キャリア移動特性は悪くなる。従って、ｐ型のＭＩＳＦＥＴの突起側面を回転させる場合には、基準状態よりもＣＭＩＳの遅延指標を大きくしないようにｎ型のＭＩＳＦＥＴの突起側面も回転する必要がある。好ましくは、ｎ型のＭＩＳＦＥＴとｐ型のＭＩＳＦＥＴの突起側面は直交又は平行となる配置を保ったまま、これらのＭＩＳＦＥＴの突起側面を同じ角度だけ回転させるのが良い。このように同じ角度だけ回転させることによって、これらのＭＩＳＦＥＴのレイアウトが容易であり、ＣＭＩＳの遅延指標を小さくすることができる。
一つの好ましい形態はｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面の回転角度が共に４５°の場合である。図２（ａ）及び（ｂ）の配置を基準状態とした場合、この配置の半導体装置を＜００−１＞から見た図を図４（ａ）及び（ｂ）に示す。図４（ａ）ではｎ型のＭＩＳＦＥＴ２００１の突起側面の結晶方位は（０１０）面、ｐ型のＭＩＳＦＥＴ２００２の突起側面の結晶方位は（１００）面となる。図４（ｂ）ではｎ型のＭＩＳＦＥＴ２００１とｐ型のＭＩＳＦＥＴ２００２の突起側面の結晶方位は共に（０１０）面となる。また、この場合のｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの移動度は図８（ａ）の点（Ｂ）及び図８（ｂ）の点（Ｅ）で表される。
図８（ａ）より点（Ｂ）の状態は、基準状態（点（Ａ））の時と比べてｎ型のＭＩＳＦＥＴの移動度が高くなっており、測定したＣＭＩＳの遅延指標は図９より８．８（基準状態）から８．５へと低下している。従って、ＣＭＩＳのキャリア移動特性は従来のＣＭＩＳと比べて向上している。また、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面が互いに垂直又は平行となるように配置されているため、ＭＩＳＦＥＴのレイアウトが容易となり、ＭＩＳＦＥＴの配置を最適化することができる。
また、図８（ｂ）より、ｐ型のＭＩＳＦＥＴの突起側面を基準状態から０°以上１０°以下の角度で固定又は回転させると、ｐ型のＭＩＳＦＥＴの移動度は図８（ｂ）中の点（Ｄ）に固定されるか点（Ｄ）近傍に存在し、高い移動度を示す。ｐ型のＭＩＳＦＥＴの突起側面をこのようにしつつｎ型のＭＩＳＦＥＴの突起側面を９０°以下の角度で回転させると、移動度は図８（ａ）の点（Ａ）から点（Ｂ）を経由して点（Ｃ）に至る。このため、基準状態と比べてｎ型のＭＩＳＦＥＴの移動度を大きくすることができる。また、ＣＭＩＳの遅延指標も基準状態と比べて小さくすることができ、ＣＭＩＳのキャリア移動特性は従来のＣＭＩＳと比べて向上する。
異なる好ましい一つの実施形態では、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの移動度が好ましい範囲となる角度でｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面を回転させる。好ましくは、ｐ型のＭＩＳＦＥＴの突起側面を基準状態から０°以上１０°以下の角度で固定又は回転させ、ｎ型のＭＩＳＦＥＴの突起側面の回転角度が４５°であるのが良い。
図２（ａ）及び（ｂ）の配置を基準状態とした場合のこの配置の半導体装置を＜００−１＞から見た図を図５（ａ）及び（ｂ）に示すｐ型のＭＩＳＦＥＴの突起側面は基準状態に固定）。図５（ａ）ではｎ型のＭＩＳＦＥＴ２００１の突起側面の結晶方位は（０１０）面、ｐ型のＭＩＳＦＥＴ２００２の突起側面の結晶方位は（１１０）面となる。また、図５（ｂ）では、ｎ型のＭＩＳＦＥＴ２００１の突起側面の結晶方位は（０１０）面、ｐ型のＭＩＳＦＥＴ２００２の突起側面の結晶方位は（−１１０）面となる。この場合のｎ型のＭＩＳＦＥＴの移動度は図８（ａ）の点（Ｂ）、ｐ型のＭＩＳＦＥＴの移動度は図８（ｂ）の点（Ｄ）で表される。
図８より基準状態（点（Ａ））の時と比べてｎ型のＭＩＳＦＥＴの移動度が高くなっており、ｐ型のＭＩＳＦＥＴの移動度は点（Ｄ）の移動度と同じである。従って、測定したＣＭＩＳの遅延指標は図９より８．８（基準状態）から４．７に低下し、ＣＭＩＳのキャリア移動特性は従来のＣＭＩＳと比べて向上する。
なお、図５（ａ）及び（ｂ）の配置は、図２（ａ）及び（ｂ）の配置から１回又は複数回の突起側面の回転操作によって得ることができる。例えば、図２（ａ）及び（ｂ）の配置においてｎ型のＭＩＳＦＥＴの突起側面のみを４５°回転させることによって図５（ａ）及び（ｂ）の配置とすることができる。この場合、ｎ型のＭＩＳＦＥＴの移動度は図８（ａ）を通って点（Ａ）点から点（Ｂ）へ移動する。一方、ｐ型のＭＩＳＦＥＴの移動度は図８（ｂ）中の点（Ｄ）点から移動しない。このように突起側面を回転させることによって、キャリア移動特性に優れたＣＭＩＳを得ることができる。
また、図２（ａ）及び（ｂ）の配置から突起側面の回転によって図４（ａ）及び（ｂ）の配置とした後、更にｐ型のＭＩＳＦＥＴの突起側面を４５°回転させることによって図５（ａ）及び（ｂ）の配置とすることもできる。この場合、ｎ型のＭＩＳＦＥＴの移動度は図８（ａ）上を点（Ａ）から点（Ｂ）へ移動する。一方、例えば、図５（ｂ）の状態を得る場合は、ｐ型のＭＩＳＦＥＴの移動度は図８（ｂ）上を点（Ｄ）から点（Ｅ）へ移動した後（図２から図４への突起側面の回転）、図２（ａ）を基準状態とした場合では点（Ｆ）に至り、図２（ｂ）を基準状態とした場合では点（Ｄ）に戻る（図４から図５への突起側面の回転）。このように突起側面を回転させることによって、キャリア移動特性に優れたＣＭＩＳを得ることができる。
本実施形態ではｎ型及びｐ型のＭＩＳＦＥＴの基板と平行な面の結晶方位は｛１００｝面となる。好ましくは、ｎ型のＭＩＳＦＥＴの突起状半導体領域の結晶方位は、その側面が実質上基板と平行な面と直交する｛１００｝面であるのが良い。この場合、図８（ａ）よりｎ型のＭＩＳＦＥＴの移動度は最大となる。このため、ｐ型のＭＩＳＦＥＴの突起状半導体領域側面の結晶方位がどの面であっても、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起状半導体領域側面の結晶方位が共に実質上｛１１０｝面である場合と比べてＣＭＩＳの遅延指標は低下する。従って、キャリア移動特性に優れたＣＭＩＳを得ることができる。
好ましくは、ｐ型のＭＩＳＦＥＴの突起状半導体領域の結晶方位は、その側面が実質上基板と平行な面と直交する｛１１０｝面であり、ｎ型のＭＩＳＦＥＴの突起状半導体領域の結晶方位は、この｛１１０｝面と異なるのが良い。この場合、図８（ｂ）よりｐ型のＭＩＳＦＥＴの移動度は最大値となる。また、図８（ａ）よりｎ型のＭＩＳＦＥＴの移動度は最低値（図８（ａ）中の点（Ａ）及び（Ｃ））とはならない。このため、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起状半導体領域側面の結晶方位が共に実質上｛１１０｝面である場合と比べてＣＭＩＳの遅延指標は低下する。従って、キャリア移動特性に優れたＣＭＩＳを得ることができる。
より好ましくは、ｎ型のＭＩＳＦＥＴの突起状半導体領域側面の結晶方位が、実質上基板と平行な面と直交する｛１００｝面であり、且つｐ型のＭＩＳＦＥＴの突起状半導体領域側面の結晶方位が、実質上基板と平行な面と直交する｛１１０｝面であるのが良い。このとき、図８（ａ）及び（ｂ）よりｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの移動度が最大値となるため、ＣＭＩＳの遅延指標は低い値となり、キャリア移動特性に優れたＣＭＩＳを得ることができる。
第一の実施形態においては、基板と平行な面が｛１００｝であることから、フィン型トランジスタと平面型トランジスタを同一基板上で混在させる場合において優位性を持つ。その第一の理由は、平面型トランジスタから成るＣＭＩＳ、及びｎ型ＭＩＳＦＥＴの移動度は、｛１００｝面に形成されるとき最も有利となるからである。第二の理由は、｛１００｝面上のＭＩＳＦＥＴは従来の平面ＭＩＳＦＥＴと設計上の互換性を有することである。図１７にフィン型トランジスタと平面型トランジスタを混在させた構造の一例を示す。
（第二の実施態様）
本発明の第二の実施態様では、ｎ型のＭＩＳＦＥＴおよびｐ型のＭＩＳＦＥＴの基板と平行な面（ただし、オフ角度が１０°以下の面も含む。）の結晶方位と、ｎ型のＭＩＳＦＥＴの突起側面の結晶方位と、ｐ型のＭＩＳＦＥＴの突起側面の結晶方位と、の３者がそれぞれ互いに直行する｛１００｝面となる状態を基準状態とする。そして、ｎ型のＭＩＳＦＥＴの突起側面の法線を回転中心として、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの基板と平行な面及びｐ型のＭＩＳＦＥＴの突起側面を−４５°以上４５°以下の角度で固定又は回転させたものに相当する。ここで、「回転させる」とは、実空間内での実体の回転ではなく、ｎ型のＭＩＳＦＥＴとｐ型のＭＩＳＦＥＴの相対的な結晶方位の配置を固定したまま、結晶座標系内でＦｉｎを回転することで、Ｆｉｎの結晶方位を変更することを意味する。すなわち、このような電流方向となる側面を有するように、突起状半導体領域を形成することを意味する。
また、このような結晶方位を有することによって、ＣＭＩＳは高いキャリア移動特性を有することができる。また、ｎ型のＭＩＳＦＥＴとｐ型のＭＩＳＦＥＴは突起側面が互いに直交するように配置されているため、ＭＩＳＦＥＴのレイアウトが容易な最適な配置を設計することができる。
基準状態のＭＩＳＦＥＴの基板に平行な面は（１００）面、（０１０）面、（００１）面の何れの面であっても良い。基板と平行な面がこれらの何れの面であっても、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの基板と平行な面（ただし、オフ角度が１０°以下の面も含む。）の結晶方位及び突起側面の結晶方位が互いに直交する｛１００｝面であり、これらの面は結晶の対称性から等価である。
例えば、ＭＩＳＦＥＴの基板に平行な面の結晶方位が（１００）面、ｎ型のＭＩＳＦＥＴの突起側面の結晶方位が（００１）面、ｐ型のＭＩＳＦＥＴの突起側面の結晶方位が（０１０）面の基準状態では＜００１＞が回転中心となる。ＭＩＳＦＥＴの基板に平行な面の結晶方位が（０１０）面、ｎ型のＭＩＳＦＥＴの突起側面の結晶方位が（１００）面、ｐ型のＭＩＳＦＥＴの突起側面の結晶方位が（００１）面の基準状態では＜１００＞が回転中心となる。また、ＭＩＳＦＥＴの基板に平行な面の結晶方位が（００１）面、ｎ型のＭＩＳＦＥＴの突起側面の結晶方位が（０１０）面、ｐ型のＭＩＳＦＥＴの突起側面の結晶方位が（１００）面の基準状態では＜０１０＞が回転中心となる。
ｐ型のＭＩＳＦＥＴの突起側面はｎ型のＭＩＳＦＥＴの突起側面の法線を４回対称軸とする。このため、ｐ型のＭＩＳＦＥＴの突起側面の回転角度が４５°となった時、ｐ型のＭＩＳＦＥＴの移動度は−４５°のときと同じとなり、４５°から更に回転角度を大きくすると、移動度は−４５°から角度を大きくした場合と同様の挙動を示す。従って、ｐ型のＭＩＳＦＥＴの突起側面の回転角度は−４５°以上４５°以下で全ての回転角度（−１８０〜１８０°）の移動度を表せることとなる。
また、ｎ型のＭＩＳＦＥＴの突起側面の法線を回転中心としているため、回転に伴いｐ型のＭＩＳＦＥＴの突起側面及びＭＩＳＦＥＴの基板に平行な面の結晶方位（面の法線の向き、つまり、「面方位」）は変化するが、ｎ型のＭＩＳＦＥＴの突起側面の結晶方位は変化しない。
好ましくは、突起側面を基準状態に固定するのが良い。ＭＩＳＦＥＴの基板に平行な面の結晶方位が（００１）面、ｎ型のＭＩＳＦＥＴの突起側面の結晶方位が（０１０）面、ｐ型のＭＩＳＦＥＴの突起側面の結晶方位が（１００）面の基準状態を＜００−１＞から見た図を図４に示す。この基準状態から突起側面を回転させた場合のキャリア移動特性の変化を説明する。図８（ｃ）はｐ型のＭＩＳＦＥＴの移動度と結晶方位との関係を示したものである。尚、図８（ｂ）は基板の法線を回転中心としてｐ型のＭＩＳＦＥＴの突起側面を回転させているのに対して、図８（ｃ）はｎ型のＭＩＳＦＥＴの突起側面の法線を回転中心として突起側面を回転させており、図８（ｂ）と図８（ｃ）とでは突起側面の回転中心が異なる。基準状態にあるとき、ｎ型のＭＩＳＦＥＴの移動度は図８（ａ）の点（Ｂ）、ｐ型のＭＩＳＦＥＴの移動度は図８（ｃ）の点（Ｈ）で表される。また、この時、測定したＣＭＩＳの遅延指標は図９より８．５である。図８（ｂ）の点（Ｅ）と図８（ｃ）の点（Ｈ）に対応する面は等価である。
これに対して、ｎ型のＭＩＳＦＥＴの突起側面の法線を回転中心として、突起側面を−４５°以上０°未満の角度で回転させると、ｎ型のＭＩＳＦＥＴの突起側面の結晶方位は変化しないため、移動度は図８（ａ）の点（Ｂ）から移動しない。一方、ｐ型のＭＩＳＦＥＴのキャリア移動度は、図８（ｃ）の（Ｇ）に至る。
点（Ｇ）は突起側面を−４５°回転させた場合、点（Ｈ）は基準状態のｐ型のＭＩＳＦＥＴの移動度を表す。一方、突起側面を０°を超え４５°以下の角度で回転させると、ｐ型のＭＩＳＦＥＴのキャリア移動度は、図８（ｃ）の点（Ｈ）を起点として点（Ｉ）へ至る。点（Ｉ）は突起側面を４５°回転させた場合のｐ型のＭＩＳＦＥＴの移動度を表す結晶の対称性から点（Ｇ）の移動度は点（Ｉ）の移動度と同一である。点（Ｉ）は突起側面を４５°回転させた場合のｐ型のＭＩＳＦＥＴの移動度を表す。
また、好ましくはｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面を４５°回転させるのが良い。図４の配置を基準状態とした場合の突起側面を４５°回転させた配置の半導体装置を図６に示す。図６はこの配置を＜１０１＞からみた図である。この配置ではｎ型のＭＩＳＦＥＴ２００１の突起側面の結晶方位は（０１０）面、ｐ型のＭＩＳＦＥＴ２００２の突起側面の結晶方位は（１０−１）面、ＭＩＳＦＥＴの基板と平行な面の結晶方位は（１０１）面となる。この場合のｎ型のＭＩＳＦＥＴの移動度は図８（ａ）の点（Ｂ）、ｐ型のＭＩＳＦＥＴの移動度は図８（ｃ）の点（Ｉ）で表される。また、測定したＣＭＩＳの遅延指標は図９より６．１となり、図２の配置に対応する従来のＣＭＩＳの遅延指標よりも低くなる。従って、ＣＭＩＳのキャリア移動特性は従来のＣＭＩＳと比べて向上する。尚、回転角度は−４５°であっても同様の結果が得られる。
好ましくは、ｎ型のＭＩＳＦＥＴの突起状半導体領域の結晶方位は、その側面が実質上｛１００｝面であり、ｎ型とｐ型のＭＩＳＦＥＴの突起状半導体領域の側面が直交するのが良い。この場合、ＭＩＳＦＥＴの基板と平行な面及びｐ型のＭＩＳＦＥＴの突起側面の結晶方位は、ともに｛１００｝面とすること、又はともに｛１１０｝面とすることが可能となる。また、この時、図８（ａ）よりｎ型のＭＩＳＦＥＴの移動度は最大値となるため、ＣＭＩＳの遅延指標は低い値となり、キャリア移動特性に優れたＣＭＩＳを得ることができる。
より好ましくは、ｎ型のＭＩＳＦＥＴの突起状半導体領域の結晶方位は、基板と平行な面が実質上｛１１０｝面、その側面が実質上この｛１１０｝面と直交する｛１００｝面であり、ｐ型のＭＩＳＦＥＴの突起状半導体領域の結晶方位は、基板と平行な面が実質上｛１１０｝面、その側面が実質上この｛１１０｝面と直交する｛１１０｝面であるのが良い。このとき、図８（ａ）及び（ｃ）より、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの移動度が最大値となるため、ＣＭＩＳの遅延指標は低い値となり、キャリア移動特性に優れたＣＭＩＳを得ることができる。
（第三の実施態様）
本発明の第三の実施態様では、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの基板と平行な面（ただし、オフ角度が１０°以下の面も含む。）の結晶方位を｛１００｝面、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタの突起側面の結晶方位を｛１１０｝面とし、且つこれら三者の面がそれぞれ互いに直交する状態を基準状態とする。そして、ｐ型のＭＩＳＦＥＴの突起側面の法線を回転中心として、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの基板と平行な面及びｎ型のＭＩＳＦＥＴ突起側面を９０°以下の角度で回転させたものに相当する。
ここで、「回転させる」とは、実空間内での実体の回転ではなく、ｎ型のＭＩＳＦＥＴとｐ型のＭＩＳＦＥＴの相対的な結晶方位の配置を固定したまま、結晶座標系内でＦｉｎを回転することで、Ｆｉｎの結晶方位を変更することを意味する。すなわち、このような電流方向となる側面を有するように、突起状半導体領域を形成することを意味する。この回転によって本実施形態のＭＩＳＦＥＴの基板と平行な面及びｎ型のＭＩＳＦＥＴ突起側面の結晶方位は、基準状態と異なる結晶方位となる。また、このような結晶方位を有することによって、ＣＭＩＳは高いキャリア移動特性を有することができる。また、ｎ型のＭＩＳＦＥＴとｐ型のＭＩＳＦＥＴは突起側面が互いに直交するように配置されているため、ＭＩＳＦＥＴのレイアウトが容易な最適な配置を設計することができる。
基準状態のＭＩＳＦＥＴの基板に平行な面は（１００）面、（０１０）面、（００１）面の何れの面であっても良い。基板と平行な面がこれらの何れの面であっても、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面の結晶方位が｛１１０｝面であって、且つこれらの面が直交しており、これらのＭＩＳＦＥＴの回転角度が同一の場合はシリコン結晶の対称性から同一の移動度となる。
例えば、ＭＩＳＦＥＴの基板に平行な面の結晶方位が（１００）面、ｎ型のＭＩＳＦＥＴの突起側面の結晶方位が（０−１１）面、ｐ型のＭＩＳＦＥＴの突起側面の結晶方位が（０１１）面の基準状態では＜０１１＞が回転中心となる。ＭＩＳＦＥＴの基板に平行な面の結晶方位が（０１０）面、ｎ型のＭＩＳＦＥＴの突起側面の結晶方位が（１０−１）面、ｐ型のＭＩＳＦＥＴの突起側面の結晶方位が（１０１）面の基準状態では＜１０１＞が回転中心となる。また、ＭＩＳＦＥＴの基板に平行な面の結晶方位が（００１）面、ｎ型のＭＩＳＦＥＴの突起側面の結晶方位が（−１１０）面、ｐ型のＭＩＳＦＥＴの突起側面の結晶方位が（１１０）面の基準状態では＜１１０＞が回転中心となる。
また、ｐ型のＭＩＳＦＥＴの突起側面の法線を回転中心とした場合、回転に伴いｎ型のＭＩＳＦＥＴの突起側面及びＭＩＳＦＥＴの基板に平行な面の結晶方位は変化するが、ｐ型のＭＩＳＦＥＴの突起側面の結晶方位は変化しないが、基板と平行な面の結晶方位は変化する。
基準状態からｐ型のＭＩＳＦＥＴの突起側面の法線を回転中心としてｎ型のＭＩＳＦＥＴの突起側面を回転させた場合のキャリア移動特性の変化を説明する。図８（ｄ）は、図８（ａ）の基板法線を回転中心として回転させた場合のｎ型のＭＩＳＦＥＴの回転角度が０〜４５°の移動度を示したものに相当する。
基準状態にあるとき、ｎ型のＭＩＳＦＥＴの移動度は図８（ｄ）の点（Ａ）、ｐ型のＭＩＳＦＥＴの移動度は図８（ｂ）の点（Ｄ）で表される。また、この時、測定したＣＭＩＳの遅延指標は図９より８．８である。
ｐ型のＭＩＳＦＥＴの突起側面の法線を回転中心として、ｎ型のＭＩＳＦＥＴの突起側面を９０°以下の角度で回転させると、ｐ型のＭＩＳＦＥＴの突起側面の結晶方位は変化せず、基板と平行な面の結晶方位が変化する。｛１１０｝面は２回対称なので、面方位が同一でも電流の面内での向きによって移動度が変化する。このため、ｐ型のＭＩＳＦＥＴの移動度は図８（ｂ）の点線の方向に沿って点（Ｄ）から点（Ｇ）に移動する。また、ｎ型のＭＩＳＦＥＴのキャリア移動度は図８（ｄ）の点（Ａ）を起点として、直線上を変化しつつ回転角度が９０°になったとき点（Ｂ）に至る。ここで、基板法線を回転中心として回転させた場合には、４５°の回転で点（Ａ）から点（Ｂ）に至るが、ｐ型のＭＩＳＦＥＴの突起側面の法線を回転中心として回転させた場合には９０°の回転で点（Ａ）から点（Ｂ）に至る。このように突起側面を回転させた場合、ｐ型のＭＩＳＦＥＴの移動度は基板の法線を回転中心として、突起側面を回転させた場合と比べて、ｎ型のＭＩＳＦＥＴのキャリア移動度は高くなる。従って、測定したＣＭＩＳの遅延指標は小さくなり、高いキャリア移動特性を達成することができる。
好ましくはｎ型のＭＩＳＦＥＴの突起側面を９０°回転させるのが良い。図２の配置を基準状態とした場合のｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面を９０°回転させた配置の半導体装置を図７に示す。図７はこの配置を＜−１１０＞からみた図である。この配置ではｎ型のＭＩＳＦＥＴ２００１の突起側面の結晶方位は（００１）面、ｐ型のＭＩＳＦＥＴ２００２の突起側面の結晶方位は（１１０）面、ＭＩＳＦＥＴの基板と平行な面の結晶方位は（−１１０）面となる。この場合、ｎ型のＭＩＳＦＥＴの移動度は図８（ｄ）の点（Ｂ）、ｐ型のＭＩＳＦＥＴの移動度は図８（ｂ）の点（Ｇ）で表される。また、測定したＣＭＩＳの遅延指標は図９より６．１（図６の結果に相当。）となり、図２の配置に対応する従来のＣＭＩＳの遅延指標よりも低くなる。従って、ＣＭＩＳのキャリア移動特性は従来のＣＭＩＳと比べて向上する。
好ましくはｐ型のＭＩＳＦＥＴの突起状半導体領域の結晶方位は、その側面が実質上｛１１０｝面であり、ｎ型ＭＩＳＦＥＴの突起状半導体領域の側面が実質上この｛１１０｝面と直交し、且つその側面の結晶方位が実質上｛１１０｝面とは異なるのが良い。この場合、ＭＩＳＦＥＴの基板と平行な面の面の結晶方位を｛１１０｝面、ｐ型のＭＩＳＦＥＴの突起側面の結晶方位を｛１００｝面とすることが可能となる。また、この時、図８（ｃ）よりｐ型のＭＩＳＦＥＴの移動度は最大値となるため、ＣＭＩＳの遅延指標は低い値となり、キャリア移動特性に優れたＣＭＩＳを得ることができる。
（第四の実施態様）
第一の実施態様において、ｎ型のＭＩＳＦＥＴとｐ型のＭＩＳＦＥＴの突起側面は平行となる配置を保ったまま、これらのＭＩＳＦＥＴの突起側面を同じ４５度だけ回転させた場合と同等の効果を、以下のようにしても得ることができる。すなわち、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの基板に平行な面は｛１００｝面（ただし、オフ角度が１０°以下の面も含む。）であり、このｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの突起側面の結晶方位は同一（突起側面は互いに平行）であり、かつこのＭＩＳＦＥＴの突起側面の結晶方位は基板と垂直な｛１００｝面とした状態を基準状態とする。第四の実施態様は、この基準状態から、ｎ型及びｐ型のＭＩＳＦＥＴの突起側面の法線を回転中心として、ｎ型のＭＩＳＦＥＴ及びｐ型のＭＩＳＦＥＴの基板と平行な面を０°以上９０°以下の角度で固定又は回転させたものに相当する。
ここで、「基板と平行な面を回転する」とは、実空間内での実体の回転ではなく、ｎ型のＭＩＳＦＥＴとｐ型のＭＩＳＦＥＴの突起側面の面方位を固定したまま、結晶座標系内でＦｉｎを回転することで、Ｆｉｎの結晶方位を変更することを意味する。
本実施態様においては、ｎ型のＭＩＳＦＥＴとｐ型のＭＩＳＦＥＴのチャネルとなる面はともに｛１００｝面に固定され、電流が流れる向きは｛１００｝面内でのみ変化する。｛１００｝面内での移動度は、結晶の４回対称性に起因して電流の向きへの依存性が存在しない。よって本実施の態様は、第一の実施態様において、ｎ型のＭＩＳＦＥＴとｐ型のＭＩＳＦＥＴの突起側面は平行となる配置を保ったまま、これらのＭＩＳＦＥＴの突起側面を同じ４５度だけ回転させ場合と同等の効果を得ることができる。
（半導体装置の製造方法）
本発明に係る半導体装置は、従来の半導体装置の製造方法を用いて製造することができる。しかし、異なる結晶方位の基板を用いている点、フォトリソグラフィーを行なう際に所定の角度だけ回転させた配置でレジストマスクを形成する点が、従来の製法と異なる。
図１０に図１２（ｂ）に示したように突起の一部がＳＯＩ基板の単結晶シリコン層の一部であるフィン型のＭＩＳＦＥＴを含む半導体装置の製造工程を示す。まず、貼り合わせ又はＳＩＭＯＸによってシリコンウェハ基板３００１、ＳｉＯ２酸化膜３００２及び単結晶シリコン膜３００３からなるＳＯＩ基板を製造する。単結晶シリコン膜３００３の結晶方位は、第一の実施形態では｛１００｝面、第二及び第三の実施形態では所定の結晶方位のものを用いる。次に、ＳＯＩ基板の表面上に熱酸化法によってＳｉＯ２膜３００４形成する（図１０（ａ））。更に、不純物を単結晶シリコン膜３００３にイオン注入し、半導体領域を形成する（図１０（ｂ））。その後、エッチングによってＳｉＯ２膜３００４除去する（図１０（ｃ））。なお、上記したイオン注入を省略することで、チャネルに意図的には不純物を導入しないＭＩＳＦＥＴ（ノンドープ・チャネルＭＩＳＦＥＴ）としても良い。また、その前後の熱酸化膜形成と除去は省略しても良い。
続いて、単結晶シリコン膜３００３の全面にフォトレジストを塗布し、フォトリソグラフィーを用いて、レジストマスク３００５を形成する（図１０（ｄ））。次に、このレジストマスク３００５をエッチングマスクとして、単結晶シリコン膜３００３を異方性ドライエッチングした後、レジストマスク３００５を除去し、ＳｉＯ２膜３００２上に所定の高さの突起３００６を形成する（図１０（ｅ））。このとき、適宜ＳｉＯ２膜を異方性エッチングにより下方向に、あるいは等方性エッチングにより下方向とその横方向に、後退させることにより、それぞれπゲート型のＦｉｎＦＥＴとΩゲート型のＦｉｎＦＥＴを形成することができる。
次に、熱酸化法によって単結晶シリコンの突起３００６の表面に薄いＳｉＯ２膜３００７を形成する。更に、このＳｉＯ２膜３００７上にＣＶＤ法によってポリシリコン膜を形成し、不純物拡散で導電性としてから、所定パターンに選択的エッチングを施してゲート電極３００８を形成する。次に、このゲート電極３００８をマスクとして不純物を単結晶シリコンからなる突起３００６にドープし、ソース領域及びドレイン領域を形成する（図１０（ｆ））。
図１１に図１２（ａ）に示したように突起の一部がシリコンウェハ基板の一部であるフィン型のＭＩＳＦＥＴを含む半導体装置の製造工程を示す。まず、単結晶シリコン膜３００３の表面上に熱酸化法によってＳｉＯ２酸化膜３００４形成する（図１１（ａ））。単結晶シリコン膜３００３の結晶方位は、第一の実施形態では｛１００｝面、第二及び第三の実施形態では所定の結晶方位のものを用いる。次に、不純物を単結晶シリコン膜３００３にイオン注入し、半導体領域を形成する（図１１（ｂ））。続いてＳｉＯ２酸化膜３００４上に低圧ＣＶＤ法によりシリコン窒化膜３００９を形成する（図１１（ｃ））。なお、上記したイオン注入を省略することで、チャネルに意図的には不純物を導入しないＭＩＳＦＥＴ（ノンドープ・チャネルＭＩＳＦＥＴ）としても良い。また、その前後の熱酸化膜形成と除去は省略しても良い。
続いて、シリコン窒化膜３００９の全面にフォトレジストを塗布し、フォトリソグラフィーを用いて、ＭＯＳＦＥＴを形成する部位にのみにフォトレジストを残しレジストマスク３００５を形成する（図１１（ｄ））。次に、このレジストマスク３００５をエッチングマスクとして、単結晶シリコン膜３００３を異方性ドライエッチングした後、レジストマスク３００５を除去し、基板上に所定の高さの突起３００６を形成する（図１１（ｅ））。
次に、低圧ＣＶＤ法により突起３００６、ＳｉＯ２酸化膜３００４及びシリコン窒化膜３００９からなる突起を全て埋め込む膜厚までＳｉＯ２酸化膜３０１０を形成する（図１１（ｆ））。続いて、ＳｉＯ２酸化膜３０１０を所定の厚さまでエッチングし、素子分離用絶縁膜３０１１を形成する（図１１（ｈ））。
次に、必要に応じて突起上の絶縁膜３００４と３００９を除去した後、熱酸化法によって突起の表面に薄いＳｉＯ２酸化膜３００７を形成する。更に、このＳｉＯ２酸化膜３００７上にＣＶＤ法によってポリシリコン膜を形成し、不純物拡散で導電性としてから、所定パターンに選択的エッチングを施してゲート電極３００８を形成する。次に、このゲート電極３００８をマスクとして不純物を単結晶シリコンからなる突起３００６にドープし、ソース領域及びドレイン領域を形成する（図１１（ｆ））。
図１１（ｇ）において突起上の絶縁膜を除去しないことで、フィン上部とゲート電極３００８との間にゲート絶縁膜より厚い絶縁膜を形成することができる。フィンがＳＯＩ上にある場合でも、同様の手法によりフィン上部とゲート電極との間にゲート絶縁膜より厚い絶縁膜を形成することができる。
図１７にＦｉｎ型ＭＩＳＦＥＴと平面型ＭＩＳＦＥＴとを混在させた半導体装置（バルク基板型）の製造方法を示す。途中までの工程（図１７（ａ）、（ｂ））は、図１１（ａ）〜（ｆ）の工程と同様である。その後、図１１の製造方法では、フィン以外の部分に設けられた絶縁膜３０１０を後退させるが、図１７の製造方法では、絶縁膜３０１０を、フィン型トランジスタを構成する部分では後退させるが、平面型トランジスタを構成する部分では後退させない点が異なる（図１７（ｃ））。
次に、図１７の製造方法では、フィン型トランジスタを構成する部分ではフィンの上面および側面上に、平面型トランジスタを構成する部分ではフィンの上面に絶縁膜を設ける。更に、フィン型トランジスタを構成する部分ではフィンを挟むように、平面型トランジスタを構成する部分ではフィンの上面上にゲート電極を設ける（図１７（ｄ））。図１７（ｅ）はこの混載型トランジスタを上面から見た図である。

Claims (22)

  1. 側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極をはさむように半導体領域内に形成されたソース領域およびドレイン領域と、を備えたｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、
    該ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上該｛１００｝面と直交する｛１００｝面であり、
    該ｐ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面である、
    という条件を満足する半導体装置。
  2. 側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極をはさむように半導体領域内に形成されたソース領域およびドレイン領域と、を備えたｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、
    該ｐ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上該｛１００｝面と直交する｛１１０｝面であり、
    該ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上該｛１００｝面と直交する｛１１０｝面とは異なる、
    という条件を満足する半導体装置。
  3. 側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極をはさむように半導体領域内に形成されたソース領域およびドレイン領域と、を備えたｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、
    該ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上該｛１００｝面と直交する｛１００｝面であり、
    該ｐ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上該｛１００｝面と直交する｛１１０｝面である、
    という条件を満足する半導体装置。
  4. 側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極をはさむように半導体領域内に形成されたソース領域およびドレイン領域と、を備えたｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、
    該ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その側面が実質上｛１００｝面であり、
    該ｐ型電界効果トランジスタを構成する突起状半導体領域の側面が実質上、該｛１００｝面と直交する、
    という条件を満足する半導体装置。
  5. 側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極をはさむように半導体領域内に形成されたソース領域およびドレイン領域と、を備えたｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、
    該ｐ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その側面が実質上｛１１０｝面であり、
    該ｎ型電界効果トランジスタを構成する突起状半導体領域の側面が実質上該｛１１０｝面と直交し、かつ該側面の結晶方位は実質上｛１１０｝面とは異なる、
    という条件を満足する半導体装置。
  6. 側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極をはさむように半導体領域内に形成されたソース領域およびドレイン領域と、を備えたｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、
    該ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１１０｝面であり、その側面が実質上該｛１１０｝面と直交する｛１００｝面であり、
    該ｐ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１１０｝面であり、その側面が実質上該｛１１０｝面と直交する｛１１０｝面である、
    という条件を満足する半導体装置。
  7. 側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極をはさむように半導体領域内に形成されたソース領域およびドレイン領域と、を備えたｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、
    該ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上該｛１００｝面と直交し、かつ｛１１０｝面とは異なり、
    該ｐ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が該ｎ型電界効果トランジスタを構成する突起状半導体領域の側面と実質上平行又は直交する、
    という条件を満足する半導体装置。
  8. 前記ｎ型電界効果トランジスタを構成する突起状半導体領域と前記ｐ型電界効果トランジスタを構成する突起状半導体領域の基板と平行な面の結晶方位が同一であることを特徴とする請求項１から７のいずれかに記載の半導体装置。
  9. 前記ｎ型電界効果トランジスタを構成する突起状半導体領域と、前記ｐ型電界効果トランジスタを構成する突起状半導体領域とがＣＭＩＳ回路を構成する請求項１から８のいずれかに記載の半導体装置。
  10. 基板と平行な面の結晶方位が｛１００｝面（ただし、オフ角度が１０°以下の面も含む。）であり側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極を挟むように半導体領域内に形成されたソース領域及びドレイン領域と、を備えたｎ型電界効果トランジスタ及びｐ型電界効果トランジスタを有する半導体装置であって、
    該ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタは、
    突起側面の結晶方位を基板と垂直な｛１１０｝面とした状態を基準状態とするとき、
    該基準状態のｎ型電界効果トランジスタ及びｐ型電界効果トランジスタの突起側面を独立して、基板の法線を回転中心として０°以上９０°以下の角度で固定又は回転（ただし、該ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタの回転角度が共に０°及び９０°の場合を除く。）させた結晶方位を有することを特徴とする半導体装置。
  11. 前記ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタは、前記基準状態のｎ型電界効果トランジスタ及びｐ型電界効果トランジスタの突起側面を同じ角度だけ回転させた結晶方位を有することを特徴とする請求項１０記載の半導体装置。
  12. 前記ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタの突起側面の基準状態からの回転角度が共に４５°であることを特徴とする請求項１１に記載の半導体装置。
  13. 前記ｐ型電界効果トランジスタは、基準状態の突起側面を０°以上１０°以下の角度で固定又は回転させた結晶方位を有することを特徴とする請求項１０に記載の半導体装置。
  14. 前記ｎ型電界効果トランジスタの突起側面の基準状態からの回転角度が４５°であることを特徴とする請求項１３記載の半導体装置。
  15. 側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極を挟むように半導体領域内に形成されたソース領域及びドレイン領域と、を備えたｎ型電界効果トランジスタ及びｐ型電界効果トランジスタを有する半導体装置であって、
    該ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタの基板と平行な面（ただし、オフ角度が１０°以下の面も含む。）の結晶方位及び突起側面の結晶方位をそれぞれ互いに直交する｛１００｝面とした状態を基準状態とするとき、
    該ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタは、
    該ｎ型電界効果トランジスタの突起側面の法線を回転中心として、該基準状態の該ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタの基板と平行な面及びｐ型電界効果トランジスタの突起側面を−４５°以上４５°以下の範囲で同じ角度だけ固定又は回転させた結晶方位を有することを特徴とする半導体装置。
  16. 前記基板と平行な面の結晶方位及びｐ型電界効果トランジスタの突起側面の結晶方位が、それぞれ基準状態の基板と平行な面の結晶方位及びｐ型電界効果トランジスタの突起側面の結晶方位と一致することを特徴とする請求項１５記載の半導体装置。
  17. 前記基板と平行な面及びｐ型電界効果トランジスタの突起側面の基準状態からの回転角度が４５°であることを特徴とする請求項１５記載の半導体装置。
  18. 側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極を挟むように半導体領域内に形成されたソース領域及びドレイン領域と、を備えたｎ型電界効果トランジスタ及びｐ型電界効果トランジスタを有する半導体装置であって、
    該ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタの基板と平行な面（ただし、オフ角度が１０°以下の面も含む。）の結晶方位を｛１００｝面、突起側面の結晶方位をそれぞれ｛１１０｝面とし、且つ該｛１００｝面及び｛１１０｝面をそれぞれ互いに直交させた状態を基準状態とするとき、
    該ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタは、
    該ｐ型電界効果トランジスタの突起側面の法線を回転中心として、該基準状態の該ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタの基板と平行な面及びｎ型電界効果トランジスタの突起側面を９０°以下の範囲で同じ角度だけ回転させた結晶方位を有することを特徴とする半導体装置。
  19. 前記基板と平行な面及びｎ型電界効果トランジスタの突起側面の基準状態からの回転角度が９０°であることを特徴とする請求項１８記載の半導体装置。
  20. 側面にチャネルを形成する突起状の半導体領域と、少なくとも該側面上に絶縁膜を介して設けられたゲート電極と、該ゲート電極をはさむように半導体領域内に形成されたソース領域およびドレイン領域と、を備えたｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、
    該ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その側面が実質上｛１００｝面であり、
    該ｐ型電界効果トランジスタを構成する突起状半導体領域の側面が実質上、該｛１００｝面と平行である、
    という条件を満足する半導体装置。
  21. 前記半導体装置は更に、上面に主たるチャネルが形成される突起状の半導体領域を有するプレーナ型の電界効果トランジスタを備え、
    該プレーナ型の電界効果トランジスタを構成する突起状の半導体領域と、前記ｎ型電界効果トランジスタを構成する突起状の半導体領域と、前記ｐ型電界効果トランジスタを構成する突起状の半導体領域の、基板と平行な面の結晶方位が同一の｛１００｝面であることを特徴とする請求項１から３、７、１０から１４のいずれかに記載の半導体装置。
  22. 前記ｎ型電界効果トランジスタを構成する突起状の半導体領域と、前記ｐ型電界効果トランジスタを構成する突起状の半導体領域の、基板と平行な面に更にチャネルを形成することを特徴とする、請求項１から２１のいずれかに記載の半導体装置。
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