CN110634939A - 纳米线晶体管和衬底之间的电介质隔离层 - Google Patents

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L·古勒尔
B·古哈
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Abstract

描述了全环栅半导体器件(例如纳米线或纳米带器件)，其包括设置在最靠近衬底的第一纳米线和衬底之间的低介电常数(“低‑κ”)材料。该配置使得能够经由高‑k电介质材料对半导体器件的沟道区域中的纳米线的所有表面进行栅极控制，同时还防止从第一纳米线到衬底中的漏电流。

Description

纳米线晶体管和衬底之间的电介质隔离层
背景技术
半导体器件是利用半导体材料(例如硅(Si)、锗(Ge)和硅锗(SiGe))的电子特性的电子元件。场效应晶体管(FET)是包括三个端子的半导体器件：栅极、源极和漏极。FET使用由栅极施加的电场来控制沟道的电导率，电荷载流子(例如，电子或空穴)通过该沟道从源极流到漏极。在电荷载流子是电子的情况下，FET被称为n沟道器件，并且在电荷载流子是空穴的情况下，FET被称为p沟道器件。用于Si、Ge和SiGe的标准掺杂剂包括用于p型(受主)掺杂剂的硼(B)和用于n型(施主)掺杂剂的磷(P)或砷(As)。另外，金属氧化物半导体FET(MOSFET)包括栅极和沟道之间的栅极电介质。MOSFET也可称为金属-绝缘体-半导体FET(MISFET)或绝缘栅FET(IGFET)。互补MOS(CMOS)结构使用p沟道MOSFET(PMOS)和n沟道MOSFET(NMOS)的组合来实施逻辑门和其他数字电路。
FinFET是围绕薄条带半导体材料(通常称为鳍状物)构建的MOSFET晶体管。FinFET器件的导电沟道位于鳍状物的与栅极电介质相邻的外部部分上。具体地，电流沿着鳍状物的两个侧壁(垂直于衬底表面的侧部)/在鳍状物的两个侧壁内以及沿着鳍状物的顶部(平行于衬底表面的侧部)行进。
FinFET的一种变型是全环栅(GAA)晶体管，其中鳍状物被划分成一个或多个条带。GAA晶体管也可称为“纳米线”或“纳米带”晶体管。对于GAA晶体管，电流沿着纳米线的所有四个侧壁/在所有四个侧壁内行进，于是这可以由包封的栅极叠层(encapsulating gatestack)来进行控制。
附图说明
图1A是示例性纳米线半导体器件的透视图。
图1B是沿着图1A(其已经被进一步处理以去除牺牲区域并且包括共形地设置在栅极区域中的纳米线表面上和纳米线与周围栅电极材料之间的高介电常数材料)中所示的方向截取的图1A中所示的纳米线半导体器件的栅极区域的横截面图。
图2是根据本公开内容的一些实施例的用于制造集成电路(IC)结构的示例性方法的方法流程图，该集成电路(IC)结构包括在衬底和最靠近衬底的第一GAA主体之间的低介电常数(低-κ)材料。
图3A-3H示出了根据本公开内容的一些实施例的由图2中所示的示例性方法产生的示例性集成电路(IC)结构。
图4示出了根据本公开内容的一些实施例的利用集成电路结构和/或晶体管器件实施的计算系统，该集成电路结构和/或晶体管器件是使用本文公开的技术形成的。
附图仅出于举例的目的示出了本公开内容的各种实施例。通过以下详细讨论，许多变化、配置和其他实施例将是显而易见的。此外，如将理解的，附图不一定按比例绘制，或附图不是要将所描述的实施例限制为所示的特定配置。例如，虽然一些附图通常示出了直线、直角和平滑表面，但是考虑到制造工艺的现实限制，所公开技术的实际实施方式可能具有不完美的直线和直角，并且一些特征可能具有表面形貌或者是不平滑的。简而言之，提供附图仅仅是为了示出示例性结构。
具体实施方式
本文描述的示例性实施例包括全环栅(“GAA”)半导体器件(为了方便，本文中被等同地称为纳米线或纳米带器件)，其包括在最靠近衬底的第一GAA半导体主体(例如，包括沟道区域的纳米线)与衬底自身之间的低介电常数(“低-κ”)材料。在一些实施例中，低-κ材料设置在下方的衬底与围绕第一GAA半导体主体的至少一部分形成的高-κ电介质材料之间。该配置和其他类似配置实现了对半导体器件的沟道区域中的GAA主体(例如，纳米线)的所有表面进行栅极控制，同时还防止电流从第一纳米线泄漏到衬底中。
总体概述
在一些示例中，全环栅半导体器件可以具有优于平面或FinFET晶体管器件的改进性能。这种改进的性能可归因于围绕GAA半导体主体共形地设置的栅极结构，该GAA半导体主体包括半导体器件的沟道区域。在一些示例中，栅极结构包括高介电常数(“高-κ”)材料，其共形地设置在GAA主体和周围的栅电极材料之间的GAA主体上。栅极结构可以通过向给定半导体GAA主体的侧部施加偏置来限制流过GAA主体的电流。这可以控制流过器件的电流。在一些情况下，相对于沟道区域的其他配置(例如，FinFET配置)，这种增大的有效性体现在较低的关断状态漏电流和/或增大的开关速度。
然而，在一些示例中，最靠近下方衬底的GAA主体保持与衬底的某种电子功能(electronic functionality)。转向参考图1A和图1B，示出了GAA(为方便起见，称为“纳米线”)晶体管器件100的一些部分的透视图和横截面图。应当理解，纳米线晶体管器件100是仅为了便于说明而选择的一种类型的GAA器件。
图1A示出了纳米线晶体管器件100，其包括衬底104、浅沟槽隔离(STI)层108、牺牲层112、纳米线层116、以及包括高-κ电介质层120、栅电极124和间隔体128的栅极结构。牺牲层112和纳米线层116统称为鳍状物叠层118。
第一牺牲层112从下方的衬底104外延生长，并提供表面，在该示例中，该表面上外延形成交替的纳米线层116和随后的牺牲层112。
在一些示例中，层112、116最初可以形成在均厚层(blanket layer)中，均厚层随后形成为图1A中所示的鳍状物叠层118。在其他示例中，可以使用基于沟槽的替换鳍状物技术形成层112、116。例如，在美国专利No.9,728,464中提供了示例性基于沟槽的替换鳍状物形成技术。在一些这样的情况下，如在美国专利No.9,812,524中所述的，替换鳍状物材料被提供为所需沟道材料和牺牲/非有效材料的交替层。这种多层鳍状物对于形成纳米线晶体管特别有用(例如，其中，在最终栅极处理期间，在沉积最终栅极材料之前去除牺牲(或“非有效”)材料，以便释放(liberate)或带状化沟道材料)。如将理解的，可以在本公开内容的背景下使用任何数量的鳍状物形成工艺。
可以选择性地蚀刻用于形成牺牲层112的材料，留下非牺牲层116以形成纳米线116。应当理解，协调地选择牺牲材料112和纳米线材料116，使得蚀刻可以去除牺牲层112的材料，但不去除纳米线层116的材料。
如图1B(在去除牺牲层112之后的、沿图1A中所示的方向截取的横截面图)所示，在去除牺牲材料112之后，高-κ电介质材料120可以共形地沉积在栅极区域内的暴露表面上(即，图1A中所示的间隔体128之间)。具体地，可以在纳米线116的暴露表面上和衬底104的暴露部分上形成高-κ电介质材料120。在一些示例中，高-κ电介质材料120的介电常数大于二氧化硅的介电常数κ。高-κ栅极电介质材料的示例包括例如氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌。
高-κ电介质材料层120可以增大栅极电容(相对于低-κ材料，例如二氧化硅)，这提高了栅电极124通过向包封的纳米线116的所有侧部施加偏置来控制流过纳米尺寸的纳米线的电流的能力。
然而，使用高-κ材料作为栅极叠层的一部分确实提出了一些挑战。特别地，图1B中的与下方的衬底104相邻的“底部”纳米线116B和116D易于与邻近设置的半导体衬底104电连通。即，最靠近衬底的纳米线之间的高-κ材料的增大电容可以增大从这些“底部”纳米线通过栅电极124流入衬底104的漏电流。在一些示例中，“底部”纳米线和衬底之间的这层电介质材料包括导电材料(例如，用于形成栅电极124的那些导电材料)，这增大了导电性并因此增大了从底部纳米线进入衬底中的漏电流。在一些极端情况下，底部纳米线充当“寄生”晶体管，其难以控制并且将电流泄漏到衬底中。
增大衬底和底部纳米线之间的电隔离以防止上述漏电流可能是具有挑战性的。在形成各个牺牲层112和纳米线116之前，通常不能将可以对纳米线116B、116D与衬底104电隔离的二氧化硅、氮化硅或某个其他低-κ材料层放置在衬底上。这是因为牺牲层112和纳米线116是从衬底104外延生长的单晶(即，它们具有与衬底晶体结构一致的原子界面和差异小于2％的晶格参数)。能够将纳米线116B、116D与衬底104电隔离的低-κ电介质材料层(低-κ电介质材料层是非晶的或者不与牺牲层112和/或纳米线116外延匹配)将抑制层112、116的外延单晶生长。类似地，低-κ电介质材料不能简单地用于替换最底部的牺牲层112(例如，112B和112D)，即使这将在纳米线116B、116D和衬底104之间提供电隔离。这是因为用于选择性地蚀刻牺牲层112的技术将同时去除暴露于蚀刻的所有牺牲层112。这意味着用能够防止漏电流的材料替换最底部的牺牲层112也将替换其他牺牲层112。所有牺牲层112的大规模替换可以防止高-κ材料120和栅电极124在所有侧部上围绕纳米线116，这又可以减少对流过GAA半导体主体的沟道区域的电流的GAA控制。
因此，根据本公开内容的实施例，描述了用于在半导体衬底上形成第一材料的第一牺牲层的技术，其中，第一牺牲层位于衬底和底部纳米线之间(无论是在源极区域/漏极区域中和/或源极区域和漏极区域之间的沟道区域内)。不与衬底接触的其他牺牲层由在组成上与第一牺牲层不同的第二材料形成(即，具有不同的化学组成，例如不同的构成元素(例如，SiGe对Si，或SiO2对SiOxNy)，或具有不同比率的相同构成元素(例如，Si2N2O对SiN3O))。第一牺牲层的第一材料被构成为与衬底形成外延结构并且与非牺牲层(用于形成GAA半导体主体)形成外延结构，其中该非牺牲层在第一牺牲层的与衬底侧相对的一侧上与第一牺牲层接触。第一材料还被构成为使得它可以以比由第二材料形成的其他牺牲层更快的速率被去除。通过这种方式，鳍状物叠层的交替层可以生长为单晶，其与相邻层和/或衬底外延匹配，使得这也便于选择性地去除第一(“底部”)牺牲层并随后用具有低介电常数的第一电介质材料替换第一牺牲层。该第一电介质材料使“底部”纳米线与衬底电隔离。在替换第一牺牲层之后可以去除其他牺牲层，使得在栅电极形成之前可以在GAA半导体主体周围形成具有高-κ的第二电介质材料。
方法与架构
应当理解，本公开内容的一些实施例可以适用于其中使用低介电常数材料将GAA晶体管器件的第一(或“底部”)纳米线(即，鳍状物叠层中的最靠近衬底的纳米线)与下方衬底电隔离的配置。具有这种配置的器件可以包括绝缘体上半导体(“SOI”或“XOI”)和纳米线器件。为了便于说明和解释，下面给出了包括纳米线器件的制造方法和架构示例。应当理解，为了方便和简洁，使用了术语“纳米线”，并且本文中使用的术语“纳米线”将被理解为包含所有GAA配置，包括但不限于纳米带、纳米片等。还应当理解，该示例并非要限制本文所包含的实施例，而是仅被提供以示出具有与下方衬底隔离的半导体主体的半导体器件的一个示例。
图2示出了用于形成GAA半导体器件的示例性方法200，在GAA半导体器件中第一GAA纳米线(或纳米带或其他类似的GAA结构)通过低介电常数(“低-κ”)材料与下方衬底电隔离。图3A-3H示出了根据方法200的各种处理阶段的透视图和横截面图。同时参照图2和图3A-3H将便于解释。
为了便于说明，在形成包括两条纳米线的纳米线晶体管的背景下示出了图3A-3H的结构。然而，根据一些实施例，该技术可用于形成包括任何数量的纳米线的纳米线晶体管，例如1-10或更多条。根据本公开内容将显而易见的是，在一些实施例中，方法200包括形成牺牲材料和非牺牲材料的交替层的多层鳍状物结构，其中，根据一些实施例，欲要通过借助选择性蚀刻处理去除居间牺牲材料层来将一个或多个非牺牲材料层形成为纳米线。在一些实施例中，纳米线可以仅存在于最终晶体管器件的沟道区域中，而在其他实施例中，一些或所有纳米线层也可以存在于源极/漏极(S/D)区域中的一个或两个中，如根据本公开内容将显而易见的那样。可受益于本文描述的技术的各种示例性晶体管类型包括但不限于场效应晶体管(FET)、金属氧化物半导体FET(MOSFET)和隧道FET(TFET)。此外，该技术可用于使p型器件(例如，PMOS)和/或n型器件(例如，NMOS)受益。此外，该技术可用于使各种基于晶体管的器件受益，例如量子器件(少数到单个电子)或互补MOS(CMOS)器件/电路，其中例如，可以使用本文描述的技术形成所包括的p型晶体管和n型晶体管中的任一个或两者。在一些实施例中，该技术可用于使不同尺寸的器件受益，例如具有微米(μm)范围和/或纳米(nm)范围内的临界尺寸的(例如，以22、14、10、7、5或3nm工艺节点或更小工艺节点形成的)IC器件。
方法200通过在衬底304上形成204第一牺牲材料的第一牺牲层312而开始。在第一牺牲层上形成第二牺牲材料的外延匹配的第二牺牲层316。在第一牺牲层312上或上方形成208第三非牺牲层320和第二牺牲层316的交替的外延匹配的层。这形成了层的叠层308。该配置在图3A中被示出。
在一些实施例中，衬底304可以包括：体衬底，包括IV族半导体材料，例如硅(Si)，锗(Ge)或硅锗(SiGe)，和/或任何其他合适的(一种或多种)半导体材料；绝缘体上X(XOI)结构，其中，X包括IV族材料(和/或其他合适的半导体材料)，并且绝缘体材料是氧化物材料或电介质材料或某种其他电绝缘材料；或者某种其他合适的多层结构，其中，顶层包括IV族材料和/或其他合适的半导体材料。回想本文中使用的“IV族半导体材料”(或“IV族材料”或通常“IV”)包括至少一种IV族元素(例如，硅、锗、碳、锡、铅)，例如Si、Ge、SiGe等。注意，例如，IV族也可以称为碳族或IUPAC族14。在一些实施例中，例如，衬底304可包括由(001)、(011)或(111)的米勒指数平面描述的表面晶体取向，如根据本公开内容将显而易见的那样。尽管为了便于说明，在该示例性实施例中，衬底304被示出为具有与层312、316和320类似的厚度(在Z轴方向上的尺寸)，但是在一些情况下，衬底304可以比其他层厚得多，例如，具有在50至950微米范围内的厚度，例如可以比层312、316和320厚至少100倍，或者具有如根据本公开内容将显而易见的任何其他合适的厚度。然而，在衬底304恰好是多层衬底结构的顶层(因此，衬底304实质上是伪衬底)的实施例中，该顶层不需要那么厚并且可以相对更薄，例如具有在例如20nm至10微米范围内的厚度。在一些情况下，由于在衬底304中、上和/或上方的处理，衬底304的原始厚度可以被减小。在一些实施例中，衬底304可以用于一个或多个其他集成电路(IC)器件，例如各种二极管(例如发光二极管(LED)或激光二极管)、各种晶体管(例如MOSFET或TFET)、各种电容器(例如MOSCAP)、各种微机电系统(MEMS)、各种纳米机电系统(NEMS)、各种传感器和/或任何其他合适的半导体或IC器件，这取决于最终用途或目标应用。因此，在一些实施例中，本文描述的晶体管结构可以包括在片上系统(SoC)应用中，如根据本公开内容将显而易见的那样。
对于衬底304(衬底304是XOI配置)的示例，可以由用于集成电路的互连层中的电隔离的多种绝缘体材料或半绝缘体材料中的任何一种来制造隔离。这些绝缘体材料包括例如氮化物(例如，Si3N4)、氧化物(例如，SiO2、Al2O3、AlSiOx)、氮氧化物(例如，SiOxNy)、碳化物(例如，SiC)、碳氧化物、聚合物、硅烷、硅氧烷或其他合适的绝缘体材料。在一些实施例中，取决于应用，衬底304用超低k绝缘体材料、低k电介质材料或高-k电介质材料实施。示例性低k和超低k电介质材料包括多孔二氧化硅、碳掺杂氧化物(CDO)、有机聚合物(如全氟环丁烷或聚四氟乙烯)、氟硅酸盐玻璃(FSG)和有机硅酸盐，例如倍半硅氧烷、硅氧烷或有机硅酸盐玻璃。高-k电介质材料的示例包括例如氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌。
在一些示例中，这些绝缘衬底材料可以统称为层间电介质(ILD)，这是因为它们可以用作集成电路的互连层内的电绝缘材料。因此，ILD防止或减少连续地将大量晶体管连接在一起的金属特征部之间的互连材料的电短路和/或电迁移的发生。
用于在衬底304上和/或衬底304中形成绝缘体的技术可以是各种合适的沉积技术中的任何一种，包括但不必限于：物理气相沉积(PVD)；化学气相沉积(CVD)；旋转涂布/旋涂沉积(SOD)；和/或任何上述的组合。衬底304的其他合适的配置、材料、沉积技术和/或厚度将取决于给定的应用，并且根据本公开内容将是显而易见的。在一些示例中，衬底304可以被平坦化，使得随后的沉积和/或图案化(例如，光刻和蚀刻)工艺可以在比沉积表面更均匀和更平坦的表面上操作。平坦化和/或抛光技术包括化学机械平坦化(CMP)工艺或根据需要的其他适当的抛光/平坦化工艺。
在一些实施例中，多层叠层308中的第一材料层312及交替层316和320可以使用任何合适的技术形成，例如使用分子束外延(MBE)、化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)和/或根据本公开内容将显而易见的任何其他合适的工艺，一次一个地沉积/生长这些层。回想到在该示例性实施例中，多层叠层308旨在随后形成为纳米线，以用于一个或多个晶体管的沟道区域中(并且可选地源极/漏极区域中)。此外，在该示例性实施例中，层312和316旨在是牺牲性的，并且层320旨在是非牺牲性的。这些非牺牲层320旨在形成为纳米线(或其他GAA配置)，如根据本公开内容将显而易见的那样。因此，如图3A所示，叠层308的最底层是第一材料的牺牲层312，并且最顶层是非牺牲层320。然而，本公开内容不旨在受此限制。例如，根据一些实施例，叠层308可替代地具有第一牺牲材料的首先形成的/最底层312和/或第二牺牲材料的最后形成的/最顶层316。在采用最后形成的/最顶层作为牺牲材料316的实施例中，例如在用于在沟道区域中形成(一条或多条)纳米线的选择性蚀刻处理之前，可以形成该牺牲层316以保护叠层中的最顶非牺牲层320。在一些实施例中，叠层308可包括多于三个的材料层，例如至少四个不同的材料层，其采用任何期望的配置来实现用于晶体管的沟道区域的纳米线配置，如基于本公开内容可以理解的那样。在一些这样的实施例中，使用至少三个不同的材料层可以允许最终纳米线之间的不同间隔(例如，通过多个选择性蚀刻工艺)和/或允许例如沟道区域中的不同材料的最终纳米线。如基于本公开内容可以理解的，期望数量的纳米线可以指示最初形成的交替方式(alternating sense)的牺牲层312、316和非牺牲层320的数量。
在一些实施例中，牺牲层312、316和非牺牲层320可以具有任何合适的厚度(Z轴方向上的尺寸)，例如1-100nm(例如，2-10nm)范围内的厚度，或者根据本公开内容显而易见的任何其他合适的厚度。如基于本公开内容可以理解的，层312、316和320的厚度将在很大程度上决定在晶体管的沟道区域中形成的一条或多条纳米线的最终厚度以及它们之间(以及最底纳米线和衬底304之间)的间隔。尽管在图3A的示例性实施例中示出了层312、316和320全都具有相同的厚度，但本公开内容并不旨在受此限制。例如，在一些实施例中，牺牲层312、316可以全都包括相似的厚度(例如，与它们的平均厚度相差+/-1、2或3nm)，并且非牺牲层320可以全都包括相似的厚度(例如，与它们的平均厚度相差+/-1、2或3nm)。在一些示例中，牺牲层312、316和非牺牲层320可包括不同的相对厚度，使得牺牲层312、316相对于非牺牲层320更厚或更薄(例如，相对至少厚或薄1、2、3、4、5、6、7、8、9或10nm，或某个其他合适的最小阈值相对差)。
在一些这样的实施例中，可以采用牺牲层312、316和非牺牲层320之间的厚度差来实现期望的最终配置，包括例如期望的纳米线厚度和纳米线之间的期望间隔距离。在一些实施例中，牺牲层312、316和/或非牺牲层320可包括不同的厚度，使得所有牺牲层312、316不需要包括相对类似的厚度(例如，两个牺牲层312、316可具有大于1、2、3、4或5nm的相对厚度差)，和/或所有非牺牲层320不需要包括相对类似的厚度(例如，两个非牺牲层320可具有大于1、2、3、4或5nm的相对厚度差)。例如，在一些这样的实施例中，例如最底牺牲层312可以比叠层308中的其他牺牲层316相对更厚，以在去除牺牲材料之后在形成的最底纳米线320和衬底304之间提供增大的电隔离。
在一些实施例中，例如牺牲层312、316可以包括能够在去除牺牲层316之前去除牺牲层312的任何合适的材料，例如IV族半导体材料。例如，在一些实施例中，牺牲层312、316可以包括Si和Ge中的至少一种，其中，第一牺牲层312的第一材料的Ge含量高于第二牺牲层316的第二牺牲材料的Ge含量。这种组成上的差异可以相对于第二牺牲层316的蚀刻速率增加第一牺牲层312的蚀刻速率。例如，第一牺牲层312中比第二牺牲层316中发现的Ge含量大至少5原子(at.)％，至少7at.％，至少10at.％，至少15at.％，或至少20at.％的Ge含量足以增加第一牺牲层312相比于第二牺牲层316的蚀刻速率。在SiGe材料包含在叠层308的一个或多个牺牲层中的实施例中，可以在SiGe化合物中使用任何Ge浓度，例如，使得SiGe可以表示为Si1-xGex，其中0<x<1，只要在第一牺牲层312和第二牺牲层316之间存在上述组成上的差异。对于基于SiGe的牺牲层，可以使用ClF和F2蚀刻剂中的一种或两种。
在一些示例中，对于给定的蚀刻剂，上述选择性蚀刻处理(无论是用于第一牺牲层312还是第二牺牲层316)可以包括一个或多个选择性蚀刻，其以相对于比第二牺牲层316的去除快至少1.5、2、3、4、5、10、50、100或1000倍的速率，以及比非牺牲层320的材料的去除类似更快的速率去除第一牺牲层312的材料。在一些实施例中，例如，选择性蚀刻处理可以不从非牺牲层320去除任何材料(或去除数量可忽略不计的材料)。如基于本公开内容可以理解的，可以基于例如牺牲层312、316和非牺牲层320中包括的材料来选择在选择性蚀刻工艺中使用的特定蚀刻剂。
在一些实施例中，包括在多层叠层308中的一个或多个层可以包括使用任何合适的掺杂方案的杂质掺杂剂，例如使用合适的n型掺杂剂掺杂一个或多个层和/或使用合适的p型掺杂剂掺杂一个或多个层。在一些这样的实施例中，可以例如通过扩散和/或离子注入和/或通过任何其他合适的技术引入杂质掺杂剂。然而，在一些实施例中，叠层308中的层不需要包括掺杂(例如，n型或p型掺杂剂都不包括)，使得层中的材料是本征的或最终仅标称地未掺杂(例如，掺杂剂浓度小于1E18原子/立方厘米或某个其他最大阈值掺杂剂浓度)。在一些这样的实施例中，可能期望叠层308(其包括将在晶体管器件的最终沟道区域中的层)中的层是本征的以用于TFET器件，这是因为TFET器件通常包括p-i-n或n-i-p的源极-沟道-漏极掺杂方案，其中“p”代表p型掺杂材料，“n”代表n型材料，“i”代表本征材料。在一些实施例中，多层叠层308中包括的一个或多个层可以包括使层中的一种或多种材料的含量的渐变(例如，增加和/或减少)。此外，在一些实施例中，取决于最终用途或目标应用，多层叠层308中包括的一个或多个层可以具有包括至少两个材料层的多层结构。鉴于本公开内容，多层叠层308的多种不同材料和层配置将是显而易见的。
图3B示出了根据实施例的在图3A的结构中的多层叠层308形成212为一个或多个鳍状物之后得到的示例性IC结构。如该示例性实施例中所示，图3A中所示的叠层308形成为两个鳍形叠层324。在一些实施例中，可以使用任何合适的处理来形成鳍状物叠层324，例如将叠层308图案化(使用光刻和蚀刻)为例如所示的鳍状物叠层324。这种图案化工艺可以类似于用于形成212鳍式(例如，三栅极或FinFET)晶体管的浅沟槽凹陷(STR)工艺。根据一些实施例，任何数量的光刻和蚀刻工艺可以用于图案化鳍状物叠层324。尽管为了便于说明，图3B中仅示出了两个鳍状物叠层324，但IC结构可以包括由多层叠层308形成的任何数量的鳍状物叠层，例如1-100个、数百个、数千个、数百万个或更多个，这是因为要形成的器件可以是纳米技术尺寸的，如可以基于本公开内容理解的那样。如图3B所示，左鳍状物叠层和右鳍状物叠层324包括类似的高度(Z轴方向上的尺寸)和宽度(X轴方向上的尺寸)。然而，本公开内容不旨在受此限制。例如，在一些实施例中，鳍状物叠层324(当包括有多个鳍状物叠层时)可以形成为具有不同的高度和/或不同的宽度。还如图3B所示，该结构包括可选的浅沟槽隔离(STI)层314，其可以使用任何合适的技术形成。在一些实施例中，层314可以沉积在鳍状物叠层324之间并且然后凹陷，并且在一些这样的实施例中，例如，和与衬底304的原生部分齐平相反，STI层314可以例如与底部牺牲层312的至少一部分齐平。然而，在一些实施例中(例如，衬底304是XOI衬底的实施例)，可以不存在STI层314，如可以基于本公开内容理解的那样。在其他实施例中，可以通过蚀刻去除衬底304的紧接在鳍状物叠层324下方的部分，使得STI层314在鳍状物叠层324下方延伸，从而使得在衬底304和叠层324之间设置附加的绝缘层。该前述示例不限于纳米线器件，而是可以应用于FinFET配置，其中鳍状物由源极区域材料、漏极区域材料和其间的半导体主体材料(包括沟道区域)制成。
在一些实施例中，可以使用其他合适的处理来形成鳍状物叠层324。例如，在示例性实施例中，可以通过以下操作来形成鳍状物：在衬底304中形成鳍状物(衬底原生的鳍状物)，在原生鳍状物之间(并且可选地在原生鳍状物下方)形成STI材料，去除原生鳍状物的至少一部分以形成鳍状物沟槽，及在鳍状物沟槽中沉积多层叠层324，以及凹陷(或去除)STI材料(例如，以形成如图3B所示的鳍状物叠层)。在这样的示例性实施例中，STI材料可以存在于鳍状物叠层之间(和/或鳍状物叠层下方)，并且例如，这种STI材料可以包括任何合适的电介质，氧化物(例如，二氧化硅)，氮化物(例如，氮化硅)，和/或其他电绝缘材料。不管用于形成鳍状物叠层324的处理如何，在一些实施例中，例如，STI材料可以存在于两个这样的鳍状物叠层324之间，以在它们之间提供电隔离。注意，尽管鳍状物叠层324被示出为大致具有90度角的矩形形状，但是为了便于说明使用这样的形状，并且本公开内容不旨在受此限制。
图3B还示出了根据实施例的在叠层324上形成216虚设栅电极332和虚设栅极氧化物328(统称为“栅极叠层”)之后得到的示例性IC结构。在该示例性实施例中，虚设栅极电介质层328和虚设栅电极332包括牺牲材料(例如，用于栅电极332的虚设多晶硅)，以在随后的替换栅极工艺中被去除和替换。虚设栅极电介质层328可以是保护栅极叠层下方的区域免于在后续工艺中施加到半导体器件的蚀刻的层。在该示例性实施例中利用这种栅极最后工艺流程，以允许当(一个或多个)沟道区域(即，鳍状物叠层324的由虚设栅极叠层覆盖的部分)在去除虚设栅极叠层之后并且在形成最终栅极叠层之前暴露时，将沟道区域处理为一条或多条纳米线，并且还允许用低-κ电介质材料替换第一牺牲层312，如根据本公开内容将显而易见的。在一些实施例中，可以使用任何合适的技术来执行虚设栅极叠层的形成，例如沉积虚设栅极电介质层328和虚设栅电极层332(也简称为虚设栅极)，以及将虚设层328和332图案化为虚设栅极叠层。
在一些实施例中，在方法200内存在两种替代流程，通过该流程可以去除第一牺牲层312并用低-κ电介质材料将其替换。这两个替代流程被称为第一流程200'和第二流程200″，在下面依次描述这两个流程。
在第一流程200'中，去除218第一牺牲层312，同时留下第二牺牲层316和非牺牲层320。如上所述，这可以通过配制第一牺牲层312以使其比第二牺牲层316更快地被蚀刻来实现。因为用于去除第一牺牲层312的蚀刻技术是各向异性的(即，非定向的)，所以甚至可以去除第一牺牲层312的在虚设栅极叠层下方的部分。即，即使当第一牺牲层的部分位于虚设栅极叠层下方时，也可以通过各向异性蚀刻剂在第一牺牲层312的暴露端部处的作用来去除第一牺牲层312的部分。
然后，如图3C和图3D所示，在衬底304与相邻的第二牺牲层316B、316D之间的通过选择性去除218第一牺牲层312所形成的空位中形成226低-κ电介质材料层340A、340B。在该示例中，层340A、340B的形成226可以在虚设栅电极332上形成222栅极间隔体336的期间发生。在该示例中，相同的材料用于栅极间隔体336和层340A、340B。用于低-κ电介质材料层340A、340B和栅极间隔体336的材料的示例包括Si3N4，任何硅氧氮化物(SiOxNy)和SiO2，以及其他材料。如上所述，低-κ电介质材料层340A、340B的形成226防止从纳米线320B、320D到衬底304的寄生泄漏。在一些实施例中，低-κ电介质材料层340A、340B可以是从衬底304(和/或可选的STI层314)延伸到第二牺牲层316并且在源极区域和漏极区域之间延伸的连续层。
在一些示例中，第一牺牲层的选择性去除218和第二牺牲层的选择性去除234可以同时发生(例如，如果两个层具有相同的组成)。在这种情况下，在先前由第一牺牲层312和第二牺牲层316两者占据的区域中形成226低-κ层340。然后可以各向同性地蚀刻先前对应于第二牺牲层316的那些区域以去除低-κ材料，并且然后用高-κ电介质材料和栅电极替换所形成的空位，如下所述。
如可以理解的，在通过选择性蚀刻处理去除牺牲层312、316之后，非牺牲层320成为纳米线320'。回想到：根据一些实施例，可以在GAA晶体管的沟道区域中形成任何数量的纳米线。因此，尽管在本文所述的图中仅在暴露的沟道区域中形成两条纳米线320'，但是例如选择性蚀刻处理可用于在单个沟道区域内形成1-10条或更多条纳米线。在一些实施例中，选择性蚀刻处理可以不完全去除多层鳍状物叠层324的牺牲部分，使得例如一个或多个牺牲层312、316的至少一部分仍然可以存在于最终结构中。因此，在一些这样的实施例中，例如，选择性蚀刻处理可以被认为至少部分地去除多层鳍状物叠层324的牺牲部分。还应注意，尽管纳米线320'在本文的横截面图和透视图中被示出为大致具有矩形形状，但是本公开内容不旨在受此限制。例如，在一些实施例中，包括的纳米线可以具有不同的横截面几何形状，其可以更像是圆形、半圆形、椭圆形、半椭圆形、卵形、半卵形、正方形、平行四边形、斜方形、梯形、菱形、三角形、五边形、六边形等，无论取向如何。此外，在一些实施例中，包括在相同晶体管沟道区域中的两条纳米线不需要具有类似的横截面几何形状。
在一些实施例中，通过选择性蚀刻处理在沟道区域(即，源极区域和漏极区域之间的区域)中形成的纳米线320'可以保持其原始厚度(Z轴方向上的尺寸)。然而，在其他实施例中，可以在选择性蚀刻处理期间从层320'去除一些材料。因此，在一些实施例中，得到的纳米线320'可包括1-100nm(例如，2-10nm)范围内的最大厚度(Z轴或垂直方向上的尺寸)，或根据本公开内容将显而易见的任何其他合适的最大厚度。此外，在一些实施例中，晶体管的沟道区域内的纳米线320'可以包括具有不同最大厚度的纳米线，使得两条纳米线可以具有不同的相对厚度(例如，相对最大厚度差至少为1、2、3，4、5或10纳米)。然而，在其他实施例中，晶体管的沟道区域内的纳米线可以包括具有相似最大厚度的纳米线，使得每条纳米线在沟道区域中的所有纳米线的平均最大厚度的1、2或3nm内或在根据本公开内容将显而易见的某个其他合适的量内。根据一些实施例，包括在晶体管沟道区域中的纳米线之间的间隔/距离也可以变化。在一些实施例中，沟道区域中的两条纳米线之间的最小距离(例如，在图3E和图3H中表示为距离D的尺寸)可以在1-50nm(例如，2-10nm)的范围内，或者根据本公开内容将显而易见的某个其他合适的量。在一些实施例中，两条纳米线之间的最小距离可以小于2-10nm范围内的量，或者小于根据本公开内容将显而易见的某个其他合适的最大阈值量。在一些实施例中，与不使用碳形成类似纳米线的技术相比，使用本文以各种方式描述的采用碳的技术形成的两条纳米线之间所能实现的最小距离(例如，距离D)可以相对较小。因此，由于能够实现更小的最小距离(例如，由于牺牲层和非牺牲层之间缺少或减小了扩散)，可以在给定的沟道区域高度中形成更多条纳米线，从而获得了晶体管性能的改善，如本文所述。
可以在低-κ电介质层340上形成230源极区域和漏极区域。可以以两种方式之一形成230源极区域和漏极区域。在一种方式中，鳍状物叠层324的暴露部分(即，未被栅极叠层覆盖)，例如图3C中所示的那些部分可以被去除并用替换材料替换。图3E中示出了这种情况的一个示例并示出为源极区域330A和漏极区域和330B。可替换地，鳍状物叠层324的非牺牲层320可用作纳米线S/D区域。在一些示例(例如图3E中所示的一个示例)中，蚀刻间隔体336的部分以暴露其间的纳米线320'，同时留下间隔体336的其他部分以防止源极/漏极区域与栅电极352之间的电接触。可以将源极区域和漏极区域形成为延伸穿过间隔体336中的间隙，以与纳米线320'电接触。这些可以通俗地称为源极/漏极区域的“尖端”或“尖端区域”。
无论采用何种S/D方案，S/D区域可包括任何合适的材料，例如IV族半导体材料。此外，S/D区域可以包括与下面描述的材料选择相兼容的任何合适的掺杂组合(dopingscheme)，使得根据所需的配置，给定S/D集合中的S/D区域中的一个或两个可以包括合适的n型和/或p-型杂质掺杂剂。例如，根据一些实施例，在制造NMOS器件的情况下，给定集合中的S/D区域两者可以包括合适的n型掺杂剂，并且在制造PMOS器件的情况下，给定集合中的S/D区域两者可以包括合适的p型掺杂剂。回想到：在TFET器件中，给定集合中的S/D区域通常是相反类型掺杂的，使得S/D区域之一是n型掺杂的而另一个是p型掺杂的。在一些实施例中，例如给定集合中的S/D区域中的一个或两个可以包括例如两个或多个材料层的多层结构。在一些实施例中，给定集合中的S/D区域中的一个或两个可以包括使在该(一个或多个)区域的至少一部分中的一种或多种材料的含量/浓度渐变(例如，增加和/或减少)。例如，在一些实施例中，可以在S/D区域中包括附加层，例如用于减小S/D区域和S/D接触部之间的电阻减小的覆盖层。根据一些这样的实施例，这种覆盖/电阻减小层可以包括与主S/D材料不同的材料和/或包括相对于主S/D材料的更高浓度的掺杂。注意，在一些实施例中，可以在已经执行最终栅极叠层处理之后执行S/D处理。
注意，为了便于说明，使用了矩形块形状的S/D区域，无论是鳍状物叠层324的暴露部分和/或图3E中的S/D区域330A、330B；然而，如基于本公开内容可以理解的，这种再生长的S/D区域可以包括其他形状和尺寸。
可以去除234第二牺牲层316A、316B、316C和316D，从而使非牺牲层320A、320B、320C、320D的表面暴露。如上所述，可以通过例如延长用于去除第一牺牲层312A、312B的蚀刻的持续时间来去除第二牺牲层316A-316D。一旦被去除，就可以在纳米线320A、320B、320C、320D的暴露表面上共形地形成高-k电介质层344。如将根据本公开内容将理解的，图3E中所示的高-k电介质层344用作栅极氧化层。在一些示例中，高-k电介质层344是双层结构，其具有与另一电介质材料接触的高-k电介质材料360(例如，氧化铪)，该另一电介质材料的介电常数低于高-k电介质材料的介电常数。另一电介质材料(例如，二氧化硅)可以与栅电极材料接触。如本文其他部分所述，高-k栅极电介质材料的示例包括例如氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌。在一些实施例中，可以在栅极电介质上执行退火工艺以在使用高-k材料时改善其质量。此外，例如，栅电极352可包括各种合适的金属或金属合金，例如铝、钨、钛、钽、铜、氮化钛或氮化钽。
可以使用图案化技术和化学方法去除238虚设栅极氧化物328和虚设栅电极332，从而形成图3E中所示的由间隔体336的最上面暴露部分限定的栅电极沟槽。还如图3E所示，可以使用上述任何材料和工艺在纳米线320'之间和在间隔体336部分的顶层之间的栅电极沟槽中形成242栅电极352，包括能够在这些顶部间隔体336之间“自对准”栅电极形成。下面在流程200″和图3F、3F'、3F″和3F″′的背景下描述形成间隔体336，以便使其与栅电极部分352的相对端部接触，同时使纳米线320'的相对端部暴露。
栅电极352的结构可以包括具有一个或多个外功函数层和/或阻挡层(例如，钽、氮化钽)和/或电阻减小覆盖层(例如，铜、金)的中央金属插塞部分(例如钨)。在一些实施例中，栅极电介质(无论是由层344还是多个电介质材料层形成)和/或栅电极352可以包括其中浓度渐变(增加或减少，视情况而定)的一种或多种材料。如根据本公开内容显而易见的，可以使用许多不同的栅极结构配置。
例如，在一些实施例中，可以使用任何合适的技术形成(一个或多个)栅极电介质层344，例如使用任何合适的沉积工艺(例如，MBE、CVD、ALD、PVD)。例如，在一些实施例中，(一个或多个)层344可以相对较薄，例如具有1-20nm范围内的厚度，或者根据本公开内容显而易见的某个其他合适的厚度。
图3E(和图3H)示出了根据实施例的在已经沉积栅极(或栅电极)352之后得到的示例性IC结构。例如，在一些实施例中，可以使用任何合适的技术形成栅电极352，例如使用任何合适的沉积工艺(例如，MBE、CVD、ALD、PVD)。例如，在一些实施例中，栅电极352可以包括各种各样的材料，例如多晶硅、氮化硅、碳化硅，或各种合适的金属或金属合金，例如铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、氮化钛(TiN)或氮化钽(TaN)。在一些实施例中，栅电极352可以具有例如10-200nm范围内的厚度，或者根据本公开内容将显而易见的某个其他合适的厚度。
如图中示出的示例性实施例所示，栅电极352(以及通常整个栅极叠层)完全或100％地环绕每条纳米线320'。然而，在一些实施例中，栅电极352可以基本上环绕每条纳米线，使得它环绕例如每条纳米线的至少60％、65％、70％、75％、80％、85％、90％、95％或98％，或者根据本公开内容将显而易见的某个其他合适的量。如基于本公开内容还可以理解的，在一些实施例中，层344可以环绕沟道区域中的一条或多条纳米线320'中的多条。在一些示例中，由于层344的共形性质，栅电极352可以不完全和/或不连续地环绕一些或所有纳米线320'，这是因为纳米线320'之间的间隔被层344阻挡，因此防止在纳米线320'之间的间隔中形成栅电极352，特别是当该间隔(具有最小尺寸D，如图3E所示)相对较小(例如，小于5nm)时。
第二流程200″是制造本公开内容的一些实施例所依靠的替代流程，并且该替代流程在很大程度上依赖于以与第一流程200'的顺序不同的顺序执行的相同工艺。参考图2、图3F、图3G和图3H将便于进行解释。
在形成216虚设栅极氧化物和虚设栅电极之后，第二流程200″通过形成栅极间隔体220(例如，沉积间隔体材料并执行间隔体蚀刻)以在虚设栅极叠层的任一侧上形成间隔体336而继续方法200，如图3F所示。间隔体336(也称为栅极间隔体或侧壁间隔体)可以帮助确定沟道长度，并且还可以帮助例如“自对准”的替换栅极工艺。如基于本公开内容可以理解的，虚设栅极叠层(和间隔体336)有助于限定每个鳍状物叠层324的沟道区域和源极/漏极(S/D)区域，其中包括半导体主体(并且包括一个或多个沟道区域)的纳米线位于虚设栅极叠层下方，并且S/D区域与沟道区域的任一侧相邻并位于沟道区域的任一侧上。如上所述，间隔体336可包括任何合适的材料，例如任何合适的电绝缘体、电介质、氧化物(例如，氧化硅)和/或氮化物(例如，氮化硅)材料，如将根据本公开内容显而易见的。在一些实施例中，可以在虚设栅极332和/或间隔体336上形成硬掩模，例如，可以包括硬掩模以在后续处理期间保护那些特征部。可以通过去除对应于未被虚设栅极叠层覆盖的源极/漏极区域的鳍状物部分(图3F中示为鳍状物342或鳍状物叠层324中的任一个或两者)并且然后在所有暴露的表面上共形地形成220间隔体材料来开始间隔体形成220。这在图3F″中被示出。在一些实施例中，在形成220间隔体材料之前，选择性地蚀刻第二牺牲层316，以便使牺牲层316的暴露表面相对于层320的暴露表面缩进。因为间隔体的形成220是共形的，因此这些缩进部填充有间隔体336材料。这在垂直于图3F″中的栅极的横截面中被示出。可以各向异性地蚀刻间隔体材料，从而暴露层320的端部，同时留下间隔体材料以覆盖层312和316的凹陷端部。在一些实施例中，可以进一步蚀刻层316以便于从间隔体336部分地凹陷，如图3F″′所示。
翻到图3G，然后可以使用上述任何材料和技术形成224源极区域342A和漏极区域342B。为了便于说明，在第二流程200″中形成的结构的示意图呈现了单片式源极区域342A和漏极区域342B而不是源极区域和漏极区域的纳米线配置。
第二流程200'继续去除228虚设栅极氧化物和虚设栅电极，从而暴露第一牺牲层312、第二牺牲层316和纳米线320在源极区域和漏极区域之间的部分。这在图3G中被示出，图3G是垂直于S/D区域和栅极间隔体336截取的横截面图。
因此，去除232第一牺牲层312在源极区域342A和漏极区域342B之间暴露的部分并用低-κ电介质材料340将其替换，如上文在流程200'的背景下所述。类似地，在用低-κ电介质材料340替换232第一牺牲层之后，去除236第二牺牲层并在暴露表面上形成236高-κ电介质材料348的共形层。同样，先前在上文中已经在流程200'的背景下描述了用于该去除和形成232的工艺和材料，并不需要对其进一步解释。然后形成240最终栅电极352和栅氧化层348。该结构的图示显现在图3H中。
然后通过完成244IC处理来完成流程200'和200″二者。根据实施例，这可以包括在图3E和图3H的结构上形成层间电介质(ILD)材料层。在一些实施例中，可以使用任何合适的技术形成ILD层，例如沉积ILD材料并且可选地执行抛光/平坦化工艺。在一些实施例中，ILD层可以包括电介质材料，例如二氧化硅或氮化硅，或者例如某个其他合适的电绝缘材料。根据实施例，完成244IC处理可以包括形成S/D接触部。在一些实施例中，可以使用任何合适的技术形成S/D接触部，例如在包封IC结构的ILD层中形成接触沟槽。可以在相应的S/D区域上方形成这些沟槽。金属或金属合金(或其他合适的导电材料)可沉积在沟槽中。在一些实施例中，S/D接触部形成可包括例如硅化、锗化和/或退火工艺。在一些实施例中，例如，S/D接触部可以包括铝或钨，但是可以使用任何合适的导电金属或合金，例如银、镍-铂或镍-铝。在一些实施例中，一个或多个S/D接触部可包括例如电阻减小金属和接触插塞金属，或仅包括接触插塞。示例性接触电阻减小金属包括例如镍、铝、钛、金、金-锗、镍-铂或镍铝，和/或其他这样的电阻减小金属或合金。示例性接触插塞金属包括例如铝、铜、镍、铂、钛或钨，或其合金，尽管可以使用任何合适的导电接触金属或合金。在一些实施例中，如果需要这样的话，附加层可以存在于S/D接触部区域中，例如粘附层(例如，氮化钛)和/或衬层或阻挡层(例如，氮化钽)。
例如，在S/D接触部处理之后完成244IC的附加处理可以包括后段或后段制程(BEOL)处理，以形成一个或多个金属化层和/或互连所形成的晶体管器件。如根据本公开内容将显而易见的，可以执行任何其他合适的处理。注意，为了便于描述，以特定顺序介绍技术和由此形成的最终IC结构。然而，可以以不同的顺序执行一个或多个工艺或者可以根本不执行该一个或多个工艺。回想到：这些技术可用于形成一个或多个晶体管器件，包括以下任何一种：场效应晶体管(FET)、金属氧化物半导体FET(MOSFET)、隧道FET(TFET)和/或纳米线(或纳米带或全环栅(GAA)配置晶体管(具有任何数量的纳米线/纳米带))。另外，形成的器件可以包括p型晶体管器件(例如，PMOS)和/或n型晶体管器件(例如，NMOS)。此外，仅举几个示例，基于晶体管的器件可以包括互补MOS(CMOS)器件或量子器件(少数到单个电子)。鉴于本公开内容，许多变化和配置将是显而易见的。
如本文所采用的组成上不同的材料指的是具有不同化学组成的两种材料。该组成上的差异可以是：例如借助于在一种材料中但不在另一种材料中的元素(例如，SiGe在组成上不同于硅)，或者通过使一种材料与第二材料具有所有相同的元素，但是这些元素中的至少一个有意地在一种材料中以相对于另一种材料的不同浓度被提供(例如，具有70原子百分比的锗的SiGe在组成上不同于具有25原子百分比的锗的SiGe)。除了这种组成上的多样性之外，材料还可以具有不同的掺杂剂(例如镓和镁)或相同的掺杂剂，但浓度不同。在其他实施例中，组成上不同可进一步指的是具有不同结晶取向的两种材料。例如，(110)硅不同于(100)硅。例如，可以利用均厚晶圆层转移来实现创建不同取向的叠层。
示例性系统
图4是根据本公开内容的一些实施例的利用如本文所公开的一个或多个集成电路结构实施的示例性计算系统。如可以看出的，计算系统400容纳母板402。母板402可以包括多个部件，包括但不限于处理器404和至少一个通信芯片406，处理器404和至少一个通信芯片406中的每一个可以物理且电耦合到母板402，或以其他方式集成在其中。如可以理解的，母板402可以是例如任何印刷电路板，无论是主板，安装在主板上的子板，还是系统400的唯一板等。
取决于其应用，计算系统400可以包括一个或多个其他部件，其可以或可以不物理且电耦合到母板402。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如ROM)、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字多用途盘(DVD)等等)。计算系统400中包括的部件中的任何一个可以包括根据本公开内容的示例性实施例配置的一个或多个集成电路结构或器件。在一些实施例中，可以将多个功能集成到一个或多个芯片中(例如，举例而言，注意，通信芯片406可以是处理器404的一部分或以其他方式集成到处理器404中)。
通信芯片406实现了无线通信，以用于传输往来于计算系统400的数据。术语“无线”及其派生词可以用于描述可通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片406可以实施多个无线标准或协议中的任意一个，包括但不限于，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被命名为3G、4G、5G及之后的任何其他无线协议。计算系统400可以包括多个通信芯片406。例如，第一通信芯片406可以专用于短距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片406可以专用于长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。在一些实施例中，通信芯片406可以包括一个或多个晶体管结构，其具有如本文中以各种方式描述的栅极叠层、存取区域极化层。
计算系统400的处理器404包括封装在处理器404内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板载电路，该板载电路是用如本文中以各种方式描述的一个或多个集成电路结构或设备实施的。术语“处理器”可以指代任何设备或设备的部分，其例如处理来自寄存器和/或存储器的电子数据，以将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。
通信芯片406也可以包括封装在通信芯片406内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括如本文中以各种方式描述的一个或多个集成电路结构或设备。如根据本公开内容将理解的，注意：多标准无线能力可以直接集成到处理器404中(例如，其中将任何芯片406的功能集成到处理器404中，而不是具有分开的通信芯片)。进一步注意，处理器404可以是具有这种无线能力的芯片组。简而言之，可以使用任何数量的处理器404和/或通信芯片406。同样地，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各种实施方式中，计算系统400可以是膝上型电脑、上网本电脑、笔记本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字视频记录器、或处理数据或采用通过使用如本文中以各种方式描述的所公开的技术形成的一个或多个集成电路结构或设备的任何其他电子设备。
其他示例性实施例
以下示例涉及其他实施例，从中可以明显看出许多变换和配置。
示例1是一种集成电路器件，包括：在衬底上方的主体，所述主体包括第一半导体材料；在衬底和主体之间的第一电介质层，第一电介质层包括具有第一介电常数的第一电介质材料；在第一电介质层和主体之间的第二电介质层，第二电介质层还围绕主体，第二电介质层包括介电常数大于第一介电常数的第二电介质材料；栅电极，围绕主体并与第二电介质层接触；以及源极区域和漏极区域，包括化学组成与第一半导体材料不同的第二半导体材料，源极区域和漏极区域在主体的相对侧上。
示例2包括示例1的客体，其中，第一电介质层位于衬底与源极区域和漏极区域两者的底表面之间。
示例3包括示例1或2的客体，其中，源极区域和漏极区域的第一部分与衬底直接接触，并且第一电介质层在衬底上和源极区域和漏极区域的第二部分之间。
示例4包括前述示例中任一个的客体，其中，所述主体包括第一主体和在第一主体上方的第二主体。
示例5包括示例4的客体，还包括在第二主体上和周围的附加电介质层，附加电介质层包括第二电介质材料。
示例6包括示例5的客体，还包括栅电极的在第二主体上的附加电介质层和第一主体上的第二电介质层之间的一部分。
示例7包括前述示例中任一个的客体，其中，第一电介质材料包含：硅；以及氧和氮中的至少一种。
示例8包括前述示例中任一个的客体，其中，第二电介质材料包含铪和氧。
示例9包括前述示例中任一个的客体，还包括第一栅极间隔体和第二栅极间隔体，其中，第一栅极间隔体位于第二电介质材料与源极区域或漏极区域中的一个之间，并且第二栅极间隔体位于第二电介质材料与源极区域或漏极区域中的另一个之间。
示例10包括示例9的客体，其中，栅极间隔体包括第一电介质层。
示例11包括示例9的客体，其中，第一栅极间隔体和第二栅极间隔体均包括彼此不连续的多个部分。
示例12包括前述示例中任一个的客体，其中，源极区域和漏极区域分别包括至少一条源极区域纳米线和至少一条漏极区域纳米线。
示例13包括前述示例中任一个的客体，其中，所述主体包括纳米线或纳米带之一。
示例14是包括集成电路器件的计算设备，该集成电路器件包括前述示例中的任一个的客体。
示例15是一种用于形成全环栅半导体器件的方法，包括：在衬底上形成第一材料的第一牺牲层；在第一牺牲层上形成第二牺牲层，第二牺牲层由化学组成与第一材料不同的第二材料形成；在第二牺牲层上形成第一半导体层；在第一牺牲层、第二牺牲层和第一半导体层上方形成虚设栅极结构；选择性地去除第一牺牲层同时留下第二牺牲层和第一半导体层，所述去除形成了在衬底和第二牺牲层之间限定的第一间隙；在第一间隙中形成第一电介质材料的第一电介质层；选择性地去除第二牺牲层以形成由第一电介质层和第一半导体层限定的第二间隙；以及在由第二间隙暴露的第一半导体层的表面上形成第二电介质材料的第二电介质层。
示例16包括示例15的客体，其中，第一电介质材料具有第一介电常数，并且第二电介质材料具有大于第一介电常数的第二介电常数。
示例17包括示例15或示例16中任一个的客体，其中，形成第一牺牲层、第二牺牲层和第一半导体层包括进行外延形成。
示例18包括示例15至17中任一个的客体，其中，第一电介质材料防止第一半导体层与衬底之间的漏电流。
示例19包括示例15至18中任一个的客体，还包括：去除虚设栅极结构；以及在第一半导体层周围形成栅电极。
示例20包括示例15至19中任一个的客体，还包括：在选择性地去除第一牺牲层之后，在虚设栅极结构上形成栅极间隔体；以及在形成栅极间隔体期间，在第一间隙中形成第一电介质材料，其中，栅极间隔体和第一电介质层都由具有第一介电常数的第一电介质材料形成。

Claims (21)

1.一种集成电路器件，包括：
在衬底上方的主体，所述主体包括第一半导体材料；
在所述衬底和所述主体之间的第一电介质层，所述第一电介质层包括具有第一介电常数的第一电介质材料；
在所述第一电介质层和所述主体之间的第二电介质层，所述第二电介质层还围绕所述主体，所述第二电介质层包括介电常数大于所述第一介电常数的第二电介质材料；
栅电极，其围绕所述主体并与所述第二电介质层接触；以及
源极区域和漏极区域，其包括化学组成与所述第一半导体材料不同的第二半导体材料，所述源极区域和所述漏极区域在所述主体的相对侧上。
2.根据权利要求1所述的集成电路器件，其中，所述第一电介质层位于所述衬底与所述源极区域和所述漏极区域两者的底表面之间。
3.根据权利要求1所述的集成电路器件，其中，所述源极区域和所述漏极区域的第一部分与所述衬底直接接触，并且所述第一电介质层在所述衬底上并且在所述源极区域和所述漏极区域的第二部分之间。
4.根据权利要求1所述的集成电路器件，其中，所述主体包括第一主体和在所述第一主体上方的第二主体。
5.根据权利要求4所述的集成电路器件，还包括在所述第二主体上和周围的附加电介质层，所述附加电介质层包括所述第二电介质材料。
6.根据权利要求5所述的集成电路器件，还包括所述栅电极的在所述第二主体上的所述附加电介质层和所述第一主体上的所述第二电介质层之间的一部分。
7.根据权利要求1所述的集成电路器件，其中，所述第一电介质材料包含：硅；以及氧和氮中的至少一种。
8.根据权利要求1所述的集成电路器件，其中，所述第二电介质材料包含铪和氧。
9.根据权利要求1所述的集成电路器件，还包括第一栅极间隔体和第二栅极间隔体，其中，所述第一栅极间隔体位于所述第二电介质材料与所述源极区域或所述漏极区域中的一个之间，并且所述第二栅极间隔体位于所述第二电介质材料与所述源极区域或所述漏极区域中的另一个之间。
10.根据权利要求9所述的集成电路器件，其中，所述第一栅极间隔体和所述第二栅极间隔体均包括所述第一电介质层。
11.根据权利要求9所述的集成电路器件，其中，所述第一栅极间隔体和所述第二栅极间隔体均包括彼此不连续的多个部分。
12.根据权利要求1所述的集成电路器件，其中，所述源极区域和所述漏极区域分别包括至少一条源极区域纳米线和至少一条漏极区域纳米线。
13.根据权利要求1所述的集成电路器件，其中，所述主体包括纳米线或纳米带之一。
14.一种印刷电路板，包括根据前述权利要求中的任一项所述的集成电路器件。
15.一种计算设备，包括根据权利要求1-13中的任一项所述的集成电路器件。
16.一种用于形成全环栅半导体器件的方法，包括：
在衬底上形成第一材料的第一牺牲层；
在所述第一牺牲层上形成第二牺牲层，所述第二牺牲层由第二材料形成，所述第二材料在组成上具有与所述第一材料不同的化学组成；
在所述第二牺牲层上形成第一半导体层；
在所述第一牺牲层、所述第二牺牲层和所述第一半导体层上方形成虚设栅极结构；
选择性地去除所述第一牺牲层同时留下所述第二牺牲层和所述第一半导体层，所述去除形成了在所述衬底和所述第二牺牲层之间限定的第一间隙；
在所述第一间隙中形成第一电介质材料的第一电介质层；
选择性地去除所述第二牺牲层以形成由所述第一电介质层和所述第一半导体层限定的第二间隙；以及
在由所述第二间隙暴露的所述第一半导体层的表面上形成第二电介质材料的第二电介质层。
17.根据权利要求16所述的方法，其中，所述第一电介质材料具有第一介电常数，并且所述第二电介质材料具有大于所述第一介电常数的第二介电常数。
18.根据权利要求16所述的方法，其中，形成所述第一牺牲层、所述第二牺牲层和所述第一半导体层包括进行外延形成。
19.根据权利要求16所述的方法，其中，所述第一电介质材料防止所述第一半导体层与所述衬底之间的漏电流。
20.根据权利要求16所述的方法，还包括：
去除所述虚设栅极结构；以及
在所述第一半导体层周围形成栅电极。
21.根据权利要求16-20中的任一项所述的方法，还包括：
在选择性地去除所述第一牺牲层之后，在所述虚设栅极结构上形成栅极间隔体；以及
在形成所述栅极间隔体期间，在所述第一间隙中形成所述第一电介质材料，其中，所述栅极间隔体和所述第一电介质层都由具有第一介电常数的第一电介质材料形成。
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