CN112186040A - 一种半导体器件及其制造方法、电子设备 - Google Patents
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Abstract
本发明公开了半导体器件及其制造方法、电子设备，涉及半导体技术领域，在不采用内侧墙工艺的情况下，有效控制栅长。该半导体器件包括半导体衬底、沟道区、源/漏外延层、栅堆叠和衬垫层。沟道区包括多层纳米结构。源/漏外延层形成在沟道区的两端。栅堆叠包括环绕在所述纳米结构外围的第一栅堆叠，以及填充在牺牲栅所在区域的第二栅堆叠。衬垫层至少包括位于沟道区以及第一栅堆叠与源/漏外延层之间的第一衬垫层。第一衬垫层与第一栅堆叠的接触面凸出于第一衬垫层与沟道区的接触面。第一栅堆叠的长度小于纳米结构的长度。本发明还提供一种半导体器件的制造方法。本发明提供的半导体器件应用于电子设备中。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法、电子设备。
背景技术
内侧墙技术是实现硅基沟道堆叠纳米结构器件集成技术的关键之一，纳米结构包括但不限于纳米线或纳米片。采用内侧墙技术可以降低纳米结构释放时的横向腐蚀，以控制硅基沟道堆叠纳米结构器件的实际栅长。也就是说，控制硅基沟道堆叠纳米结构器件的实际栅长基本等于设计栅长。
针对硅锗或锗等高迁移率沟道堆叠纳米结构器件，当前，适用于硅基沟道堆叠纳米结构器件的内侧墙技术，与高迁移率沟道堆叠纳米结构器件存在不兼容的问题。而如果高迁移率沟道堆叠纳米结构器件不采用内侧墙技术，又无法避免纳米结构释放时的横向腐蚀，这将会导致栅长不可控。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法、电子设备，在不采用内侧墙技术的情况下，有效控制栅长。
为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括半导体衬底、沟道区、源/漏外延层、栅堆叠和衬垫层。其中，沟道区包括多层纳米结构，多层纳米结构间隔形成在半导体衬底的上方。源/漏外延层形成在沟道区的两端。栅堆叠包括环绕在所述纳米结构外围的第一栅堆叠，以及填充在牺牲栅所在区域的第二栅堆叠。衬垫层至少包括位于沟道区以及第一栅堆叠与源/漏外延层之间的第一衬垫层。第一衬垫层与第一栅堆叠的接触面凸出于第一衬垫层与沟道区的接触面。第一栅堆叠的长度小于纳米结构的长度。
与现有技术相比，本发明提供的半导体器件中包括衬垫层，衬垫层至少包括位于沟道区以及第一栅堆叠与源/漏外延层之间的第一衬垫层，第一栅堆叠的长度可以由第一衬垫层与第一栅堆叠对应部分之间的垂直距离确定，上述垂直距离由半导体器件制造过程中回刻后的牺牲层的长度，以及去除回刻后的牺牲层时对第一衬垫层的横向腐蚀决定。基于此，一方面可以通过精确调整回刻的深度，以精确调整回刻后的牺牲层的长度，进而精确调整替代回刻后的牺牲层而形成的第一栅堆叠的长度。另一方面，本发明在去除回刻后的牺牲层，以释放形成纳米结构时，可以选择牺牲层对第一衬垫层以及纳米结构具有较高刻蚀选择比的刻蚀方式，以降低对第一衬垫层的横向刻蚀。基于此，可以精确调整及控制最终环绕在纳米结构外围的第一栅堆叠的实际长度。
本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
提供一半导体衬底。
在半导体衬底上形成堆叠结构，堆叠结构至少包括交替层叠在一起的牺牲层和沟道层。
至少在沟道层和牺牲层的两侧形成衬垫层，衬垫层至少包括位于沟道层和牺牲层两侧的第一衬垫层。第一衬垫层与牺牲层的接触面凸出于第一衬垫层与沟道层的接触面。
在衬垫层的外侧面形成源/漏外延层。
去除牺牲层，由沟道层形成多层纳米结构，由多层纳米结构形成沟道区。
形成栅堆叠，栅堆叠包括环绕在纳米结构外围的第一栅堆叠，以及填充在牺牲栅所在区域的第二栅堆叠。第一栅堆叠的长度小于纳米结构的长度。
与现有技术相比，本发明提供的半导体器件的制造方法的有益效果与上述技术方案提供的半导体器件的有益效果相同，此处不做赘述。
本发明还提供了一种电子设备，该电子设备包括上述技术方案提供的半导体器件。
与现有技术相比，本发明提供的电子设备的有益效果与上述技术方案提供的半导体器件的有益效果相同，此处不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的半导体器件的立体结构示意图；
图2为图1的A-A剖视图；
图3为本发明实施例提供的半导体器件的另一结构示意图；
图4至图10为本发明实施例提供的半导体器件的制造过程中的结构变化图，其中，图4和图5为沿着鳍状结构的长度方向的示意图，图6至图10为沿着鳍状结构的宽度方向的示意图。
其中：
10-半导体衬底， 100-第一半导体衬底， 101-第二半导体衬底；
11-沟道区， 110-纳米结构， 12-源/漏外延层；
13-衬垫层， 130-第一衬垫层， 131-第二衬垫层；
14-侧墙， 15-氧化介质层， 1600-牺牲材料层；
1100-沟道材料层， 160-牺牲层， 111-沟道层；
17-牺牲栅， 18-凹口；
a-第一区域， b-第二区域。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
具有高迁移率沟道结构的堆叠纳米结构器件，沟道结构的材料一般为硅锗或锗，牺牲结构的材料一般为硅，内侧墙的材料一般为氮化硅。内侧墙技术应用在上述具有高迁移率沟道结构的堆叠纳米结构器件，具体在刻蚀牺牲结构以形成凹口(在凹口内形成内侧墙)时，一方面，现有的刻蚀技术很难实现硅(牺牲结构)对硅锗或锗(沟道结构)的高选择比去除。另一方面，形成内侧墙材料层后，要求只保留形成在凹口内的氮化硅，此时，需要选择性去除凹口以外区域的内侧墙材料层。但是，现有的刻蚀技术很难实现氮化硅(内侧墙材料层)对鍺硅或锗(沟道结构)的高选择比去除。因此，在回刻牺牲结构形成凹口，以及选择性去除内侧墙材料层以形成内侧墙时，均会刻蚀掉一部分沟道结构，此时，会影响半导体器件的工作性能。
可见，现有的内侧墙技术与具有高迁移率沟道结构的堆叠纳米结构器件存在不兼容的问题。而如果在具有高迁移率沟道结构的堆叠纳米结构器件中不采用内侧墙技术，在去除牺牲结构以释放形成沟道结构时，横向腐蚀更加不可控，此时，替代牺牲结构形成的栅堆叠的长度也会更加不可控，这将会进一步影响半导体器件的工作性能。
为了解决上述技术问题，本发明实施例提供了一种半导体器件。图1和图2示出了本发明实施例提供的半导体器件的结构示意图。如图1和图2所示，该半导体器件包括半导体衬底10、沟道区11、源/漏外延层12、栅堆叠(图中未示出)和衬垫层13。其中，沟道区11包括多层纳米结构110，多层纳米结构110间隔形成在半导体衬底10的上方。源/漏外延层12形成在沟道区11的两端。栅堆叠包括环绕在纳米结构110外围的第一栅堆叠(图中未示出)，以及填充在牺牲栅所在区域的第二栅堆叠(图中未示出)。衬垫层13至少包括位于沟道区11以及第一栅堆叠与源/漏外延层12之间的第一衬垫层130。第一衬垫层130与第一栅堆叠的接触面凸出于第一衬垫层130与沟道区11的接触面。此时，第一栅堆叠的长度小于纳米结构110的长度。
参见图1和图2，上述半导体衬底10可以仅包括第一半导体衬底100，此时，沟道区11形成在上述第一半导体衬底100的上方，第一半导体衬底100的材料可以是本领域技术人员熟知的任何半导体衬底，例如硅(Si)衬底、锗(Ge)衬底、锗硅(SiGe)衬底、绝缘体上硅(SOI，Silicon On Insulator)或绝缘体上锗(GOI，Germanium On Insulator)等。还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓(GaAs)、磷化铟(InP)或碳化硅(SiC)等。
参见图3，上述半导体衬底10还可以包括第一半导体衬底100和形成在第一半导体衬底100上的第二半导体衬底101(第二半导体衬底101可以被称之为应变缓冲层)。此时，沟道区11形成在第二半导体衬底101的上方，第二半导体衬底101的材料可以Si1-nGen，其中，30％≤n≤75％。第二半导体衬底101的厚度可以在300nm-3um选择合适的值，例如，第二半导体衬底101的厚度可以是300nm、1um或3um。
参见图1和图2，上述沟道区11由多层纳米结构110构成，多层纳米结构110自下而上沿第一方向间隔形成在半导体衬底10的上方，第一方向可以是任意方向。纳米结构110的数量可以不做具体限定，例如可以是两层、三层、四层或更多层。纳米结构110的高度可以在5nm和25nm之间选择合适的值，例如，可以是5nm、20nm或25nm，当然不仅限于此。
参见图1和图2，上述源/漏外延层12形成在沟道区11的两端。应理解，在本发明实施例提供的半导体器件的制造过程中，在形成源/漏外延层12之前，一般会先形成如侧墙14和牺牲栅(图中未示出)等结构，此时，在形成源/漏外延层12之后，可以在整个半导体器件上形成氧化介质材料层。然后，平坦化氧化介质材料层至侧墙14和牺牲栅露出，此时，由剩余的氧化介质材料层形成氧化介质层15，以覆盖源/漏外延层12，之后去除牺牲栅和牺牲层，并在牺牲栅和牺牲层所在的区域形成栅堆叠。
参见图1和图2，上述栅堆叠从结构上讲，可以包括环绕在纳米结构外围区域(定义为第一区域a)的第一栅堆叠，以及去除牺牲栅后填充在牺牲栅所在区域(定义为第二区域b)的第二栅堆叠。也就是说，由第一栅堆叠和第二栅堆叠共同形成栅堆叠。第一栅堆叠和第二栅堆叠可以同时形成。从材料上讲，栅堆叠包括高K栅介质材料和金属栅材料，其中，高K栅介质材料可以是氧化铪、氧化铝或氧化镧等。金属栅材料可以是氮化钛、氮化钽、钨或钛等，当然不仅限于此。
参见图1和图2，在上述栅堆叠的侧面还可以设置侧墙14。上述侧墙14可以有效的降低栅堆叠与源/漏外延层12之间的短沟道效应。侧墙14的材料为绝缘材料，例如，可以是氮化硅、氧化硅、低k电介质材料或其他合适的材料及其组合。
参见图1和图2，当本发明实施例提供的半导体器件为具有高迁移率沟道区的堆叠纳米结构器件。而且，纳米结构110的材料为如硅锗或锗等高迁移率材料，被第一栅堆叠替代的牺牲层的材料为硅，衬垫层13的材料为与纳米结构11的材料相同(成分可以相同，也可以不相同)的情况下，采用衬垫层13替代现有技术中的内侧墙技术，至少具有以下优点：
与现有内侧墙技术相比，不需要去除第一衬垫层130对应沟道区11的部分。因此，不仅可以简化工艺、降低半导体器件的制造成本，而且还可以避免对沟道区11的不利影响，以提高半导体器件的工作性能。
在形成第一衬垫层130前，一般需要利用刻蚀(干法刻蚀或湿法刻蚀)的方式，回刻在先形成的牺牲层，以在牺牲层的两侧形成凹口。此时，可以选择牺牲层对沟道区11具有较高刻蚀选择比的刻蚀方式回刻牺牲层。基于此，不仅可以降低回刻牺牲层时，对沟道区11的不利影响的情况下，而且还可以通过精确调整凹口的深度，以精确调整回刻后的牺牲层(剩余的牺牲层)的长度，在此基础上，后续替代回刻后的牺牲层形成的第一栅堆叠的长度也可以得到精确的调整。
而且，在至少形成第一衬垫层130后，在形成栅堆叠前，一般还需要利用刻蚀(干法刻蚀或湿法刻蚀)的方式去除上述回刻后的牺牲层。此时，也可以选择牺牲层对第一衬垫层130以及沟道区11具有较高刻蚀选择比的刻蚀方式去除回刻后的牺牲层，以释放形成沟道区11所包括的多层纳米结构110。基于此，可以降低去除回刻后的牺牲层时，对已经形成的第一衬垫层130的横向刻蚀，以及对纳米结构110的影响，从而使得第一栅堆叠的长度可以得到有效控制。
综合以上可以看出，采用衬垫层13替代内侧墙技术，不仅可以提高衬垫层13与高迁移率沟道堆叠纳米结构器件的兼容性，而且可以简化半导体器件的制造工艺，更重要的是，可以精确调整和控制环绕纳米结构110形成的第一栅堆叠的长度，最终提高半导体器件的工作性能。
为了便于理解，下面将结合附图详细说明衬垫层的具体结构，应理解，以下说明仅作为解释，不作为限定。为了便于介绍，将纳米结构的长度延伸方向定义为第一方向，将纳米结构的宽度延伸方向定义为第二方向，第一方向和第二方向相垂直。
参见图1和图2，上述衬垫层13包括第一衬垫层130，第一衬垫层130形成在沟道区11以及第一栅堆叠与源/漏外延层12之间。第一衬垫层130所具有的底面可以延伸至半导体衬底10的表面，或者延伸至半导体衬底10的表面以下。
参见图1和图2，上述衬垫层13包括上述第一衬垫层130以及第二衬垫层131，第二衬垫层131位于源/漏外延层12与半导体衬底10之间。上述第一衬垫层130和第二衬垫层131可以同时外延形成。
作为一种示例，半导体衬底10对应第二衬垫层131的区域与半导体衬底11对应第一栅堆叠的区域齐平。
作为另外一种示例，参见图2，半导体衬底10对应第一栅堆叠的区域凸出于半导体衬底10对应第二衬垫层131的区域。
参见图1至图3，本发明实施例提供的半导体器件所包括的纳米结构110、衬垫层13(包括第一衬垫层130和第二衬垫层131)、源/漏外延层12从材料上讲，可以是纳米结构110与衬垫层13的材料相同，此时，纳米结构110与衬垫层13的成分可以相同，也可以不同。源/漏外延层12与衬垫层13的材料可以相同，也可以不相同。当源/漏外延层12与衬垫层13的材料相同时，两者的成分可以相同，也可以不相同。
作为一种示例，参见图1至图3，纳米结构110的材料为Si1-yGey，其中，0<y≤100％。衬垫层13的材料也为Si1-zGez，其中，0<z≤100％。也就是说，纳米结构110和衬垫层13的材料可以为SiGe或Ge。纳米结构110中的Ge的质量百分比与衬垫层13中Ge的质量百分比的差值的绝对值为大于等于0，且小于等于25％。
作为一种示例，参见图1至图3，纳米结构110和衬垫层13的材料均为Ge，此时，纳米结构110和衬垫层13中的Ge的质量百分比均为100％，也就是说，纳米结构110和衬垫层13中的Ge的质量百分比的差值的绝对值等于0。
作为另外一种示例，参见图1至图3，纳米结构110和衬垫层13的材料均为SiGe，两者中的Ge的质量百分比的差值的绝对值可以是大于等于0，且小于等于25％。例如，纳米结构110和衬垫层13的材料均为Si0.9Ge0.1。又例如，纳米结构110的材料为Si0.3Ge0.7，衬垫层13的材料为Si0.55Ge0.45。再例如，纳米结构110的材料为Si0.55Ge0.45，衬垫层13的材料为Si0.3Ge0.7。
参见图1至图3，在纳米结构110和衬垫层13的材料相同，且成分相同的情况下，在半导体器件制造过程中，回刻牺牲层以形成凹口，以及去除回刻后的牺牲层以释放形成纳米结构110时，可以选择牺牲层对纳米结构110具有较高刻蚀选择比的刻蚀方式，以避免回刻牺牲层以及去除牺牲层时对纳米结构110造成的不利影响。由于，衬垫层13采用与纳米结构110材料相同且成分相同的材料，此时，在回刻牺牲层以及去除牺牲层时，牺牲层同样对衬垫层13具有较高的刻蚀选择比，基于此，不仅可以通过精准调整凹口的深度，以精准调整回刻后的牺牲层的长度，使得后续替代回刻后的牺牲层形成的第一栅堆叠的长度得到精准的调整，而且还可以通过减小对衬垫层13的横向刻蚀，精确控制形成的第一栅堆叠长度。
参见图1至图3，在纳米结构110和衬垫层13的材料相同，且成分不同的情况下，同样可以通过控制衬垫层13和纳米结构110中Ge的质量百分比，以确保牺牲层对衬垫层13以及纳米结构110具有较高的刻蚀选择比。
作为另外一种示例，参见图1至图3，源/漏外延层12的材料与衬垫层13的材料相同的情况下，衬垫层13可以是Si1-zGez，其中，0<z≤100％。源/漏外延层12可以是Si1-xGex，其中，35％≤x≤75％。此时，衬垫层13和源/漏外延层12中Ge的质量百分比可以相同，也可以不相同。例如，衬垫层13和源/漏外延层12的材料均为Si6.5Ge3.5。再例如，衬垫层13的材料均为Si6.5Ge3.5，源/漏外延层12的材料为Si2.5Ge7.5。
作为第三种示例，参见图1至图3，源/漏外延层12的材料与衬垫层13的材料不同的情况下，衬垫层13可以是Si1-zGez，其中，0<z≤100％。源/漏外延层12的材料为Ge1-vSnv，其中，2％≤v≤15％。
参见图1至图3，本发明实施例提供的半导体器件中的衬垫层13的厚度可以在3-15nm之间选择合适的值，例如厚度可以是3nm、10nm或15nm。
为了减少衬垫层13与源/漏外延层12之间的接触电阻，可以对衬垫层13进行离子掺杂，掺杂离子的浓度可以为5×1018cm-3-1×1021cm-3。
本发明实施例还提供一种半导体器件的制造方法。下面结合附图详细阐述该半导体器件的制造方法：
参见图4，提供一半导体衬底10，如前文所述，半导体衬底10可以仅包括第一半导体衬底100，还可以包括第一半导体衬底100以及形成在第一半导体衬底100上的第二半导体衬底101。为了便于描述，下面将以半导体衬底10仅包括第一半导体衬底100为例，进行后续步骤的阐述，应理解，此处的界定仅是为了便于描述，不作为对后续步骤的限定。
可以采用化学气相沉积(Chemical Vapor Deposition，缩写为CVD)、分子束外延(Molecular Beam Epitaxy，缩写为MBE)等现有任意一种沉积工艺在第一半导体衬底100上形成交替堆叠的牺牲材料层1600和沟道材料层1100。为了便于描述，将由牺牲材料层1600和沟道材料层1100形成的交替堆叠的结构定义为叠层结构。叠层结构的堆叠形式多种多样。例如，叠层结构的底层(靠近第一半导体衬底100的一层)可以是牺牲材料层1600，此时，叠层结构的顶层(远离第一半导体衬底100的一层)可以是沟道材料层1100或牺牲材料层1600。牺牲材料层1600和沟道材料层1100的材质不同，以用于提高后续去除牺牲材料层1600时的刻蚀选择比。例如，牺牲材料层1600的材料为硅时，沟道材料层1100的材料可以为锗硅或锗。牺牲材料层1600和沟道材料层1100的层厚可以相同，也可以不同，在此不做具体限定。
参见图4，在第一半导体衬底100上形成叠层结构(叠层结构包括交替堆叠在一起的牺牲材料层1600和沟道材料层1100)的基础上，可以在叠层结构的顶层形成硬掩膜材料层或光刻胶层(图中未示出)，并处理硬掩膜材料层或光刻胶层，以形成硬掩膜图形或光刻胶图形。
参见图5，在硬掩膜图形或光刻胶图形在掩蔽下，采用本技术领域标准的工艺(如侧墙转移工艺或自对准双图形工艺等)刻蚀叠层结构和/或部分半导体衬底以形成鳍状结构，鳍状结构包括交替层叠在一起的牺牲层160和沟道层111。牺牲层160和沟道层111的层叠方式与叠层结构的堆叠形式一致，在此不做赘述。形成鳍状结构后，去除硬掩膜图形或光刻胶图形。并在此基础上，形成覆盖鳍状结构和半导体衬底的浅槽隔离层，继续采用任意一种刻蚀工艺，回刻浅槽隔离层，以使鳍状结构再次露头。
参见图6，鳍状结构露头后，可以采用现有任意一种沉积工艺及刻蚀工艺在露头的鳍状结构上沿第二方向形成牺牲栅17。还可以在牺牲栅17的两侧形成侧墙14。
参见图7，在沿第二方向形成包括牺牲栅17和侧墙14的情况下，可以采用现有任意一种干法刻蚀或湿法刻蚀方式，去除侧墙14外侧的鳍状结构，或，去除侧墙14外侧的鳍状结构以及位于鳍状结构下方的部分第一半导体衬底100，以形成堆叠结构。也就是说，在向下刻蚀侧墙14外侧的鳍状结构时，刻蚀终止面可以是第一半导体衬底100的上表面，也可以是刻蚀至第一半导体衬底100的上表面后，继续向下刻蚀第一半导体衬底100的一部分。
参见图9，至少在沟道层111和牺牲层160的两侧形成衬垫层13，衬垫层13至少包括位于沟道层111和牺牲层160两侧第一衬垫层130。第一衬垫层130与牺牲层160的接触面凸出于第一衬垫层130与沟道层111的接触面。
作为一种示例，参见图8和图9，衬垫层13仅包括位于沟道层111和牺牲层160两侧的第一衬垫层130时，可以自牺牲层160的两侧向中心刻蚀牺牲层160，此时，将形成凹口18(该过程可以定义为牺牲层160的回刻，以得到回刻后的牺牲层160)。后续替代回刻后的牺牲层160形成的第一栅堆叠的长度与凹口18的深度有关，因此，可以通过灵活调整凹口的深度以实现灵活调整第一栅堆叠长度的目的。
在回刻牺牲层160以形成凹口18时，可以采用如干法刻蚀或湿法刻蚀等任意一种高选择比回刻工艺回刻牺牲层160。例如，当牺牲层160的材料为硅时，可以采用C3F4、O2和He的混合气体高选择比的回刻牺牲层160。又例如，当牺牲层160的材料为硅时，可以在室温下采用TMAH溶液高选择比的回刻牺牲层160。
凹口18形成之后，可以采用化学气相沉积(CVD)等现有任意一种选择性外延工艺形成第一衬垫层130，此时，第一衬垫层130至少填充在凹口18内，并且覆盖沟道层111上。
作为另外一种示例，参见图9，衬垫层13包括位于沟道层111和牺牲层160两侧的第一衬垫层130，以及位于侧墙14外的第一半导体衬底100表面上的第二衬垫层131时，可以采用如化学气相沉积(CVD)等现有任意一种沉积选择性外延工艺同时外延形成第一衬垫层130和第二衬垫层131，此时，第一衬垫层130将至少填充在凹口18内，并且覆盖沟道层111，第二衬垫层131覆盖在第一半导体衬底100位于第一衬垫层130外侧的区域。
参见图10，在衬垫层13的外侧面形成源/漏外延层12。可以在形成衬垫层13的基础之上，自衬垫层13的外侧面向外外延形成源/漏外延层12。也可以在形成衬垫层13的同时，自衬垫层13的外侧面向外外延形成源/漏外延层12。源/漏外延层12的材料可以参见本发明实施例提供的半导体器件中有关的介绍，在此不做赘述。在形成源/漏外延层12后，可以对源/漏外延层12进行离子p型或n型掺杂，而后进行热退火，激活掺杂。或者，可以在外延源/漏外延层12的同时，进行原位掺杂。
参见图2，在形成源/漏外延层12之后，可以在整个半导体器件上形成氧化介质材料层。然后，平坦化氧化介质材料层至侧墙14和牺牲栅17露出，此时，由剩余的氧化介质材料层形成氧化介质层15，以覆盖源/漏外延层12。
参见图2，去除牺牲栅17，并继续去除牺牲层160。牺牲层160被去除后，沟道层111呈悬空状态，此时，由沟道层111形成多层纳米结构110，由多层纳米结构110形成沟道区11。
参见图1和图2，可以在第一区域a以及第二区域b形成栅堆叠，此时，栅堆叠包括环绕在纳米结构110外围的第一栅堆叠，以及填充在第二区域b的第二栅堆叠。第一栅堆叠的长度小于纳米结构110的长度。
本发明实施例还提供一种电子设备，该电子设备包括本发明实施例提供的半导体器件。该电子设备包括通讯设备或终端设备。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (14)
1.一种半导体器件，其特征在于，包括：半导体衬底，
沟道区，所述沟道区包括多层纳米结构，多层所述纳米结构间隔形成在所述半导体衬底的上方；
源/漏外延层，所述源/漏外延层形成在所述沟道区的两端；
栅堆叠，所述栅堆叠包括环绕在所述纳米结构外围的第一栅堆叠，以及填充在牺牲栅所在区域的第二栅堆叠；
衬垫层，所述衬垫层至少包括位于所述沟道区以及第一栅堆叠与所述源/漏外延层之间的第一衬垫层；所述第一衬垫层与所述第一栅堆叠的接触面凸出于所述第一衬垫层与所述沟道区的接触面；所述第一栅堆叠的长度小于所述纳米结构的长度。
2.根据权利要求1所述的半导体器件，其特征在于，所述衬垫层还包括位于所述源/漏外延层与半导体衬底之间的第二衬垫层；
所述半导体衬底对应所述第二衬垫层的区域与所述半导体衬底对应所述栅堆叠的区域齐平；或，
所述半导体衬底对应所述栅堆叠的区域凸出于所述半导体衬底对应所述第二衬垫层的区域。
3.根据权利要求1所述的半导体器件，其特征在于，多层所述纳米结构与所述衬垫层的材料相同，成分相同或不同。
4.根据权利要求1所述的半导体器件，其特征在于，多层所述纳米结构的材料为Si1- yGey，其中，0<y≤100％；
所述衬垫层的材料为Si1-zGez，其中，0<z≤100％；
所述纳米结构中的Ge的质量百分比与所述衬垫层中Ge的质量百分比的差值的绝对值为大于等于0，且小于等于25％。
5.根据权利要求1所述的半导体器件，其特征在于，所述源/漏外延层的的材料为Si1- xGex或Ge1-vSnv；其中，35％≤x≤75％，2％≤v≤15％。
6.根据权利要求1所述的半导体器件，其特征在于，所述衬垫层的厚度为3-15nm；
和/或，
所述衬垫层中含有掺杂离子，所述掺杂离子的浓度为5×1018cm-3-1×1021cm-3。
7.根据权利要求1至6任一项所述的半导体器件，其特征在于，所述半导体衬底包括第一半导体衬底，所述沟道区形成在所述第一半导体衬底的上方；或，
所述半导体衬底包括第一半导体衬底和第二半导体衬底，所述沟道区形成在所述第二半导体衬底的上方；所述第一半导体衬底的材料为Si，所述第二半导体衬底的材料为Si1- nGen，其中，30％≤n≤75％；和/或，所述第二半导体衬底的厚度为300nm-3um。
8.一种半导体器件的制造方法，其特征在于，包括：
提供一半导体衬底；
在所述半导体衬底上形成堆叠结构，所述堆叠结构至少包括交替层叠在一起的牺牲层和沟道层；
至少在所述沟道层和牺牲层的两侧形成衬垫层，所述衬垫层至少包括位于所述沟道层和牺牲层两侧的第一衬垫层；所述第一衬垫层与所述牺牲层的接触面凸出于所述第一衬垫层与所述沟道层的接触面；
在所述衬垫层的外侧面形成源/漏外延层；
去除所述牺牲层，由所述沟道层形成多层纳米结构，由多层所述纳米结构形成沟道区；
形成栅堆叠，所述栅堆叠包括环绕在所述纳米结构外围的第一栅堆叠，以及填充在牺牲栅所在区域的第二栅堆叠；所述第一栅堆叠的长度小于所述纳米结构的长度。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，所述衬垫层包括所述第一衬垫层，以及位于所述源/漏外延层与半导体衬底之间的第二衬垫层；
所述半导体器件的制造方法包括：
同时外延形成所述第一衬垫层和第二衬垫层。
10.根据权利要求8所述的半导体器件的制造方法，其特征在于，在所述半导体衬底上形成堆叠结构包括：
在所述半导体衬底上沿第一方向形成鳍状结构，所述鳍状结构包括交替层叠在一起的牺牲材料层和沟道材料层；
覆盖所述半导体衬底以及所述鳍状结构形成浅槽隔离层，回刻所述浅槽隔离层，以使所述鳍状结构露头；
在露头的所述鳍状结构上沿第二方向形成牺牲栅，所述第二方向与所述第一方向交叉；
去除所述牺牲栅外侧的所述鳍状结构，或，去除所述牺牲栅外侧的所述鳍状结构以及位于所述鳍状结构下方的部分所述半导体衬底，以形成所述堆叠结构。
11.根据权利要求8所述的半导体器件的制造方法，其特征在于，至少在所述沟道层和牺牲层的两侧形成衬垫层，包括：
回刻所述牺牲层的两侧，以形成凹口；
形成所述衬垫层，所述衬垫层至少填充所述凹口，以及覆盖所述沟道层的外侧壁。
12.根据权利要求8所述的半导体器件的制造方法，其特征在于，形成所述衬垫层后，或，形成所述衬垫层的同时，外延形成所述源/漏外延层；
在外延形成所述源/漏外延层后，形成所述栅堆叠前，所述半导体器件的制造方法还包括：
去除所述牺牲栅以及所述牺牲层。
13.一种电子设备，其特征在于，包括权利要求1至7任一项所述的半导体器件。
14.根据权利要求13所述的电子设备，其特征在于，所述电子设备包括通讯设备或终端设备。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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