CN115172447A - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，用于使得半导体器件包括的第一环栅晶体管和第二环栅晶体管均具有良好的导电性能。所述半导体器件包括：基底、第一环栅晶体管和第二环栅晶体管。沿着第一环栅晶体管包括的第一沟道的长度方向，第一沟道包括第一沟道区、以及位于第一沟道区两侧的第二沟道区。第一栅堆叠环绕在第一沟道区的外周。第一沟道具有的每层纳米片位于第二沟道区的部分大于位于第一沟道区的部分的厚度。第一沟道与第二环栅晶体管包括的第二沟道的材质不同。沿着基底的厚度方向，第二沟道具有的任一层纳米片所在行与第一沟道具有的相邻层纳米片所在行交替间隔设置。本发明提供的制造方法用于制造上述半导体器件。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
环栅晶体管包括的栅堆叠不仅形成在沟道的顶部和侧壁上，还形成在沟道的底部，因此相对于平面晶体管和鳍式场效应晶体管，环栅晶体管具有较高的栅控能力等优势。
但是，在半导体器件包括形成在基底上的两类环栅晶体管，并且这两类环栅晶体管的沟道材质不同的情况下，采用现有的制造方法难以使得制造获得的这两类环栅晶体管同时具有良好的导电性能。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，用于在第一环栅晶体管和第二环栅晶体管的沟道材质不同的情况下，降低第一环栅晶体管和第二环栅晶体管的集成难度的同时，使得半导体器件包括的第一环栅晶体管和第二环栅晶体管均具有良好的导电性能。
为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：
基底，基底具有第一区域和第二区域。
第一环栅晶体管，形成在第一区域上。第一环栅晶体管包括第一沟道、第一栅堆叠和第一栅极侧墙。沿着第一沟道的长度方向，第一沟道包括第一沟道区、以及位于第一沟道区两侧的第二沟道区。第一栅堆叠环绕在第一沟道区的外周。第一栅极侧墙横跨在第二沟道区上。第一沟道具有的每层纳米片位于第二沟道区的部分大于位于第一沟道区的部分的厚度。
以及第二环栅晶体管形成在第二区域上。第一沟道与第二环栅晶体管包括的第二沟道的材质不同。沿着基底的厚度方向，第二沟道具有的任一层纳米片所在行与第一沟道具有的相邻层纳米片所在行交替间隔设置。
与现有技术相比，本发明提供的半导体器件中，第一环栅晶体管包括的第一沟道具有的至少一层纳米片与第二环栅晶体管包括的第二沟道具有的至少一层纳米片的材质不同，因此在实际制造本发明提供的半导体器件的过程中，可以通过用于制造第一沟道的第一半导体层和用于制造第二沟道的第二半导体层互为沟道层和牺牲层的方式，实现第一环栅晶体管和第二环栅晶体管的制造。
在上述内容的情况下，沿着基底的厚度方向，第二沟道具有的任一层纳米片所在行与第一沟道具有的相邻层纳米片所在行交替间隔设置。并且，第一沟道具有的每层纳米片位于第二沟道区的部分大于位于第一沟道区的部分的厚度。基于此，对于第二环栅晶体管来说，在实际制造过程中使用于制造第二沟道的第二半导体层的厚度满足制造要求，即此时第二半导体层的厚度比第一半导体层的厚度小，以抑制第二环栅晶体管的短沟道效应。并且，因作为牺牲层的第一半导体层的厚度较大，故通过去除第二区域上的第一半导体层的方式所释放的空隙高度较大，因此第二环栅晶体管包括的第二栅堆叠可以正常填充在上述空隙内，使得第二环栅晶体管具有良好的导电性能。而对于第一环栅晶体管来说，虽然作为牺牲层的第二半导体层的厚度较小从而导致通过去除第一区域上的第二半导体层的方式所释放的空隙高度较小，也可以通过对位于第一区域上的第一半导体层进行减薄的方式使得空隙的高度变大，从而利于第一栅堆叠的填充，降低上述第一环栅晶体管和第二环栅晶体管的集成难度。与此同时，对第一区域上的第一半导体层进行减薄，使得第一区域上第一半导体层的剩余部分形成第一沟道包括的纳米片后，第一沟道具有的每层纳米片位于第一沟道区内的部分小于其位于第二沟道区内的部分的厚度，而第一栅堆叠环绕在第一沟道区的外周，故可以抑制第一环栅晶体管的短沟道效应，使得第一环栅晶体管也具有良好的导电性能。
本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
提供一基底；基底具有第一区域和第二区域。
在第一区域上形成第一环栅晶体管、以及在第二区域上形成第二环栅晶体管。第一环栅晶体管包括第一沟道、第一栅堆叠和第一栅极侧墙。沿着第一沟道的长度方向，第一沟道包括第一沟道区、以及位于第一沟道区两侧的第二沟道区。第一栅堆叠环绕在第一沟道区的外周。第一栅极侧墙横跨在第二沟道区上。第一沟道具有的每层纳米片位于第二沟道区的部分大于位于第一沟道区的部分的厚度。第一沟道与第二环栅晶体管包括的第二沟道的材质不同。沿着基底的厚度方向，第二沟道具有的任一层纳米片所在行与第一沟道具有的相邻层纳米片所在行交替间隔设置。
与现有技术相比，本发明提供的半导体器件的制造方法具有的有益效果与本发明提供的半导体器件具有的有益效果相同，此处不再赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1中(1)和(2)部分为本发明实施例提供中在基底上形成用于制造第一半导体材料层和第二半导体材料层的膜层后的第一种和第二种结构示意图；
图2中(1)和(2)部分为本发明实施例提供中在基底上形成用于制造第一半导体材料层和第二半导体材料层的膜层后的第三种和第四种结构示意图；
图3为本发明实施例中在半导体衬底上形成应变缓冲层后的结构示意图；
图4为本发明实施例中形成第一鳍状结构和第二鳍状结构后的结构示意图；
图5为本发明实施例中形成浅槽隔离后的结构示意图；
图6为本发明实施例中形成第一牺牲栅、第一栅极侧墙、第二牺牲栅和第二栅极侧墙后的结构示意图；
图7中(1)和(2)部分分别为本发明实施例中形成第一牺牲栅、第一栅极侧墙、第二牺牲栅和第二栅极侧墙后在第一鳍部和第二鳍部处、且沿B-B’向的结构剖视示意图；
图8中(1)和(2)部分分别为本发明实施例中至少去除部分第一鳍部和第二鳍部位于源形成区和漏形成区内的部分后在第一鳍部和第二鳍部处、且沿B-B’向的结构剖视示意图；
图9中(1)和(2)部分分别为本发明实施例中对第一鳍部包括的第二半导体材料层的两侧边缘区域进行选择性刻蚀后在第一鳍部和第二鳍部处、且沿B-B’向的结构剖视示意图；
图10中(1)和(2)部分分别为本发明实施例中在覆盖层的掩膜作用下形成第一内侧墙后在第一鳍部和第二鳍部处、且沿B-B’向的结构剖视示意图；
图11中(1)和(2)部分分别为本发明实施例中对第二鳍部包括的第一半导体材料层的两侧边缘区域进行选择性刻蚀后在第一鳍部和第二鳍部处、且沿B-B’向的结构剖视示意图；
图12中(1)和(2)部分分别为本发明实施例中在覆盖层的掩膜作用下形成第二内侧墙后在第一鳍部和第二鳍部处、且沿B-B’向的结构剖视示意图；
图13中(1)和(2)部分分别为本发明实施例中在覆盖层的掩膜作用下形成第一源区和第一漏区后在第一鳍部和第二鳍部处、且沿B-B’向的结构剖视示意图；
图14中(1)和(2)部分分别为本发明实施例中在形成有第一源区和第一漏区的情况下形成第二内侧墙后在第一鳍部和第二鳍部处、且沿B-B’向的结构剖视示意图；
图15中(1)和(2)部分分别为本发明实施例中在形成第一源区、第一漏区、第二源区和第二漏区后在第一沟道形成部和第二沟道形成部处、且沿B-B’向的结构剖视示意图；
图16中(1)和(2)部分分别为本发明实施例中在覆盖层的掩膜作用下先形成第二内侧墙、第二源区和第二漏区后在第一沟道形成部和第二沟道形成部处、且沿B-B’向的结构剖视示意图；
图17中(1)和(2)部分分别为本发明实施例中在形成有第二源区和第二漏区的情况下形成第一内侧墙后在第一沟道形成部和第二沟道形成部处、且沿B-B’向的结构剖视示意图；
图18中(1)和(2)部分分别为本发明实施例中在形成第一内侧墙和第二内侧墙后在第一沟道形成部和第二沟道形成部处、且沿B-B’向的结构剖视示意图；
图19中(1)和(2)部分分别为本发明实施例中形成介电层后在第一沟道形成部和第二沟道形成部处、且沿B-B’向的结构剖视示意图；
图20中(1)和(2)部分分别为本发明实施例中去除第一牺牲栅和第二牺牲栅后在第一沟道形成部和第二沟道形成部处、且沿B-B’向的结构剖视示意图；
图21中(1)和(2)部分分别为本发明实施例中选择性去除位于第一区域上的第二半导体层、以及去除部分释放层后在第一沟道形成部和第二沟道形成部处、且沿B-B’向的结构剖视示意图；
图22中(1)和(2)部分分别为本发明实施例中对第一区域上的第一半导体层进行减薄处理后在第一沟道和第二沟道形成部处、且沿B-B’向的结构剖视示意图；
图23中(1)和(2)部分分别为本发明实施例中形成第一环栅晶体管后在第一沟道和第二沟道形成部处、且沿B-B’向的结构剖视示意图；
图24中(1)和(2)部分分别为本发明实施例中在形成第一环栅晶体管的情况下去除第二区域上的第一半导体层后在第一沟道和第二沟道处、且沿B-B’向的结构剖视示意图；
图25中(1)和(2)部分分别为本发明实施例提供的半导体器件在第一环栅晶体管和第二环栅晶体管处、且沿B-B’向的结构剖视示意图；
图26中(1)和(2)部分分别为本发明实施例中去除第二区域上的第一半导体层后在第一沟道形成部和第二沟道处、且沿B-B’向的结构剖视示意图；
图27为本发明实施例中去除第二区域上的第一半导体层、以及去除部分释放层后在第二沟道处、且沿B-B’向的结构剖视示意图；
图28中(1)和(2)部分分别为本发明实施例中形成第二环栅晶体管后在第一沟道形成部和第二沟道处、且沿B-B’向的第一种结构剖视示意图；
图29为本发明实施例中形成第二环栅晶体管后在第二沟道处、且沿B-B’向的第二种结构剖视示意图；
图30为本发明实施例提供的半导体器件的制造方法流程图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
环栅晶体管包括的栅堆叠不仅形成在沟道的顶部和侧壁上，还形成在沟道的底部，因此相对于平面晶体管和鳍式场效应晶体管，环栅晶体管具有较高的栅控能力等优势。基于此，当CMOS器件包括的NMOS晶体管和PMOS晶体管均采用环栅晶体管时可以提高该CMOS器件的工作性能。
而在环栅晶体管包括的沟道具有至少一层纳米片的情况下，环栅晶体管包括的沟道的晶向通常为[100]晶向。此时，环栅晶体管包括的沟道利于传输电子，而不利于传输空穴。基于此，因NMOS晶体管的沟道载流子为电子、PMOS晶体管的沟道载流子为空穴，故将包括[100]晶向沟道的环栅晶体管应用至上述CMOS器件的情况下，上述环栅晶体管仅利于提升NMOS晶体管的电子迁移率，而不利于PMOS晶体管的空穴迁移率，从而导致应用结构为上述环栅晶体管的CMOS器件的工作性能不佳。在上述内容的基础上，因锗硅等高迁移率沟道材料具有更高的载流子迁移率，故在PMOS晶体管包括的沟道具有上述至少一层纳米片的情况下，可以由锗硅等高迁移率沟道材料制造该PMOS晶体管包括的沟道，以提高PMOS晶体管的空穴迁移率。基于此，即使CMOS器件包括的NMOS晶体管和PMOS晶体管的器件结构均为上述环栅晶体管时，使得NMOS晶体管的沟道载流子迁移率优于PMOS晶体管的沟道载流子迁移率，也可以通过上述高迁移率沟道材料制造PMOS晶体管的沟道的方式，降低二者对应的载流子迁移率之间的差值，使得两类晶体管同时具有良好的导电性能。
但是，在实际的制造过程中，通过NMOS晶体管的沟道材料与PMOS晶体管的沟道材料互为沟道层和牺牲层的方式制造上述CMOS器件时，则会出现NMOS晶体管和PMOS晶体管中一者的沟道较厚，并且具有较厚沟道的晶体管的栅堆叠难以填充在相邻纳米片之间的区域、以及纳米片与基底之间的区域内。具体的，可以理解的是，如图25中(2)部分所示，环栅晶体管包括的栅堆叠具有栅介质层、以及形成在栅介质层上的栅极。而环栅晶体管包括的沟道具有的每一层纳米片的外周均环绕有相应层栅介质层，因此相邻纳米片之间的空隙的高度需要大于等于两层栅介质层的厚度与栅极厚度之和。基于此，在制备环栅晶体管时，释放形成上述空隙的牺牲层的厚度较大。但是，为了抑制短沟道效应，环栅晶体管的沟道的厚度通常较小，因此在制备同一环栅晶体管时，为了同时满足抑制短沟道效应和满足栅堆叠的正常填充，需要沟道层的厚度小于上述牺牲层的厚度。基于上述内容，通过NMOS晶体管的沟道材料与PMOS晶体管的沟道材料互为沟道层和牺牲层的方式制造上述CMOS器件的情况下，对于上述NMOS晶体管来说，需要制备NMOS晶体管的沟道材料层的厚度较小，并且用作牺牲层的PMOS晶体管的沟道材料层的厚度较大，以同时满足抑制NMOS晶体管的短沟道效应、以及满足NMOS晶体管包括的栅堆叠能够正常填充在相应空隙内。但此时，对于PMOS晶体管来说，因制备PMOS晶体管的沟道材料层的厚度较大，则难以抑制PMOS晶体管的短沟道效应。并且，因用作牺牲层的NMOS晶体管的沟道材料层的厚度较小，导致PMOS晶体管具有的相邻纳米片之间和纳米片与基底之间的空隙高度较小，无法满足PMOS晶体管包括的栅堆叠的正常填充，从而导致PMOS晶体管的导电性能较差。反之，若以PMOS晶体管的制造要求，则会导致NMOS晶体管出现上述问题。
综上所述，当上述NMOS晶体管和PMOS晶体管的器件结构均为环栅晶体管，并且这两类环栅晶体管包括的沟道均具有至少一层纳米片时，难采用现有的制造方法难以使得制造获得的NMOS晶体管和PMOS晶体管同时具有良好的导电性能。并且，可以理解的是，不管是上述两类环栅晶体管的导电类型是否相同，只要这两类环栅晶体管包括的沟道的材质不同，并且在制造过程中通过这两类环栅晶体管的沟道材料互为沟道层和牺牲层的方式制造这两类环栅晶体管，都会出现上述技术问题。
为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制造方法。其中，在本发明实施例提供的半导体器件中，沿着基底的厚度方向，第二沟道具有的任一层纳米片所在行与第一沟道具有的相邻层纳米片所在行交替间隔设置。并且，第一沟道具有的每层纳米片位于第二沟道区的部分大于位于第一沟道区的部分的厚度，以在第一沟道和第二沟道的材质不同的情况下，降低第一环栅晶体管和第二环栅晶体管的集成难度的同时使得半导体器件包括的第一环栅晶体管和第二环栅晶体管均具有良好的导电性能。
如图25中(1)和(2)部分、图28中(2)部分、以及图29所示，本发明实施例提供了一种半导体器件，该半导体器件包括：基底、第一环栅晶体管和第二环栅晶体管。
如图25中(1)和(2)部分、图28中(2)部分、以及图29所示，上述基底具有第一区域12和第二区域13。上述第一环栅晶体管形成在第一区域12上。第一环栅晶体管包括第一沟道37、第一栅堆叠39和第一栅极侧墙23。沿着第一沟道37的长度方向(该方向平行于B-B’向)，第一沟道37包括第一沟道区371、以及位于第一沟道区371两侧的第二沟道区372。第一栅堆叠39环绕在第一沟道区371的外周。第一栅极侧墙23横跨在第二沟道区372上。第一沟道37具有的每层纳米片位于第二沟道区372的部分大于位于第一沟道区371的部分的厚度。上述第二环栅晶体管形成在第二区域13上。第一沟道37与第二环栅晶体管包括的第二沟道38的材质不同。沿着基底11的厚度方向，第二沟道38具有的任一层纳米片所在行与第一沟道37具有的相邻层纳米片所在行交替间隔设置。
具体来说，如图1和图2中(1)、(2)部分所示，上述基底11可以为未形成有其它结构的硅衬底、锗硅衬底、锗衬底等任一半导体衬底。或者，基底还可以为形成有一些结构的半导体衬底。例如：基底可以包括半导体衬底、以及形成在半导体衬底上的应变缓冲结构。该应变缓冲结构至少位于第一沟道与半导体衬底之间或至少位于第二沟道与半导体衬底之间。上述应变缓冲结构的材质可以为锗硅(锗的含量可以为10％至60％)等材质。在此情况下，如图3所示，在制造本发明实施例提供的半导体器件的过程中，可以先在半导体衬底111上形成用于制造应变缓冲结构的应变缓冲层14，并在应变缓冲层14上交替形成用于制造第一沟道和第二沟道的相应半导体材料层。该应变缓冲层可以为上述半导体材料层提供应力，以在通过半导体材料层制造形成的第一沟道和第二沟道内产生应变，提高第一沟道和第二沟道的载流子迁移率，进一步提高半导体器件的导电性能。然后在制造半导体器件的过程中，在形成第一鳍状结构、第二鳍状结构、第一源区和第一漏区等步骤时，经选择性刻蚀等操作后应变缓冲层的剩余部分形成上述应变缓冲结构。其中，在应变缓冲层的厚度较小、且制造第一沟道的第一半导体层为第一沟道形成部中位于最下方的膜层的情况下，应变缓冲结构可以仅位于第二沟道与半导体衬底之间。而在应变缓冲层的厚度较小、且制造第二沟道的第二半导体层为第二沟道形成部中位于最下方的膜层的情况下，应变缓冲结构可以仅位于第一沟道与半导体衬底之间。而在应变缓冲层的厚度较大的情况下，应变缓冲结构可以包括覆盖在半导体衬底上的第一应变缓冲部，以及形成在第一沟道和第二沟道分别与第一应变缓冲部之间、且成鳍条状的第二应变缓冲部。
至于上述第一环栅晶体管，从导电类型方面来讲，第一环栅晶体管可以为N型环栅晶体管，也可以为P型环栅晶体管。从结构方面来讲，第一环栅晶体管还包括第一源区和第一漏区。第一沟道位于第一源区和第一漏区之间。第一沟道包括的第一沟道区通过第二沟道区分别与第一源区和第一漏区接触。并且，如图25中(1)部分所示，因第一沟道37具有的每层纳米片位于第二沟道区372的部分大于位于第一沟道区371的部分的厚度，故第一沟道37分别与第一源区28和第一漏区29相接触的面积较大，利于降低第一沟道37分别与第一源区28和第一漏区29之间的接触电阻以及串联电阻，从而可以提高第一环栅晶体管的导电性能。上述第一源区28、第一漏区29和第一沟道37的材质可以为硅、锗硅、锗、三五族半导体材料等。
第一环栅晶体管包括的第一沟道具有的纳米片的数量可以为一层，也可以为多层。第一沟道具有的纳米片的具体层数可以根据实际应用场景设置，此处不做具体限定。其中，第一沟道包括的每层纳米片与基底之间具有空隙。在第一沟道具有至少两层纳米片的情况下，相邻两层纳米片之间也具有空隙。具体的，因第一沟道具有的每层纳米片在第一沟道区的厚度小于第二沟道区内的厚度，并在实际的制造过程中若通过第一环栅晶体管和第二环栅晶体管的沟道材料互为沟道层和牺牲层的情况下，上述位于相邻两层第一沟道区之间的空隙、以及最底层第一沟道区与基底之间的空隙可以参考第一栅堆叠的规格进行设置。而相邻两层第二沟道区之间的空隙、以及最底层第二沟道区与基底之间的空隙可以根据第二沟道具有的纳米片的厚度进行设置，此处不做具体限定。
如图25中(1)部分所示，第一环栅晶体管包括的第一栅堆叠39可以包括第一栅介质层391、以及位于第一栅介质层391上的第一栅极392。第一栅介质层391环绕在第一沟道37包括的每层纳米片的外周。或者，第一栅介质层391还可以形成在基底暴露在第一栅极形成区的部分上。上述第一栅极形成区为第一栅堆叠39对应的区域。其中，上述第一栅介质层391的材质可以为氧化硅或氮化硅等介电常数较低的绝缘材料，也可以为HfO2、ZrO2、TiO2或Al2O3等介电常数较高的绝缘材料。第一栅极392的材质可以为多晶硅、TiN、TaN或TiSiN等导电材料。
如图6和图25中(1)部分所示，第一环栅晶体管包括的第一栅极侧墙23可以仅形成在第一栅堆叠39沿长度方向(该方向平行于B-B’向)的两侧。或者，第一栅极侧墙可以围在第一栅堆叠的侧壁上。第一栅极侧墙的材质可以氧化硅或氮化硅等绝缘材料。
至于上述第二环栅晶体管，从导电类型方面来讲，第二环栅晶体管的导电类型与第一环栅晶体管的导电类型可以相同，也可以不同。例如：在第一环栅晶体管为P型环栅晶体管的情况下，第二环栅晶体管可以为P型环栅晶体管，或者第二环栅晶体管也可以为N型环栅晶体管。又例如：在第一环栅晶体管为N型环栅晶体管的情况下，第二环栅晶体管可以为N型环栅晶体管，或者第二环栅晶体管也可以为P型环栅晶体管。从结构方面来讲，第二环栅晶体管还包括第二源区、第二漏区和第二栅堆叠。第二沟道形成在第二源区和第二漏区之间、且分别与第二源区和第二漏区之间。上述第二源区、第二漏区和第二沟道的材质可以参考前文所述的第一源区、第一漏区和第一沟道的材质进行设置。具体的，第二源区和第二漏区的材质可以分别与第一源区和第一漏区的材质相同，也可以不同。第二沟道的材质可以为与第一沟道的材质不同的任一种半导体材料。例如：第一沟道的材质可以为Si1-xGex，第二沟道的材质可以为Si1-yGey。在上述情况下，因采用Ge基制备NMOS晶体管，则会导致NMOS晶体管存在界面态较差、N型杂质固浓度低以及扩散快等问题，故一般采用较低Ge含量的锗硅等半导体材料制造NMOS晶体管包括的导电沟道。而采用锗硅或锗制造PMOS晶体管包括的导电沟道，则可以提高PMOS晶体管的导电沟道的载流子迁移率。基于此，若第一环栅晶体管为NMOS晶体管、以及第二环栅晶体管为PMOS晶体管，则0≤x≤0.8、0.2≤y≤1、且y-x≥0.2。并且，若第一环栅晶体管为PMOS晶体管、以及第二环栅晶体管为NMOS晶体管，则0.2≤x≤1、0.2≤y≤0.8、且x-y≥0.2，以提高PMOS晶体管的空穴迁移率，以在第一环栅晶体管和第二环栅晶体管的导电类型相反的情况下，进一步降低两类环栅晶体管的载流子迁移率的差距，提高半导体器件的导电性能。
其中，上述PMOS晶体管和NMOS晶体管包括的沟道中锗含量的具体差值可以根据是应用场景设置，此处不做具体限定。可以理解的是，在一定范围内，二者包括的沟道中锗含量的差值越大，越利于降低两类环栅晶体管的载流子迁移率的差距。
至于第二环栅晶体管包括的第二栅堆叠和第二栅极侧墙。第二栅极侧墙可以仅形成在第二栅堆叠沿长度方向的两侧，或者，第二栅极侧墙可以围绕在第二栅堆叠的侧壁上。第二栅极侧墙横跨在第二沟道沿长度方向的两侧边缘区域上。第二栅堆叠环绕在第二沟道的外周。其中，如图25和图28中(2)部分、以及图29所示，上述第二栅堆叠40包括第二栅介质层401、以及形成在第二栅介质层401上的第二栅极402。第二栅介质层401可以仅形成在第二沟道的外周，还可以形成在基底暴露在第二栅极形成区的部分上。上述第二栅极形成区与第二栅堆叠40所在的区域对应。上述第二栅堆叠40和第二栅极侧墙25的材质可以分别参考前文所述的第一栅堆叠和第一栅极侧墙的材质。
需要说明的是，上述第一沟道具有的纳米片的层数可以与第二沟道具有的纳米片的层数相等，也可以不相等。其中，如前文所述，在实际的制造过程中若通过第一环栅晶体管和第二环栅晶体管的沟道材料互为沟道层和牺牲层的情况下，如图1和图2中(2)部分、以及图25中(1)和(2)部分所示，若第一沟道37和第二沟道38具有的纳米片的层数不相等，则第一沟道37和第二沟道38具有的纳米片的层数相差一层。具体的，如图1中(2)部分所示，若制造第一沟道的第一半导体层位于最下方，则第一沟道具有的纳米片的层数可以比第二沟道具有的纳米片的层数多一层。如图2中(2)部分所示，若制造第二沟道的第二半导体层位于最下方，则第二沟道具有的纳米片的层数可以比第一沟道具有的纳米片的层数多一层。
此外，如前文所述，在实际的应用过程中可以通过用于制造第一沟道的第一半导体层和用于制造第二沟道的第二半导体层互为沟道层和牺牲层的方式，实现第一环栅晶体管和第二环栅晶体管的制造。并通过对位于第一区域上的第一半导体层进行减薄的方式以利于第一栅堆叠的填充。在此情况下，经减薄处理后，第一沟道具有的纳米片位于第一沟道区内的部分与第二沟道具有的纳米片之间的厚度差可以参考实际应用场景中对第二沟道具有的纳米片的厚度、以及第一栅堆叠的厚度进行设置。示例性的，第一沟道具有的纳米片位于第一沟道区内的部分与第二沟道具有的纳米片之间的厚度差可以小于或等于预设阈值。其中，上述预设阈值可以根据半导体器件的关键尺寸、第二沟道具有的纳米片的厚度、以及第一栅堆叠的厚度进行设置。例如：上述预设阈值可以为0至5nm。
另外，如图1至图29所示，在实际的应用过程中可以通过用于制造第一沟道37的第一半导体层35和用于制造第二沟道38的第二半导体层36互为沟道层和牺牲层的方式，实现第一环栅晶体管和第二环栅晶体管的制造。基于此，上述基底11位于第一沟道区371下方的部分与基底11位于第二沟道38下方的部分的顶部不在同一平面上。具体的，如图21中(1)部分所示，若第一沟道形成部和第二沟道形成部中位于最底层的膜层为第一半导体层35，则在去除第一区域12上的第二半导体层的同时，还需要去除释放层对应第一栅极形成区的部分，以便于释放位于第一区域12上的最底层第一半导体层35。此时，因释放层为刻蚀基底所形成的膜层，故基底位于第一沟道区下方的部分的顶部低于基底位于第二沟道下方的部分的顶部。如图27所示，若在第一沟道形成部和第二沟道形成部中位于最底层的膜层为第二半导体层，则在去除第二区域13上的第一半导体层的同时，还需要去除释放层对应第二栅极形成区的部分，以便于释放位于第二区域13上的最底层第二半导体层。此时，基底位于第一沟道区下方的部分的顶部高于基底位于第二沟道38下方的部分的顶部。
再者，上述第一栅堆叠的材质与第二栅堆叠的材质和/或厚度可以相同，也可以不相同。当二者的材质和/或厚度不同的情况下，第一环栅晶体管与第二环栅晶体管具有的阈值电压的绝对值不同，为多阈值集成提供了更多、更灵活的集成方案。
由上述内容可知，本发明实施例提供的半导体器件中，第一环栅晶体管包括的第一沟道具有的至少一层纳米片与第二环栅晶体管包括的第二沟道具有的至少一层纳米片的材质不同，因此在实际制造本发明实施例提供的半导体器件的过程中，可以通过用于制造第一沟道的第一半导体层和用于制造第二沟道的第二半导体层互为沟道层和牺牲层的方式，实现第一环栅晶体管和第二环栅晶体管的制造。
在上述内容的情况下，如图25中(1)和(2)部分、图28中(2)部分、以及图29所示，沿着基底的厚度方向，第二沟道38具有的任一层纳米片所在行与第一沟道37具有的相邻层纳米片所在行交替间隔设置。并且，第一沟道37具有的每层纳米片位于第二沟道区372的部分大于位于第一沟道区371的部分的厚度。基于此，对于第二环栅晶体管来说，在实际制造过程中使用于制造第二沟道38的第二半导体层的厚度满足制造要求，即此时第二半导体层的厚度较小，以抑制第二环栅晶体管的短沟道效应。并且，因作为牺牲层的第一半导体层的厚度较大，故通过去除第二区域13上的第一半导体层的方式所释放的空隙高度较大，因此第二环栅晶体管包括的第二栅堆叠40可以正常填充在上述空隙内，使得第二环栅晶体管具有良好的导电性能。而对于第一环栅晶体管来说，虽然作为牺牲层的第二半导体层的厚度较小而导致通过去除第一区域12上的第二半导体层的方式所释放的空隙高度较小，也可以通过对位于第一区域12上的第一半导体层进行减薄的方式使得空隙的高度变大，从而利于第一栅堆叠39的填充，降低上述第一环栅晶体管和第二环栅晶体管的集成难度。与此同时，对第一区域12上的第一半导体层进行减薄，使得第一区域12上第一半导体层的剩余部分形成第一沟道37包括的纳米片后，第一沟道37具有的每层纳米片位于第一沟道区371内的部分小于其位于第二沟道区372内的部分的厚度，而第一栅堆叠39环绕在第一沟道区371的外周，故可以抑制第一环栅晶体管的短沟道效应，使得第一环栅晶体管也具有良好的导电性能。
在一种示例中，如图25中(1)所示，上述第一环栅晶体管还可以包括第一内侧墙26。第一内侧墙26位于第一栅堆叠39与第一环栅晶体管包括的第一源区28之间、以及位于第一栅堆叠39和第一环栅晶体管包括的第一漏区29之间。在此情况下，第一内侧墙26和第一栅极侧墙23可以将第一栅堆叠39分别与第一源区28和第一漏区29分隔开，便于第一栅堆叠39的形成。此外，在制造过程中，如图20和图21中(1)部分所示，第一内侧墙26还可以将第一区域12上的第二半导体层36分别与第一源区28和第一漏区29隔离开，以防止在第二半导体层36的材质与第一源区28和第一漏区29的材质相同或相近的情况下，去除位于第一区域12上的第二半导体层36的刻蚀剂对第一源区28和第一漏区29造成影响，在提高第一源区28和第一漏区29形成质量的同时，还利于控制后续形成的第一栅堆叠的长度，进一步提高第一环栅晶体管的导电性能。
具体的，第一内侧墙的宽度(第一内侧墙的宽度方向平行于第一沟道的长度方向)可以根据实际应用场景中第一沟道的长度和第一栅堆叠的长度的长度要求进行设置，此处不做具体限定。第一内侧墙的材质可以为氧化硅或氮化硅等绝缘材质。
需要说明的是，在第一环栅晶体管包括的第一源区和第一漏区的材质与位于第二半导体层的材质具有一定的刻蚀选择比的情况下，第一环栅晶体管也可以不包括第一内侧墙，也可以实现对第一栅堆叠的长度的控制。
在一种示例中，如图25中(2)部分所示，第二环栅晶体管还可以包括第二内侧墙27。第二内侧墙27位于第二环栅晶体管包括的第二栅堆叠40与第二源区30之间、以及位于第二栅堆叠40和第二环栅晶体管包括的第二漏区31之间。
具体的，第二内侧墙具有的有益效果和材质可以参考前文所述的第一内侧墙具有的有益效果和材质，此处不再赘述。第二内侧墙的宽度可以根据实际应用场景中第二沟道的长度和第二栅堆叠的长度要求进行设置，此处不做具体限定。
需要说明的是，在第二环栅晶体管包括的第二源区和第二漏区的材质与位于第一半导体层的材质具有一定的刻蚀选择比的情况下，第二环栅晶体管也可以不包括第二内侧墙，也可以实现对第二栅堆叠的长度的控制。
示例性的，如图25中(1)和(2)部分所示，在第一环栅晶体管还包括第一内侧墙26、以及第二环栅晶体管还包括第二内侧墙27的情况下，上述第二内侧墙27的厚度大于第一内侧墙26的厚度。在此情况下，如图1至图29所示，在实际的应用过程中，通过用于制造第一沟道37的第一半导体层35和用于制造第二沟道38的第二半导体层36互为沟道层和牺牲层的方式，实现第一环栅晶体管和第二环栅晶体管的制造。基于此，如图18和图20中(1)部分所示，对于第一环栅晶体管来说，位于第一区域12上的第二半导体层36为牺牲层，因此在制造时形成在位于第一区域12上的第二半导体层36的剩余部分两侧的第一内侧墙26，其厚度等于第二半导体层36的厚度。如图18和图20中(2)部分所示，对于第二环栅晶体管来说，位于第二区域13上的第一半导体层35为牺牲层，因此在制造时形成在位于第二区域13上的第一半导体层35的剩余部分两侧的第一内侧墙26，其厚度等于第一半导体层35的厚度。并且，第一半导体层35的厚度大于第二半导体层36的厚度，故上述第二内侧墙27的厚度大于第一内侧墙26的厚度。
在一种示例中，在第一沟道的材质含有锗的情况下，第一环栅晶体管还可以包括第一界面层。第一界面层至少环绕在第一沟道区的外周。第一栅堆叠形成在第一界面层上。具体的，由含锗的半导体材料制成的第一沟道，易在其表面形成氧化亚锗层，从而增加了界面的悬挂键，使得第一沟道的界面态较高。基于此，至少在第一沟道区的外周形成第一界面层可以改善第一沟道的界面态，进一步提高第一沟道的载流子迁移率，进而提升第一环栅晶体管的导电性能。其中，第一界面层的材质和厚度可以根据实际应用场景设置。例如：第一界面层的材质可以为硅等。第一界面层的厚度可以为0.5nm至1.5nm。此外，当第一沟道具有的纳米片位于第一沟道区和第二沟道区的部分之间的厚度差小于等于第一界面层的厚度时，第一界面层可以仅环绕在第一沟道区的外周。此时，第一界面层靠近第二沟道区的部分可以将第二沟道区暴露在第一栅极形成区的侧壁进行覆盖。而当第一沟道具有的纳米片位于第一沟道区和第二沟道区的部分的厚度差大于第一界面层的厚度时，第一界面层环绕在第一沟道区的外周、以及形成在第二沟道区暴露在第一栅极形成区的侧壁上。
在一种示例中，在第二沟道的材质含有锗的情况下，第二环栅晶体管还可以包括第二界面层。第二界面层环绕在第二沟道的外周，第二环栅晶体管包括的第二栅堆叠形成在第二界面层上。
具体的，第二界面层的材质和厚度、以及第二界面层具有的有益效果可以参考前文所述的第一界面层的材质和厚度、以及第一界面层具有的有益效果，此处不再赘述。
在一些情况下，如图5、以及图25中(1)和(2)部分所示，上述半导体器件还包括浅槽隔离17和介电层32。浅槽隔离17用于将基底11上的不同有源区隔离开。其中，浅槽隔离17的厚度可以根据实际情况设置。浅槽隔离17的材质可以为SiN、Si3N4、SiO2或SiCO等绝缘材料。上述介电层32覆盖在基底11上、且其顶部与第一栅堆叠39和第二栅堆叠40的顶部平齐。在实际制造过程中，该介电层32的存在可以保护第一源区28、第一漏区29、第二源区30和第二漏区31不受后续去除第一区域12上的第二半导体层、以及第二区域13上的第一半导体层等操作的影响，提高半导体器件的良率。介电层32的材质可以为氧化硅或氮化硅等绝缘材料。
如图30所示，本发明实施例还提供了一种半导体器件的制造方法。下文将根据图1至图29示出的操作的立体图或剖视图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：
首先，提供一基底。基底具有第一区域和第二区域。具体的，第一基底的具体结构和材质等信息可以参考前文。
如图25中(1)和(2)部分、图28中(2)部分、以及图29所示，在第一区域12上形成第一环栅晶体管、以及在第二区域13上形成第二环栅晶体管。第一环栅晶体管包括第一沟道37、第一栅堆叠39和第一栅极侧墙23。沿着第一沟道37的长度方向，第一沟道37包括第一沟道区371、以及位于第一沟道区371两侧的第二沟道区372。第一栅堆叠39环绕在第一沟道区371的外周。第一栅极侧墙23横跨在第二沟道区372上。第一沟道37具有的每层纳米片位于第二沟道区372的部分大于位于第一沟道区371的部分的厚度。第一沟道37与第二环栅晶体管包括的第二沟道38的材质不同。沿着基底的厚度方向，第二沟道38具有的任一层纳米片所在行与第一沟道37具有的相邻层纳米片所在行交替间隔设置。
具体的，如前文所述，第一环栅晶体管和第二环栅晶体管的导电类型可以相同，也可以相反。第一环栅晶体管和第二环栅晶体管包括的各个结构、以及各个结构的材质等信息可以参考前文。
在一种示例中，上述在第一区域上形成第一环栅晶体管、以及在第二区域上形成第二环栅晶体管可以包括以下步骤：
如图20所示，在第一区域12上形成第一沟道形成部33和第一栅极侧墙23、以及在第二区域13上至少形成与第一沟道形成部33的结构相同的第二沟道形成部34。沿着基底的厚度方向(该方向垂直于A-A’向与B-B’向)，第一沟道形成部33和第二沟道形成部34均包括释放层、以及交替层叠在释放层上的第一半导体层35和第二半导体层36。第一半导体层35的厚度大于第二半导体层36的厚度。沿第一沟道形成部33的长度方向(该方向平行于B-B’向)，第一栅极侧墙23横跨在第一沟道形成部33的两侧边缘区域上。
具体来说，上述第一沟道形成部和第二沟道形成部的结构相同是指第一沟道形成部和第二沟道形成部包括的各个膜层的材质、规格和层数、以及各个膜层的相对位置关系相同。
第一沟道形成部和第二沟道形成部的长度延伸方向可以相同，也可以不同。
此外，上述第一沟道形成部包括的第一半导体层用于制造第一沟道、以及第二沟道形成部包括的第二半导体层用于制造第二沟道，因此第一半导体层的材质与第一沟道的材质相同，第一半导体层的厚度可以参考第二沟道区的厚度、以及第二栅堆叠的规格进行设置。第二半导体层的材质与第二沟道的材质相同，每层第二半导体层的厚度可以参考第二沟道包括的相应层纳米片的厚度进行设置。此外，除了释放层之外，第一沟道形成部和第二沟道形成部中位于最顶层和位于最底层的膜层具体是第一半导体层、还是第二半导体层可以根据实际应用场景设置，此处不做具体限定。例如：如图20中的(1)和(2)部分所示，第一沟道形成部33和第二沟道形成部34中位于最底层的膜层可以为第一半导体层35。在该情况下，如图1中(1)部分、以及图20中的(1)和(2)部分所示，第一沟道形成部33和第二沟道形成部34中位于最顶层的膜层可以为第二半导体层36。或，如图1中(2)部分第一沟道形成部和第二沟道形成部中位于最顶层的膜层也可以为第一半导体层。
或者，如图2中(1)和(2)部分、以及图27所示，第一沟道形成部和第二沟道形成部中位于最底层的膜层也可以为第二半导体层。在该情况下，如图2中(1)部分、以及图27所示，第一沟道形成部和第二沟道形成部中位于最顶层的膜层可以为第一半导体层。或，如图2中(2)部分所示，第一沟道形成部和第二沟道形成部中位于最顶层的膜层也可以为第二半导体层。
再者，第一栅极侧墙横跨在第一沟道形成部的两侧边缘区域上的长度决定了后续形成的第一沟道包括的第二沟道区的长度，因此第一栅极侧墙横跨第一沟道形成部的位置和长度可以根据第二沟道区的位置和长度进行设置。
另外，上述释放层是通过刻蚀基底所形成的释放层，该释放层的存在利于释放第一沟道或第二沟道中最底层的纳米片。具体的，该释放层的材质与基底的材质相同，该释放层的厚度可以根据实际应用场景进行设置。
在实际的应用过程中，根据第一环栅晶体管包括的第一栅堆叠和第二环栅晶体管包括的第二栅堆叠的形成工艺的不同，上述第一沟道形成部和第二沟道形成部的制造过程也不相同。例如：在采用后栅工艺制造第一栅堆叠和第二栅堆叠的情况下，除了在第一区域上形成第一沟道形成部和第一栅极侧墙外，第一沟道形成部沿长度方向的两侧还形成有第一源区和第一漏区。另外，除了在第二区域上形成第二沟道形成部外，第二区域上还形成有第二源区、第二漏区和第二栅极侧墙。其中，第二源区和第二漏区分别形成在第二沟道形成部沿长度方向的两侧。第二栅极侧墙横跨在第二沟道形成部沿长度方向的两侧边缘区域上。在此情况下，上述在第一区域上形成第一沟道形成部和第一栅极侧墙、以及在第二区域上至少形成与第一沟道形成部的结构相同的第二沟道形成部可以包括以下步骤：
如图5所示，在第一区域12上形成第一鳍部18、以及在第二区域13上形成与第一鳍部18结构相同的第二鳍部19。第一鳍部18和第二鳍部19均包括源形成区、漏形成区、以及位于源形成区和漏形成区之间的过渡区。
具体的，后续会基于第一鳍部形成第一沟道形成部、以及基于第二鳍部形成第二沟道形成部，故可以分别根据第一沟道形成部和第二沟道形成部的相应信息对第一鳍部和第二鳍部进行设置。例如：如图5所示，沿着基底的厚度方向，第一鳍部18和第二鳍部19均包括释放材料层、以及交替层叠在释放材料层上的第一半导体材料层20和第二半导体材料层21。具体的，除了释放材料层外，第一鳍部18和第二鳍部19中位于最底层和位于最顶层的膜层分别是第一半导体材料层20、还是第二半导体材料层21可以根据第一沟道形成部和第二沟道形成部中位于最底层和位于最顶层的膜层进行设置。
此外，第一半导体材料层和第二半导体材料层的厚度、以及二者之间的厚度差可以参考前文。示例性的，上述第一半导体材料层或第二半导体材料层的厚度可以为6nm至18nm。第一半导体材料层与第二半导体材料层之间的厚度差的绝对值可以为2nm至12nm。
再者，可以通过相同的膜层同时形成第一鳍部和第二鳍部，以简化半导体器件的制造过程，降低半导体器件的制造成本。或者，也可以在不同的操作步骤中分别形成第一鳍部和第二鳍部。
在实际的应用过程中，如图1和图2中(1)、(2)部分所示，可以采用外延生长等工艺基底11的表面交替形成用于制造上述第一半导体材料层和第二半导体材料层的膜层。其中，当基底11包括半导体衬底和应变缓冲结构时，如图3所示，在形成上述膜层前，可以先在半导体衬底111上形成应变缓冲层14。该应变缓冲层14的材质和厚度可以参考前文。如图4所示，可以采用光刻和刻蚀工艺，自上述膜层的顶部向下刻蚀至半导体衬底或应变缓冲层内，以在第一区域12上形成第一鳍状结构15、以及在第二区域13上形成第二鳍状结构16。其中，当应变缓冲层的厚度大于等于后续形成的浅槽隔离的厚度时，上述刻蚀过程为向下刻蚀至应变缓冲层。当应变缓冲层的厚度小于后续形成的浅槽隔离的厚度时，上述刻蚀过程为向下刻蚀至半导体衬底。如图5所示，可以采用沉积和刻蚀工艺，在基底暴露在第一鳍状结构和第二鳍状结构之外的部分上形成浅槽隔离17。浅槽隔离17的顶部低于第一半导体材料层20和第二半导体材料层21中位于最底层膜层的底部。第一鳍状结构和第二鳍状结构暴露在浅槽隔离17外的部分分别为第一鳍部18和第二鳍部19。其中，基底被刻蚀、且暴露在浅槽隔离17外的部分形成释放材料层。
如图6和图7中(1)和(2)部分所示，在第一鳍部18包括的过渡区的外周形成第一牺牲栅22和第一栅极侧墙23、以及在第二鳍部19包括的过渡区的外周形成第二牺牲栅24和第二栅极侧墙25。第一栅极侧墙23至少位于第一牺牲栅22沿长度方向的两侧。第二栅极侧墙25至少位于第二牺牲栅24沿长度方向的两侧。
在实际的应用过程中，可以采用化学气相沉积等工艺，在第一鳍部、第二鳍部和基底(或浅槽隔离)上沉积用于形成第一牺牲栅和第二牺牲栅的栅极材料。接着可以采用干法刻蚀方式，对上述栅极材料进行刻蚀，以使得栅极材料的剩余部分的长度等于第一鳍部和第二鳍部包括的过渡区的长度，获得第一牺牲栅和第二牺牲栅。其中，上述栅极材料可以为非晶硅、多晶硅等易于去除的材料。如图6和图7中(1)和(2)部分所示，在形成第一牺牲栅22和第二牺牲栅24后，可以采用上述方式在第一牺牲栅22和第二牺牲栅24的侧壁分别形成第一栅极侧墙23和第二栅极侧墙25。第一栅极侧墙23与第一牺牲栅22之间的位置关系、第二栅极侧墙25和第二牺牲栅24之间的位置关系、以及第一栅极侧墙23和第二栅极侧墙25的材质等信息可以参考前文。
如图15所示，至少在第一鳍部包括的源形成区和漏形成区内形成第一环栅晶体管包括的第一源区28和第一漏区29、以及至少在第二鳍部包括的源形成区和漏形成区内分别形成第二环栅晶体管包括的第二源区30和第二漏区31。
在实际的应用过程中，在覆盖层的掩膜作用下，可以采用离子注入等工艺分别直接对第一鳍部具有的源形成区和漏形成区进行处理、以及对第二鳍部具有的源形成区和漏形成区进行处理，以形成第一环栅晶体管包括的第一源区和第一漏区、以及第二晶体管包括的第二源区和第二漏区。其中，可以先在第二区域上形成第一覆盖层。接着在第一覆盖层的掩膜作用下，先在形成第一源区和第一漏区。然后，去除第一覆盖层，在第一区域上形成第二覆盖层。最后，在第二覆盖层的掩膜作用下，形成第二源区和第二漏区。并去除第二覆盖层。或者，也可以采用上述上方，先形成第二源区和第二漏区，再形成第一源区和第一漏区。
此外，也可以采用刻蚀和外延生长的方式形成上述第一源区、第一漏区、第二源区和第二漏区。在此情况下，如图8和图15中的(1)部分所示，上述至少在第一鳍部包括的源形成区和漏形成区内形成第一环栅晶体管包括的第一源区28和第一漏区29包括步骤：至少去除部分第一鳍部18位于源形成区和漏形成区内的部分。采用外延生长工艺形成第一源区28和第一漏区29。
在实际的应用过程中，如图8中(1)部分所示，可以在第一牺牲栅22和第一栅极侧墙23的掩膜作用下，采用干法刻蚀等工艺仅去除第一鳍部中第一半导体材料层20和第二半导体材料层21位于源形成区和漏形成区内的部分。或者，也可以全部去除第一鳍部位于源形成区和漏形成区内。如图15中(1)部分所示，接着采用外延生长工艺在第一鳍部包括的过渡区沿长度方向的两侧形成第一源区28和第一漏区29。
在采用刻蚀和外延生长的方式形成第二源区和第二漏区的情况下，如图8和图15中的(2)部分所示，上述至少在第二鳍部包括的源形成区和漏形成区内形成第二环栅晶体管包括的第二源区30和第二漏区31包括步骤：至少去除部分第二鳍部位于源形成区和漏形成区内的部分。采用外延生长工艺形成第二源区30和第二漏区31。
在实际的应用过程中，如图8中(2)部分所示，可以在第二牺牲栅24和第二栅极侧墙25的掩膜作用下，采用干法刻蚀等工艺仅去除第二鳍部19中第一半导体材料层20和第二半导体材料层21位于源形成区和漏形成区内的部分。或者，也可以全部去除第二鳍部位于源形成区和漏形成区内。如图15中(2)部分所示，接着采用外延生长工艺在第二鳍部包括的过渡区沿长度方向的两侧形成第二源区30和第二漏区31。
需要说明的是，在采用刻蚀和外延生长的方式形成上述第一源区等区域的情况下，如图8中(1)、(2)部分所示，可以同时对第一鳍部18和第二鳍部19位于源形成区和漏形成区内的部分进行处理；然后在不同的操作步骤中分别形成第一源区和第一漏区、以及第二源区和第二漏区。或者，也可以在相应覆盖层的掩膜作用下，分别至少去除部分第一鳍部和第二鳍部位于相应区域内的部分，再分别形成上述第一源区和第一漏区、以及第二源区和第二漏区。
在一种示例中，在上述第一环栅晶体管还包括第一内侧墙的情况下，在上述至少去除部分第一鳍部位于源形成区和漏形成区内的部分后，并在采用外延生长工艺形成第一源区和第一漏区前，上述半导体器件的制造方法还可以包括步骤：如图9中的(1)部分所示，沿着第一鳍部的长度方向，对第一鳍部包括的第二半导体材料层21的两侧边缘区域进行选择性刻蚀。如图10和图17中的(1)部分所示，在第一鳍部包括的第二半导体材料层21的剩余部分沿长度方向的两侧形成第一内侧墙26。
在实际的应用过程中，可以采用干法刻蚀或湿法刻蚀等工艺沿着第一鳍部的长度方向，对第一鳍部包括的第二半导体材料层的两侧边缘区域进行选择性刻蚀。上述刻蚀过程中所采用的刻蚀工艺和刻蚀剂可以根据第一半导体材料层和第二半导体材料层的材质进行确定。例如：在第一半导体材料层的材质为锗硅、以及第二半导体材料层的材质为硅的情况下，可以采用湿法刻蚀工艺，并通过氨水或四甲基氢氧化铵等溶液对硅材质的第二半导体材料层沿长度方向的两侧边缘区域进行选择性刻蚀。因刻蚀剂仅对第一鳍部包括的第二半导体材料层具有刻蚀作用，故选择性刻蚀后第一鳍部包括的第二半导体材料层的剩余部分的侧壁相对于第一鳍部包括的第一半导体材料层的侧壁向内凹入。最后可以采用化学相沉积和刻蚀工艺在凹入内形成第一内侧墙。
在一种示例中，在上述第二环栅晶体管还包括第二内侧墙的情况下，在上述至少去除部分第二鳍部位于源形成区和漏形成区内的部分后，采用外延生长工艺形成第二源区和第二漏区前，半导体器件的制造方法还可以包括步骤：如图11中的(2)部分所示，沿着第二鳍部的长度方向，对第二鳍部包括的第一半导体材料层20的两侧边缘区域进行选择性刻蚀。如图12、图14和图18中的(2)部分所示，在第二鳍部包括的第一半导体材料层20的剩余部分沿长度方向的两侧形成第二内侧墙27。具体的，第二内侧墙27的形成方式可以参考前文所述的第一内侧墙的形成方式，此处不再赘述。
需要说明的是，在第一环栅晶体管包括第一内侧墙、以及第二环栅晶体管包括第二内侧墙的情况下，如图18中(1)、(2)部分，可以在不同的步骤中分别形成第一内侧墙26和第二内侧墙27后，再在不同的步骤中分别形成第一源区28和第一漏区29、以及第二源区30第二漏区31。或者，如图9、图10、图13至图15中(1)、(2)部分所示，可以先形成第一内侧墙26、第一源区28和第一漏区29后，再形成第二内侧墙27、第二源区30和第二漏区31。又或者，如图11、图12、图15至图17中(1)、(2)部分所示，可以在形成第二内侧墙27、第二源区30和第二漏区31后，再形成第一内侧墙26、第一源区28和第一漏区29。
如图19所示，在形成上述第一源区28、第一漏区29、第二源区30和第二漏区31后，可以采用化学气相沉积和平坦化等工艺，形成覆盖在基底上的介电层32。该介电层32的顶部与第一牺牲栅22和第二牺牲栅24的顶部平齐。
如图20所示，去除第一牺牲栅和/或第二牺牲栅。第一鳍部位于过渡区内的部分为第一沟道形成部33，第二鳍部位于过渡区内的部分为第二沟道形成部34。
在实际的应用过程中，去除第一牺牲栅和第二牺牲栅后，第一鳍部和第二鳍部位于过渡区内的部分暴露在外，以便于后续基于第一沟道形成部包括的第一半导体层形成第一沟道、以及便于基于第二沟道形成部包括的第二半导体层形成第二沟道。基于此，可以根据第一沟道和第二沟道的形成顺序、以及实际需求确定上述第一牺牲栅和第二牺牲栅的去除顺序。
例如：如图20所示，第一牺牲栅和第二牺牲栅可以同时去除。又例如：如图21至图25中(1)、(2)部分所示，可以先去除第一牺牲栅。然后在形成第一沟道37、或在形成第一环栅晶体管后，再去除第二牺牲栅24；并依次形成第二沟道38和第二栅堆叠40，获得第二环栅晶体管。再例如：如图26中(1)、(2)部分至图29所示，可以先去除第二牺牲栅。在形成第二沟道38、或在形成第二环栅晶体管后，再去除第一牺牲栅22；并依次形成第一沟道37和第一栅堆叠39，获得第一环栅晶体管。
下面以先形成第一沟道和第一栅堆叠、再形成第二沟道和第二栅堆叠的制造顺序为例对接下来的制造过程进行说明：
如图21中(1)、(2)部分所示，至少选择性去除第一沟道形成部33包括的第二半导体层36位于第一栅极形成区内的部分。第一栅极形成区与第一栅堆叠所在的区域对应。
在实际的应用过程中，因第一沟道形成部和第二沟道形成部包括的第一半导体层和第二半导体层互为沟道层和牺牲层，并且这两个膜层交替间隔设置。如图21中(1)部分所示，除释放层之外，第一沟道形成部33和第二沟道形成部中位于最下方的膜层为第一半导体层35时，需要选择性去除第一沟道形成部33包括的第二半导体层和释放层位于第一栅极形成区内的部分，以确保第一区域12上最底层的第一半导体层35得以释放。若除释放层之外，第一沟道形成部和第二沟道形成部中位于最下方的膜层为第二半导体层时，可以仅选择性去除第一沟道形成部包括的第二半导体层位于第一栅极形成区内的部分。
如图22中(1)、(2)部分所示，对第一沟道形成部包括的第一半导体层对应第一栅极形成区的部分进行减薄处理，使得第一沟道形成部包括的每层第一半导体层的剩余部分形成第一沟道37包括的相应层纳米片。
在实际的应用过程中，对于第一环栅晶体管来说，第二半导体层的厚度较小，通过至少去除第一区域上的第二半导体层的方式所释放的空隙高度较小，故需要对第一沟道形成部包括的第一半导体层对应第一栅极形成区的部分进行减薄处理，以增大上述空隙的高度，使得第一栅堆叠能够正常填充在上述空隙内。其中，上述减薄处理所采用的方式可以根据第一半导体层的材质进行确定。示例性的，在第一半导体层的材质为硅的情况下，可以采用牺牲氧化或原子层刻蚀等方式进行减薄处理。示例性的，在第一半导体层的材质为锗硅的情况下，可以采用氧化或准原子层刻蚀方式进行减薄处理。例如：可以采用硝酸或过氧化氢等氧化性溶液对第一沟道形成部包括的第一半导体层对应第一栅极形成区的部分进行选择性氧化，以形成牺牲氧化层。接着采用氟化氢等溶液去除牺牲氧化层。重复上述操作，直至使得第一沟道形成部包括的每层第一半导体层的剩余部分形成第一沟道包括的相应层纳米片。
其中，因仅对第一沟道形成部包括的第一半导体层对应第一栅极形成区的部分进行减薄处理，故第一沟道形成部包括的第一半导体层位于第一栅极侧墙下方的部分的厚度不变，该部分形成第一沟道包括的第二沟道区。而第一沟道形成部包括的第一半导体层位于第一栅极形成区内的剩余部分厚度较小，该部分形成第一沟道包括的第一沟道区。
如图23中(1)部分所示，接着可以采用原子层沉积等工艺形成环绕在第一沟道区371外周的第一栅堆叠39。
如图24中(1)(2)部分所示，对第一沟道形成部包括的第一半导体层对应第一栅极形成区的部分进行减薄处理后，上述半导体器件的制造方法还包括步骤：至少选择性去除第二沟道形成部包括的第一半导体层位于第二栅极形成区内的部分，使得第二沟道形成部包括的第二半导体层形成第二沟道38。第二栅极形成区与第二环栅晶体管包括的第二栅堆叠所在区域对应。
在实际的应用过程中，如前文所述，因第一沟道形成部和第二沟道形成部包括的第一半导体层和第二半导体层互为沟道层和牺牲层，并且这两个膜层交替间隔设置。如图24中(2)部分所示，若除释放层之外，第一沟道形成部和第二沟道形成部中位于最下方的膜层为第一半导体层，仅需要选择性去除第二沟道形成部包括的第一半导体层位于第二栅极形成区内的部分。如图27所示，若除释放层之外，第一沟道形成部和第二沟道形成部中位于最下方的膜层为第二半导体层，则需要选择性去除第二沟道形成部包括的第一半导体层和释放层位于第二栅极形成区内的部分，以确保第二区域13上最底层的第二半导体层36得以释放。
因第一半导体层的层厚较大，至少去除第二区域上的第一半导体层所释放的空隙高度较大，因此如图25所示，可以采用原子层沉积等工艺直接在所形成的第二沟道38的外周形成第二栅堆叠40。
或者，如图26中(1)、(2)部分所示，可以在第一区域12上形成第一沟道形成部和第一栅极侧墙23、以及在第二区域13上至少形成与第一沟道形成部的结构相同的第二沟道形成部后，并在至少选择性去除第一沟道形成部包括的第二半导体层36位于第一栅极形成区内的部分前，执行上述操作形成第二沟道38的操作。并在形成第二环栅晶体管后，采用上述方式再依次执行至少去除第一区域12上的第二半导体层36、上述减薄处理、以及第一栅堆叠的形成操作。
与现有技术相比，本发明实施例提供的半导体器件的制造方法具有的有益效果与本发明实施例提供的半导体器件具有的有益效果相同，此处不再赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (18)

1.一种半导体器件，其特征在于，包括：
基底，所述基底具有第一区域和第二区域；
第一环栅晶体管，形成在所述第一区域上；所述第一环栅晶体管包括第一沟道、第一栅堆叠和第一栅极侧墙；沿着所述第一沟道的长度方向，所述第一沟道包括第一沟道区、以及位于所述第一沟道区两侧的第二沟道区；所述第一栅堆叠环绕在所述第一沟道区的外周；所述第一栅极侧墙横跨在所述第二沟道区上；所述第一沟道具有的每层纳米片位于所述第二沟道区的部分大于位于所述第一沟道区的部分的厚度；
以及第二环栅晶体管，形成在所述第二区域上；所述第一沟道与所述第二环栅晶体管包括的第二沟道的材质不同；沿着所述基底的厚度方向，所述第二沟道具有的任一层纳米片所在行与所述第一沟道具有的相邻层纳米片所在行交替间隔设置。
2.根据权利要求1所述的半导体器件，其特征在于，所述第二环栅晶体管和所述第一环栅晶体管的导电类型相反；和/或，
所述第一沟道具有的纳米片位于所述第一沟道区内的部分与所述第二沟道具有的纳米片之间的厚度差小于或等于预设阈值。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一沟道的材质为Si1-xGex，所述第二沟道的材质为Si1-yGey；
若所述第一环栅晶体管为NMOS晶体管、以及所述第二环栅晶体管为PMOS晶体管，则0≤x≤0.8、0.2≤y≤1、且y-x≥0.2；
若所述第一环栅晶体管为PMOS晶体管、以及所述第二环栅晶体管为NMOS晶体管，则0.2≤x≤1、0.2≤y≤0.8、且x-y≥0.2。
4.根据权利要求3所述的半导体器件，其特征在于，在所述第一沟道的材质含有锗的情况下，所述第一环栅晶体管还包括第一界面层；所述第一界面层至少环绕在所述第一沟道区的外周，所述第一栅堆叠形成在所述第一界面层上；和/或，
在所述第二沟道的材质含有锗的情况下，所述第二环栅晶体管还包括第二界面层；所述第二界面层环绕在所述第二沟道的外周，所述第二环栅晶体管包括的第二栅堆叠形成在所述第二界面层上。
5.根据权利要求1～4任一项所述的半导体器件，其特征在于，所述第一环栅晶体管还包括第一内侧墙；所述第一内侧墙位于所述第一栅堆叠与所述第一环栅晶体管包括的第一源区之间、以及位于所述第一栅堆叠和所述第一环栅晶体管包括的第一漏区之间；和/或，
所述第二环栅晶体管还包括第二内侧墙；所述第二内侧墙位于所述第二环栅晶体管包括的第二栅堆叠与第二源区之间、以及位于所述第二栅堆叠和所述第二环栅晶体管包括的第二漏区之间。
6.根据权利要求5所述的半导体器件，其特征在于，在所述第一环栅晶体管还包括第一内侧墙、以及所述第二环栅晶体管还包括第二内侧墙的情况下，所述第二内侧墙的厚度大于所述第一内侧墙的厚度。
7.根据权利要求1～4任一项所述的半导体器件，其特征在于，所述基底位于所述第一沟道区下方的部分与所述基底位于所述第二沟道下方的部分的顶部不在同一平面上。
8.根据权利要求1～4任一项所述的半导体器件，其特征在于，所述基底包括半导体衬底、以及形成在所述半导体衬底上的应变缓冲结构；所述应变缓冲结构至少位于所述第一沟道与所述半导体衬底之间，或至少位于所述第二沟道与所述半导体衬底之间。
9.一种半导体器件的制造方法，其特征在于，包括：
提供一基底；所述基底具有第一区域和第二区域；
在所述第一区域上形成第一环栅晶体管、以及在所述第二区域上形成第二环栅晶体管；所述第一环栅晶体管包括第一沟道、第一栅堆叠和第一栅极侧墙；沿着所述第一沟道的长度方向，所述第一沟道包括第一沟道区、以及位于所述第一沟道区两侧的第二沟道区；所述第一栅堆叠环绕在所述第一沟道区的外周；所述第一栅极侧墙横跨在所述第二沟道区上；所述第一沟道具有的每层纳米片位于所述第二沟道区的部分大于位于所述第一沟道区的部分的厚度；所述第一沟道与所述第二环栅晶体管包括的第二沟道的材质不同；沿着所述基底的厚度方向，所述第二沟道具有的任一层所述纳米片所在行与所述第一沟道具有的相邻层所述纳米片所在行交替间隔设置。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于，所述在所述第一区域上形成第一环栅晶体管、以及在所述第二区域上形成第二环栅晶体管包括：
在所述第一区域上形成第一沟道形成部和所述第一栅极侧墙、以及在所述第二区域上至少形成与所述第一沟道形成部的结构相同的第二沟道形成部；沿着所述基底的厚度方向，所述第一沟道形成部和所述第二沟道形成部均包括释放层、以及交替层叠在所述释放层上的第一半导体层和第二半导体层；所述第一半导体层的厚度大于所述第二半导体层的厚度；沿所述第一沟道形成部的长度方向，所述第一栅极侧墙横跨在所述第一沟道形成部的两侧边缘区域上；
至少选择性去除所述第一沟道形成部包括的所述第二半导体层位于第一栅极形成区内的部分；所述第一栅极形成区与所述第一栅堆叠所在的区域对应；
对所述第一沟道形成部包括的所述第一半导体层对应所述第一栅极形成区的部分进行减薄处理，使得所述第一沟道形成部包括的每层所述第一半导体层的剩余部分形成所述第一沟道包括的相应层纳米片。
11.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述在所述第一区域上形成第一沟道形成部和所述第一栅极侧墙、以及在所述第二区域上至少形成与所述第一沟道形成部的结构相同的第二沟道形成部后，所述至少选择性去除所述第一沟道形成部包括的所述第二半导体层位于第一栅极形成区内的部分前；或，所述对所述第一沟道形成部包括的所述第一半导体层对应所述第一栅极形成区的部分进行减薄处理后，所述半导体器件的制造方法还包括：
至少选择性去除所述第二沟道形成部包括的所述第一半导体层位于第二栅极形成区内的部分，使得所述第二沟道形成部包括的所述第二半导体层形成所述第二沟道；所述第二栅极形成区与所述第二环栅晶体管包括的第二栅堆叠所在区域对应。
12.根据权利要求11所述的半导体器件的制造方法，其特征在于，在所述第一沟道形成部和所述第二沟道形成部中位于最底层的膜层为所述第二半导体层的情况下，所述至少选择性去除所述第二沟道形成部包括的所述第一半导体层位于第二栅极形成区内的部分为：选择性去除所述第二沟道形成部包括的所述第一半导体层和所述释放层位于第二栅极形成区内的部分。
13.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述在所述第一区域上形成第一沟道形成部和所述第一栅极侧墙、以及在所述第二区域上至少形成与所述第一沟道形成部的结构相同的第二沟道形成部包括：
在所述第一区域上形成第一鳍部、以及在所述第二区域上形成与所述第一鳍部结构相同的第二鳍部；所述第一鳍部和所述第二鳍部均包括源形成区、漏形成区、以及位于所述源形成区和所述漏形成区之间的过渡区；
所述第一鳍部包括的过渡区的外周形成第一牺牲栅和所述第一栅极侧墙、以及在所述第二鳍部包括的过渡区的外周形成第二牺牲栅和第二栅极侧墙；所述第一栅极侧墙至少位于所述第一牺牲栅沿长度方向的两侧；所述第二栅极侧墙至少位于所述第二牺牲栅沿长度方向的两侧；
至少在所述第一鳍部包括的源形成区和漏形成区内形成所述第一环栅晶体管包括的第一源区和第一漏区、以及至少在所述第二鳍部包括的源形成区和漏形成区内分别形成第二环栅晶体管包括的第二源区和第二漏区；
去除所述第一牺牲栅和/或所述第二牺牲栅；所述第一鳍部位于所述过渡区内的部分为所述第一沟道形成部，所述第二鳍部位于所述过渡区内的部分为所述第二沟道形成部。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于，所述沿着所述基底的厚度方向，所述第一鳍部和所述第二鳍部均包括释放材料层、以及交替层叠在所述释放材料层上的第一半导体材料层和第二半导体材料层；
所述至少在所述第一鳍部包括的源形成区和漏形成区内形成所述第一环栅晶体管包括的第一源区和第一漏区包括：至少去除部分所述第一鳍部位于所述源形成区和所述漏形成区内的部分；采用外延生长工艺形成所述第一源区和所述第一漏区；
所述至少在所述第二鳍部包括的源形成区和漏形成区内形成所述第二环栅晶体管包括的第二源区和第二漏区包括：至少去除部分所述第二鳍部位于所述源形成区和所述漏形成区内的部分；采用外延生长工艺形成所述第二源区和所述第二漏区。
15.根据权利要求14所述的半导体器件的制造方法，其特征在于，所述至少去除部分所述第一鳍部位于所述源形成区和所述漏形成区内的部分后，所述采用外延生长工艺形成所述第一源区和所述第一漏区前，所述半导体器件的制造方法还包括：沿着所述第一鳍部的长度方向，对所述第一鳍部包括的第二半导体材料层的两侧边缘区域进行选择性刻蚀；在所述第一鳍部包括的第二半导体材料层的剩余部分沿长度方向的两侧形成第一内侧墙；和/或，
所述至少去除部分所述第二鳍部位于所述源形成区和所述漏形成区内的部分后，所述采用外延生长工艺形成所述第二源区和所述第二漏区前，所述半导体器件的制造方法还包括：沿着所述第二鳍部的长度方向，对所述第二鳍部包括的第一半导体材料层的两侧边缘区域进行选择性刻蚀；在所述第二鳍部包括的第一半导体材料层的剩余部分沿长度方向的两侧形成第二内侧墙。
16.根据权利要求14所述的半导体器件的制造方法，其特征在于，所述第一半导体材料层或所述第二半导体材料层的厚度为6nm至18nm；和/或，
所述第一半导体材料层与所述第二半导体材料层之间的厚度差的绝对值为2nm至12nm。
17.根据权利要求10所述的半导体器件的制造方法，其特征在于，在所述第一沟道形成部和所述第二沟道形成部中位于最底层的膜层为所述第一半导体层的情况下，所述至少选择性去除所述第一沟道形成部包括的所述第二半导体层位于第一栅极形成区内的部分为：选择性去除所述第一沟道形成部包括的所述第二半导体层和所述释放层位于所述第一栅极形成区内的部分。
18.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述第二环栅晶体管和所述第一环栅晶体管的导电类型相反。
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