CN111710649A - 一种半导体器件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体器件及其制作方法，涉及半导体技术领域，以减少PMOS器件中导电沟道的缺陷，提高半导体器件的性能。所述半导体器件的制作方法包括：提供一衬底，衬底包括N阱区和P阱区。在衬底上形成第一半导体材料层，第一半导体材料层至少覆盖在P阱区上。在衬底上形成第二半导体材料层，第二半导体材料层覆盖在N阱区上。第二半导体材料层所含有的材料不同于第一半导体材料层所含有的材料。在衬底上形成至少两个鳍状结构。在相邻鳍状结构之间形成浅槽隔离层。所述半导体器件采用上述半导体器件的制作方法制作形成。

Description

一种半导体器件及其制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法。
背景技术
在制作CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件时，一般采用STI first工艺制作具有不同沟道材料的NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)器件和PMOS(P-Metal-Oxide-Semiconductor，P型金属-氧化物-半导体)器件。
但是，采用STI first工艺制作上述CMOS器件时，会使得PMOS器件中的导电沟道具有较多缺陷，不利于半导体器件的性能提升。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法，用于减少PMOS器件中导电沟道的缺陷，提高半导体器件的性能。
为了实现上述目的，本发明提供了一种半导体器件的制作方法，该制作方法包括：
提供一衬底，衬底包括N阱区和P阱区；
在衬底上形成第一半导体材料层，第一半导体材料层至少覆盖在P阱区上；
在衬底上形成第二半导体材料层，第二半导体材料层覆盖在N阱区上，第二半导体材料层所含有的材料不同于第一半导体材料层所含有的材料；
在衬底上形成至少两个鳍状结构；
在相邻鳍状结构之间形成浅槽隔离层。
与现有技术相比，本发明提供的半导体器件的制作方法中，在衬底上形成第一半导体材料层后，再形成第二半导体材料层。并且，第二半导体材料层覆盖在N阱区上。也就是说，用于形成第二半导体材料层的凹槽的宽度近似等于N阱区的宽度。而上述宽度远大于形成在N阱区上的鳍状结构的宽度。与采用现有STI first工艺在腐蚀鳍部获得的凹槽内形成第二半导体材料层相比，本发明提供的半导体器件的制作方法中，第二半导体材料层形成在具有较大宽度的凹槽内，不易受凹槽宽度的限制，使得形成的第二半导体材料层具有良好的晶体质量，从而提高基于第二半导体材料层形成的沟道的质量、减少沟道的缺陷，提高半导体器件的性能。
本发明还提供了一种半导体器件，该半导体器件采用上述技术方案提供的半导体器件的制作方法制作形成。
与现有技术相比，本发明提供的半导体器件具有的有益效果与上述技术方案提供的半导体器件的制作方法具有的有益效果相同，此处不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为现有技术中形成NMOS和PMOS器件的导电沟道的过程示意图；
图2为本发明实施例提供的半导体器件的制作方法流程图；
图3为本发明实施例中形成第一材料层后结构示意图；
图4为本发明实施例中形成第一材料层和应变缓冲层后结构示意图；
图5为本发明实施例中形成第一半导体材料层后第一种结构示意图；
图6为本发明实施例中形成第一半导体材料层后第二种结构示意图；
图7为本发明实施例中形成第一半导体材料层后第三种结构示意图；
图8为本发明实施例中形成第一半导体材料层后第四种结构示意图；
图9为本发明实施例中形成第一半导体材料层后第五种结构示意图；
图10为本发明实施例中形成第一半导体材料层后第六种结构示意图；
图11为本发明实施例中形成第三材料层后第一种结构示意图；
图12为本发明实施例中形成第三材料层后第二种结构示意图；
图13为本发明实施例中形成第三材料层后第三种结构示意图；
图14为本发明实施例中形成第三材料层后第四种结构示意图；
图15为本发明实施例中形成第三材料层后第五种结构示意图；
图16为本发明实施例中形成第三材料层后第六种结构示意图；
图17为本发明实施例中形成第二材料层后第一种结构示意图；
图18为本发明实施例中形成第二材料层后第二种结构示意图；
图19为本发明实施例中形成第二材料层后第三种结构示意图；
图20为本发明实施例中形成第二材料层后第四种结构示意图；
图21为本发明实施例中形成第二材料层后第五种结构示意图；
图22为本发明实施例中形成第二材料层后第六种结构示意图；
图23为本发明实施例中形成第二半导体材料层后第一种结构示意图；
图24为本发明实施例中形成第二半导体材料层后第二种结构示意图；
图25为本发明实施例中形成第二半导体材料层后第三种结构示意图；
图26为本发明实施例中形成第二半导体材料层后第四种结构示意图；
图27为本发明实施例中形成鳍状结构后第一种结构示意图；
图28为本发明实施例中形成鳍状结构后第二种结构示意图；
图29为本发明实施例中形成鳍状结构后第三种结构示意图；
图30为本发明实施例中形成鳍状结构后第四种结构示意图；
图31为本发明实施例中形成浅槽隔离层和衬垫层后第一种结构示意图；
图32为本发明实施例中形成浅槽隔离层和衬垫层后第二种结构示意图；
图33为本发明实施例中形成浅槽隔离层和衬垫层后第三种结构示意图；
图34为本发明实施例中形成浅槽隔离层和衬垫层后第四种结构示意图；
图35为本发明实施例中形成鳍部后第一种结构示意图；
图36为本发明实施例中形成鳍部后第二种结构示意图；
图37为本发明实施例中形成鳍部后第三种结构示意图；
图38为本发明实施例中形成鳍部后第四种结构示意图。
附图标记：1为衬底，11为N阱区，12为P阱区，2为第一半导体材料层，3为第二半导体材料层，4为鳍状结构，41为鳍部，5为浅槽隔离层，6为第一材料层，7为第二材料层，8为第三材料层，9为应变缓冲层，10为衬垫层。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
随着器件特征尺寸进入到5纳米技术节点，半导体器件因小尺度量子效应造成沟道的迁移率退化。同时，半导体器件的尺寸不断微缩带来的应变工程出现饱和效应，使得CMOS器件的性能退化。其中，PMOS器件退化更为严重。而SiGe和Ge高迁移率材料具有高载流子迁移率的特点，若采用SiGe或Ge高迁移率材料制作PMOS器件中的导电沟道，可以提高导电沟道的载流子迁移率，进而提升半导体器件的性能。
但是，当采用SiGe或Ge材料制作NMOS器件中的导电沟道时，则存在界面态较差、源漏接触电阻高、N型杂质固浓度低以及扩散快等问题。因此，SiGe或Ge高迁移率材料一般作为PMOS器件的导电沟道。而NMOS器件采用应变Si、较低Ge含量的SiGe或Ⅲ-Ⅴ族材料制作导电沟道。
现有CMOS器件的制作过程中，如图1所示，为实现具有不同沟道材料的NMOS和PMOS器件的制作，一般采用STI first工艺。具体来说，首先采用光刻和刻蚀工艺，对硅衬底或SOI衬底进行刻蚀，在N阱区和P阱区上形成至少两个鳍部。之后，在相邻鳍部之间形成浅槽隔离层，并对浅槽隔离层进行平坦化和回刻处理，以露出鳍部的顶部。再对位于N阱区上的鳍部进行腐蚀，形成凹槽。最后，在凹槽内外延形成SiGe或Ge高迁移率材料的PMOS器件的导电沟道，从而实现具有不同沟道材料的NMOS和PMOS器件的制作。由上述内容可知，采用STIfirst工艺制作上述半导体器件的过程较为复杂。并且，SiGe或Ge高迁移率材料是外延形成在刻蚀鳍部形成的凹槽内。在上述情况下，上述凹槽的最大宽度等于鳍部的宽度。此时，凹槽的宽度较小，不利于SiGe或Ge高迁移率材料的形成，使得PMOS器件中的导电沟道具有较多缺陷，从而导致半导体器件的性能不佳。
此外，虽然现有的STI last工艺制作半导体器件的过程较简便，但是现有STIlast工艺一般只能实现相同沟道材料的NMOS和PMOS器件的制作，难以形成上述半导体器件。
为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制作方法。本发明实施例提供的半导体器件的制作方法中，在衬底上形成第一半导体材料层后，再形成第二半导体材料层。并且，第二半导体材料层覆盖在N阱区上。也就是说，用于形成第二半导体材料层的凹槽的宽度近似等于N阱区的宽度，此宽度远大于鳍部的宽度，使得形成的第二半导体材料层具有良好的晶体质量，从而提高基于第二半导体材料层形成的沟道的质量、减少沟道的缺陷，提高半导体器件的性能。
本发明实施例提供了一种半导体器件的制作方法，如图2所示，该半导体器件的制作方法包括：
步骤S101：提供一衬底1，衬底1包括N阱区11和P阱区12。上述衬底1可以为硅衬底或绝缘体上硅衬底等满足工作要求的半导体衬底。至于上述N阱区11和P阱区12在衬底1上的位置、二者的数量，可以根据实际应用场景设计，只要能够应用到本发明实施例提供的半导体器件的制作方法中均可。
需要说明的是，为了给后续形成的沟道提供充足的应力，在提供一衬底1后，在衬底1上形成第一半导体材料层2前，上述半导体器件的制作方法还可以包括：
步骤S101-2：在衬底1上形成覆盖衬底1的应变缓冲层9。
示例性的，可以采用外延方式形成上述应变缓冲层9。同时，为方便后续操作，可以在形成应变缓冲层9后，采用化学机械抛光等工艺对应变缓冲层9进行平坦化处理，以改善应变缓冲层9表面的粗糙度。
至于应变缓冲层9所含有的材料可以为Si1-yGey，其中，0.2≤y≤0.6。具体的，应变缓冲层9内Ge的浓度可以是均匀分布，还可以是沿着应变缓冲层9的高度方向，Ge的浓度越高。此外，应变缓冲层9的层厚可以为0.5μm～3.5μm。更进一步的，应变缓冲层9的优选层厚为1μm。
当然，上述应变缓冲层9所含有的材料、以及应变缓冲层9的层厚还可以根据实际情况设置，此处不作具体限定。
步骤S102：如图3至图10所示，在衬底1上形成第一半导体材料层2。第一半导体材料层2至少覆盖在P阱区12上。应理解，上述第一半导体材料层2可以仅覆盖在P阱区12上。或者，上述第一半导体材料层2可以既覆盖在P阱区12上，又覆盖在N阱区11上。需要说明的是，当上述第一半导体材料层2同时覆盖在P阱区12和N阱区11上时，位于P阱区12上的第一半导体材料层2的高度大于位于N阱区11上的第一半导体材料层2的高度。
具体来说，在衬底1上形成第一半导体材料层2包括：
步骤S102.1：如图3和图4所示，在衬底1上形成覆盖N阱区11和P阱区12的第一材料层6。示例性的，可以通过外延的方式在衬底1上，或者在应变缓冲层9上形成第一材料层6。上述第一材料层6所含有的材料可以为Si。第一材料层6的层厚可以为20nm～100nm。当然，第一材料层6所含有的材料还可以是较低Ge含量的SiGe或Ⅲ-Ⅴ族等其他满足工作要求的材料。第一材料层6的厚度也可以根据实际应用场景设计，此处不作具体限定。
步骤S102.2：如图5至图10所示，处理位于N阱区11上的第一材料层6，或，处理对应N阱区11的第一材料层6和对应N阱区11的衬底1，形成凹槽。凹槽的深度小于、等于或大于第一材料层6的厚度，使得剩余第一材料层6形成第一半导体材料层2。
示例性的，如图5和图8所示，可以通过光刻和刻蚀工艺，沿着自下而上的方向，去除部分高度的、且位于N阱区11上的第一材料层6。此时形成的凹槽的深度小于第一材料层6的厚度。同时，形成的第一半导体材料层2不仅覆盖在P阱区12上，还覆盖在N阱区11上。其中，覆盖在P阱区12上的第一半导体材料层2的厚度等于第一材料层6的层厚。而覆盖在N阱区11上的第一半导体材料层2的厚度等于去除部分高度后的第一材料层6的厚度。
或者，如图6和图9所示，可以通过光刻和刻蚀工艺，去除全部高度的、且位于N阱区11上的第一材料层6。此时形成的凹槽的深度等于第一材料层6的厚度。同时，形成的第一半导体材料层2仅覆盖在P阱区12上。
再者，如图7所示，还可以通过光刻和刻蚀工艺，沿着自下而上的方向，去除位于N阱区11上的全部第一材料层6后，又去除了部分高度的对应N阱区11的衬底1。此时形成的凹槽的深度大于第一材料层6的厚度。同时，形成的第一半导体材料层2仅覆盖在P阱区12上。
具体的，凹槽的深度可以根据实际应用场景设计，此处不作具体限定。优选的，凹槽的深度等于第一材料层6的厚度。并且，除了单纯采用光刻和刻蚀工艺外，还可以采用硬掩膜。例如：在形成第一材料层6后，形成覆盖第一材料层6的硬掩膜。之后通过光刻和刻蚀工艺对硬掩膜进行处理，形成硬掩膜图形。再基于形成的硬掩膜图形，对第一材料层6进行处理，获得第一半导体材料层2。最后，在进行下一步骤前，去除硬掩膜图形。
此外，在衬底1上形成有应变缓冲层9的情况下，当凹槽的深度小于或等于第一材料层6的厚度时，形成第一半导体材料层2的过程与上述操作过程相同，此处不做赘述。如图10所示，当凹槽的深度大于第一材料层6的厚度时，形成第一半导体材料层2的过程应为去除位于N阱区11上的全部第一材料层6后，再去除部分高度的、且对应N阱区11的应变缓冲层9。
需要说明的是，在步骤S102.2中对第一材料层6，或对第一材料层6和衬底1进行了刻蚀处理。刻蚀处理后，第一半导体材料层2的表面，或第一半导体材料层2和衬底1的表面会有一定程度的损伤。因此，可以在进行步骤S103前采用以下两种方式修复第一半导体材料层2表面，或第一半导体材料层2表面和衬底1表面的损伤：
如图11至图16所示，第一种方式是在衬底1上形成第一半导体材料层2后，在衬底1上形成第二半导体材料层3前，具体包括以下步骤：
步骤S102-3a：形成覆盖第一半导体材料层2和N阱区11的第三材料层8。应理解，在形成第二半导体材料层3前，形成了覆盖第一半导体材料层2和N阱区11的第三材料层8，第二半导体材料层3可以形成在表面较为平坦的第三材料层8上，从而可以减小因刻蚀等工艺对第二半导体材料层3的影响，进一步提高第二半导体材料层3的质量。
对于第三材料层8来说，第三材料层8所含有的材料可以为Si。第三材料层8的层厚可以为1nm～10nm。当然，第三材料层8所含有的材料、以及第三材料层8的层厚还可以根据实际情况选择。
第二种方式是在衬底1上形成第一半导体材料层2后，在衬底1上形成第二半导体材料层3前，具体包括以下步骤：
步骤S102-3b.1：氧化第一半导体材料层2，或氧化衬底1和第一半导体材料层2，形成氧化层。应理解，当上述凹槽的深度小于第一材料层6的厚度时，氧化第一半导体材料层2形成氧化层，以修复第一半导体材料层2表面的损伤。当上述凹槽的深度等于或大于第一材料层6的厚度时，氧化衬底1和第一半导体材料层2形成氧化层，以修复衬底1和第一半导体材料层2表面的损伤。
至于氧化层所含有的材料可以为SiO2，氧化层的层厚可以为1nm～10nm。更进一步的，氧化层的优选层厚为3nm～5nm。当然，上述氧化层的具体厚度可以根据实际应用场景设计，只要能够修复第一半导体材料层2表面，或第一半导体材料层2表面和衬底1表面的损伤即可。氧化第一半导体材料层2，或衬底1和第一半导体材料层2的氧化条件可以根据实际应用场景设计，此处不做具体限定。
步骤S102-3b.2：去除氧化层。应理解，通过氧化的方式在第一半导体材料层2的表面，或衬底1的表面和第一半导体材料层2的表面形成氧化层。此时，上述结构所具有的损伤的表面转移到形成的氧化层上。之后，采用HF腐蚀等方式去除掉氧化层后，第一半导体材料层2的表面，或衬底1的表面和第一半导体材料层2的表面较为平坦，便于形成高质量的第二半导体材料层3。
需要说明的是，当采用上述第二种方式修复第一半导体材料层2的表面，或衬底1的表面和第一半导体材料层2的表面具有的损伤时，可以在去除掉氧化层后直接进行步骤S103，或者，也可以在去除掉氧化层后，采用第一种方式形成第三材料层8后再进行步骤S103。
此外，当衬底1上形成有应变缓冲层9时，应采用上述第一种方式和第二种方式修复第一半导体材料层2表面，或第一半导体材料层2表面和应变缓冲层9表面的损伤。
步骤S103：如图17至图26所示，在衬底1上形成第二半导体材料层3，第二半导体材料层3覆盖在N阱区11上。第二半导体材料层3所含有的材料不同于第一半导体材料层2所含有的材料。
具体来说，在衬底1上形成第二半导体材料层3包括：
步骤S103.1：如图17至图22所示，在第一半导体材料层2和N阱区11的上方，形成覆盖第一半导体材料层2和N阱区11的第二材料层7。
示例性的，若未形成有上述第三材料层8，则可以通过外延形成覆盖第一半导体材料层2和N阱区11的第二材料层7。若在形成第二半导体材料层3前，形成了覆盖第一半导体材料层2和N阱区11的第三材料层8，则可以通过外延形成覆盖第三材料层8的第二材料层7。上述第二材料层7覆盖在P阱区12和N阱区11的上方。
至于第二材料层7所含有的材料可以为Si1-xGex，其中，0.2≤x≤0.7。
步骤S103.2：如图23至图26所示，对第一半导体材料层2和第二材料层7，或对第二材料层7进行平坦化处理，使得剩余第二材料层7形成第二半导体材料层3。第二半导体材料层3的顶部与第一半导体材料层2的顶部齐平。应理解，在形成第二材料层7时，第二材料层7不仅覆盖在N阱区11的上方，还覆盖在P阱区12的上方。为形成具有不同沟道材料的NMOS器件和PMOS器件、以及使得第一半导体材料层2和第二半导体材料层3的顶部齐平，则需要对第一半导体材料层2和第二材料层7，或对第二材料层7进行平坦化处理，剩余第二材料层7形成第二半导体材料层3。
具体的，当形成的第二材料层7的层厚小于或等于位于P阱区12上的第一半导体材料层2的层厚时，应对第一半导体材料层2和第二材料层7进行平坦化处理。当形成的第二材料层7的层厚大于位于P阱区12上的第一半导体材料层2的层厚时，可以仅对第二材料层7进行平坦化处理，以恰好露出位于P阱区12上的第一半导体材料层2的顶部(当P阱区12上形成有第三材料层8时，应为恰好露出位于P阱区12上的第三材料层8的顶部)。当然，为保证第一半导体材料层2和第二半导体材料层3的顶部齐平，无论是形成的第二材料层7的层厚小于、等于或大于第一半导体材料层2的层厚，均可以对第一半导体材料层2和第二材料层7进行平坦化处理。
需要说明的是，若形成有覆盖第一半导体材料层2和N阱区11的第三材料层8，则在对第二材料层7进行平坦化后，可以全部或部分保留第三材料层8。具体的，P阱区12上剩余的第三材料层8的厚度，可以根据实际应用场景设计，此处不做具体限定。
此外，上述第二半导体材料层3所含有的材料为Si1-xGex(0.2≤x≤0.7)，当第一半导体材料层2所含有的材料为较低Ge含量的SiGe时，第一半导体材料层2所含有材料的组成元素与第二半导体材料层3所含有材料的组成元素相同，但二者内Ge含量不同。而当第一半导体材料层2所含有的材料为Si或Ⅲ-Ⅴ族材料时，第二半导体材料层3所含有的材料不同于第一半导体材料层2所含有的材料。
需要强调的是，图23至图26仅示出了当凹槽深度等于第一材料层6厚度时，形成第二半导体材料层3后的结构示意图，并不代表第二半导体材料层3仅能够形成在深度等于第一材料层6厚度的凹槽内。
值得注意的是，在衬底1上形成第一半导体材料层2后，再形成第二半导体材料层3。并且，第二半导体材料层3覆盖在N阱区11上。也就是说，用于形成第二半导体材料层3的凹槽的宽度近似等于N阱区11的宽度。而上述宽度远大于后续形成在N阱区11上的鳍状结构4的宽度。与采用现有STI first工艺在腐蚀鳍部后获得的凹槽内形成第二半导体材料层3相比，本发明实施例提供的半导体器件的制作方法中，第二半导体材料层3形成在具有较大宽度的凹槽内，不易受凹槽宽度的限制，使得形成的第二半导体材料层3具有良好的晶体质量，从而提高基于第二半导体材料层3形成的沟道的质量、减少沟道的缺陷，提高半导体器件的性能。
步骤S104：如图27至图30所示，在衬底1上形成至少两个鳍状结构4。
示例性的，可以通过侧墙转移工艺，或者通过光刻和刻蚀工艺，对第一半导体材料层2、第二半导体材料层3和衬底1(当形成有第三材料层8时，还包括第三材料层8)进行刻蚀，形成至少两个鳍状结构4。具体的，位于P阱区12上的鳍状结构4包括刻蚀第一半导体材料层2形成的子鳍部、以及刻蚀部分衬底1形成的子鳍部(当P阱区12上保留有第三材料层8时，还包括刻蚀第三材料层8形成的子鳍部)。而位于N阱区11上的鳍状结构4包括刻蚀第二半导体材料层3形成的子鳍部、以及刻蚀部分衬底1形成的子鳍部(当形成有第三材料层8时，还包括刻蚀第三材料层8形成的子鳍部)。
需要说明的是，如图29和图30所示，当形成有应变缓冲层9，并且应变缓冲层9的层厚较厚时，在衬底1上形成至少两个鳍状结构4则包括：刻蚀第一半导体材料层2、第二半导体材料层3、以及应变缓冲层9(当形成有第三材料层8时，还包括第三材料层8)，获得至少两个鳍状结构4。或者，应变缓冲层9的层厚较薄时，在衬底1上形成至少两个鳍状结构4则包括：刻蚀第一半导体材料层2、第二半导体材料层3、应变缓冲层9以及衬底1(当形成有第三材料层8时，还包括第三材料层8)，获得至少两个鳍状结构4。
此外，为提高位于N阱区11上的鳍状结构4的热稳定性，防止后续高温处理对上述鳍状结构4造成影响，在衬底1上形成至少两个鳍状结构4后，在相邻鳍状结构4之间形成浅槽隔离层5前，上述半导体器件的制作方法还包括：
步骤S104-5：在衬底1和鳍状结构4上形成衬垫层10。示例性的，可以通过化学气相沉积、等离子体增强原子层沉积等方式，在衬底1和鳍状结构4上形成衬垫层10。至于衬垫层10所含有的材料可以为SiN。衬垫层10的层厚可以根据实际情况设置。
步骤S105：如图31至图34所示，在相邻鳍状结构4之间形成浅槽隔离层5。至于浅槽隔离层5所含有的材料可以为SiO2、SiCO、SiN或Si3N4等绝缘材料。
需要说明的是，在相邻鳍状结构4之间形成浅槽隔离层5后，上述半导体器件的制作方法还包括：
步骤S106：对衬底1和浅槽隔离层5进行退火处理。
具体的，退火处理包括炉管退火处理、快速退火处理、激光退火处理中的一种或几种。其中，炉管退火处理的处理条件为：处理温度为600℃～800℃，处理时间为20min～60min。快速退火处理的处理条件为：处理温度为650℃～850℃，处理时间为10s～60s，处理周期为1个～5个。激光退火处理的处理条件为：处理时间为1ns～1ms。至于激光退火处理时的处理温度可以根据实际应用情况设置。例如：激光退火的处理温度为1150℃。
上述几种退火处理方式的具体处理温度、处理时间或处理周期可以根据实际应用情况设置。
步骤S107：如图35至图38所示，对浅槽隔离层5和衬垫层10进行回刻处理，以露出预定高度的鳍状结构4，形成至少两个鳍部41。每个鳍部41均包括源区形成区、漏区形成区、以及位于源区形成区和漏区形成区之间栅极形成区。示例性的，可以通过DHF(氢氟酸稀释液)溶液对浅槽隔离层5和衬垫层10进行回刻处理。而浅槽隔离层5回刻的高度可以根据实际情况设置。例如：回刻后的浅槽隔离层5的顶部与刻蚀衬底1或应变缓冲层9形成的子鳍部的顶部齐平。
步骤S108：在至少两个鳍部41位于栅极形成区的区域上形成牺牲栅(图中未示出)。示例性的，可以在露出的鳍部41上形成牺牲栅的栅极材料。并对上述栅极材料进行刻蚀，以仅在鳍部41位于栅极形成区的区域上形成牺牲栅。
上述牺牲栅的栅极材料可以为多晶硅或非晶硅等材料。上述牺牲栅的长度延伸方向与鳍部41的长度延伸方向不同。例如：上述牺牲栅的长度延伸方向与鳍部41的长度延伸方向正交。
此外，在形成牺牲栅后，并在进行下一步骤前，可以形成沿垂直于牺牲栅长度延伸方向分布的第一栅极侧墙(图中未示出)和第二栅极侧墙(图中未示出)。牺牲栅位于第一栅极侧墙和第二栅极侧墙之间。至于第一栅极侧墙和第二栅极侧墙所含有的材料可以为SiO2、SiN等绝缘材料。第一栅极侧墙和第二栅极侧墙的宽度可以根据实际应用场景设计，在此不作具体限定。
步骤S109：在源区形成区和漏区形成区分别形成源区和漏区，栅极形成区分别与源区和漏区接触。示例性的，可以采用外延的方式在源区形成区形成源区，并在漏区形成区形成漏区。位于源区形成区的鳍部41分别与源区和漏区接触。其中，源区和漏区所含有的材料为半导体材料。上述半导体材料可以为Si、SiGe或Ge。
步骤S110：去除牺牲栅，并在栅极形成区的外周形成栅堆叠结构(图中未示出)。示例性的可以采用湿法刻蚀方式去除牺牲栅。之后，可以通过原子层沉积等方式，在位于栅极形成区的鳍部41外周形成栅堆叠结构。其中，上述栅堆叠结构可以包括栅介质层和栅极。具体的，栅介质层所含有的材料可以为HfO2、ZrO2、TiO2或Al2O3等介电常数较高的材料。栅极所含有的材料可以为TiN、TaN或TiSiN等导电材料。
本发明实施例还提供了一种半导体器件，该半导体器件采用上述实施例提供的半导体器件的制作方法制作形成。
本发明实施例提供的半导体器件具有的有益效果与上述实施例提供的半导体器件的制作方法具有的有益效果相同，此处不做赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (13)

1.一种半导体器件的制作方法，其特征在于，包括：
提供一衬底，所述衬底包括N阱区和P阱区；
在所述衬底上形成第一半导体材料层，所述第一半导体材料层至少覆盖在所述P阱区上；
在所述衬底上形成第二半导体材料层，所述第二半导体材料层覆盖在所述N阱区上，所述第二半导体材料层所含有的材料不同于所述第一半导体材料层所含有的材料；
在所述衬底上形成至少两个鳍状结构；
在相邻所述鳍状结构之间形成浅槽隔离层。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第二半导体材料层内含有Ge。
3.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述衬底上形成第一半导体材料层包括：
在所述衬底上形成覆盖所述N阱区和P阱区的第一材料层；
处理位于所述N阱区上的所述第一材料层，或，处理对应所述N阱区的所述第一材料层和对应所述N阱区的所述衬底，形成凹槽，所述凹槽的深度小于、等于或大于所述第一材料层的厚度，使得剩余所述第一材料层形成所述第一半导体材料层。
4.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述第一材料层所含有的材料为Si；和/或，
所述第一材料层的层厚为20nm～100nm。
5.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述衬底上形成第二半导体材料层包括：
在所述第一半导体材料层和所述N阱区的上方，形成覆盖所述第一半导体材料层和所述N阱区的第二材料层；
对所述第一半导体材料层和所述第二材料层，或对所述第二材料层进行平坦化处理，使得剩余所述第二材料层形成第二半导体材料层，所述第二半导体材料层的顶部与所述第一半导体材料层的顶部齐平。
6.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述第二材料层所含有的材料为Si1-xGex，其中，0.2≤x≤0.7。
7.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述衬底上形成第一半导体材料层后，所述在所述衬底上形成第二半导体材料层前，所述半导体器件的制作方法还包括：
形成覆盖所述第一半导体材料层和所述N阱区的第三材料层。
8.根据权利要求7所述的半导体器件的制作方法，其特征在于，所述第三材料层所含有的材料为Si，所述第三材料层的层厚为1nm～10nm。
9.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述衬底上形成第一半导体材料层后，所述在所述衬底上形成第二半导体材料层前，所述半导体器件的制作方法还包括：
氧化所述第一半导体材料层，或氧化所述衬底和所述第一半导体材料层，形成氧化层；
去除所述氧化层。
10.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述提供一衬底后，所述在所述衬底上形成第一半导体材料层前，所述半导体器件的制作方法还包括：
在所述衬底上形成覆盖所述衬底的应变缓冲层；
所述在所述衬底上形成至少两个鳍状结构包括：
刻蚀所述第一半导体材料层、所述第二半导体材料层、以及所述应变缓冲层，获得所述至少两个所述鳍状结构。
11.根据权利要求1～10任一项所述的半导体器件的制作方法，其特征在于，所述在所述衬底上形成至少两个鳍状结构后，所述在相邻所述鳍状结构之间形成浅槽隔离层前，所述半导体器件的制作方法还包括：
在所述衬底和所述鳍状结构上形成衬垫层；
所述在相邻所述鳍状结构之间形成浅槽隔离层后，所述半导体器件的制作方法还包括：
对所述衬底和所述浅槽隔离层进行退火处理；
对所述浅槽隔离层和所述衬垫层进行回刻处理，以露出预定高度的所述鳍状结构，形成至少两个鳍部；每个所述鳍部均包括源区形成区、漏区形成区、以及位于所述源区形成区和所述漏区形成区之间栅极形成区；
在至少两个所述鳍部位于所述栅极形成区的区域上形成牺牲栅；
在所述源区形成区和所述漏区形成区分别形成源区和漏区，所述栅极形成区分别与所述源区和所述漏区接触；
去除所述牺牲栅，并在所述栅极形成区的外周形成栅堆叠结构。
12.根据权利要求11所述的半导体器件的制作方法，其特征在于，所述衬垫层所含有的材料为SiN；和/或，
所述退火处理包括炉管退火处理、快速退火处理、激光退火处理中的一种或几种。
13.一种半导体器件，其特征在于，所述半导体器件采用权利要求1～12任一项所述的半导体器件的制作方法制作形成。
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