CN112992899B - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，用于在确保第一晶体管和第二晶体管具有的阈值电压不同的情况下，简化半导体器件的制造过程，提高半导体器件的良率和性能。所述半导体器件包括：衬底、第一晶体管和第二晶体管。衬底包括第一阱区和第二阱区。第一晶体管形成在第一阱区上。第一晶体管包括的沟道区具有第一材料部。第二晶体管形成在第二阱区上。第二晶体管和第一晶体管的导电类型不同。第二晶体管包括的沟道区具有第一材料部、以及形成在第一材料部外周的第二材料部。第二材料部的材质与第一材料部的材质不同。第二晶体管和/或第一晶体管为堆叠纳米线或片环栅晶体管。所述半导体器件的制造方法用于制造上述半导体器件。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
在实际的半导体器件的制造过程中，通常会在NMOS(N-Metal-Oxide-Semiconductor，可缩写为N型金属-氧化物-半导体)器件和PMOS(P-Metal-Oxide-Semiconductor，可缩写为P型金属-氧化物-半导体)器件所包括的沟道区的外周形成不同厚度或不同材料的栅堆叠结构，以使得NMOS器件和PMOS器件具有不同的阈值电压。
但是，通过在NMOS器件和PMOS器件所包括的沟道区的外周形成不同厚度或不同材料的栅堆叠结构，来使得NMOS器件和PMOS器件具有不同的阈值电压的方法，使得半导体器件的制造过程较为复杂。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，用于在确保第一晶体管和第二晶体管所具有的阈值电压不同的情况下，简化半导体器件的制造过程，提高半导体器件的良率和性能。
为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：
衬底；衬底包括第一阱区和第二阱区；
形成在第一阱区上的第一晶体管；第一晶体管所包括的沟道区具有第一材料部；
形成在第二阱区上的第二晶体管；第二晶体管和第一晶体管的导电类型不同；第二晶体管所包括的沟道区具有第一材料部、以及形成在第一材料部外周的第二材料部；第二材料部的材质与第一材料部的材质不同；第二晶体管和/或第一晶体管为堆叠纳米线或片环栅晶体管；第二晶体管具有的第一材料部的厚度和宽度分别小于第一晶体管具有的第一材料部的厚度和宽度。
与现有技术相比，本发明提供的半导体器件中，形成在第一阱区上的第一晶体管与形成在第二阱区上的第二晶体管的导电类型不同。并且，第一晶体管所包括的沟道区具有第一材料部。而第二晶体管所包括的沟道区具有第一材料部、以及形成在第一材料部外周的第二材料部。同时，上述第二材料部的材质与第一材料部的材质不同。也就是说，第一晶体管所包括的沟道区与第二晶体管所包括的沟道区的材质并不完全相同。不同材质的沟道区具有不同的载流子迁移率和导电性能，因此在第一晶体管所包括的沟道区与第二晶体管所包括的沟道区的材质并不完全相同的情况下，利于第一晶体管和第二晶体管获得不同的阈值电压。基于此，在制造本发明提供的半导体器件的过程中，可以在第一阱区和第二阱区上均形成了相应的第一材料部后，只需通过在第二阱区的第一材料部的外周形成第二材料部的方式，就可以使得第一晶体管和第二晶体管具有不同的阈值电压，无须通过多次“淀积-刻蚀-淀积”的方式在不同晶体管所包括的沟道区的外周形成不同厚度或材料的栅堆叠结构，从而能够简化半导体器件的制造过程，提高半导体器件的良率和性能。
本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
提供一衬底，衬底包括第一阱区和第二阱区；
在第一阱区上形成第一晶体管、以及在第二阱区上形成第二晶体管；第一晶体管所包括的沟道区具有第一材料部；第二晶体管和第一晶体管的导电类型不同；第二晶体管所包括的沟道区具有第一材料部、以及形成在第一材料部外周的第二材料部；第二材料部的材质不同于第一材料部的材质；第二晶体管和/或第一晶体管为堆叠纳米线或片环栅晶体管；其中，
在第一阱区上形成第一晶体管、以及在第二阱区上形成第二晶体管，包括：
在第一阱区上形成第一晶体管所包括的沟道区，以及在第二阱区上形成沟道形成区；沟道区和沟道形成区均具有第一材料部；
在掩膜层的掩膜作用下，对沟道形成区进行减薄处理，以使得沟道形成区具有的第一材料部的厚度和宽度分别小于沟道区具有的第一材料部的厚度和宽度；掩膜层覆盖在第一阱区和第一晶体管所包括的沟道区上；
在减薄处理后的沟道形成区的外周形成第二材料部，获得第二晶体管所包括的沟道区。
与现有技术相比，本发明提供的半导体器件的制造方法具有的有益效果与上述技术方案提供的半导体器件具有的有益效果相同，此处不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例在衬底上形成沟道材料层和牺牲材料层后的结构示意图；
图2为本发明实施例中形成第一鳍状结构和第二鳍状结构后沿B-B向的结构剖视图；
图3为本发明实施例中在形成第一鳍状结构和第二鳍状结构后沿A-A向的结构剖视图；
图4为本发明实施例中形成浅槽隔离后沿B-B向的结构剖视图；
图5为本发明实施例中形成浅槽隔离后沿A-A向的结构剖视图；
图6为本发明实施例中形成牺牲栅、第一侧墙和第二侧墙后沿B-B向的结构剖视图；
图7为本发明实施例中形成牺牲栅、第一侧墙和第二侧墙后沿A-A向的结构剖视图；
图8为本发明实施例中形成第一内侧墙和第二内侧墙后沿B-B向的结构剖视图；
图9为本发明实施例中形成源区和漏区后沿B-B向的结构剖视图；
图10为本发明实施例中形成第一介电层和第二介电层后沿B-B向的结构剖视图；
图11为本发明实施例中形成沟道区后沿B-B向的结构剖视图；
图12为本发明实施例中形成沟道区和沟道形成区后沿A-A向的第一种结构剖视图；
图13为本发明实施例中形成沟道区和沟道形成区后沿A-A向的第二种结构剖视图；
图14为本发明实施例中形成沟道区和沟道形成区后沿A-A向的第三种结构剖视图；
图15为本发明实施例中形成掩膜层后沿A-A向的第一种结构剖视图；
图16为本发明实施例中形成掩膜层后沿A-A向的第二种结构剖视图；
图17为本发明实施例中形成掩膜层后沿A-A向的第三种结构剖视图；
图18为本发明实施例中对沟道形成区进行减薄处理后沿B-B向的结构剖视图；
图19为本发明实施例中对沟道形成区进行减薄处理后沿A-A向的第一种结构剖视图；
图20为本发明实施例中对沟道形成区进行减薄处理后沿A-A向的第二种结构剖视图；
图21为本发明实施例中对沟道形成区进行减薄处理后沿A-A向的第三种结构剖视图；
图22为本发明实施例中形成第二材料部后沿B-B向的结构剖视图；
图23为本发明实施例中形成第二材料部后沿A-A向的第一种结构剖视图；
图24为本发明实施例中形成第二材料部后沿A-A向的第二种结构剖视图；
图25为本发明实施例中形成第二材料部后沿A-A向的第三种结构剖视图；
图26为本发明实施例中形成栅堆叠结构后沿B-B向的结构剖视图；
图27为本发明实施例中形成栅堆叠结构后沿A-A向的第一种结构剖视图；
图28为本发明实施例中形成栅堆叠结构后沿A-A向的第二种结构剖视图；
图29为本发明实施例中形成栅堆叠结构后沿A-A向的第三种结构剖视图。
附图标记：11为衬底，111为第一阱区，112为第二阱区，12为叠层材料层，121为沟道材料层，122为牺牲材料层，13为第一鳍状结构，131为第一鳍部，1311为源区形成区，1312为漏区形成区，1313为栅极形成区，14为第二鳍状结构，141为第二鳍部，15为浅槽隔离，16为牺牲栅，17为第一侧墙，18为第二侧墙，19为第一内侧墙，20为第二内侧墙，21为源区，22为漏区，23为第一介电层，24为第二介电层，25为沟道区，26为沟道形成区，27为掩膜层，28为第一材料部，29为第二材料部，30为第三材料部，31为栅堆叠结构，311为栅介质层，312为栅极，32为第一晶体管，33为第二晶体管。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在实际的半导体器件的制造过程中，通常会在NMOS(N-Metal-Oxide-Semiconductor，可缩写为N型金属-氧化物-半导体)器件和PMOS(P-Metal-Oxide-Semiconductor，可缩写为P型金属-氧化物-半导体)器件所包括的沟道区的外周形成不同厚度或不同材料的栅堆叠结构，以使得NMOS器件和PMOS器件具有不同的阈值电压。
下面以NMOS器件和PMOS器件均为堆叠纳米线或片环栅晶体管为例简单介绍具有不同的阈值电压的NMOS器件和PMOS器件的制造过程：首先分别在N阱区和P阱区上形成沿第一方向延伸的至少一个鳍状结构。接着在相邻的鳍状结构之间形成浅槽隔离。其中，每个鳍状结构暴露在浅槽隔离外的部分形成鳍部。每个鳍部均包括至少一层叠层。每层叠层包括牺牲层、以及位于牺牲层上的沟道层。之后，在至少两个鳍部的外周形成沿第二方向延伸的牺牲栅、以及形成沿牺牲栅的宽度方向位于牺牲栅两侧的源区和漏区。其中，上述第二方向不同于第一方向。然后，去除牺牲栅，以及去除牺牲层位于源区和漏区之间的部分，使得沟道层位于源区和漏区之间的部分形成纳米线或片。在NMOS器件和PMOS器件所包括的纳米线或片的外周形成NMOS器件(或PMOS器件)对应的栅堆叠结构。并在覆盖NMOS器件(或PMOS器件)的掩膜层的掩膜作用下，去除PMOS器件(或NMOS器件)所包括的纳米线或片的外周形成的NMOS器件(或PMOS器件)对应的栅堆叠结构。最后在PMOS器件所包括的纳米线或片的外周形成PMOS器件对应的栅堆叠结构，从而通过多次“淀积-刻蚀-淀积”的方式获得具有不同阈值电压的NMOS器件和PMOS器件。
由上述内容可知，通过在NMOS器件和PMOS器件所包括的沟道区的外周形成不同厚度或不同材料的栅堆叠结构，来使得NMOS器件和PMOS器件具有不同的阈值电压的方法，使得半导体器件的制造过程较为复杂。并且，随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。而在较小的空间内形成不同厚度或不同材料的栅堆叠结构的难度较大，导致半导体器件的良率和性能降低。
为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制造方法。本发明实施例提供的半导体器件中，第一晶体管所包括的沟道区具有第一材料部。而第二晶体管所包括的沟道区具有第一材料部、以及形成在第一材料部外周的第二材料部。同时，上述第二材料部的材质与第一材料部的材质不同。基于此，在制造本发明实施例提供的半导体器件的过程中，可以在第一阱区和第二阱区上均形成了相应的第一材料部后，只需通过在第二阱区的第一材料部的外周形成第二材料部的方式，就可以使得第一晶体管和第二晶体管的所具有的阈值电压不同，从而能够简化半导体器件的制造过程，提高半导体器件的良率和性能。
本发明实施例提供了一种半导体器件。如图26至图29所示，该半导体器件包括：衬底11、第一晶体管32和第二晶体管33。
如图26至图29所示，上述衬底11包括第一阱区111和第二阱区112。
具体来说，上述衬底可以为硅衬底、绝缘体上硅衬底等半导体衬底。第一阱区可以为N阱区或P阱区。对于第二阱区来说，在第一阱区为N阱区时，第二阱区为P阱区。在第一阱区为P阱区时，第二阱区为N阱区。在一些情况下，上述衬底上形成有用于限定有源区的浅槽隔离。至于浅槽隔离所含有的材料可以为SiN、Si3N4、SiO2或SiCO等绝缘材料。
如图26至图29所示，上述第一晶体管32形成在第一阱区111上。第一晶体管32所包括的沟道区25具有第一材料部28。
具体来说，在上述第一阱区为N阱区时，第一晶体管为PMOS晶体管。在第一阱区为P阱区时，第一晶体管为NMOS晶体管。上述第一晶体管具有的第一材料部的材质为半导体材料。该半导体材料包括硅、锗硅、锗等。其中，锗硅中锗的含量(此处及下文出现的锗的含量为锗的浓度)可以根据实际应用场景设置，此处不做具体限定。
如图26至图29所示，上述第二晶体管33形成在第二阱区112上。第二晶体管33和第一晶体管32的导电类型不同。第二晶体管33所包括的沟道区25具有第一材料部28、以及形成在第一材料部28外周的第二材料部29。第二材料部29的材质与第一材料部28的材质不同。第二晶体管33和/或第一晶体管32为堆叠纳米线或片环栅晶体管。
具体来说，从导电类型方面来讲，因第二晶体管与第一晶体管的导电类型不同，故在第一晶体管为PMOS晶体管，第一阱区为N阱区时，第二阱区为P阱区，第二晶体管为NMOS晶体管。在第一晶体管为NMOS晶体管，第一阱区为P阱区时，第二阱区为N阱区，第二晶体管为PMOS晶体管。此外，从结构方面来讲，第一晶体管和第二晶体管可以均为堆叠纳米线或片环栅晶体管。或者，第一晶体管可以为鳍式场效应晶体管，第二晶体管为堆叠纳米线或片环栅晶体管。又或者，第一晶体管可以为堆叠纳米线或片环栅晶体管，第二晶体管为鳍式场效应晶体管。
对于第二晶体管具有的第二材料部来说，第二材料部的材质为与第一材料部的材质不同的半导体材料。该半导体材料包括硅、锗硅、锗等。在第一材料部和第二材料部的材质均含有锗的情况下，第一材料部和第二材料部中锗的含量不同。具体的，第一材料部和第二材料部中锗含量的差值可以根据实际应用场景对第一晶体管和第二晶体管所具有的阈值电压的要求来设置，此处不做具体限定。其中，第一材料部和第二材料部中锗含量的差值越大，第一晶体管和第二晶体管所具有的阈值电压的差值越大。
例如：在第一材料部的材质为硅时，第二材料部的材质可以为锗硅或锗。在此情况下，优选的第一晶体管为NMOS晶体管。第二晶体管为PMOS晶体管。
又例如：在第一材料部的材料为锗硅时，第二材料部的材质可以为硅、锗硅或锗。其中，当第一材料部的材质为锗硅(Si1-xGex)和第二材料部的材质为锗硅(Si1-yGey)时，0＜x＜1，0＜y＜1，且x≠y。在此情况下，在第一材料部的材料为锗硅，且第二材料部的材质为硅时，优选的第一晶体管为PMOS晶体管。第二晶体管为NMOS晶体管。而在第一材料部中锗的含量大于第二材料部中锗的含量的情况下，优选的，第一晶体管为PMOS晶体管，第二晶体管为NMOS晶体管。
再例如：在第一材料部的材质为锗时，第二材料部的材质可以为硅或锗硅。在此情况下，在第一材料部的材质为锗，第二材料部的材质为硅时，优选的第一晶体管为PMOS晶体管。第二晶体管为NMOS晶体管。在第一材料部的材质为锗，第二材料部的材质为锗硅时，优选的第一晶体管为PMOS晶体管。第二晶体管为NMOS晶体管。
值得注意的是，当采用锗硅或锗高迁移率材料制造PMOS晶体管中的沟道区时，可以提高沟道区的载流子迁移率，进而提升PMOS晶体管中的性能。但是，在采用锗硅或锗高迁移率材料制造NMOS晶体管中的沟道区时，则存在界面态较差、源漏接触电阻高、N型杂质固浓度低以及扩散快等问题。基于此，在第一材料部中锗的含量大于第二材料部中锗的含量的情况下，第一晶体管为PMOS晶体管，第二晶体管为NMOS晶体管。或者，在第一材料部中锗的含量小于第二材料部中锗的含量的情况下，第一晶体管为NMOS晶体管，第二晶体管为PMOS晶体管，可以提高半导体器件的性能。
在一些情况下，如图26至图29所示，上述第一晶体管32和第二晶体管33还包括：源区21、漏区22和栅堆叠结构31。沟道区25位于源区21和漏区22之间，且沟道区25分别与源区21和漏区22接触。栅堆叠结构31形成在沟道区25的外周。
具体来说，上述源区和漏区的材质为半导体材料(例如：锗硅或锗等)。其中，源区和漏区的材质可以相同，也可以不同。具体的，源区和漏区的材质可以根据应用场景设置，此处不做具体限定。
对于上述栅堆叠结构来说，如图26至图29所示，栅堆叠结构31可以包括形成在沟道区25外周的栅介质层311、以及形成在栅介质层311上的栅极312。其中，栅介质层311所含有的材料可以为HfO2、ZrO2、TiO2或Al2O3等介电常数较高的材料。栅极312所含有的材料可以为TiN、TaN或TiSiN等导电材料。
由上述内容可知，本发明实施例提供的半导体器件中，形成在第一阱区上的第一晶体管与形成在第二阱区上的第二晶体管的导电类型不同。并且，第一晶体管所包括的沟道区具有第一材料部。而第二晶体管所包括的沟道区具有第一材料部、以及形成在第一材料部外周的第二材料部。同时，上述第二材料部的材质与第一材料部的材质不同。也就是说，第一晶体管所包括的沟道区与第二晶体管所包括的沟道区的材质并不完全相同。不同材质的沟道区具有不同的载流子迁移率和导电性能，因此在第一晶体管所包括的沟道区与第二晶体管所包括的沟道区的材质并不完全相同的情况下，利于第一晶体管和第二晶体管获得不同的阈值电压。基于此，在制造本发明实施例提供的半导体器件的过程中，可以在第一阱区和第二阱区上均形成了相应的第一材料部后，只需通过在第二阱区的第一材料部的外周形成第二材料部的方式，就可以使得第一晶体管和第二晶体管具有不同的阈值电压，无须通过多次“淀积-刻蚀-淀积”的方式在不同晶体管所包括的沟道区的外周形成不同厚度或材料的栅堆叠结构，从而能够简化半导体器件的制造过程，提高半导体器件的良率和性能。
在一种示例中，如图26至图29所示，上述第一晶体管32所包括的沟道区25的厚度和宽度分别等于第二晶体管33所包括的沟道区25的厚度和宽度。应理解，第一晶体管32和第二晶体管33所包括的栅堆叠结构31形成在沟道区25的外周。并且，栅堆叠结构31所形成的最大区域为去除牺牲栅16后释放的区域，或者去除牺牲栅16和牺牲层位于栅极形成区1313内的部分后释放的区域。当第二晶体管33所包括的沟道区25的厚度和宽度分别等于第一晶体管32所包括的沟道区25的厚度和宽度时，说明形成在第一材料部28外周的第二材料部29未占据上述区域。此时，第二晶体管33所包括的栅堆叠结构31具有较大的形成区域，便于第二晶体管33所包括的栅堆叠结构31的形成。在实际的应用过程中，可以使得第二晶体管33具有的第一材料部28的厚度和宽度分别小于第一晶体管32具有的第一材料部28的厚度和宽度，以使得第一晶体管32所包括的沟道区25的厚度和宽度分别等于第二晶体管33所包括的沟道区25的厚度和宽度。
当然，上述第二晶体管具有的第一材料部的厚度和宽度还可以分别等于第一晶体管具有的第一材料部的厚度和宽度。此时，第一晶体管所包括的沟道区的厚度和宽度分别小于第二晶体管所包括的沟道区的厚度和宽度。
在一种示例中，在第一材料部中含有锗的情况下，第一晶体管还可以包括形成在沟道区外周的第一钝化层。应理解，在第一材料部含有锗的情况下，若形成在第一晶体管所包括的沟道区外周的栅介质层为HfO2等高k介质层时，高k介质层与锗界面会产生严重的界面态，进而影响锗的电子迁移率。而在第一晶体管所包括的沟道区的外周形成第一钝化层，可以将高k介质层与第一材料部隔离开，改善第一材料部的界面态，提升半导体器件的品质。其中，上述第一钝化层的材质可以为氧化硅或硅等。第一钝化层的厚度可以根据实际应用场景设置，此处不做具体限定。例如：当第一钝化层的材质为硅时，第一钝化层的厚度可以为1nm。
在一种示例中，在第二材料部中含有锗的情况下，第二晶体管还可以包括形成在沟道区外周的第二钝化层。具体的，同理，第二钝化层的存在可以将高k介质层与第二材料部隔离开，改善第二材料部的界面态，提升半导体器件的品质。其中，第二钝化层的材质和厚度可以参考前文所述的第一钝化层的材质和层厚，此处不再赘述。
在一种示例中，如图28所示，当第一晶体管32为鳍式场效应晶体管，第二晶体管33为堆叠纳米线或片环栅晶体管时，第一晶体管32所包括的沟道区25还具有第三材料部30。沿着衬底11的厚度方向，第三材料部30和第一材料部28层叠设在第一阱区111上。
具体来说，上述第三材料部的材质可以与第一材料部之间具有一定的刻蚀选择比，以便于在衬底上同时制造第一晶体管和第二晶体管的情况下，在去除牺牲栅后，对第三材料部位于第二晶体管所包括的栅极形成区内的部分进行腐蚀时，防止刻蚀剂对第一材料部位于第二晶体管所包括的栅极形成区内的部分造成影响，提高半导体器件的良率和性能。
在另一种示例中，如图29所示，当第一晶体管32为堆叠纳米线或片环栅晶体管，第二晶体管33为鳍式场效应晶体管时，第二晶体管33所包括的沟道区25还具有第三材料部30。沿着衬底11的厚度方向，第三材料部30和第一材料部28层叠设在第二阱区112上。第二材料部29形成在第一材料部28和第三材料部30的外周。具体的，该第三材料部30的作用可以参考前文第一晶体管32所具有的第三材料部30的作用，此处不再赘述。
示例性的，在上述第一晶体管或第二晶体管还包括第三材料部的情况下，第一材料部、第二材料部或第三材料部的材质为硅、锗硅、锗中的一种。其中，在第一材料部和第二材料部的材质均含有锗的情况下，第一材料部与第二材料部中锗的含量不同。在第一材料部和第三材料部的材质均含有锗的情况下，第一材料部与第三材料部中锗的含量不同。
具体来说，上述第一材料部和第二材料部的材质的具体情况可以参考前文，此处不再赘述。对于第三材料部来说，当第一材料部为硅时，第三材料部可以为锗硅或锗。或者，在第一材料部为锗硅时，第三材料部可以为硅、锗硅或锗。其中，当第一材料部的材质为锗硅(Si1-xGex)和第二材料部的材质为锗硅(Si1-zGez)时，0＜x＜1，0＜z＜1，且x≠z。又或者，第一材料部为锗时，第三材料部可以为硅或锗硅。具体的，第一材料部和第三材料部中锗含量的差值可以根据实际应用场景设置，此处不做具体限定。其中，第一材料部和第三材料部中锗含量的差值越大，第一材料部和第三材料部之间的刻蚀选择比越大。例如：第一材料部和第三材料部中锗的含量可以相差至少20％。
在一种示例中，如图26所示，上述堆叠纳米线或片环栅晶体管还可以包括：第一内侧墙19和第二内侧墙20。第一内侧墙19的第一侧面临近源区21，第一内侧墙19的第二侧面临近栅堆叠结构31。第二内侧墙20的第一侧面临近漏区22，第二内侧墙20的第二侧面临近栅堆叠结构31。应理解，在制造半导体器件的过程中，可以在去除源区形成区1311和漏区形成区1312后，在牺牲层暴露在牺牲栅16外的两侧分别形成第一内侧墙19和第二内侧墙20。基于此，后续在去除牺牲层位于栅极形成区1313内的部分时，第一内侧墙19和第二内侧墙20可以防止刻蚀剂腐蚀源区21和漏区22，从而使得后续形成的栅堆叠结构31仅位于栅极形成区1313内，减小半导体器件中的栅极长度，使得半导体器件进一步微缩。具体的，上述第一内侧墙19和第二内侧墙20的材质为绝缘材料。第一内侧墙19和第二内侧墙20的厚度可以根据实际应用场景中对栅极长度的要求进行设置，此处不做具体限定。
在一种示例中，如图26所示，上述第一晶体管32和第二晶体管33还可以包括：第一介电层23和第二介电层24。第一介电层23形成在源区21背离衬底11的表面上。第二介电层24形成在漏区22背离衬底11的表面上。应理解，上述第一介电层23和第二介电层24的存在可以确保采用平坦化工艺获得牺牲栅16的露出以及分别保护源区21和漏区22不受牺牲栅16去除、清洗等工艺的影响。此外，第二晶体管33所包括的第一介电层23和第二介电层24还可以在对沟道形成区26进行减薄处理时，分别保护源区21和漏区22不受减薄处理的影响，提高半导体器件的良率和性能。
具体的，上述第一介电层和第二介电层的材质可以为氧化硅等绝缘材料。第一介电层和第二介电层的层厚可以根据实际应用场景设置，此处不做具体限定。
本发明实施例还提供了一种半导体器件的制造方法。下文将根据图1至图29示出的操作的立体图或剖视图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：
首先，提供一衬底。该衬底包括第一阱区和第二阱区。其中，该衬底的具体结构，以及第一阱区和第二阱区的类型可以参考前文，此处不再赘述。
如图26至图29所示，在第一阱区111上形成第一晶体管32、以及在第二阱区112上形成第二晶体管33。第一晶体管32所包括的沟道区25具有第一材料部28。第二晶体管33和第一晶体管32的导电类型不同。第二晶体管33所包括的沟道区25具有第一材料部28、以及形成在第一材料部28外周的第二材料部29。第二材料部29的材质不同于第一材料部28的材质。第二晶体管33和/或第一晶体管32为堆叠纳米线或片环栅晶体管。
具体的，上述第一晶体管和第二晶体管分别对应的导电类型和结构类型、以及第一材料部和第二材料部的材质等信息可以参考前文，此处不再赘述。
在一种示例中，上述在第一阱区上形成上述第一晶体管、以及在第二阱区上形成上述第二晶体管可以包括如下步骤：
如图2至图5所示，可以在衬底11上形成沿第一方向延伸的第一鳍部131和第二鳍部141。在第一鳍部131位于第一阱区111上。第二鳍部141位于第二阱区112上。第一鳍部131和第二鳍部141均包括源区形成区1311、漏区形成区1312、以及位于源区形成区1311和漏区形成区1312之间的栅极形成区1313。
具体来说，上述第一方向可以为平行于衬底表面的任一方向。第一鳍部和第二鳍部的具体结构和材质可以根据实际应用场景设置。示例性的，上述第一鳍部和第二鳍部可以均包括至少一层叠层。每层叠层包括沿着衬底的厚度方向层叠在一起的沟道层和牺牲层。沟道层位于牺牲层上。其中，上述沟道层位于栅极形成区内的部分后续会对应形成第一材料部，故沟道层的材质和层厚可以参考前文所述的第一材料部的材质和层厚来设置。在第一晶体管或第二晶体管为鳍式场效应晶体管时，上述牺牲层位于栅极形成区内的部分后续会对应形成第三材料部，故牺牲层的材质和层厚可以参考前文所述的第三材料部的材质和层厚来设置。示例性的，沟道层或牺牲层的材质为硅、锗硅、锗中的一种。在沟道层和牺牲层的材质中均含有锗的情况下，牺牲层与沟道层中锗的含量不同。
此外，上述叠层的层数可以根据实际应用场景中对堆叠纳米线或片环栅晶体管所包括的纳米线或片的层数的要求进行设置。例如：当叠层的层数为两层时，堆叠纳米线或片环栅晶体管包括两层纳米线或片。
再者，如前文所述，在衬底上还形成有用于限定有源区的浅槽隔离的情况下，该浅槽隔离形成在衬底位于第一鳍部和第二鳍部之间的部分上。并且，第一鳍部和第二鳍部暴露在浅槽隔离外。
在实际的应用过程中，如图1所示，可以沿着衬底11的厚度方向，先在衬底11上外延至少一层叠层材料层12。每层叠层材料层12均包括牺牲材料层122、以及位于牺牲材料层122上的沟道材料层121。其中，牺牲材料层122和沟道材料层121的材质和厚度可以分别参考前文所述的牺牲层和沟道层的材质和厚度进行设置。叠层材料层12的层数可以参考前文所述的叠层的层数进行设置。如图2所示，可以通过光刻和刻蚀工艺，自上而下刻蚀至少一层叠层和衬底11的顶部，形成沿第一方向延伸的第一鳍状结构13和第二鳍状结构14。其中，第一鳍状结构13形成在第一阱区111上。第二鳍状结构14形成在第二阱区112上。衬底11被刻蚀的深度可以根据后续形成的浅槽隔离15的厚度、以及实际应用场景设置，此处不做具体限定。参见图4和图5，可以在相邻的第一鳍状结构13和第二鳍状结构14之间淀积隔离材料，并对隔离材料进行回刻，形成浅槽隔离15。浅槽隔离15的顶部可以与衬底11被刻蚀后的部分的顶部平齐，或者可以低于衬底11被刻蚀后的部分的顶部。相应的，第一鳍状结构13暴露在浅槽隔离15外的部分形成第一鳍部131。第二鳍状结构14暴露在浅槽隔离15外的部分形成第二鳍部141。当浅槽隔离15的顶部低于衬底11被刻蚀后的部分的顶部时，第一鳍部131和第二鳍部141除了包括至少一层叠层外，还包括衬底11被刻蚀、且暴露在浅槽隔离15外的部分。
如图6和图7所示，在栅极形成区1313的外周形成沿第二方向延伸的牺牲栅16。第二方向不同于第一方向。
具体的，上述第二方向可以为平行于衬底表面、且不同于第一方向的任一方向。优选的，第二方向与第一方向正交。
在实际的应用过程中，参见图6和图7，可以采用化学气相沉积等方式，在第一鳍部131、第二鳍部141和浅槽隔离15上沉积用于形成牺牲栅16的栅极材料。接着可以采用干法刻蚀方式，对上述栅极材料进行刻蚀，仅保留栅极材料位于栅极形成区1313外周的部分，获得沿第二方向延伸的牺牲栅16。其中，上述栅极材料可以为非晶硅、多晶硅等易于去除的材料。此外，在形成牺牲栅16后，可以采用上述方式在牺牲栅16的侧壁形成第一侧墙17和第二侧墙18。第一侧墙17和第二侧墙18沿牺牲栅16的宽度方向分布在牺牲栅16的两侧。第一侧墙17和第二侧墙18所含有的材料可以为氮化硅等绝缘材料。
如图8所示，在一种示例中，如前文所述，在半导体器件所包括的第一晶体管32和/或第二晶体管33为堆叠纳米线或片环栅晶体管，并且堆叠纳米线或片环栅晶体管还包括第一内侧墙19和第二内侧墙20的情况下，在栅极形成区1313的外周形成沿第二方向延伸的牺牲栅16后，在源区形成区1311和漏区形成区1312分别形成源区21和漏区22前，上述半导体器件的制造方法还可以包括：
如图8所示，去除源区形成区1311和漏区形成区1312。接着在第一鳍部131所包括的栅极形成区1313内和/或第二鳍部141所包括的栅极形成区1313内形成第一内侧墙19和第二内侧墙20。第一内侧墙19的第一侧面临近源区21，第一内侧墙19的第二侧面临近栅堆叠结构31。第二内侧墙20的第一侧面临近漏区22，第二内侧墙20的第二侧面临近栅堆叠结构31。
示例性的，在第一晶体管和第二晶体管均为堆叠纳米线或片环栅晶体管的情况下，可以采用干法刻蚀等方式去除第一鳍部和第二鳍部位于源区形成区与漏区形成区的部分。此时，牺牲层和沟道层被刻蚀后剩余的部分沿着牺牲栅宽度方向上的两侧露出。接着去除剩余牺牲层沿宽度方向上的部分厚度。该部分厚度的大小等于后续形成的第一内侧墙或第二内侧墙的厚度。然后，形成覆盖牺牲栅和栅极形成区的绝缘材料，并对绝缘材料进行刻蚀，仅保留绝缘材料位于栅极形成区内的部分，从而获得第一内侧墙和第二内侧墙。第一内侧墙和第二内侧墙的厚度和材质可以参考前文，此处不再赘述。
需要说明的是，当第一晶体管为鳍式场效应晶体管时，无需在第一鳍部所包括的栅极形成区内形成第一内侧墙和第二内侧墙。或者，当第二晶体管为鳍式场效应晶体管时，无需在第二鳍部所包括的栅极形成区内形成第一内侧墙和第二内侧墙。此外，在后续形成的源区和漏区的材质与牺牲层的材质之间具有较高的刻蚀选择比、且后续对第二阱区上的沟道形成区采用非氧化的方式进行减薄处理时，也可以不用形成上述第一内侧墙和第二内侧墙。
如图9所示，在源区形成区1311和漏区形成区1312分别形成源区21和漏区22。栅极形成区1313位于源区21和漏区22之间。
示例性的，若在形成牺牲栅、第一侧墙和第二侧墙后，未去除第一鳍部和第二鳍部位于源区形成区与漏区形成区的部分，则可以直接采用离子注入等方式在源区形成区和漏区形成区分别形成源区和漏区。若在形成牺牲栅、第一侧墙和第二侧墙后，去除了第一鳍部和第二鳍部位于源区形成区与漏区形成区的部分，则可以在源区形成区和漏区形成区内分别外延生长获得源区和漏区。此时，栅极形成区位于源区和漏区之间。当然，除了上述形成方式外，也可以采用其他满足要求的方式形成源区和漏区。
如图10所示，在一种示例中，如前文所述，在第一晶体管32和第二晶体管33还包括第一介电层23和第二介电层24的情况下，在源区形成区1311和漏区形成区1312分别形成源区21和漏区22后，去除牺牲栅16前，上述半导体器件的制造方法还包括：在源区21背离衬底11的表面上形成第一介电层23，以及在漏区22背离衬底11的表面上形成第二介电层24。
示例性的，如图10所示，可以采用化学气相沉积等方式，形成覆盖源区21、漏区22和牺牲栅16的介质材料。接着可以采用化学机械抛光等方式，对介质材料进行减薄，直至露出牺牲栅16的顶部。相应的，剩余的介质材料仅覆盖在源区21和漏区22上，从而获得第一介电层23和第二介电层24。其中，第一介电层23和第二介电层24的材质和厚度可以参考前文。
如图11至图14所示，去除牺牲栅16。并在第一阱区111上形成第一晶体管32所包括的沟道区25，以及在第二阱区112上形成沟道形成区26。沟道区25和沟道形成区26均具有第一材料部28。
具体的，可以采用湿法刻蚀等方式，选择性去除位于栅极形成区外周的牺牲栅。因晶体管的结构类型不同的情况下，晶体管的沟道区的形成情况也不同，故下面根据不同晶体管的结构类型，对第一晶体管所包括的沟道区、以及位于第二阱区上的沟道形成区的形成过程分情况进行描述：
在一种示例中，当第一晶体管和第二晶体管均为堆叠纳米线或片环栅晶体管时，在第一阱区上形成第一晶体管所包括的沟道区，以及在第二阱区上形成沟道形成区，包括：
如图11和图12所示，去除牺牲层位于第一鳍部131和第二鳍部141所包括的栅极形成区1313内的部分，使得沟道层位于第一鳍部131所包括的栅极形成区1313内的部分形成沟道区25，以及使得沟道层位于第二鳍部141所包括的栅极形成区1313内的部分形成沟道形成区26。
示例性的，如图11和图12所示，当第一晶体管32和第二晶体管33均为堆叠纳米线或片环栅晶体管时，因第一晶体管32和第二晶体管33所包括的沟道区25具有至少一层纳米线或片。该纳米线或片与衬底11之间具有间隔。并且，在纳米线或片的数量至少为两层时，相邻纳米线或片之间也具有间隔，故可以采用干法刻蚀或湿法刻蚀方式，去除牺牲层位于第一鳍部131和第二鳍部141所包括的栅极形成区1313内的部分，使得沟道层位于第一鳍部131和第二鳍部141所包括的栅极形成区1313内的部分得以释放，从而获得第一晶体管32所包括的沟道区25、以及第二晶体管33所包括的沟道形成区26。
在另一种示例中，当第一晶体管为鳍式场效应晶体管，第二晶体管为堆叠纳米线或片环栅晶体管时，在第一阱区上形成第一晶体管所包括的沟道区，以及在第二阱区上形成沟道形成区，包括：
如图10和图13所示，在去除牺牲栅16后，第一鳍部131所包括的栅极形成区1313形成沟道区25。沟道层位于第一鳍部131所包括的栅极形成区1313内的部分形成第一材料部28。牺牲层位于第一鳍部131所包括的栅极形成区1313内的部分形成第三材料部30。
示例性的，如图10和图13所示，在第一晶体管32为鳍式场效应晶体管时，因第一晶体管32所包括的沟道区25为形成在衬底11表面上的鳍状结构，故在去除上述牺牲栅16后，便可获得第一晶体管32所包括的沟道区25。其中，如图10和图13所示，在第一阱区111上制造第一晶体管32的过程中，也会在第二阱区112上制造第二晶体管33所包括的相应结构，以便于减少半导体器件的操作步骤。例如：在第一阱区111上制造第一鳍部131的同时，也会在第二阱区112上制造第二鳍部141。基于此，在去除牺牲栅16获得第一晶体管32所包括的沟道区25后，该沟道区25内依然保留有剩余的牺牲层。
如图13所示，去除牺牲层位于第二鳍部141所包括的栅极形成区1313内的部分，使得沟道层位于第二鳍部141所包括的栅极形成区1313内的部分形成沟道形成区26。沟道层位于第二鳍部141所包括的栅极形成区1313内的部分形成第一材料部28。
示例性的，如图13所示，可以在第一掩膜的作用下，仅去除牺牲层位于第二鳍部141所包括的栅极形成区1313内的部分，使得沟道层位于第二鳍部141所包括的栅极形成区1313内的部分得以释放，从而获得第二晶体管33所包括的沟道形成区26。其中，上述第一掩膜至少覆盖在第一晶体管32所包括的沟道区25上。
在又一种示例中，当第一晶体管为堆叠纳米线或片环栅晶体管，第二晶体管为鳍式场效应晶体管时，在第一阱区上形成第一晶体管所包括的沟道区，以及在第二阱区上形成沟道形成区，包括：
如图10和图14所示，在去除牺牲栅16后，第二鳍部141所包括的栅极形成区1313形成沟道形成区26。沟道层位于第二鳍部141所包括的栅极形成区1313内的部分形成第一材料部28。牺牲层位于第二鳍部141所包括的栅极形成区1313内的部分形成第三材料部30。
示例性的，如图10和图14所示，在第二晶体管33为鳍式场效应晶体管时，因第二晶体管33所包括的沟道区25为形成在衬底11表面上的鳍状结构，故在去除上述牺牲栅16后，便可获得第二晶体管33所包括的沟道形成区26。其中，如图10和图14所示，在第一阱区111上制造第一晶体管32的过程中，也会在第二阱区112上制造第二晶体管33所包括的相应结构，以便于减少半导体器件的操作步骤。例如：在第一阱区111上制造第一鳍部131的同时，也会在第二阱区112上制造第二鳍部141。基于此，在去除牺牲栅16获得第二晶体管33所包括的沟道形成区26后，该沟道形成区26内依然保留有剩余的牺牲层。
如图14所示，去除牺牲层位于第一鳍部131所包括的栅极形成区1313内的部分，使得沟道层位于第一鳍部131所包括的栅极形成区1313内的部分形成沟道区25。沟道层位于第一鳍部131所包括的栅极形成区1313内的部分形成第一材料部28。
示例性的，如图14所示，可以在第二掩膜的作用下，仅去除牺牲层位于第一鳍部131所包括的栅极形成区1313内的部分，使得沟道层位于第一鳍部131所包括的栅极形成区1313内的部分得以释放，从而获得第一晶体管32所包括的沟道区25。其中，上述第二掩膜至少覆盖在第二晶体管33所包括的沟道形成区26上。
如图15至图21所示，在掩膜层27的掩膜作用下，对沟道形成区26进行减薄处理。掩膜层27覆盖在第一阱区111和第一晶体管32所包括的沟道区25上。
示例性的，如图15至图17所示，可以采用沉积或旋涂等方式，形成覆盖在第一阱区111和第一晶体管32所包括的沟道区25上的掩膜层27。该掩膜层27的材质可以为旋涂玻璃(Spin-On-Glass coating，可缩写为SOG)、旋涂碳(Spin-On-Carbon，可缩写为SOC)或非晶硅等材料。如图18至图21所示，在上述掩膜层27的掩膜作用下，可以对位于第二阱区112上的沟道形成区26进行氧化，并去除氧化层，从而实现对沟道形成区26进行减薄处理。或者，可以采用各向同性刻蚀工艺实现对沟道形成区26进行减薄处理。又或者，在第一晶体管32和第二晶体管33均为堆叠纳米线或片环栅晶体管的情况下，可以在外延的工艺腔室内，采用高温HCL气体对第一材料部28进行各向同性腐蚀，实现对沟道形成区26进行减薄处理。
具体的，上述沟道形成区被减薄处理的厚度可以根据后续形成的第二材料部的厚度进行设置。其中，在不影响栅堆叠结构的形成区域范围的情况下，沟道形成区被减薄处理的厚度越大，第二材料部的厚度越大。基于此，因第二材料部的材质不同于第一材料部的材质，故在第二材料部的厚度越大的情况下，第一晶体管和第二晶体管所包括的沟道区的材质越不相近，从而使得第一晶体管和第二晶体管具有的阈值电压的差值越大。
如图22至图25所示，在减薄处理后的沟道形成区26的外周形成第二材料部29，获得第二晶体管33所包括的沟道区25。
具体的，上述第二材料部的材质可以为硅、锗硅、锗中的任一种。在此情况下，可以通过调整第二材料部中锗的含量、以及杂质的掺杂浓度来调整第二晶体管具有的阈值电压的大小。此外，在第二材料部形成后，可以采用干法刻蚀或湿法刻蚀去除覆盖在第一阱区和第一晶体管所包括的沟道区上的掩膜层，以便于进行后续操作。
在一种示例中，在第一材料部中含有锗的情况下，在减薄处理后的沟道形成区的外周形成第二材料部，获得第二晶体管所包括的沟道区后，在第一晶体管和第二晶体管所包括的沟道区的外周形成栅堆叠结构前，上述半导体器件的制造方法还可以包括：在第一晶体管所包括的沟道区的外周形成第一钝化层。
示例性的，可以在第三掩膜的作用下，采用O3钝化的方式，或者采用选择性外延的方式在第一晶体管所包括的沟道区的外周形成第一钝化层。其中，第三掩膜覆盖在第二阱区和第二晶体管所包括的沟道区上。此外，第一钝化层的材质和层厚可以参考前文。
当然，在第二材料部中含有锗的情况下，在减薄处理后的沟道形成区的外周形成第二材料部，获得第二晶体管所包括的沟道区后，在第一晶体管和第二晶体管所包括的沟道区的外周形成栅堆叠结构前，上述半导体器件的制造方法还可以包括：在第二晶体管所包括的沟道区的外周形成第二钝化层。
示例性的，可以在形成了第二材料部后不去除覆盖在第一阱区和第一晶体管所包括的沟道区上的掩膜层。并在该掩膜层的作用下，采用O3钝化的方式，或者采用选择性外延的方式在第二晶体管所包括的沟道区的外周形成第二钝化层。其中，第二钝化层的材质和层厚可以参考前文。
需要说明的是，当第一材料部和第二材料部均含有锗的情况下，可以在第一晶体管所包括的沟道区的外周形成第一钝化层的同时，在第二晶体管所包括的沟道区的外周形成第二钝化层，而无需形成上述第三掩膜或继续保留上述掩膜层。
如图26至图29所示，在第一晶体管32和第二晶体管33所包括的沟道区25的外周形成栅堆叠结构31。
示例性的，可以采用原子层沉积等方式，在第一晶体管和第二晶体管所包括的沟道区的外周形成栅堆叠结构。其中，当第一晶体管和/或第二晶体管为堆叠纳米线或片环栅晶体管时，栅堆叠结构环绕在第一晶体管和/或第二晶体管所包括的至少一层纳米线的外周。当第一晶体管或第二晶体管为鳍式场效应晶体管时，栅堆叠结构形成在鳍式场效应晶体管所包括的沟道区的顶部和侧壁上。具体的，栅堆叠结构的具体结构和材质可以参考前文，此处不再赘述。
由上述内容可知，本发明实施例提供的半导体器件的制造方法中，在第一阱区和第二阱区上均形成了相应的第一材料部后，只需通过在第二阱区的第一材料部的外周形成第二材料部的方式，就可以使得第一晶体管和第二晶体管具有不同的阈值电压，无须通过多次“淀积-刻蚀-淀积”的方式在不同晶体管所包括的沟道区的外周形成不同厚度或材料的栅堆叠结构，从而能够简化半导体器件的制造过程，提高半导体器件的良率和性能。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (19)

1.一种半导体器件，其特征在于，包括：
衬底；所述衬底包括第一阱区和第二阱区；
形成在所述第一阱区上的第一晶体管；所述第一晶体管所包括的沟道区具有第一材料部；
形成在所述第二阱区上的第二晶体管；所述第二晶体管和所述第一晶体管的导电类型不同；所述第二晶体管所包括的沟道区具有第一材料部、以及形成在所述第一材料部外周的第二材料部；所述第二材料部的材质与所述第一材料部的材质不同；所述第二晶体管和/或所述第一晶体管为堆叠纳米线或片环栅晶体管；所述第二晶体管具有的第一材料部的厚度和宽度分别小于所述第一晶体管具有的第一材料部的厚度和宽度。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一晶体管所包括的沟道区的厚度和宽度分别等于所述第二晶体管所包括的沟道区的厚度和宽度。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一材料部或所述第二材料部的材质为硅、锗硅、锗中的一种；
在所述第一材料部和所述第二材料部的材质均含有锗的情况下，所述第一材料部和所述第二材料部中锗的含量不同。
4.根据权利要求3所述的半导体器件，其特征在于，在所述第一材料部中锗的含量大于所述第二材料部中锗的含量的情况下，所述第一晶体管为PMOS晶体管，所述第二晶体管为NMOS晶体管。
5.根据权利要求3所述的半导体器件，其特征在于，在所述第一材料部中含有锗的情况下，所述第一晶体管还包括形成在所述沟道区外周的第一钝化层；和/或，
在所述第二材料部中含有锗的情况下，所述第二晶体管还包括形成在所述沟道区外周的第二钝化层。
6.根据权利要求1所述的半导体器件，其特征在于，当所述第一晶体管为鳍式场效应晶体管，所述第二晶体管为堆叠纳米线或片环栅晶体管时，所述第一晶体管所包括的沟道区还具有第三材料部；沿着所述衬底的厚度方向，所述第三材料部和所述第一材料部层叠设在所述第一阱区上；或，
当所述第一晶体管为堆叠纳米线或片环栅晶体管，所述第二晶体管为鳍式场效应晶体管时，所述第二晶体管所包括的沟道区还具有第三材料部；沿着所述衬底的厚度方向，所述第三材料部和所述第一材料部层叠设在所述第二阱区上；所述第二材料部形成在所述第一材料部和第三材料部的外周。
7.根据权利要求6所述的半导体器件，其特征在于，所述第一材料部、所述第二材料部或第三材料部的材质为硅、锗硅、锗中的一种；
在所述第一材料部和所述第二材料部的材质均含有锗的情况下，所述第一材料部与所述第二材料部中锗的含量不同；
在所述第一材料部和所述第二材料部的材质均含有锗的情况下，所述第一材料部与所述第三材料部中锗的含量不同。
8.根据权利要求1～7任一项所述的半导体器件，其特征在于，所述第一晶体管和所述第二晶体管还包括：源区、漏区和栅堆叠结构；所述沟道区位于所述源区和所述漏区之间，且所述沟道区分别与所述源区和所述漏区接触；所述栅堆叠结构形成在所述沟道区的外周。
9.根据权利要求8所述的半导体器件，其特征在于，所述堆叠纳米线或片环栅晶体管还包括：第一内侧墙和第二内侧墙；所述第一内侧墙的第一侧面临近所述源区，所述第一内侧墙的第二侧面临近所述栅堆叠结构；所述第二内侧墙的第一侧面临近所述漏区，所述第二内侧墙的第二侧面临近所述栅堆叠结构；和/或，
所述第一晶体管和所述第二晶体管还包括：第一介电层和第二介电层；所述第一介电层形成在所述源区背离所述衬底的表面上；所述第二介电层形成在所述漏区背离所述衬底的表面上。
10.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底，所述衬底包括第一阱区和第二阱区；
在所述第一阱区上形成第一晶体管、以及在所述第二阱区上形成第二晶体管；所述第一晶体管所包括的沟道区具有第一材料部；所述第二晶体管和所述第一晶体管的导电类型不同；所述第二晶体管所包括的沟道区具有第一材料部、以及形成在所述第一材料部外周的第二材料部；所述第二材料部的材质不同于所述第一材料部的材质；所述第二晶体管和/或所述第一晶体管为堆叠纳米线或片环栅晶体管；其中，
所述在所述第一阱区上形成第一晶体管、以及在所述第二阱区上形成第二晶体管，包括：
在所述第一阱区上形成所述第一晶体管所包括的沟道区，以及在所述第二阱区上形成沟道形成区；所述沟道区和所述沟道形成区均具有所述第一材料部；
在掩膜层的掩膜作用下，对所述沟道形成区进行减薄处理，以使得所述沟道形成区具有的第一材料部的厚度和宽度分别小于所述沟道区具有的第一材料部的厚度和宽度；所述掩膜层覆盖在所述第一阱区和所述第一晶体管所包括的沟道区上；
在减薄处理后的所述沟道形成区的外周形成所述第二材料部，获得所述第二晶体管所包括的沟道区。
11.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述提供一衬底后，所述在所述第一阱区上形成所述第一晶体管所包括的沟道区，以及在所述第二阱区上形成沟道形成区前，所述半导体器件的制造方法还包括：
在所述衬底上形成沿第一方向延伸的第一鳍部和第二鳍部；所述第一鳍部位于所述第一阱区上，所述第二鳍部位于所述第二阱区上；所述第一鳍部和所述第二鳍部均包括源区形成区、漏区形成区、以及位于所述源区形成区和所述漏区形成区之间的栅极形成区；
在所述栅极形成区的外周形成沿第二方向延伸的牺牲栅；所述第二方向不同于所述第一方向；
在所述源区形成区和所述漏区形成区分别形成源区和漏区；所述栅极形成区位于所述源区和所述漏区之间；
去除所述牺牲栅；
所述在减薄处理后的所述沟道形成区的外周形成所述第二材料部，获得所述第二晶体管所包括的沟道区后，所述半导体器件的制造方法还包括：
在所述第一晶体管和所述第二晶体管所包括的沟道区的外周形成栅堆叠结构。
12.根据权利要求11所述的半导体器件的制造方法，其特征在于，所述衬底位于所述第一鳍部和所述第二鳍部之间的部分上形成有浅槽隔离；所述第一鳍部和所述第二鳍部暴露在所述浅槽隔离外；
所述第一鳍部和所述第二鳍部均包括至少一层叠层，每层所述叠层包括沿着衬底的厚度方向层叠在一起的沟道层和牺牲层；所述沟道层位于所述牺牲层上。
13.根据权利要求12所述的半导体器件的制造方法，其特征在于，当所述第一晶体管和所述第二晶体管均为堆叠纳米线或片环栅晶体管时，所述在所述第一阱区上形成所述第一晶体管所包括的沟道区，以及在所述第二阱区上形成沟道形成区，包括：
去除所述牺牲层位于所述第一鳍部和所述第二鳍部所包括的所述栅极形成区内的部分，使得所述沟道层位于所述第一鳍部所包括的栅极形成区内的部分形成所述沟道区，以及使得所述沟道层位于所述第二鳍部所包括的栅极形成区内的部分形成所述沟道形成区。
14.根据权利要求12所述的半导体器件的制造方法，其特征在于，当所述第一晶体管为鳍式场效应晶体管，所述第二晶体管为堆叠纳米线或片环栅晶体管时，所述在所述第一阱区上形成所述第一晶体管所包括的沟道区，以及在所述第二阱区上形成沟道形成区，包括：
在去除所述牺牲栅后，所述第一鳍部所包括的栅极形成区形成所述沟道区；所述沟道层位于所述第一鳍部所包括的栅极形成区内的部分形成所述第一材料部；所述牺牲层位于所述第一鳍部所包括的栅极形成区内的部分形成第三材料部；
去除所述牺牲层位于所述第二鳍部所包括的栅极形成区内的部分，使得所述沟道层位于所述第二鳍部所包括的栅极形成区内的部分形成所述沟道形成区；所述沟道层位于所述第二鳍部所包括的栅极形成区内的部分形成所述第一材料部。
15.根据权利要求12所述的半导体器件的制造方法，其特征在于，当所述第一晶体管为堆叠纳米线或片环栅晶体管，所述第二晶体管为鳍式场效应晶体管时，所述在所述第一阱区上形成所述第一晶体管所包括的沟道区，以及在所述第二阱区上形成沟道形成区，包括：
在去除所述牺牲栅后，所述第二鳍部所包括的栅极形成区形成所述沟道区形成区；所述沟道层位于所述第二鳍部所包括的栅极形成区内的部分形成所述第一材料部；所述牺牲层位于所述第二鳍部所包括的栅极形成区内的部分形成第三材料部；
去除所述牺牲层位于所述第一鳍部所包括的栅极形成区内的部分，使得所述沟道层位于所述第一鳍部所包括的栅极形成区内的部分形成所述沟道区；所述沟道层位于所述第一鳍部所包括的栅极形成区内的部分形成所述第一材料部。
16.根据权利要求12所述的半导体器件的制造方法，其特征在于，所述沟道层或所述牺牲层的材质为硅、锗硅、锗中的一种；
在所述沟道层和所述牺牲层的材质中均含有锗的情况下，所述牺牲层与所述沟道层中锗的含量不同。
17.根据权利要求16所述的半导体器件的制造方法，其特征在于，所述在所述第一材料部中含有锗的情况下，所述在减薄处理后的所述沟道形成区的外周形成所述第二材料部，获得所述第二晶体管所包括的沟道区后，所述在所述第一晶体管和所述第二晶体管所包括的沟道区的外周形成栅堆叠结构前，所述半导体器件的制造方法还包括：
在第一晶体管所包括的沟道区的外周形成第一钝化层；和/或，
在所述第二材料部中含有锗的情况下，所述在减薄处理后的所述沟道形成区的外周形成所述第二材料部，获得所述第二晶体管所包括的沟道区后，所述在所述第一晶体管和所述第二晶体管所包括的沟道区的外周形成栅堆叠结构前，所述半导体器件的制造方法还包括：
在所述第二晶体管所包括的沟道区的外周形成第二钝化层。
18.根据权利要求11所述的半导体器件的制造方法，其特征在于，所述在所述栅极形成区的外周形成沿第二方向延伸的牺牲栅后，所述在所述源区形成区和所述漏区形成区分别形成源区和漏区前，所述半导体器件的制造方法还包括：
去除所述源区形成区和所述漏区形成区；
在所述第一鳍部所包括的栅极形成区内和/或所述第二鳍部所包括的栅极形成区内形成第一内侧墙和第二内侧墙；所述第一内侧墙的第一侧面临近所述源区，所述第一内侧墙的第二侧面临近所述栅堆叠结构；所述第二内侧墙的第一侧面临近所述漏区，所述第二内侧墙的第二侧面临近所述栅堆叠结构。
19.根据权利要求11所述的半导体器件的制造方法，其特征在于，所述在所述源区形成区和所述漏区形成区分别形成源区和漏区后，所述去除所述牺牲栅前，所述半导体器件的制造方法还包括：
在所述源区背离所述衬底的表面上形成第一介电层，以及在所述漏区背离所述衬底的表面上形成第二介电层。
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