CN115732560A - 一种环栅晶体管及其制造方法 - Google Patents

Abstract

本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，用于提高沟道区中各层纳米线/片之间的导通均匀性，进而利于提升环栅晶体管的驱动性能。所述环栅晶体管包括：半导体基底、有源结构和栅堆叠结构。有源结构形成在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。沿有源结构的高度方向，沟道区包括至少两层间隔设置的纳米线/片。在沟道区中，至少一层纳米线/片的材料不同于其余纳米线/片的材料。栅堆叠结构形成在半导体基底上。栅堆叠结构包括至少两层栅堆叠部，每层栅堆叠部环绕在相应层纳米线/片的外周。位于不同材料的纳米线/片外周的不同栅堆叠部的厚度和/或材料不同。

Description

一种环栅晶体管及其制造方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种环栅晶体管及其制造方法。

背景技术

环栅晶体管包括的栅堆叠结构不仅可以形成在沟道区的顶部、以及沿宽度方向的侧壁上，还可以形成在沟道区的底部，因此环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，可以提高包括该环栅晶体管的半导体器件的工作性能。

但是，在环栅晶体管包括的沟道区具有多层纳米线/片的情况下，沟道区中各层纳米线/片之间的导通均匀性较差，进而导致环栅晶体管的驱动性能较低。

发明内容

本发明的目的在于提供一种环栅晶体管及其制造方法，以提高沟道区中各层纳米线/片之间的导通均匀性，进而利于提升环栅晶体管的驱动性能。

为了实现上述目的，本发明提供了一种环栅晶体管，该环栅晶体管包括：半导体基底、有源结构和栅堆叠结构。

上述有源结构形成在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。沿半导体基底的厚度方向，沟道区包括至少两层间隔设置的纳米线/片。在沟道区中，至少一层纳米线/片的材料不同于其余纳米线/片的材料。栅堆叠结构形成在半导体基底上。栅堆叠结构包括至少两层栅堆叠部，每层栅堆叠部环绕在相应层纳米线/片的外周。位于不同材料的纳米线/片外周的不同栅堆叠部的厚度和/或材料不同。

与现有技术相比，本发明提供的环栅晶体管中，沿半导体基底的厚度方向，沟道区包括至少两层间隔设置的纳米线/片。并且，在沟道区中，至少一层纳米线/片的材料不同于其余纳米线/片的材料，因此在实际的应用过程中，制造沟道区中所有的纳米线/片需要至少两类不同的半导体材料。基于此，因不同的半导体材料制造形成的纳米线/片的载流子迁移率和导电性能不同，故在所有纳米线/片中，至少一层纳米线/片的材料不同于其余纳米线/片的材料的情况下，可以将制造所有纳米线/片的至少两类半导体材料中，至少一类半导体材料设置为比另外至少一类半导体材料的载流子迁移率更高的锗硅或锗等高迁移率材料；或者，将至少一类半导体材料设置为比另外至少一类半导体材料的载流子迁移率更低的硅等沟道材料，从而实现对相应层纳米线/片的驱动能力进行调控。

并且，具有不同厚度和/或材料的栅堆叠部的阈值调控能力不同，因此当位于不同材料的纳米线/片外周的不同栅堆叠部的厚度和/或材料不同时，便于在实际应用过程中根据材料不同的纳米线/片对应的阈值调控需求设置其外周的栅堆叠部的厚度和/材料，进而利于在环栅晶体管处于开启状态时，使得各层纳米线/片之间具有相同或大致相同的导通特性，提高沟道区包括的各层纳米线/片之间的导通均匀性，最终能够提升环栅晶体管的驱动性能。

本发明还提供了一种环栅晶体管的制造方法，该环栅晶体管的制造方法包括：

提供一半导体基底。

在半导体基底上形成有源结构。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。沿半导体基底的厚度方向，沟道区包括至少两层间隔设置的纳米线/片。在沟道区中，至少一层纳米线/片的材料不同于其余纳米线/片的材料。

在半导体基底上形成栅堆叠结构。栅堆叠结构包括至少两层栅堆叠部，每层栅堆叠部环绕在相应层纳米线/片的外周。位于不同材料的纳米线/片外周的不同栅堆叠部的厚度和/或材料不同。

与现有技术相比，本发明提供的环栅晶体管的制造方法的有益效果与本发明提供的环栅晶体管的有益效果相同，此处不再赘述。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例中在半导体基底上形成鳍状结构后的第一种结构示意图；

图2为本发明实施例中在半导体基底上形成鳍状结构后的第二种结构示意图；

图3为本发明实施例中在半导体基底上形成鳍状结构后的第三种结构示意图；

图4为本发明实施例中形成牺牲栅后的一种结构示意图；

图5为本发明实施例中形成栅极侧墙后的一种结构示意图；

图6为本发明实施例中形成栅极侧墙后的一种结构沿鳍状结构的长度方向的纵向断面示意图；

图7为本发明实施例中去除鳍状结构位于第一区域和第二区域的部分后的一种结构沿鳍状结构的长度方向的纵向断面示意图；

图8为本发明实施例中形成源区和漏区后的一种结构沿鳍状结构的长度方向的纵向断面示意图；

图9为本发明实施例中形成介电层后的一种结构沿鳍状结构的长度方向的纵向断面示意图；

图10为本发明实施例中形成沟道区后的一种结构沿沟道区的长度方向的纵向断面示意图；

图11为本发明实施例中形成栅堆叠材料后的一种结构沿沟道区的宽度方向的纵向断面示意图；

图12为本发明实施例中对栅堆叠材料进行回刻处理后的一种结构沿沟道区的宽度方向的纵向断面示意图；

图13中的(1)部分为本发明实施例提供的环栅晶体管沿沟道区的长度方向的纵向断面示意图；图13中的(2)部分为本发明实施例提供的环栅晶体管沿沟道区的宽度方向的纵向断面示意图；

图14为本发明实施例提供的环栅晶体管的制造方法流程图。

附图标记：11为半导体基底，12为浅槽隔离结构，13为鳍状结构，131为叠层，1311为牺牲层，1312为沟道层，14为第一区域，15为第二区域，16为第三区域，17为牺牲栅，18为栅极侧墙，19为源区，20为漏区，21为介电层，22为沟道区，221为纳米线/片，23为栅堆叠材料，24为栅堆叠结构，241为栅堆叠部。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

环栅晶体管包括的栅堆叠结构不仅可以形成在沟道区的顶部、以及沿宽度方向的侧壁上，还可以形成在沟道区的底部，因此环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，可以提高包括该环栅晶体管的半导体器件的工作性能。

但是，当环栅晶体管包括的沟道区具有沿半导体基底的厚度方向间隔设置的多层纳米线/片时，环栅晶体管的驱动性能较差。具体的，环栅晶体管中，与源区电连接的源极形成在源区的顶部，并且与漏区电连接的漏极形成在漏区的顶部，故沿靠近半导体基底的厚度方向，每层纳米线/片分别与源极和漏极的间距大于位于自身上方的另一纳米线/片分别与源极和漏极的间距。相应的，环栅晶体管处于开启状态时，源极和漏极通过位于上部的纳米线/片导通的传输路径较短，二者通过位于下部的纳米线/片导通的传输路径较长。因传输路径与导通电阻成正比，因此每层纳米线/片的导通电阻大于位于自身上方的另一纳米线/片的导通电阻。在导通电阻的影响下，各层纳米线/片之间的导通均匀性较差，进而导致环栅晶体管的驱动性能变差。

为了解决上述技术问题，本发明实施例提供了一种环栅晶体管及其制造方法。其中，在本发明实施例提供的环栅晶体管中，沟道区包括的至少一层纳米线/片的材料不同于其余纳米线/片的材料，并且位于不同材料的纳米线/片外周的不同栅堆叠部的厚度和/或材料不同，以提高沟道区包括的各层纳米线/片之间的导通均匀性，最终能够提升环栅晶体管的驱动性能。

如图13中的(1)和(2)部分所示，本发明实施例提供的环栅晶体管包括：半导体基底11、有源结构和栅堆叠结构24。上述有源结构形成在半导体基底11上。有源结构包括源区19、漏区20、以及位于源区19和漏区20之间的沟道区22。沿半导体基底11的厚度方向，沟道区22包括至少两层间隔设置的纳米线/片221。在沟道区22中，至少一层纳米线/片221的材料不同于其余纳米线/片221的材料。栅堆叠结构24形成在半导体基底11上。栅堆叠结构24包括至少两层栅堆叠部241，每层栅堆叠部241环绕在相应层纳米线/片221的外周。位于不同材料的纳米线/片221外周的不同栅堆叠部241的厚度和/或材料不同。

具体来说，上述半导体基底的具体结构可以根据实际应用场景设置。例如：该半导体基底可以为硅衬底、锗硅衬底、锗衬底、绝缘体上硅衬底等其上未形成有其它结构的半导体衬底。又例如：若本发明实施例提供的环栅晶体管应用至集成电路包括的第二层或更高层的环栅晶体管，则半导体基底可以至少包括半导体衬底、形成在半导体衬底上的第一层器件结构、以及覆盖在第一层器件结构上的介电层。在此情况下，半导体基底所包括的各部分的材料可以根据实际需求设置，只要能够应用至本发明实施例提供的环栅晶体管中均可。

对于上述有源结构来说，从结构方面来讲，有源结构包括的沟道区位于源区和漏区之间、且分别与源区和漏区接触。其中，沟道区可以仅包括两层纳米线/片，或者沟道区也可以包括层数大于等于三层的纳米线/片。沟道区具有的纳米线/片的具体层数可以根据实际需求进行设置，此处不做具体限定。其中，沟道区中位于底层的纳米线/片与半导体基底之间、以及相邻两层纳米线/片之间均具有空隙。每层栅堆叠部通过相应空隙环绕在相应层纳米线/片的外周，因此可以根据相应栅堆叠部的规格确定每个空隙的高度。

从材料方面来讲，有源结构包括的源区、漏区和沟道区的材料可以为硅、锗硅、锗或三五族化合物等半导体材料。具体的，源区和漏区的材料可以相同，也可以不同。其中，当源区和漏区的材料相同时，可以在统一操作步骤中同时形成源区和漏区，简化环栅晶体管的制造过程。

此外，沟道区包括的每层纳米线/片的具体材料可以根据实际需求进行设置，只要能够使得沟道区中至少一层纳米线/片的材料不同于其余纳米线/片的材料均可。具体的，在沟道区包括至少三层纳米线/片的情况下，可以是不同层纳米线/片的材料彼此均不相同，也可以是存在其中至少两层纳米线/片的材料相同。本发明实施例中，对制造沟道区包括的所有纳米线/片的半导体材料的类数、以及同一类半导体材料下纳米线/片的层数，不做具体限定。另外，在沟道区包括至少三层纳米线/片的情况下，材料不同的纳米线/片的分布情况也可以根据实际需求进行设置，此处不做具体限定。

值得注意的是，如前文所述，在沟道区中，至少一层纳米线/片的材料不同于其余纳米线/片的材料，因此在实际的应用过程中，制造沟道区中所有的纳米线/片需要至少两类不同的半导体材料。基于此，因不同的半导体材料制造形成的纳米线/片的载流子迁移率和导电性能不同，故在所有纳米线/片中，至少一层纳米线/片的材料不同于其余纳米线/片的材料的情况下，可以将制造所有纳米线/片的至少两类半导体材料中，至少一类半导体材料设置为比另外至少一类半导体材料的载流子迁移率更高的锗硅或锗等高迁移率材料；或者，将至少一类半导体材料设置为比另外至少一类半导体材料的载流子迁移率更低的硅等沟道材料，从而实现对相应层纳米线/片的驱动能力进行调控。

例如：在沟道区包括两层纳米线/片、且其中一层纳米线/片的材料为硅的情况下，可以将另一层纳米线/片的材料设置为锗硅或锗等高迁移率材料，以提高另一层纳米线/片的载流子迁移率，进而提高另一层纳米线/片的驱动能力。

对于上述栅堆叠结构来说，如图13中的(1)和(2)部分所示，该栅堆叠结构24包括的栅堆叠部241的层数等于沟道区22包括的纳米线/片221的层数。每层栅堆叠部241环绕在相应层纳米线/片221的外周。并且，每层栅堆叠部241均包括栅介质层、以及位于栅介质层上的栅极。其中，每层栅介质层环绕在相应沟道区22的外周。另外，如图13中的(1)和(2)部分所示，位于底层的栅极与半导体基底11之间也可以形成有一层栅介质层。具体的，上述栅介质层的材料可以为氧化硅或氮化硅等介电常数较低的绝缘材料，也可以为HfO₂、ZrO₂、TiO₂或Al₂O₃等介电常数较高的绝缘材料。栅极的材料可以为多晶硅、TiN、TaN或TiSiN等导电材料。

需要说明的是，位于不同材料的纳米线/片外周的不同栅堆叠部的厚度和/或材料不同可以是指：位于不同材料的纳米线/片外周的不同栅堆叠部中只有栅介质层的厚度和/或材料不同。

也可以是指：位于不同材料的纳米线/片外周的不同栅堆叠部中只有栅极的厚度和/或材料不同。

还可以是指：位于不同材料的纳米线/片外周的不同栅堆叠部中栅介质层的厚度和/或材料不同，并且位于不同材料的纳米线/片外周的不同栅堆叠部中栅极的厚度和/或材料也不同。

另外，在实际的应用过程中，在其他因素相同的情况下，具有不同材料的沟道区的环栅晶体管的阈值电压不同。并且，在其它因素相同的情况下，具有不同材料和/或厚度的栅介质层的环栅晶体管具有的阈值电压不同。并且，在其它因素相同的情况下，具有不同材料和/或厚度的栅极的环栅晶体管具有的阈值电压也不同。基于此，可以通过改变栅堆叠结构中栅介质层的材料和/或厚度的方式；和/或，通过改变栅堆叠结构中栅极的材料和/或厚度的方式，对环栅晶体管的阈值电压进行调控。

在上述内容的情况下，当沟道区中至少一层纳米线/片的材料与其余纳米线/片的材料不同、并且位于不同材料的纳米线/片外周的不同栅堆叠部的厚度和/或材料不同时，可以通过改变位于不同材料的纳米线/片外周的不同栅堆叠部中栅介质层的材料和/或厚度的方式，或者通过改变位于不同材料的纳米线/片外周的不同栅堆叠部中栅极的材料和/或厚度的方式，又或者可以通过同时改变位于不同材料的纳米线/片外周的不同栅堆叠部中栅介质层和栅极的材料和/或厚度的方式，使得位于不同材料的纳米线/片外周的不同栅堆叠部具有不同的阈值调控能力，从而利于在环栅晶体管处于开启状态时，使得各层纳米线/片之间具有相同或大致相同的导通特性，提高沟道区包括的各层纳米线/片之间的导通均匀性，最终能够提升环栅晶体管的驱动性能。

例如：在沟道区包括两层纳米线/片的情况下，分别形成在这两层纳米线/片外周的两层栅堆叠部包括的栅极的材料和厚度均相同。该情况下，这两层栅堆叠部包括的栅介质层的材料相同、且厚度不同；或者，这两层栅堆叠部包括的栅介质层的材料不同、且厚度相同；又或者，这两层栅堆叠部包括的栅介质层的材料和厚度均不相同。

又例如：在沟道区包括两层纳米线/片的情况下，分别形成在这两层纳米线/片外周的两层栅堆叠部包括的栅介质层的材料和厚度均相同。该情况下，这两层栅堆叠部包括的栅极的材料相同、且厚度不同；或者，这两层栅堆叠部包括的栅极的材料不同、且厚度相同；又或者，这两层栅堆叠部包括的栅极的材料和厚度均不相同。

优选的，不同层栅堆叠部的阈值电压相等。此时，沟道区包括的所有层纳米线/片可以在同一阈值电压下处于导通状态，即各层纳米线/片具有相同的导通特性，进一步提高各层纳米线/片之间的导通均匀性，进而确保环栅晶体管具有良好的电学导通特性。

在一种示例中，如图1、以及图13中的(1)和(2)部分所示，在沟道区22中，相同材料的不同层纳米线/片221相邻设置。可以理解的是，相同材料的不同层纳米线/片221外周的栅堆叠部241的材料相同。基于此，当相同材料的不同层纳米线/片221相邻设置时，相同材料的不同层栅堆叠部241也相邻设置。此时，相同材料的不同层栅堆叠部241的位置比较集中。在实际制造本发明实施例提供的环栅晶体管包括的栅堆叠结构24时，如图11和图12所示，可以在相同操作中同时形成至少两层相同材料的栅堆叠部241，无须在不同的操作步骤中分别形成每层栅堆叠部241，从而能够简化栅堆叠结构24的制造流程，以及降低栅堆叠结构24的制造成本。

在一种示例中，如图2和图3所示，在沟道区中，相同材料的两层纳米线/片之间具有与自身材料不同的另外至少一层纳米线/片。该情况下，在沟道区中，不同材料的纳米线/片沿半导体基底11的厚度方向的分布位置比较灵活，可以提高本发明实施例在不同应用场景下的适用性。

具体的，相同材料的两层纳米线/片之间具有的与自身材料不同的纳米线/片的层数可以根据实际需求进行设置，此处不做具体限定。例如：如图2所示，以从下往上、且从小到大的顺序对每层纳米线/片的层数进行排序，以该鳍状结构13制造的有源结构中，第一层和第四层纳米线/片的材料相同。第二层和第三层纳米线/片的材料相同。第一层和第四层纳米线/片之间存在与自身材料不同的两层纳米线/片。又例如：如图3所示，以该鳍状结构13制造的有源结构中，第一层和第三层纳米线/片的材料相同。第二层和第四层纳米线/片的材料相同。第一层和第三层纳米线/片之间存在与自身材料不同的一层纳米线/片。

另外，在相同材料的两层纳米线/片之间具有与自身材料不同的另外至少两层纳米线/片的情况下，位于中间的至少两层纳米线/片的材料可以相同，也可以不同。

还需要说明的是，在沟道部包括至少三层纳米线/片、且存在至少两层纳米线/片的材料相同的情况下，位于相同材料的纳米线/片外周的不同栅堆叠部的厚度可以相同，也可以不同。另外，位于相同材料的纳米片/片外周的不同栅堆叠部的材料可以相同，也可以不同。具体的，位于相同材料的纳米线/片外周的不同栅堆叠部的厚度和材料的关系可以根据相同材料的不同纳米线/片之间的分布位置关系、以及实际需求进行设置，此处不做具体限定。

例如：如图13中的(1)和(2)部分所示，在相同材料的不同纳米线/片221相邻、且相同材料的不同纳米线/片221的导通特性满足实际应用场景要求的情况下，位于相同材料的纳米线/片221外周的不同栅堆叠部241的材料和厚度可以相同。

又例如：如图2所示，以该鳍状结构13制造的有源结构中，第一层和第四层纳米线/片的材料相同，但是第一层和第四层纳米线/片的间距较大，因此在第一层和第四层纳米线/片之间的导通均匀性不满足实际应用场景要求的情况下，分别位于第一层和第四层纳米线/片外周的两层栅堆叠部的材料和/或厚度不同。

在一种示例中，如图13中的(1)和(2)部分所示，上述沟道区22具有沿半导体基底11的厚度方向分布的至少两个第一类纳米线/片组，每个第一类纳米线/片组包括至少一层纳米线/片221。并且，同一第一类纳米线/片组中不同纳米线/片221的材料相同、且属于不同第一类纳米线/片组中的任意两层纳米线/片221的材料不同。在上述情况下，每个第一类纳米线/片组对应的载流子迁移率大于位于自身上方的另一第一类纳米线/片组对应的载流子迁移率。

可以理解的是，在实际的应用过程中，与源区电连接的源极形成在源区的顶部，并且与漏区电连接的漏极形成在漏区的顶部，因此沿半导体基底的厚度方向，沟道区包括的至少两层纳米线/片中，位于下部的纳米线/片分别与源极、漏极之间的距离较大。相应的，环栅晶体管处于开启状态下，源极和漏极通过位于下部的纳米线/片导通的传输路径较长，导致位于下部的纳米线/片的导通电阻较大。基于此，在每个第一类纳米线/片组对应的载流子迁移率大于位于自身上方的另一第一类纳米线/片组对应的载流子迁移率的情况下，沿着靠近半导体基底的方向，越往下的第一类纳米线/片组的载流子迁移率越高，从而可以增大位于下部的纳米线/片的电流，提高位于下部的纳米线/片的驱动能力，进一步提升环栅晶体管的电学性能。

由上述内容可知，沟道区包括的第一类纳米线/片组的组数、每个第一类纳米线/片组所包括的纳米线/片的层数、以及每组第一类纳米线/片组中纳米线/片的具体材料可以根据实际应用场景中对每层纳米线/片驱动能力的要求进行设置，此处不做具体限定设置。

示例性的，如图13中的(1)和(2)部分所示，在每层纳米线/片221的材料均含有锗的情况下，每个第一类纳米线/片组中的锗含量大于位于自身上方的另一第一类纳米线/片组中的锗含量。其中，相邻组第一类纳米线/片组中锗含量的差值可以根据实际需求进行设置。例如：如图13中的(1)和(2)部分所示，沟道区22包括两个第一类纳米线/片组，其中位于上部的第一类纳米线/片组包括的纳米线/片221的材料可以为Si_0.8Ge_0.2，位于下部的第一类纳米线/片组包括的纳米线/片221的材料可以为Si_0.5Ge_0.5。

在一种示例中，如图13中的(1)和(2)部分所示，上述环栅晶体管还包括浅槽隔离结构12、栅极侧墙18和介电层21。其中，上述浅槽隔离结构12形成在半导体基底11上，用于将半导体基底11具有的不同有源区隔离开，防止漏电。浅槽隔离结构12的厚度可以根据实际情况设置。浅槽隔离结构12的材料可以为SiN、Si₃N₄、SiO₂或SiCO等绝缘材料。上述栅极侧墙18至少形成在栅堆叠结构24沿长度方向的两侧，以将栅堆叠结构24包括的栅极与后续形成的其它导电结构隔离开，提高环栅晶体管的电学特性。栅极侧墙18的材料可以为氧化硅或氮化硅等绝缘材料。上述介电层21覆盖在半导体基底11上、且其顶部与栅堆叠结构24的顶部平齐。在实际制造过程中，该介电层21的存在可以保护源区19和漏区20不受后续去除牺牲层位于第三区域的部分等操作的影响，提高环栅晶体管的良率。介电层21的材料可以为氧化硅或氮化硅等绝缘材料。

在一种示例中，上述环栅晶体管还可以包括内侧墙(图中未示出)。该内侧墙形成在栅堆叠结构与源区、以及栅堆叠结构与漏区之间，用于限定栅堆叠结构的长度。该内侧墙的材料可以为氧化硅或氮化硅等绝缘材料。

如图14所示，本发明实施例提供了一种环栅晶体管的制造方法。下文将根据图1至图13示出的操作的立体图或断面图，对制造过程进行描述。具体的，该环栅晶体管的制造方法包括：

首先，提供一半导体基底。该半导体基底的结构和材料可以参考前文，此处不再赘述。

如图10所示，在半导体基底11上形成有源结构。有源结构包括源区19、漏区20、以及位于源区19和漏区20之间的沟道区22。沿半导体基底11的厚度方向，沟道区22包括至少两层间隔设置的纳米线/片221。在沟道区22中，至少一层纳米线/片221的材料不同于其余纳米线/片221的材料。

具体来说，上述有源结构包括的源区、漏区和沟道区的具体结构与材料等信息可以参考前文，此处不再赘述。

在实际的应用过程中，上述在半导体基底上形成有源结构可以包括以下步骤：

如图1至图3所示，在半导体基底11上形成鳍状结构13。鳍状结构13包括沿半导体基底11的厚度方向分布的至少两层叠层131。每层叠层131包括牺牲层1311、以及位于牺牲层1311上的沟道层1312。所有沟道层1312中，至少一层沟道层1312的材料不同于其余沟道层1312的材料。每层牺牲层1311的材料不同于所有沟道层1312的材料。

具体来说，在上述鳍状结构中，沟道层是用于制造沟道区包括的纳米线/片的膜层，因此可以根据沟道区包括的纳米线/片的层数、以及每层纳米线/片的材料和厚度等信息，确定鳍状结构包括的叠层的层数、以及每层沟道层的材料和厚度等。上述牺牲层用于形成相邻两层纳米线/片之间的空隙、以及底层纳米线/片与半导体基底之间的空隙，因此可以根据每层栅堆叠部的规格确定牺牲层的厚度。另外，每层牺牲层的材料可以为任一种与所有沟道层的材料不同的半导体材料。例如：在沟道区包括两层纳米线/片的情况下，鳍状结构包括两层叠层。其中，当一层沟道层的材料为Si、且另一层沟道层的材料为Si_0.7Ge_0.3时，两层牺牲层的材料可以均为Si_0.4Ge_0.6等。

示例性的，可以采用外延生长等工艺，先形成覆盖在半导体基底上的至少两层叠层材料层。该叠层材料层是用于制造上述鳍状结构包括的至少两层叠层的膜层。接着，可以采用光刻和刻蚀等工艺，对至少两层叠层材料层和部分半导体基底进行图案化处理，以在半导体基底上形成鳍部。其中，半导体基底被刻蚀的深度可以根据后续形成的浅槽隔离结构的高度进行确定，此处不做具体限定。最后，如图1至图3所示，可以采用化学气相沉积和刻蚀等工艺，在半导体基底11上形成浅槽隔离结构12。该浅槽隔离结构12的顶部高度小于位于底层的牺牲层1311的底部高度。其中，鳍部暴露在浅槽隔离结构12之外的部分为鳍状结构13。沿鳍状结构13的长度方向，该鳍状结构13具有第一区域14、第二区域15、以及位于第一区域14和第二区域15之间的第三区域16。

如图10所示，基于鳍状结构形成有源结构。

在实际的应用过程中，根据有源结构包括的源区和漏区、以及栅堆叠结构的形成先后顺序的不同，制造有源结构的过程也不相同。

例如：在采用先栅工艺的情况下，可以在相应掩膜层的掩膜作用下，先对鳍状结构位于第三区域的部分进行处理，使得每层沟道层位于第三区域的部分形成相应层纳米线/片。然后在每层纳米线/片的外周形成相应栅堆叠部。最后去除掩膜层，并对鳍状结构位于第一区域和第二区域的部分进行处理，形成源区和漏区，获得有源结构。

又例如：在采用后栅工艺的情况下，上述基于鳍状结构形成有源结构可以包括以下步骤：

如图4至图6所示，可以采用化学气相沉积和刻蚀等工艺，形成横跨在鳍状结构13对应第三区域16的部分上的牺牲栅17和栅极侧墙18。栅极侧墙18至少位于牺牲栅17沿长度方向的两侧。该牺牲栅17的材料可以为多晶硅等材料。栅极侧墙18的材料和规格可以参考前文，此处不做再赘述。

如图7和图8所示，对鳍状结构位于第一区域和第二区域的部分进行处理，以形成源区19和漏区20。

在实际的应用过程中，可以在牺牲栅和栅极侧墙的掩膜作用下，采用离子注入工艺直接对鳍状结构位于第一区域和第二区域内的部分进行处理，形成源区和漏区。或者，如图7所示，可以在牺牲栅17和栅极侧墙18的掩膜作用下，采用干法刻蚀或湿法刻蚀等工艺，去除鳍状结构位于第一区域和第二区域内的部分。如图8所示，接着可以采用源漏外延方式在鳍状结构对应第三区域的部分沿长度的两侧分别形成源区19和漏区20。

如图9所示，可以采用化学气相沉积和化学机械抛光等工艺，形成覆盖在半导体基底11上的介电层21。介电层21的顶部与牺牲栅17的顶部平齐。该介电层21的材料可以参考前文，此处不再赘述。

如图10所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除牺牲栅；并去除每层牺牲层位于第三区域的部分，以使得每层沟道层形成相应层纳米线/片221，获得有源结构。

如图13中的(1)和(2)部分所示，在形成沟道区22后，在半导体基底11上形成栅堆叠结构24。该栅堆叠结构24包括至少两层栅堆叠部241，每层栅堆叠部241环绕在相应层纳米线/片221的外周。位于不同材料的纳米线/片221外周的不同栅堆叠部241的厚度和/或材料不同。其中，每层栅堆叠部241的结构和材料等可以参考前文，此处不再赘述。

在实际的应用过程中，可以采用原子层沉积和刻蚀等工艺，沿自下而上的方向逐层形成环绕在每层纳米线/片外周的栅堆叠部。

示例性的，如图10所示，上述沟道区22具有沿半导体基底11的厚度方向分布的至少两个第二类纳米线/片组，每个第二类纳米线/片组包括至少一层纳米线/片221。同一第二类纳米线/片组中不同纳米线/片221的材料相同、且属于不同第二类纳米线/片组中的任意两层纳米线/片221的材料不同。

具体的，沟道区包括的第二类纳米线/片组的具体组数、以及每组第二类纳米线/片组包括的纳米线/片的层数可以根据实际应用场景确定。例如：如图13中的(1)和(2)部分所示，沟道区22包括的第一层和第二层纳米线/片221的材料相同。第三层和第四层纳米线/片221的材料相同。并且，第一层和第二层纳米线/片221的材料不同于第三层和第四层纳米线/片221的材料。此时，沟道区22包括两个第二类纳米线/片组。每个第二类纳米线/片组包括两层纳米线/片221。

在上述情况下，上述在半导体基底上形成栅堆叠结构可以包括以下步骤：

如图11所示，可以采用原子层沉积等工艺，形成环绕在当前暴露在外的所有第二类纳米线/片组外周的栅堆叠材料23。其中，当前暴露在外的所有第二类纳米线/片组中，位于底层的第二类纳米线/片组为目标类纳米线/片组。

例如：如图10所示，在形成沟道区22后，沟道区22包括的两个第二类纳米线/片组均暴露在外。此时，目标类纳米线/片组为第一层第二类纳米线/片组。

如图12所示，可以采用干法刻蚀或湿法刻蚀等工艺，对栅堆叠材料进行回刻处理，以使得栅堆叠材料的剩余部分仅位于目标类纳米线/片组外周的部分。

如图13中的(1)和(2)部分所示，重复上述操作，直至在每层纳米线/片221的外周形成相应层栅堆叠部241，获得栅堆叠结构24。具体的，上述操作的重复次数可以根据沟道区22具有的第二类纳米线/片组的组数进行确定，此处不做具体限定。

与现有技术相比，本发明实施例提供的环栅晶体管的制造方法具有的有益效果可以参考前文所述的环栅晶体管的有益效果分析，此处不再赘述。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (11)

1.一种环栅晶体管，其特征在于，包括：半导体基底，

有源结构，形成在所述半导体基底上；所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区；沿所述半导体基底的厚度方向，所述沟道区包括至少两层间隔设置的纳米线/片；在所述沟道区中，至少一层所述纳米线/片的材料不同于其余所述纳米线/片的材料；

栅堆叠结构，形成在所述半导体基底上；所述栅堆叠结构包括至少两层栅堆叠部，每层所述栅堆叠部环绕在相应层所述纳米线/片的外周；位于不同材料的纳米线/片外周的不同所述栅堆叠部的厚度和/或材料不同。

2.根据权利要求1所述的环栅晶体管，其特征在于，不同层所述栅堆叠部的阈值电压相等。

3.根据权利要求1所述的环栅晶体管，其特征在于，在所述沟道区中，相同材料的不同层所述纳米线/片相邻设置。

4.根据权利要求1所述的环栅晶体管，其特征在于，在所述沟道区中，相同材料的两层所述纳米线/片之间具有与自身材料不同的另外至少一层所述纳米线/片。

5.根据权利要求1所述的环栅晶体管，其特征在于，所述沟道区具有沿所述半导体基底的厚度方向分布的至少两个第一类纳米线/片组，每个所述第一类纳米线/片组包括至少一层纳米线/片；同一所述第一类纳米线/片组中不同所述纳米线/片的材料相同、且属于不同所述第一类纳米线/片组中的任意两层所述纳米线/片的材料不同；

每个所述第一类纳米线/片组对应的载流子迁移率大于位于自身上方的另一所述第一类纳米线/片组对应的载流子迁移率。

6.根据权利要求5所述的环栅晶体管，其特征在于，在每层所述纳米线/片的材料均含有锗的情况下，每个所述第一类纳米线/片组中的锗含量大于位于自身上方的另一所述第一类纳米线/片组中的锗含量。

7.根据权利要求1～6任一项所述的环栅晶体管，其特征在于，位于不同材料的所述纳米线/片外周的不同所述栅堆叠部的材料和/或厚度不同。

8.一种环栅晶体管的制造方法，其特征在于，包括：

提供一半导体基底；

在所述半导体基底上形成有源结构；所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区；沿所述半导体基底的厚度方向，所述沟道区包括至少两层间隔设置的纳米线/片；在所述沟道区中，至少一层所述纳米线/片的材料不同于其余所述纳米线/片的材料；

在所述半导体基底上形成栅堆叠结构；所述栅堆叠结构包括至少两层栅堆叠部，每层所述栅堆叠部环绕在相应层所述纳米线/片的外周；位于不同材料的纳米线/片外周的不同所述栅堆叠部的厚度和/或材料不同。

9.根据权利要求8所述的环栅晶体管的制造方法，其特征在于，所述在所述半导体基底上形成有源结构，包括：

在所述半导体基底上形成鳍状结构；所述鳍状结构包括沿所述半导体基底的厚度方向分布的至少两层叠层；每层叠层包括牺牲层、以及位于所述牺牲层上的沟道层；所有所述沟道层中，至少一层所述沟道层的材料不同于其余所述沟道层的材料；每层所述牺牲层的材料不同于所有所述沟道层的材料；

基于所述鳍状结构形成所述有源结构。

10.根据权利要求9所述的环栅晶体管的制造方法，其特征在于，沿所述鳍状结构的长度方向，所述鳍状结构具有第一区域、第二区域、以及位于所述第一区域和所述第二区域之间的第三区域；

所述基于所述鳍状结构形成所述有源结构，包括：

形成横跨在所述鳍状结构对应所述第三区域的部分上的牺牲栅和栅极侧墙；所述栅极侧墙至少位于所述牺牲栅沿长度方向的两侧；

对所述鳍状结构位于所述第一区域和所述第二区域的部分进行处理，以形成所述源区和所述漏区；

形成覆盖在所述半导体基底上的介电层；所述介电层的顶部与所述牺牲栅的顶部平齐；

去除所述牺牲栅；并去除每层所述牺牲层位于所述第三区域的部分，以使得每层所述沟道层形成相应层所述纳米线/片，获得所述有源结构。

11.根据权利要求8～10任一项所述的环栅晶体管的制造方法，其特征在于，所述沟道区具有沿所述半导体基底的厚度方向分布的至少两个第二类纳米线/片组，每个所述第二类纳米线/片组包括至少一层纳米线/片；同一所述第二类纳米线/片组中不同所述纳米线/片的材料相同、且属于不同所述第二类纳米线/片组中的任意两层所述纳米线/片的材料不同；

所述在所述半导体基底上形成栅堆叠结构，包括：

在当前暴露在外的所有所述第二类纳米线/片组的外周形成栅堆叠材料；其中，所述当前暴露在外的所有所述第二类纳米线/片组中，位于底层的所述第二类纳米线/片组为目标类纳米线/片组；

对所述栅堆叠材料进行回刻处理，以使得所述栅堆叠材料的剩余部分仅位于所述目标类纳米线/片组外周的部分；

重复上述操作，直至在每层所述纳米线/片的外周形成相应层所述栅堆叠部，获得所述栅堆叠结构。

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