CN118299380A - 一种半导体器件及其制造方法 - Google Patents

Abstract

本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，用于抑制寄生沟道漏电，提高半导体器件的工作性能的同时，降低半导体器件的制造成本，简化半导体器件的制造过程。所述半导体器件包括：半导体基底，以及间隔分布在半导体基底的同一侧上的第一环栅晶体管和第二环栅晶体管。第一环栅晶体管和第二环栅晶体管的导电类型相反。第一环栅晶体管和第二环栅晶体管均包括有源结构、栅堆叠结构和外延掺杂结构。外延掺杂结构位于有源结构包括的源区、漏区和沟道区分别与半导体基底之间。第一环栅晶体管包括的外延掺杂结构与自身包括的源区和漏区的导电类型相反，第二环栅晶体管包括的至少部分外延掺杂结构与自身包括的源区和漏区的导电类型相反。

Description

一种半导体器件及其制造方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。

背景技术

随着半导体技术的发展，环栅晶体管应时而生。因环栅晶体管具有的栅堆叠结构不仅形成在沟道区的顶部和侧壁上、还形成在沟道区的底部，故与平面晶体管和鳍式场效应晶体管相比，环栅晶体管具有较强的栅控能力，利于抑制短沟道效应。

但是，采用现有的制造方法同时实现对半导体器件中导电类型相反的两类环栅晶体管的寄生沟道漏电的难度较大，不利于提升半导体器件的工作性能。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法，用于抑制寄生沟道漏电，提高半导体器件的工作性能的同时，降低半导体器件的制造成本，简化半导体器件的制造过程。

为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：半导体基底，以及间隔分布在半导体基底的同一侧上的第一环栅晶体管和第二环栅晶体管。第一环栅晶体管和第二环栅晶体管的导电类型相反。第一环栅晶体管和第二环栅晶体管均包括有源结构、栅堆叠结构和外延掺杂结构。其中，有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区，沟道区沿长度方向的两端分别与源区和漏区接触。栅堆叠结构环绕在沟道区的外周。外延掺杂结构位于有源结构包括的源区、漏区和沟道区分别与半导体基底之间。第一环栅晶体管包括的外延掺杂结构与自身包括的源区和漏区的导电类型相反，第二环栅晶体管包括的至少部分外延掺杂结构与自身包括的源区和漏区的导电类型相反。

采用上述技术方案的情况下，导电类型相反的第一环栅晶体管和第二环栅晶体管间隔分布在半导体基底的同一侧上。该第一环栅晶体管和第二环栅晶体管均包括有源结构、栅堆叠结构和外延掺杂结构。并且，上述外延掺杂结构位于有源结构包括的源区、漏区和沟道区分别与半导体基底之间。同时，第一环栅晶体管包括的外延掺杂结构与自身包括的源区和漏区的导电类型相反，第二环栅晶体管包括的至少部分外延掺杂结构与自身包括的源区和漏区的导电类型相反。在此情况下，在半导体器件处于工作状态下，第一环栅晶体管和第二环栅晶体管包括外延掺杂结构可以分别与自身包括的源区和漏区通过反向偏置的PN结抑制寄生沟道漏电，利于提升半导体器件的工作性能。

其次，本发明提供的半导体器件只需要在形成用于制造沟道区的至少一层叠层前，在半导体基底对应第一环栅晶体管和第二环栅晶体管的区域上分别形成导电类型相反的外延掺杂层；并在形成上述至少一层叠层以及对该至少一层叠层进行图案化处理的同时，实现对外延掺杂层的选择性刻蚀，就可以获得外延掺杂结构，无须采用操作复杂的介质隔离工艺分别在第一环栅晶体管和第二环栅晶体管包括的有源结构和半导体基底之间形成隔离层，降低半导体器件的集成难度，利于提高半导体器件的良率。同时，若采用原位掺杂的方式形成外延掺杂结构，则还可以防止引入注入损伤，提高沟道区的形成质量，进一步提高半导体器件的良率。

第二方面，本发明提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：首先，提供一半导体基底。接下来，在半导体基底的同一侧上形成间隔分布的第一环栅晶体管和第二环栅晶体管。第一环栅晶体管和第二环栅晶体管的导电类型相反。第一环栅晶体管和第二环栅晶体管均包括有源结构、栅堆叠结构和外延掺杂结构。其中，有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区，沟道区沿长度方向的两端分别与源区和漏区接触。栅堆叠结构环绕在沟道区的外周。外延掺杂结构位于有源结构包括的源区、漏区和沟道区分别与半导体基底之间。第一环栅晶体管包括的外延掺杂结构与自身包括的源区和漏区的导电类型相反，第二环栅晶体管包括的至少部分外延掺杂结构与自身包括的源区和漏区的导电类型相反。

本发明中第二方面及其各种实现方式的有益效果，可以参考第一方面及其各种实现方式中的有益效果分析，此处不再赘述。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例提供的半导体器件在制造过程中的结构示意图一；

图2为本发明实施例提供的半导体器件在制造过程中的结构示意图二；

图3为本发明实施例提供的半导体器件在制造过程中的结构示意图三；

图4为本发明实施例提供的半导体器件在制造过程中的结构示意图四；

图5为本发明实施例提供的半导体器件在制造过程中的结构示意图五；

图6为本发明实施例提供的半导体器件在制造过程中的结构示意图六；

图7为本发明实施例提供的半导体器件在制造过程中的结构示意图七；

图8为本发明实施例提供的半导体器件在制造过程中的结构示意图八；

图9为本发明实施例提供的半导体器件在制造过程中的结构示意图九；

图10为本发明实施例提供的半导体器件在制造过程中的结构示意图十；

图11为本发明实施例提供的半导体器件在制造过程中的结构示意图十一；

图12为本发明实施例提供的半导体器件在制造过程中的结构示意图十二；

图13为本发明实施例提供的半导体器件在制造过程中的结构示意图十三；

图14为本发明实施例提供的半导体器件在制造过程中的结构示意图十四；

图15为本发明实施例提供的半导体器件在制造过程中的结构示意图十五；

图16为本发明实施例提供的半导体器件在制造过程中的结构示意图十六；

图17为本发明实施例提供的半导体器件在制造过程中的结构示意图十七；

图18中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图十八和示意图十九；

图19中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图二十和示意图二十一；

图20中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图二十二和示意图二十三；

图21中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图二十四和示意图二十五；

图22中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图二十六和示意图二十七；

图23中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图二十八和示意图二十九；

图24中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图三十和示意图三十一；

图25中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图三十二和示意图三十三。

附图标记：11为半导体基底，12为第一环栅晶体管，13为第二环栅晶体管，14为栅堆叠结构，15为外延掺杂结构，16为源区，17为漏区，18为沟道区，19为第一外延掺杂部，20为第二外延掺杂部，21为第一有源区，22为第二有源区，23为第一外延掺杂层，24为第二外延掺杂层，25为第一外延掺杂材料层，26为掩膜层，27为凹槽结构，28为第二外延掺杂材料层，29为牺牲层，30为沟道层，31为牺牲栅，32为栅极侧墙，33为层间介质层。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

随着半导体技术的发展，环栅晶体管应时而生。因环栅晶体管具有的栅堆叠结构不仅形成在沟道区的顶部和侧壁上、还形成在沟道区的底部，故与平面晶体管和鳍式场效应晶体管相比，环栅晶体管具有较强的栅控能力，利于抑制短沟道效应，使得环栅晶体管具有更高的工作性能。

而在半导体器件包括导电类型相反的两类环栅晶体管时，难以采用现有的制造方法同时实现对半导体器件中导电类型相反的两类环栅晶体管的寄生沟道漏电。具体的，现有的制造方法通常采用以下两种工艺，抑制环栅晶体管中的寄生沟道漏电：

第一种：在衬底上形成至少一层叠层。每层叠层包括牺牲层、以及位于牺牲层上的沟道层；并自叠层的顶部向下刻蚀至部分衬底，以形成鳍部。接下来，在衬底暴露在鳍部之外的部分上形成浅槽隔离结构后，通常会在相应掩膜层的掩膜作用下，并通过晕环离子注入工艺分别至少向N型环栅晶体管和P型环栅晶体管对应的鳍部中注入与自身包括的源区和漏区的导电类型相反的杂质离子，以在鳍部的中下部(即鳍部所包括的衬底被刻蚀的部分)内形成高掺杂层，从而利用该高掺杂层位于沟道区下方的部分分别与后续形成的源区和漏区形成反向偏置的PN结的方式，来抑制寄生沟道的漏电。

第二种：在衬底上形成至少一层叠层前，形成一层待氧化层。此时，在获得鳍部后，在鳍部与衬底之间具有待氧化层的剩余部分。接下来，在形成源区和漏区前，采用选择性氧化等工艺，仅将待氧化层氧化为隔离层。在此情况下，在形成包括源区、漏区和沟道区的有源结构后，该有源结构可以通过隔离层与衬底隔离开，从而抑制寄生沟道漏电。

但是，针对上述第一种采用晕环离子注入工艺抑制漏电的方式，容易出现注入损伤，影响器件性能；同时，高掺杂层内的杂质分布容易受后续热处理工艺的影响，导致寄生沟道漏电的抑制效果较差。另外，上述第二种采用介质隔离工艺抑制寄生沟道漏电的方式，实现待氧化层的选择性氧化等操作过程过于复杂，导致半导体器件的集成难度较大。针对于上述技术问题，虽然可以通过原位外延的方式防止注入损伤的出现，且降低制造难度，但是因半导体器件包括导电类型相反的两类环栅晶体管，而这两类环栅晶体管所对应的高掺杂层的导电类型也相反，上述原位外延寄生沟道抑制层的方式不适合上述半导体器件的集成。

为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制造方法。其中，在本发明实施例提供的半导体器件处于工作状态下，第一环栅晶体管和第二环栅晶体管包括外延掺杂结构可以分别与自身包括的源区和漏区通过反向偏置的PN结抑制寄生沟道漏电。其次，本发明实施例提供的半导体器件只需要在形成用于制造沟道区的至少一层叠层前，在半导体基底对应第一环栅晶体管和第二环栅晶体管的区域上分别形成导电类型相反的外延掺杂层；并在形成上述至少一层叠层以及对该至少一层叠层进行图案化处理的同时，实现对外延掺杂层的选择性刻蚀，就可以获得外延掺杂结构，以降低半导体器件的集成难度，利于提高半导体器件的良率。

第一方面，本发明实施例提供了一种半导体器件。如图23中的(1)和(2)部分至图25中的(1)和(2)部分所示，本发明实施例提供的半导体器件包括：半导体基底11，以及间隔分布在半导体基底11的同一侧上的第一环栅晶体管12和第二环栅晶体管13。第一环栅晶体管12和第二环栅晶体管13的导电类型相反。第一环栅晶体管12和第二环栅晶体管13均包括有源结构、栅堆叠结构14和外延掺杂结构15。其中，有源结构包括源区16、漏区17、以及位于源区16和漏区17之间的沟道区18，沟道区18沿长度方向的两端分别与源区16和漏区17接触。栅堆叠结构14环绕在沟道区18的外周。外延掺杂结构15位于有源结构包括的源区16、漏区17和沟道区18分别与半导体基底11之间。第一环栅晶体管12包括的外延掺杂结构15与自身包括的源区16和漏区17的导电类型相反，第二环栅晶体管13包括的至少部分外延掺杂结构15与自身包括的源区16和漏区17的导电类型相反。

采用上述技术方案的情况下，本发明实施例提供的半导体器件中，如图23中的(1)和(2)部分至图25中的(1)和(2)部分所示，导电类型相反的第一环栅晶体管12和第二环栅晶体管13间隔分布在半导体基底11的同一侧上。该第一环栅晶体管12和第二环栅晶体管13均包括有源结构、栅堆叠结构14和外延掺杂结构15。并且，上述外延掺杂结构15位于有源结构包括的源区16、漏区17和沟道区18分别与半导体基底11之间。同时，第一环栅晶体管12包括的外延掺杂结构15与自身包括的源区16和漏区17的导电类型相反，第二环栅晶体管13包括的至少部分外延掺杂结构15与自身包括的源区16和漏区17的导电类型相反。在此情况下，在半导体器件处于工作状态下，第一环栅晶体管12和第二环栅晶体管13包括外延掺杂结构15可以分别与自身包括的源区16和漏区17通过反向偏置的PN结抑制寄生沟道漏电，利于提升半导体器件的工作性能。其次，如图14至图17所示，本发明实施例提供的半导体器件只需要在形成用于制造沟道区18的至少一层叠层前，在半导体基底11对应第一环栅晶体管和第二环栅晶体管的区域上分别形成导电类型相反的外延掺杂层；并在形成上述至少一层叠层以及对该至少一层叠层进行图案化处理的同时，实现对外延掺杂层的选择性刻蚀，就可以获得外延掺杂结构15，无须采用操作复杂的介质隔离工艺分别在第一环栅晶体管和第二环栅晶体管包括的有源结构和半导体基底11之间形成隔离层，降低半导体器件的集成难度，利于提高半导体器件的良率。同时，若采用原位掺杂的方式形成外延掺杂结构15，则还可以防止引入注入损伤，提高沟道区的形成质量，进一步提高半导体器件的良率。

在实际的应用过程中，本发明实施例对半导体基底的材料和结构不做具体限定，只要能够应用至本发明实施例提供的半导体器件中均可。

示例性的，半导体基底可以为硅衬底、绝缘体上硅衬底、锗硅衬底或锗衬底等其上未形成有任何结构的半导体衬底。

或者，上述半导体基底还可以为其上形成有一些结构的半导体衬底。例如：当本发明实施例中的半导体器件为集成电路中第二层或更高层的半导体器件时，半导体基底包括位于第一环栅晶体管和第二环栅晶体管下方的半导体结构和层间介质层等。

对于上述第一环栅晶体管和第二环栅晶体管来说，从导电类型方面来讲，第一环栅晶体管可以为N型环栅晶体管，此时第二环栅晶体管为P型环栅晶体管；或者，第一环栅晶体管也可以为P型环栅晶体管，此时第二环栅晶体管为N型环栅晶体管。

从数量和分布方面来讲，本发明实施例提供的半导体器件可以仅包括一个第一环栅晶体管，也可以包括多个第一环栅晶体管；其中，当半导体器件包括多个第一环栅晶体管时，不同第一环栅晶体管之间的分布情况可以根据实际应用场景确定，此处做具体限定。其次，本发明实施例提供的半导体器件可以仅包括一个第二环栅晶体管，也可以包括多个第二环栅晶体管；其中，当半导体器件包括多个第二环栅晶体管时，不同第二环栅晶体管之间的分布情况可以根据实际应用场景确定，此处做具体限定。

从结构方面来讲，在第一环栅晶体管包括的有源结构和第二环栅晶体管包括的有源结构中，沟道区可以具有至少一个纳米结构。并且，每个纳米结构与半导体基底之间均具有空隙。其中，当沟道区包括至少两个纳米结构时，不同纳米结构可以沿栅堆叠结构的长度方向间隔设置；或者，如图23中的(1)和(2)部分至图25中的(1)和(2)部分所示，不同纳米结构还可以沿半导体基底11的厚度间隔设置。

其中，第一环栅晶体管包括的沟道区具有的纳米结构的数量和分布方式可以分别与第二环栅晶体管包括的沟道区具有的纳米结构的数量和分布方式相同，也可以不同。

至于第一环栅晶体管包括的栅堆叠结构和第二环栅晶体管包括的栅堆叠结构，可以具有至少环绕在沟道区外周的栅介质层、以及位于栅介质层上的栅极。

从材料方面来讲，第一环栅晶体管包括的有源结构和第二环栅晶体管包括的有源结构的材料可以包括硅、锗硅或锗等任一半导体材料。其中，第一环栅晶体管包括的有源结构和第二环栅晶体管包括的有源结构的材料可以相同，也可以不同。其次，第一环栅晶体管包括的有源结构中，沟道区的材料可以与源区和漏区的材料相同，也可以不同。第二环栅晶体管包括的有源结构中，沟道区的材料可以与源区和漏区的材料相同，也可以不同。

至于第一环栅晶体管包括的栅堆叠结构和第二环栅晶体管包括的栅堆叠结构，栅堆叠结构包括的栅介质层的材料可以包括HfO₂、ZrO₂、TiO₂或Al₂O₃等任一种绝缘材料。上述栅极的材料可以包括TiN、TaN或TiSiN等任一种导电材料。其中，第一环栅晶体管包括的栅堆叠结构和第二环栅晶体管包括的栅堆叠结构的材料可以相同，也可以不同。

至于第一环栅晶体管包括的外延掺杂结构和第二环栅晶体管包括的外延掺杂结构，第一环栅晶体管包括的外延掺杂结构和/或第二环栅晶体管包括的外延掺杂结构的材料可以包括硅、锗硅和锗等任一种半导体材料，只要能够应用至本发明实施例提供的半导体器件中均可。其中，第一环栅晶体管包括的外延掺杂结构与第二环栅晶体管包括的外延掺杂结构的材料可以相同；或者，如图23中的(1)和(2)部分至图25中的(1)和(2)部分所示，上述第一环栅晶体管12包括的外延掺杂结构15与第二环栅晶体管13包括的外延掺杂结构15的材料也可以不同。例如：第一环栅晶体管12包括的外延掺杂结构15的材料可以为硅，第二环栅晶体管13包括的外延掺杂结构15的材料可以为锗硅。在上述情况下，可以根据第一环栅晶体管12和第二环栅晶体管13的导电类型的不同，确定二者包括的外延掺杂结构15的材料，提高本发明实施例提供的半导体器件在不同应用场景下的适用性。

从规格方面来讲，如图23中的(1)和(2)部分和图25中的(1)和(2)部分所示，上述第一环栅晶体管12包括的外延掺杂结构15与第二环栅晶体管13包括的外延掺杂结构15的厚度可以相同。此时，如图23中的(1)和(2)部分所示，可以是第一环栅晶体管12包括的外延掺杂结构15沿自身厚度方向的各部分的掺杂类型均相同，以及第二环栅晶体管13包括的外延掺杂结构15沿自身厚度方向的各部分的掺杂类型均相同。也可以是如图25中的(1)和(2)部分所示，第一环栅晶体管12包括的外延掺杂结构15沿自身厚度方向的各部分的掺杂类型均相同，且第二环栅晶体管13包括的外延掺杂结构15具有第一外延掺杂部19、以及位于第一外延掺杂部19上的第二外延掺杂部20；第二外延掺杂部20与第一外延掺杂部19的导电类型相反；第一外延掺杂部19与第一环栅晶体管12包括的外延掺杂结构15一体成型，且第一外延掺杂部19与第一环栅晶体管12包括的外延掺杂结构15的导电类型相同。

或者，如图24中的(1)和(2)部分和图25中的(1)和(2)部分所示，上述第一环栅晶体管12包括的外延掺杂结构15与第二环栅晶体管13包括的外延掺杂结构15的厚度也可以不同；此时，如图24中的(1)和(2)部分所示，可以是第二环栅晶体管13包括的外延掺杂结构15的厚度大于第一环栅晶体管包括的外延掺杂结构15的厚度。

值得注意的是，在一定范围，外延掺杂结构的厚度不同，自身的漏电抑制能力可能不同，进而使得包括外延掺杂结构的第一环栅晶体管和第二环栅晶体管的栅控能力可能不同。另外，在实际的制造过程中，在对用于制造第一环栅晶体管包括的外延掺杂结构的第一外延掺杂材料层进行选择性刻蚀后，所形成的凹槽结构的深度不同时，第二环栅晶体管包括的外延掺杂结构的厚度和结构不同。例如：如图3所示，当凹槽结构27的深度等于第一外延掺杂材料层25的厚度时，第一环栅晶体管和第二环栅晶体管包括的外延掺杂结构的厚度相等。如图4所示，当凹槽结构27的深度小于第一外延掺杂材料层25的厚度时，第一环栅晶体管和第二环栅晶体管包括的外延掺杂结构的厚度相等，但第二环栅晶体管包括的外延掺杂结构具有上述第一外延掺杂部和第二外延掺杂部。如图5所示，当凹槽结构27的深度大于第一外延掺杂材料层25的厚度时，第一环栅晶体管包括的外延掺杂结构的厚度小于第二环栅晶体管包括的外延掺杂结构的厚度。在上述情况下，可以根据实际应用场景中对第一环栅晶体管和第二环栅晶体管的栅控能力和漏电抑制的要求、以及实际制造过程中形成上述凹槽结构27时的刻蚀时间确定第一环栅晶体管和第二环栅晶体管包括的外延掺杂结构的厚度和结构。至于每个外延掺杂结构的具体厚度可以根据第一环栅晶体管和第二环栅晶体管的尺寸确定。

示例性的，上述第一环栅晶体管包括的外延掺杂结构和/或第二环栅晶体管包括的外延掺杂结构的厚度可以大于等于10nm、且小于等于60nm。例如：第一环栅晶体管包括的外延掺杂结构和/或第二环栅晶体管包括的外延掺杂结构的厚度可以为10nm、20nm、30nm、40nm、50nm或60nm等。

示例性的，在第二环栅晶体管包括的外延掺杂结构具有第一外延掺杂部和第二外延掺杂部的情况下，第二外延掺杂部的厚度可以大于等于10nm、且小于等于60nm。例如：第二外延掺杂部的厚度可以为10nm、20nm、30nm、40nm、50nm或60nm。

另外，在实际的应用过程中，如图23中的(1)和(2)部分至图25中的(1)和(2)部分所示，上述第一环栅晶体管12包括的外延掺杂结构15的顶部可以和第二环栅晶体管13包括的外延掺杂结构15的顶部平齐，以利于使得第一环栅晶体管12包括的每层纳米结构与第二环栅晶体管包括的相同层纳米结构对齐。

从掺杂方面来讲，第一环栅晶体管包括的外延掺杂结构和第二环栅晶体管包括的外延掺杂结构内杂质的掺杂浓度可以根据实际应用场景对第一环栅晶体管和第二环栅晶体管的寄生沟道漏电要求确定，此处不做具体限定。

示例性的，上述第一环栅晶体管包括的外延掺杂结构和/或第二环栅晶体管包括的外延掺杂结构内杂质的掺杂浓度可以大于等于5E17cm^-3、且小于等于1E19cm^-3。例如：第一环栅晶体管包括的外延掺杂结构和/或第二环栅晶体管包括的外延掺杂结构内杂质的掺杂浓度可以为5E17cm^-3、8E17cm^-3、1E18cm^-3、3E18cm^-3、5E18cm^-3、8E18cm^-3或1E19cm^-3等。

需要说明的是，当上述半导体器件包括多个第一环栅晶体管时，不同第一环栅晶体管包括的外延掺杂结构的材料、厚度和杂质掺杂浓度可以均相同。或者，多个第一环栅晶体管中，至少一个第一环栅晶体管与其余第一环栅晶体管包括的外延掺杂结构的材料、厚度和杂质掺杂浓度中的至少一者不同。在上述情况下，可以根据实际应用场景中对不同第一环栅晶体管的栅控能力等要求确定每个第一环栅晶体管包括的外延掺杂结构的材料、厚度和杂质掺杂浓度，此处不做具体限定。

另外，在上述半导体器件包括多个第二环栅晶体管时，不同第二环栅晶体管包括的外延掺杂结构的材料、厚度和杂质掺杂浓度可以均相同。或者，多个第二环栅晶体管中，至少一个第二环栅晶体管与其余第二环栅晶体管包括的外延掺杂结构的材料、厚度和杂质掺杂浓度中的至少一者不同。在上述情况下，可以根据实际应用场景中对不同第二环栅晶体管的栅控能力等要求确定每个第二环栅晶体管包括的外延掺杂结构的材料、厚度和杂质掺杂浓度，此处不做具体限定。

第二方面，本发明实施例提供了一种半导体器件的制造方法。下文将根据图1至图25示出的操作的剖视图或立体图，对制造过程进行描述。具体的，该半导体器件的制造方法包括以下步骤：

首先，提供一半导体基底。该半导体基底的材料和结构可以参考前文，此处不再赘述。

接下来，如图23中的(1)和(2)部分至图25中的(1)和(2)部分所示，在半导体基底11的同一侧上形成间隔分布的第一环栅晶体管12和第二环栅晶体管13。第一环栅晶体管12和第二环栅晶体管13的导电类型相反。第一环栅晶体管12和第二环栅晶体管13均包括有源结构、栅堆叠结构14和外延掺杂结构15。其中，有源结构包括源区16、漏区17、以及位于源区16和漏区17之间的沟道区18，沟道区18沿长度方向的两端分别与源区16和漏区17接触。栅堆叠结构14环绕在沟道区18的外周。外延掺杂结构15位于有源结构包括的源区16、漏区17和沟道区18分别与半导体基底11之间。第一环栅晶体管12包括的外延掺杂结构15与自身包括的源区16和漏区17的导电类型相反，第二环栅晶体管13包括的至少部分外延掺杂结构15与自身包括的源区16和漏区17的导电类型相反。

具体的，上述第一环栅晶体管和第二环栅晶体管的具体结构和材料、以及外延掺杂结构的厚度和掺杂浓度可以参考前文，此处不再赘述。

在实际的应用过程中，上述半导体基底可以具有第一有源区和第二有源区。并且，第一环栅晶体管位于第一有源区上，第二环栅晶体管位于第二有源区上。在此情况下，上述在半导体基底的同一侧上形成间隔分布的第一环栅晶体管和第二环栅晶体管可以包括步骤：

如图3至图5所示，采用原位掺杂方式，至少在半导体基底11的第一有源区21上形成第一外延掺杂层23。

具体的，如图1所示，可以采用原位掺杂方式，先在第一有源区21和第二有源区22上形成第一外延掺杂材料层25。接下来，如图2所示，在第一外延掺杂材料层25对应第一有源区21的部分上形成掩膜层26。该掩膜层26的材料可以为光刻胶或氮化硅等掩膜材料。该掩膜层26的形成工艺可以根据掩膜层26的材料确定。例如：当掩膜层26的材料为氮化硅的情况下，可以采用沉积和刻蚀等工艺，形成该掩膜层26。接下来，如图3至图5所示，在掩膜层26的掩膜作用下，可以采用干法刻蚀或湿法刻蚀等工艺，至少在第一外延掺杂材料层25对应第二有源区22的部分内开设凹槽结构27。该第一外延掺杂材料层25的剩余部分形成第一外延掺杂层23。

需要说明的是，如前文所述，在半导体器件包括多个第一环栅晶体管，且多个第一环栅晶体管中，至少一个第一环栅晶体管与其余第一环栅晶体管包括的外延掺杂结构的材料、厚度和杂质掺杂浓度中的至少一者不同的情况下，上述采用原位掺杂方式，至少在半导体基底的第一有源区上形成第一外延掺杂层可以包括步骤：采用原位掺杂方式，在第一有源区和第二有源区上形成第一材料层。接下来，对第一材料层进行选择性刻蚀，仅保留第一材料层位于第一目标区域上的部分；第一目标区域为第一有源区中与当前第一环栅晶体管相对的区域。然后，重复上述操作，直至在第一有源区对应每个第一环栅晶体管的区域上形成相应第一材料层，获得第一外延掺杂层。

下面以半导体器件包括三个第一环栅晶体管，且三个第一环栅晶体管中，一个第一环栅晶体管(即第一类第一环栅晶体管)与另外两个第一环栅晶体管(即第二类第一环栅晶体管)包括的外延掺杂结构的材料、厚度和杂质掺杂浓度中的至少一者不同为例，对上述采用原位掺杂方式，至少在半导体基底的第一有源区上形成第一外延掺杂层进行说明：首先，采用原位掺杂方式，在第一有源区和第二有源区上形成第一材料层；该第一材料层用于形成第一类第一环栅晶体管包括的外延掺杂结构。接下来，对与第一类第一环栅晶体管对应的第一材料层进行选择性刻蚀，仅保留该第一材料层位于第一目标区域上的部分；第一目标区域为第一有源区中与当前第一环栅晶体管(即第一类第一环栅晶体管)相对的区域。然后，采用原位掺杂方式，在第一有源区和第二有源区上形成另一第一材料层；该第一材料层用于形成第二类环栅晶体管包括的外延掺杂结构。接下来，对与第二类第一环栅晶体管对应的第一材料层进行选择性刻蚀，仅保留该第一材料层位于第一目标区域上的部分；第一目标区域为第一有源区中与当前第一环栅晶体管(即第二类第一环栅晶体管)相对的区域，获得第一外延掺杂层。

另外，如前文所述，凹槽结构的深度不同时，第二环栅晶体管包括的外延掺杂结构的厚度和具体结构会不同，因此可以根据实际应用场景中对第二环栅晶体管包括的外延掺杂结构的厚度和具体结构的要求、以及实际制造过程确定，凹槽结构的深度。

其中，如图3所示，凹槽结构27的深度可以等于第一外延掺杂材料层25的厚度。在此情况下，如图23中的(1)和(2)部分所示，后续形成的第二环栅晶体管13包括的外延掺杂结构15的厚度等于第一环栅晶体管12包括的外延掺杂结构15的厚度，并且第二环栅晶体管13包括的外延掺杂结构15沿自身厚度方向的各部分的导电类型相同。

如图4所示，凹槽结构27的深度可以小于第一外延掺杂材料层25的厚度。在此情况下，如图25中的(1)和(2)部分所示，后续形成的第二环栅晶体管13包括的外延掺杂结构15的厚度等于第一环栅晶体管12包括的外延掺杂结构15的厚度，并且第二环栅晶体管13包括的外延掺杂结构15包括第一外延掺杂部19、以及位于第一外延掺杂部19上的第二外延掺杂部20。第一外延掺杂部19与第一环栅晶体管12包括的外延掺杂结构15一体成型且导电类型相同。

如图5所示，凹槽结构27的深度可以大于第一外延掺杂材料层25的厚度。在此情况下，如图24中的(1)和(2)部分所示，后续形成的第二环栅晶体管13包括的外延掺杂结构15的厚度大于第一环栅晶体管12包括的外延掺杂结构15的厚度，并且第二环栅晶体管13包括的外延掺杂结构15沿自身厚度方向的各部分的导电类型相同。

示例性的，上述凹槽结构的深度可以大于等于10nm、且小于等于60nm。例如：凹槽结构的深度可以为10nm、20nm、30nm、40nm、50nm或60nm等。

接下来，在形成第一外延掺杂层后，如图8、图11和图14所示，采用原位掺杂方式，在半导体基底11的第二有源区22上形成第二外延掺杂层24。第二外延掺杂层24的顶部与第一外延掺杂层23的顶部平齐。

具体的，在采用上述方式形成第一外延掺杂层后，根据掩膜层的去除顺序的不同，以及对用于制造第二外延掺杂层的第二外延掺杂材料层的平坦化处理的方式不同，可以将第二外延掺杂层的形成方式至少分为以下三种：

第一种，可以在采用原位掺杂方式，至少在半导体基底的第一有源区上形成第一外延掺杂层后，并在采用原位掺杂方式，在半导体基底的第二有源区上形成第二外延掺杂层前，去除掩膜层。在此情况下，上述采用原位掺杂方式，在半导体基底的第二有源区上形成第二外延掺杂层可以包括步骤：如图7所示，采用原位掺杂方式，在第一外延掺杂层23和凹槽结构上形成第二外延掺杂材料层28。此时，第二外延掺杂材料层28不仅填充在凹槽结构内，还覆盖在第一外延掺杂层23上。接下来，如图8所示，可以采用机械研磨或化学机械抛光等方式，对第二外延材料层进行平坦化处理，去除第二外延掺杂材料层位于凹槽结构之外的部分，获得第二外延掺杂层24。

第二种，上述采用原位掺杂方式，在半导体基底的第二有源区上形成第二外延掺杂层可以包括步骤：如图9所示，在掩膜层26的掩膜作用下，采用原位掺杂方式，在凹槽结构上形成第二外延掺杂材料层28。并且，第二外延掺杂材料层28的顶部高度大于凹槽结构的槽口高度。此时，掩膜层26暴露在第二外延掺杂材料层28之外。接下来，如图10所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除掩膜层。接着，如图11所示，可以采用机械研磨或化学机械抛光等方式，对第二外延掺杂材料层28进行平坦化处理，去除第二外延掺杂材料层位于凹槽结构之外的部分，获得第二外延掺杂层24。

第三种，上述采用原位掺杂方式，在半导体基底的第二有源区上形成第二外延掺杂层可以包括步骤：如图9所示，在掩膜层26的掩膜作用下，采用原位掺杂方式，在凹槽结构上形成第二外延掺杂材料层28。第二外延掺杂材料层28的顶部高度大于掩膜层26的顶部高度。接下来，如图12所示，可以采用机械研磨或化学机械抛光等方式，对第二外延掺杂材料层28进行第一平坦化处理，以使得第二外延掺杂材料层28的剩余部分的顶部与掩膜层26的顶部平齐。接下来，如图13所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除掩膜层。接着，如图14所示，可以采用机械研磨或化学机械抛光等方式，对剩余的第二外延掺杂材料层进行第二平坦化处理，去除剩余的第二外延掺杂材料层位于凹槽结构之外的部分，获得第二外延掺杂层24。

需要说明的是，如前文所述，所制造的半导体器件可以包括多个第二环栅晶体管，且多个第二环栅晶体管中，至少一个第二环栅晶体管与其余第二环栅晶体管包括的外延掺杂结构的材料、厚度和杂质掺杂浓度中的至少一者不同。在此情况下，上述采用原位掺杂方式，在半导体基底的第二有源区上形成第二外延掺杂层可以包括步骤：首先，采用原位掺杂方式，至少在第二有源区上形成第二材料层。接下来，对第二材料层进行选择性刻蚀，仅保留第二材料层位于第二目标区域上的部分。第二目标区域为第二有源区中与当前第二环栅晶体管相对的区域。然后，重复上述操作，直至在第二有源区对应每个第二环栅晶体管的区域上形成相应第二材料层，获得第二外延掺杂层。

下面以半导体器件包括三个第二环栅晶体管，且三个第二环栅晶体管中，不同第二环栅晶体管(即第一类第二环栅晶体管、第二类第二环栅晶体管和第三类第二环栅晶体管)包括的外延掺杂结构的材料、厚度和杂质掺杂浓度中的至少一者互不相同为例，对上述采用原位掺杂方式，至少在半导体基底的第二有源区上形成第二外延掺杂层进行说明：首先，采用原位掺杂方式，至少在第二有源区上形成第二材料层(该第二材料层用于形成第一类第二环栅晶体管包括的至少部分外延掺杂结构)。接下来，对与第一类第二环栅晶体管对应的第二材料层进行选择性刻蚀，仅保留第二材料层位于第二目标区域上的部分；该第二目标区域为第二有源区中与第一类第二环栅晶体管相对的区域。然后，采用原位掺杂方式，至少在第二有源区上形成第二材料层(该第二材料层用于形成第二类第二环栅晶体管包括的至少部分外延掺杂结构)。接下来，对与第二类第二环栅晶体管对应的第二材料层进行选择性刻蚀，仅保留该第二材料层位于第二目标区域上的部分；该第二目标区域为第二有源区中与第二类第二环栅晶体管相对的区域。接下来，采用原位掺杂方式，至少在第二有源区上形成第二材料层(该第二材料层用于形成第三类第二环栅晶体管包括的至少部分外延掺杂结构)。接下来，对与第三类第二环栅晶体管对应的第二材料层进行选择性刻蚀，仅保留该第二材料层位于第二目标区域上的部分；该第二目标区域为第二有源区中与第三类第二环栅晶体管相对的区域。

在形成上述第二外延掺杂层之后，如图15至图25中的(1)和(2)部分所示，在第一外延掺杂层23上形成第一环栅晶体管12包括的有源结构和栅堆叠结构14；并对第一外延掺杂层23进行选择性刻蚀，以使第一外延掺杂层23的剩余部分至少形成第一环栅晶体管12包括的外延掺杂结构15。

接下来，如图15至图25中的(1)和(2)部分所示，在第二外延掺杂层24上形成第二环栅晶体管13包括的有源结构和栅堆叠结构14。并对第二外延掺杂层24进行选择性刻蚀，以使第二外延掺杂层24的剩余部分形成第二环栅晶体管13包括的至少部分外延掺杂结构15。

在实际的应用过程中，可以在不同的步骤中并基于不同的材料分别形成第一环栅晶体管和第二环栅晶体管包括的沟道区。或者，也可以基于相同的叠层同时制造第一环栅晶体管和第二环栅晶体管包括的沟道区。第一环栅晶体管和第二环栅晶体管包括的有源结构和栅堆叠结构的具体形成过程可以根据实际应用场景确定，此处不做具体限定。

示例性的，上述在第一外延掺杂层上形成第一环栅晶体管包括的有源结构和栅堆叠结构；并对第一外延掺杂层进行选择性刻蚀，以使第一外延掺杂层的剩余部分至少形成第一环栅晶体管包括的外延掺杂结构，以及在第二外延掺杂层上形成第二环栅晶体管包括的有源结构和栅堆叠结构，并对第二外延掺杂层进行选择性刻蚀，以使第二外延掺杂层的剩余部分形成第二环栅晶体管包括的至少部分外延掺杂结构可以包括步骤：

如图15和图16所示，沿半导体基底11的厚度方向，在第一外延掺杂层23和第二外延掺杂层24上形成至少一层叠层。每层叠层包括牺牲层29、以及位于牺牲层29上的沟道层30。

具体的，上述沟道层是用于制造第一环栅晶体管和第二环栅晶体管包括的沟道区的膜层，因此沟道层的材料和厚度、以及半导体基底上形成的沟道层的层数可以根据第一环栅晶体管和第二环栅晶体管中沟道区的材料、沟道区包括的纳米结构的厚度和层数进行确定。至于上述牺牲层，去除牺牲层位于相应区域的部分后可以释放栅堆叠结构的部分形成空间，因此可以根据栅堆叠结构的尺寸确定牺牲层的尺寸。牺牲层的材料可以是与沟道层不同的任一种材料。例如：在沟道层的材料为硅的情况下，上述牺牲层的材料可以为锗硅。叠层的层数可以根据第一环栅晶体管和第二环栅晶体管包括的沟道区中沿半导体基底厚度方向间隔分布的纳米结构的层数确定，此处不做具体限定。

另外，在实际的制造过程中，可以采用外延等工艺形成上述至少一层叠层。

接下来，如图17所示，至少对至少一层叠层、第一外延掺杂层和第二外延掺杂层进行图案化处理，以分别在第一有源区21和第二有源区22上形成鳍状结构。经图案化处理后的第一外延掺杂层对应第一有源区21的部分形成第一环栅晶体管包括的外延掺杂结构15。经图案化处理后的第二外延掺杂层形成第二环栅晶体管包括的至少部分外延掺杂结构15。

具体的，可以至少采用光刻和刻蚀等工艺，至少对至少一层叠层、第一外延掺杂层和第二外延掺杂层进行图案化处理。图案化处理的对象可以第一环栅晶体管包括的外延掺杂结构和第二环栅晶体管包括的外延掺杂结构的厚度确定。具体的，若第一环栅晶体管包括的外延掺杂结构和第二环栅晶体管包括的外延掺杂结构中厚度较小的一者大于或等于浅槽隔离结构的厚度，则图案化处理的对象可以仅为至少一层叠层、第一外延掺杂层和第二外延掺杂层。或者，若第一环栅晶体管包括的外延掺杂结构和第二环栅晶体管包括的外延掺杂结构中厚度较小的一者小于浅槽隔离结构的厚度，则图案化处理的对象可以包括至少一层叠层、第一外延掺杂层、第二外延掺杂层和部分半导体基底。

另外，至少对至少一层叠层、第一外延掺杂层和第二外延掺杂层进行图案化处理后，若凹槽结构的深度大于或等于第一外延掺杂材料层的厚度，则图案化处理后的第二外延掺杂层形成第二环栅晶体管包括的外延掺杂结构。若凹槽结构的深度小于第一外延掺杂材料层的厚度，则图案化处理后的第二外延掺杂层和第一外延掺杂层剩余在第二有源区上的部分形成第二环栅晶体管包括的外延掺杂结构。

再者，进行上述图案化处理后，并在形成有源结构前，可以采用沉积和刻蚀等工艺，在半导体基底暴露在鳍状结构之外的部分上形成浅槽隔离结构。该浅槽隔离结构的顶部高度小于等于位于底层的牺牲层的底部高度。浅槽隔离结构的材料可以包括二氧化硅或氮化硅等任一种绝缘材料。鳍状结构暴露在浅槽隔离结构之外的部分为鳍部。

接下来，如图18中的(1)和(2)部分至图22中的(1)和(2)部分所示，基于经图案化处理后的至少一层叠层对应第一有源区的部分形成第一环栅晶体管包括的有源结构；并基于经图案化处理后的至少一层叠层对应第二有源区的部分形成第二环栅晶体管包括的有源结构。

示例性的，如图18中的(1)和(2)部分所示，可以采用沉积和刻蚀等工艺，形成横跨在鳍部上的牺牲栅31和栅极侧墙32。牺牲栅31的材料可以为多晶硅等易于去除的材料。栅极侧墙32至少位于牺牲栅31沿长度方向的两侧。栅极侧墙32的材料可以包括氮化硅或氮氧化硅等任一种绝缘材料，只要能够应用至本发明实施例提供的制造方法中均可。然后，如图19中的(1)和(2)部分所示，可以在牺牲栅31和栅极侧墙32的掩膜作用下，去除每个鳍部沿长度方向两侧的部分。接着，形成覆盖在第一有源区上方的掩膜层，并在掩膜层的掩膜作用下在位于第二有源区上且剩余的鳍部两侧形成第二环栅晶体管包括的源区16和漏区17。然后去除覆盖在第一有源区上方掩膜层，并形成覆盖在第二有源区上的掩膜层。接着，在覆盖在第二有源区上的掩膜层的掩膜作用下，在位于第一有源区上且剩余的鳍部两侧形成第一环栅晶体管包括的源区16和漏区17。接下来，如图20中的(1)和(2)部分所示，去除覆盖在第二有源区上的掩膜层。然后，如图21中的(1)和(2)部分所示，形成覆盖在半导体基底11上的层间介质层33，该层间介质层33的顶部与牺牲栅31的顶部平齐；层间介质层33的材料可以为二氧化硅等介电材料。接下来，如图22中的(1)和(2)部分所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除牺牲栅，以及去除剩余的牺牲层，获得第一环栅晶体管和第二环栅晶体管包括的沟道区18。

接下来，如图23中的(1)和(2)部分至图25中的(1)和(2)部分所示，可以至少采用原子层沉积等工艺，分别在第一环栅晶体管12包括的沟道区18和第二环栅晶体管13包括的沟道区18的外周形成栅堆叠结构14。

其中，上述第一环栅晶体管和第二环栅晶体管包括的栅堆叠结构的具体结构和材料可以参考前文，此处不再赘述。

需要说明的是，可以通过多种方式来形成上述第一环栅晶体管和第二环栅晶体管包括的有源结构和栅堆叠结构。如何形成上述第一环栅晶体管和第二环栅晶体管包括的有源结构和栅堆叠结构并非本发明的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述第一环栅晶体管和第二环栅晶体管包括的有源结构和栅堆叠结构。

本发明实施例中第二方面及其各种实现方式的有益效果，可以参考第一方面及其各种实现方式中的有益效果分析，此处不再赘述。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (17)

1.一种半导体器件，其特征在于，包括：半导体基底，以及间隔分布在所述半导体基底的同一侧上的第一环栅晶体管和第二环栅晶体管；所述第一环栅晶体管和所述第二环栅晶体管的导电类型相反；所述第一环栅晶体管和所述第二环栅晶体管均包括有源结构、栅堆叠结构和外延掺杂结构；其中，

所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区，所述沟道区沿长度方向的两端分别与所述源区和所述漏区接触；栅堆叠结构环绕在所述沟道区的外周；所述外延掺杂结构位于所述有源结构包括的所述源区、所述漏区和所述沟道区分别与所述半导体基底之间；所述第一环栅晶体管包括的所述外延掺杂结构与自身包括的源区和漏区的导电类型相反，所述第二环栅晶体管包括的至少部分所述外延掺杂结构与自身包括的源区和漏区的导电类型相反。

2.根据权利要求1所述的半导体器件，其特征在于，所述第一环栅晶体管包括的所述外延掺杂结构与所述第二环栅晶体管包括的外延掺杂结构的材料不同。

3.根据权利要求1所述的半导体器件，其特征在于，所述第一环栅晶体管包括的所述外延掺杂结构与所述第二环栅晶体管包括的外延掺杂结构的厚度不同；和/或，

所述第一环栅晶体管包括的所述外延掺杂结构的顶部和第二环栅晶体管包括的所述外延掺杂结构的顶部平齐。

4.根据权利要求1所述的半导体器件，其特征在于，所述第二环栅晶体管包括的所述外延掺杂结构的厚度大于所述第一环栅晶体管包括的所述外延掺杂结构的厚度；或，

所述第二环栅晶体管包括的所述外延掺杂结构具有第一外延掺杂部、以及位于所述第一外延掺杂部上的第二外延掺杂部；所述第二外延掺杂部与所述第一外延掺杂部的导电类型相反；所述第一外延掺杂部与所述第一环栅晶体管包括的所述外延掺杂结构一体成型，且所述第一外延掺杂部与所述第一环栅晶体管包括的所述外延掺杂结构的导电类型相同。

5.根据权利要求4所述的半导体器件，其特征在于，在所述第二环栅晶体管包括的所述外延掺杂结构具有所述第一外延掺杂部和所述第二外延掺杂部的情况下，所述第二外延掺杂部的厚度大于等于10nm、且小于等于60nm。

6.根据权利要求1～5任一项所述的半导体器件，其特征在于，所述第一环栅晶体管包括的所述外延掺杂结构和/或所述第二环栅晶体管包括的所述外延掺杂结构的材料包括硅、锗硅或锗中的至少一种；和/或，

所述第一环栅晶体管包括的所述外延掺杂结构和/或所述第二环栅晶体管包括的所述外延掺杂结构的厚度大于等于10nm、且小于等于60nm；和/或，

所述第一环栅晶体管包括的所述外延掺杂结构和/或所述第二环栅晶体管包括的所述外延掺杂结构内杂质的掺杂浓度大于等于5E17cm^-3、且小于等于1E19cm^-3。

7.根据权利要求1～5任一项所述的半导体器件，其特征在于，所述半导体器件包括多个所述第一环栅晶体管；多个所述第一环栅晶体管中，至少一个所述第一环栅晶体管与其余所述第一环栅晶体管包括的外延掺杂结构的材料、厚度和杂质掺杂浓度中的至少一者不同；和/或，

所述半导体器件包括多个所述第二环栅晶体管；多个所述第二环栅晶体管中，至少一个所述第二环栅晶体管与其余所述第二环栅晶体管包括的外延掺杂结构的材料、厚度和杂质掺杂浓度中的至少一者不同。

8.一种半导体器件的制造方法，其特征在于，包括：

提供一半导体基底；

在半导体基底的同一侧上形成间隔分布的第一环栅晶体管和第二环栅晶体管；所述第一环栅晶体管和所述第二环栅晶体管的导电类型相反；所述第一环栅晶体管和所述第二环栅晶体管均包括有源结构、栅堆叠结构和外延掺杂结构；其中，所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区，所述沟道区沿长度方向的两端分别与所述源区和所述漏区接触；栅堆叠结构环绕在所述沟道区的外周；所述外延掺杂结构位于所述有源结构包括的所述源区、所述漏区和所述沟道区分别与所述半导体基底之间；所述第一环栅晶体管包括的所述外延掺杂结构与自身包括的源区和漏区的导电类型相反，所述第二环栅晶体管包括的至少部分所述外延掺杂结构与自身包括的源区和漏区的导电类型相反。

9.根据权利要求8所述的半导体器件的制造方法，其特征在于，所述半导体基底具有第一有源区和第二有源区；所述第一环栅晶体管位于第一有源区上，所述第二环栅晶体管位于第二有源区上；

所述在半导体基底的同一侧上形成间隔分布的第一环栅晶体管和第二环栅晶体管，包括：

采用原位掺杂方式，至少在所述半导体基底的第一有源区上形成第一外延掺杂层；

采用原位掺杂方式，在所述半导体基底的第二有源区上形成第二外延掺杂层；所述第二外延掺杂层的顶部与所述第一外延掺杂层的顶部平齐；

在所述第一外延掺杂层上形成所述第一环栅晶体管包括的所述有源结构和所述栅堆叠结构；并对所述第一外延掺杂层进行选择性刻蚀，以使所述第一外延掺杂层的剩余部分至少形成所述第一环栅晶体管包括的所述外延掺杂结构；

在所述第二外延掺杂层上形成所述第二环栅晶体管包括的所述有源结构和所述栅堆叠结构；并对所述第二外延掺杂层进行选择性刻蚀，以使所述第二外延掺杂层的剩余部分形成所述第二环栅晶体管包括的至少部分所述外延掺杂结构。

10.根据权利要求9所述的半导体器件的制造方法，其特征在于，所述采用原位掺杂方式，至少在所述半导体基底的第一有源区上形成第一外延掺杂层，包括：

采用原位掺杂方式，在所述第一有源区和所述第二有源区上形成第一外延掺杂材料层；

在掩膜层的掩膜作用下，至少在所述第一外延掺杂材料层对应所述第二有源区的部分内开设凹槽结构；所述掩膜层形成在所述第一外延掺杂材料层对应第一有源区的部分上；所述第一外延掺杂材料层的剩余部分形成所述第一外延掺杂层。

11.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述凹槽结构的深度大于等于10nm、且小于等于60nm；和/或，

所述凹槽结构的深度小于或大于所述第一外延掺杂材料层的厚度。

12.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述采用原位掺杂方式，至少在所述半导体基底的第一有源区上形成第一外延掺杂层后，所述采用原位掺杂方式，在所述半导体基底的第二有源区上形成第二外延掺杂层前，所述半导体器件的制造方法还包括：去除所述掩膜层；

所述采用原位掺杂方式，在所述半导体基底的第二有源区上形成第二外延掺杂层，包括：采用原位掺杂方式，在第一外延掺杂层和凹槽结构上形成第二外延掺杂材料层；对所述第二外延材料层进行平坦化处理，去除所述第二外延掺杂材料层位于凹槽结构之外的部分，获得所述第二外延掺杂层。

13.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述采用原位掺杂方式，在所述半导体基底的第二有源区上形成第二外延掺杂层，包括：

在所述掩膜层的掩膜作用下，采用原位掺杂方式，在所述凹槽结构上形成第二外延掺杂材料层；所述第二外延掺杂材料层的顶部高度大于凹槽结构的槽口高度；

去除所述掩膜层；

对所述第二外延掺杂材料层进行平坦化处理，去除所述第二外延掺杂材料层位于所述凹槽结构之外的部分，获得所述第二外延掺杂层。

14.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述采用原位掺杂方式，在所述半导体基底的第二有源区上形成第二外延掺杂层，包括：

在所述掩膜层的掩膜作用下，采用原位掺杂方式，在所述凹槽结构上形成第二外延掺杂材料层；所述第二外延掺杂材料层的顶部高度大于所述掩膜层的顶部高度；

对所述第二外延掺杂材料层进行第一平坦化处理，以使得所述第二外延掺杂材料层的剩余部分的顶部与所述掩膜层的顶部平齐；

去除所述掩膜层；

对剩余的所述第二外延掺杂材料层进行第二平坦化处理，去除剩余的所述第二外延掺杂材料层位于所述凹槽结构之外的部分，获得所述第二外延掺杂层。

15.根据权利要求9所述的半导体器件的制造方法，其特征在于，在所述第一外延掺杂层上形成所述第一环栅晶体管包括的所述有源结构和所述栅堆叠结构；并对所述第一外延掺杂层进行选择性刻蚀，以使所述第一外延掺杂层的剩余部分至少形成所述第一环栅晶体管包括的所述外延掺杂结构；以及在所述第二外延掺杂层上形成所述第二环栅晶体管包括的所述有源结构和所述栅堆叠结构；并对所述第二外延掺杂层进行选择性刻蚀，以使所述第二外延掺杂层的剩余部分形成所述第二环栅晶体管包括的至少部分所述外延掺杂结构，包括：

沿所述半导体基底的厚度方向，在所述第一外延掺杂层和所述第二外延掺杂层上形成至少一层叠层；每层所述叠层包括牺牲层、以及位于所述牺牲层上的沟道层；

至少对所述至少一层叠层、所述第一外延掺杂层和所述第二外延掺杂层进行图案化处理，以分别在所述第一有源区和所述第二有源区上形成鳍状结构；经所述图案化处理后的所述第一外延掺杂层对应所述第一有源区的部分形成所述第一环栅晶体管包括的所述外延掺杂结构；经所述图案化处理后的所述第二外延掺杂层形成所述第二环栅晶体管包括的至少部分所述外延掺杂结构；

基于经所述图案化处理后的所述至少一层叠层对应第一有源区的部分形成第一环栅晶体管包括的有源结构；并基于经所述图案化处理后的所述至少一层叠层对应第二有源区的部分形成第二环栅晶体管包括的有源结构；

分别在所述第一环栅晶体管包括的沟道区和第二环栅晶体管包括的沟道区的外周形成栅堆叠结构。

16.根据权利要求9所述的半导体器件的制造方法，其特征在于，在所述半导体器件包括多个所述第一环栅晶体管，且多个所述第一环栅晶体管中，至少一个所述第一环栅晶体管与其余所述第一环栅晶体管包括的外延掺杂结构的材料、厚度和杂质掺杂浓度中的至少一者不同的情况下，所述采用原位掺杂方式，至少在所述半导体基底的第一有源区上形成第一外延掺杂层，包括：

采用原位掺杂方式，在所述第一有源区和所述第二有源区上形成第一材料层；

对所述第一材料层进行选择性刻蚀，仅保留所述第一材料层位于第一目标区域上的部分；所述第一目标区域为所述第一有源区中与当前所述第一环栅晶体管相对的区域；

重复上述操作，直至在所述第一有源区对应每个所述第一环栅晶体管的区域上形成相应所述第一材料层，获得所述第一外延掺杂层。

17.根据权利要求9所述的半导体器件的制造方法，其特征在于，在所述半导体器件包括多个所述第二环栅晶体管，且多个所述第二环栅晶体管中，至少一个所述第二环栅晶体管与其余所述第二环栅晶体管包括的外延掺杂结构的材料、厚度和杂质掺杂浓度中的至少一者不同的情况下，所述采用原位掺杂方式，在所述半导体基底的第二有源区上形成第二外延掺杂层，包括：

采用原位掺杂方式，至少在所述第二有源区上形成第二材料层；

对所述第二材料层进行选择性刻蚀，仅保留所述第二材料层位于第二目标区域上的部分；所述第二目标区域为所述第二有源区中与当前所述第二环栅晶体管相对的区域；

重复上述操作，直至在所述第二有源区对应每个所述第二环栅晶体管的区域上形成相应所述第二材料层，获得所述第二外延掺杂层。