CN116525680A - 一种环栅晶体管及其制造方法 - Google Patents
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Abstract
本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，以在有效抑制环栅晶体管的寄生沟道漏电的情况下，防止出现带间隧穿问题，提升环栅晶体管的工作性能，降低环栅晶体管的制造难度。所述环栅晶体管包括：半导体基底、有源结构和栅堆叠结构。半导体基底的一侧具有隔离区和有源区。有源区包括重掺杂区、以及至少设置在重掺杂区沿有源区的长度方向两侧的轻掺杂区。轻掺杂区和重掺杂区一体成型。有源结构形成在有源区上。有源结构包括源区、漏区和沟道区。源区和漏区均位于轻掺杂区上，重掺杂区仅位于沟道区的下方。轻掺杂区和重掺杂区的导电类型均分别与源区和漏区的导电类型相反。栅堆叠结构环绕在沟道区的外周。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种环栅晶体管及其制造方法。
背景技术
随着半导体技术的发展，环栅晶体管应时而生。因环栅晶体管具有的栅堆叠结构不仅形成在沟道区的顶部和侧壁上、还形成在沟道区的底部，故与平面晶体管和鳍式场效应晶体管相比，环栅晶体管具有较强的栅控能力，利于抑制短沟道效应。
但是，采用现有的制造方法在抑制环栅晶体管的寄生沟道漏电的同时，会导致环栅晶体管的工作性能降低或集成难度较大等问题。
发明内容
本发明的目的在于提供一种环栅晶体管及其制造方法，用于在有效抑制环栅晶体管的寄生沟道漏电的情况下，防止出现带间隧穿问题，提升环栅晶体管的工作性能，降低环栅晶体管的制造难度。
为了实现上述目的，第一方面，本发明提供了一种环栅晶体管，该环栅晶体管包括：半导体基底、有源结构和栅堆叠结构。
上述半导体基底的一侧具有隔离区和有源区。有源区包括重掺杂区、以及至少设置在重掺杂区沿有源区的长度方向两侧的轻掺杂区。轻掺杂区和重掺杂区一体成型。上述有源结构形成在半导体基底具有的有源区上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。源区和漏区均位于轻掺杂区上，重掺杂区仅位于沟道区的下方。轻掺杂区和重掺杂区的导电类型均分别与源区和漏区的导电类型相反。上述栅堆叠结构环绕在沟道区的外周。栅堆叠结构位于沟道区下方的部分形成在重掺杂区上。
采用上述技术方案的情况下，半导体基底的一侧具有隔离区和有源区。其中，有源区包括重掺杂区、以及设置在重掺杂区沿有源区的长度方向两侧的轻掺杂区。基于此，环栅晶体管包括的有源结构形成在有源区上。并且，有源结构的沟道区位于重掺杂区上。具体的，该重掺杂区的导电类型分别与源区和漏区的导电类型相反。此时，当环栅晶体管处于工作状态时，重掺杂区不仅可以分别与源区和漏区通过反向偏置的PN结抑制寄生沟道漏电，并且重掺杂区内的杂质掺杂浓度较高，其抑制寄生沟道漏电的效果较为显著。另外，该重掺杂区仅位于沟道区的下方，源区和漏区均位于轻掺杂区上。虽然该轻掺杂区的导电类型也分别与源区和漏区的导电类型相反，但是轻掺杂区内的杂质掺杂浓度小于重掺杂区内杂质的掺杂浓度，从而可以防止源区和漏区出现带间隧穿问题。由此可见，本发明提供的环栅晶体管可以解决通过现有晕环离子注入工艺为提高抑制寄生沟道漏电效果而在源区、漏区和沟道区的下方均形成高掺杂层但会导致带间隧穿的问题。此外，类似于轻掺杂漏注入工艺的应用原理，上述轻掺杂区的存在可以承受部分电压，无须将重掺杂区内的杂质掺杂浓度设置到非常高的范围，也可以实现有效抑制寄生沟道漏电的目的，降低获得具有非常高掺杂浓度的重掺杂区的制造难度，同时还利于控制制造成本。
其次，本发明提供的环栅晶体管只需要在形成有源结构前，可以至少采用掺杂工艺就可以形成上述一体成型的轻掺杂区和重掺杂区，就能够同时实现抑制寄生沟道漏电和防止带间隧穿的目的，无须采用操作复杂的介质隔离工艺在有源结构和半导体基底之间形成隔离层，降低环栅晶体管的集成难度，利于提高环栅晶体管的良率。
第二方面，本发明提供了一种环栅晶体管的制造方法，该环栅晶体管的制造方法包括：首先，形成一半导体基底。该半导体基底的一侧具有隔离区和有源区。有源区包括重掺杂区、以及至少设置在重掺杂区沿有源区的长度方向两侧的轻掺杂区。轻掺杂区和重掺杂区一体成型。接下来，在半导体基底具有的有源区上形成有源结构。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。源区和漏区均位于轻掺杂区上，重掺杂区仅位于沟道区的下方。轻掺杂区和重掺杂区的导电类型均分别与源区和漏区的导电类型相反。接下来，形成环绕在沟道区外周的栅堆叠结构。栅堆叠结构位于沟道区下方的部分形成在重掺杂区上。
本发明中第二方面及其各种实现方式的有益效果，可以参考第一方面及其各种实现方式中的有益效果分析，此处不赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的环栅晶体管在制造过程中的结构示意图一；
图2为本发明实施例提供的环栅晶体管在制造过程中的结构示意图二；
图3中的(1)和(2)部分分别为本发明实施例提供的环栅晶体管在制造过程中的结构示意图三和示意图四；
图4中的(1)和(2)部分分别为本发明实施例提供的环栅晶体管在制造过程中的结构示意图五和示意图六；
图5中的(1)和(2)部分分别为本发明实施例提供的环栅晶体管在制造过程中的结构示意图七和示意图八；
图6为本发明实施例提供的环栅晶体管在制造过程中的结构示意图九；
图7为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十；
图8为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十一；
图9为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十二；
图10为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十三；
图11为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十四；
图12为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十五；
图13为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十六；
图14为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十七；
图15为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十八。
附图标记：11为半导体衬底，12为外延层，13为轻掺杂覆盖区，14为掩膜层，15为重掺杂预形成区，16为重掺杂区，17为轻掺杂区，18为外延结构，19为半导体基底，20为牺牲层，21为沟道层，22为鳍状结构，23为浅槽隔离结构，24为牺牲栅，25为栅极侧墙，26为源区，27为漏区，28为介电层，29为沟道区，30为栅堆叠结构。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
随着半导体技术的发展，环栅晶体管应时而生。因环栅晶体管具有的栅堆叠结构不仅形成在沟道区的顶部和侧壁上、还形成在沟道区的底部，故与平面晶体管和鳍式场效应晶体管相比，环栅晶体管具有较强的栅控能力，利于抑制短沟道效应，使得环栅晶体管具有更高的工作性能。
而采用现有的制造方法在抑制环栅晶体管的寄生沟道漏电的同时，会导致环栅晶体管的工作性能降低或集成难度较大等问题。具体的，现有的制造方法通常采用以下两种工艺，抑制环栅晶体管中的寄生沟道漏电：
第一种：在衬底上形成至少一层叠层。每层叠层包括牺牲层、以及位于牺牲层上的沟道层；并自叠层的顶部向下刻蚀至部分衬底，以形成鳍部。接下来，在衬底暴露在鳍部之外的部分上形成浅槽隔离结构后，通常会通过晕环离子注入工艺至少向鳍部中注入与环栅晶体管导电类型相反的杂质离子，以在鳍部的中下部(即鳍部所包括的衬底被刻蚀的部分)内形成高掺杂层，从而利用该高掺杂层位于沟道区下方的部分分别与后续形成的源区和漏区形成反向偏置的PN结的方式，来抑制寄生沟道的漏电。
第二种：在衬底上形成至少一层叠层前，形成一层待氧化层。此时，在获得鳍部后，在鳍部与衬底之间具有待氧化层的剩余部分。接下来，在形成源区和漏区前，采用选择性氧化等工艺，仅将待氧化层氧化为隔离层。在此情况下，在形成包括源区、漏区和沟道区的有源结构后，该有源结构可以通过隔离层与衬底隔离开，从而抑制寄生沟道漏电。
但是，针对上述第一种采用晕环离子注入工艺抑制漏电的方式，在一定范围内，该方式中所形成的高掺杂层内杂质的掺杂浓度较高，其抑制寄生沟道漏电的效果越好。但是，因为该高掺杂层不仅位于沟道区的下方，其还位于源区和漏区的下方。基于此，当高掺杂层内的杂质掺杂浓度增加时，会导致源区和漏区之前的带间隧穿越来越显著，进而导致环栅晶体挂的工作性能降低。另外，上述第二种采用介质隔离工艺抑制寄生沟道漏电的方式，实现待氧化层的选择性氧化等操作过程过于复杂，导致环栅晶体管的集成难度较大。
为了解决上述技术问题，本发明实施例提供了一种环栅晶体管及其制造方法。其中，在本发明实施例提供的环栅晶体管中，半导体基底具有的有源区包括重掺杂区和轻掺杂区。并且，有源结构包括的源区和漏区均位于轻掺杂区上，重掺杂区仅位于沟道区的下方。轻掺杂区和重掺杂区的导电类型均分别与源区和漏区的导电类型相反，以在有效抑制寄生沟道漏电的同时，防止带间隧穿，且降低环栅晶体管的制造难度。
具体来说，如图15所示，本发明实施例提供的环栅晶体管包括：半导体基底19、有源结构和栅堆叠结构30。如图10和图15所示，上述半导体基底19的一侧具有隔离区和有源区。有源区包括重掺杂区16、以及至少设置在重掺杂区16沿有源区的长度方向两侧的轻掺杂区17。轻掺杂区17和重掺杂区16一体成型。上述有源结构形成在半导体基底19具有的有源区上。有源结构包括源区26、漏区27、以及位于源区26和漏区27之间的沟道区29。源区26和漏区27均位于轻掺杂区17上，重掺杂区16仅位于沟道区29的下方。轻掺杂区17和重掺杂区16的导电类型均分别与源区26和漏区27的导电类型相反。上述栅堆叠结构30环绕在沟道区29的外周。栅堆叠结构30位于沟道区29下方的部分形成在重掺杂区16上。
其中，上述半导体基底的具体结构可以根据实际的应用场景设置，此处不做具体限定。示例性的，如图1所示，半导体基底19可以包括硅衬底、锗硅衬底或锗衬底等其上未形成有任何结构的半导体衬底11。此时，半导体基底19的一侧具有的轻掺杂区和重掺杂区均与半导体衬底11一体成型。
或者，半导体基底还可以为其上形成有一些结构的半导体衬底。例如：如图2、图10和图15所示，上述半导体基底19可以包括半导体衬底11、以及至少位于半导体衬底11对应有源区的部分上的外延结构18。此时，半导体基底19的一侧具有的轻掺杂区17和重掺杂区16可以均与外延结构18一体成型。在该情况下，外延结构18的材料可以与半导体衬底11的材料相同，也可以与半导体基底19的材料不同。至于外延结构18的厚度可以根据实际应用场景设置，此处不做具体限定。
在一些情况下，如图10所示，上述环栅晶体管还可以包括形成在半导体基底19上的浅槽隔离结构23。该浅槽隔离结构23的厚度可以根据实际情况设置。浅槽隔离结构23的材料可以为SiN、Si3N4、SiO2或SiCO等绝缘材料。基于此，上述浅槽隔离结构23覆盖在半导体基底19上的区域为半导体基底19具有的隔离区，而位于半导体基底19同一侧、且未被浅槽隔离结构23覆盖的区域为有源区，以通过该浅槽隔离结构23防止漏电。
具体的，有源区具有的重掺杂区和轻掺杂区的具体范围，可以根据实际应用场景确定，只要使得有源结构包括的源区和漏区位于轻掺杂区上、且重掺杂区仅位于有源结构包括的沟道区下方即可。在上述情况下，因重掺杂区的导电类型分别与源区和漏区的导电类型相反。此时，当环栅晶体管处于工作状态时，重掺杂区不仅可以分别与源区和漏区通过反向偏置的PN结抑制寄生沟道漏电，并且重掺杂区内的杂质掺杂浓度较高，其抑制寄生沟道漏电的效果较为显著。另外，该重掺杂区仅位于沟道区的下方，源区和漏区均位于轻掺杂区上。虽然该轻掺杂区的导电类型也分别与源区和漏区的导电类型相反，但是轻掺杂区内的杂质掺杂浓度小于重掺杂区内杂质的掺杂浓度，从而可以防止源区和漏区出现带间隧穿问题。
在上述内容的基础上，重掺杂区和轻掺杂区的形成范围、以及重掺杂区和轻掺杂区内杂质的掺杂浓度，会影响二者抑制寄生沟道漏电的效果，因此可以根据实际应用场景中对环栅晶体管中抑制寄生沟道漏电的工作要求等确定有源区包括的重掺杂区和轻掺杂区的上述特性，此处不做具体限定。
可以理解的是，从平行于半导体基底表面的方向来讲，当重掺杂区仅形成在部分沟道区的下方时，栅堆叠结构位于沟道区下方的部分依然可以与半导体基底的轻掺杂区直接接触。此时，重掺杂区仅可以抑制部分寄生沟道漏电。如图12和图15所示，而当沟道区29在半导体基底19上的投影轮廓与重掺杂区16的轮廓重合时，栅堆叠结构30位于沟道区29下方的部分仅与杂质掺杂浓度较高的重掺杂区16接触，而不会与半导体基底19中杂质掺杂浓度较小的轻掺杂区17接触，可以最大限度的抑制寄生沟道漏电，进一步提升环栅晶体管的电学性能。
从平行于半导体基底厚度的方向来讲，如图15所示，轻掺杂区17的顶部与重掺杂区16的顶部平齐。轻掺杂区17的厚度可以大于重掺杂区16的厚度，此时轻掺杂区17还位于重掺杂区16的下方。或者，轻掺杂区的厚度也可以大于0、且小于等于重掺杂区的厚度，此时轻掺杂区仅位于重掺杂区沿沟道区长度方向的两侧。在此情况下，轻掺杂区和重掺杂区的厚度关系具有多种可能的实现方式，利于根据不同的应用场景选择合适的实现方案。同时，还可以降低半导体基底的形成难度，利于获得环栅晶体管。
至于轻掺杂区和重掺杂区内杂质的掺杂浓度，示例性的，上述轻掺杂区内杂质的掺杂浓度可以大于等于1×e17cm-3、且小于1×e18cm-3。例如：轻掺杂区内的杂质掺杂浓度可以为1×e17 cm-3、2×e17 cm-3、4×e17 cm-3、6×e17cm-3、8×e17cm-3或9×e17cm-3等。此情况下，轻掺杂区内的杂质掺杂浓度在上述范围内，可以防止因轻掺杂区内杂质的掺杂浓度较小而导致重掺杂区与轻掺杂区之间形成的势垒区在靠近轻掺杂区一侧的扩展厚度较大、且靠近重掺杂区一侧的扩展厚度较小而容易出现漏电。同时，还可以防止因轻掺杂区内杂质的掺杂浓度较高而导致源区和漏区之间出现带间隧穿问题，确保环栅晶体管具有优异的电学性能。
在实际的应用过程中，类似于轻掺杂漏注入工艺的应用原理，上述轻掺杂区的存在也可以承受部分电压，无须将重掺杂区内的杂质掺杂浓度设置到非常高的范围，也可以实现有效抑制寄生沟道漏电的目的，降低获得具有非常高掺杂浓度的重掺杂区的制造难度，同时还利于控制制造成本。在此情况下，上述重掺杂区的具体杂质掺杂浓度可以根据轻掺杂区内杂质的掺杂浓度、以及实际应用场景确定。
示例性的，上述重掺杂区内杂质的掺杂浓度可以大于等于1×e18 cm-3、且小于等于1×e19cm-3。例如：重掺杂区内的杂质掺杂浓度可以为1×e18 cm-3、2×e18 cm-3、4×e18 cm-3、6×e18 cm-3、8×e18 cm-3或1×e19cm-3等。在此情况下，重掺杂区内的杂质掺杂浓度在上述范围内，可以防止因重掺杂区内的杂质掺杂浓度较小而导致通过该重掺杂区抑制寄生沟道漏电的效果不显著，确保环栅晶体管具有优异的工作性能。同时，可以理解的是，当重掺杂区内的杂质掺杂浓度增加到一定值后，其抑制寄生沟道漏电的效果不再继续提升，因此重掺杂区内的杂质掺杂浓度在上述范围内还可以防止因重掺杂区内的杂质掺杂浓度较高而导致制造重掺杂区的制造成本较高、以及形成杂质掺杂浓度较高的重掺杂区的难度较大，利于控制环栅晶体管的制造成本、且降低环栅晶体管的制造难度。
对于上述有源结构来说，从材料方面来讲，有源结构包括的源区、漏区和沟道区的材料可以为硅、锗硅或锗等半导体材料。
从结构方面来讲，沟道区可以具有至少一个纳米结构。并且，每个纳米结构与半导体基底之间均具有空隙。其中，当沟道区包括至少两个纳米结构时，不同纳米结构可以沿栅堆叠结构的长度方向间隔设置；或者，如图15所示，不同纳米结构还可以沿半导体基底19的厚度间隔设置。
对于上述栅堆叠结构来说，如图15所示，该栅堆叠结构30可以包括栅介质层、以及形成在栅介质层上的栅极。该栅介质层形成在半导体基底19对应栅极形成区的部分上、以及环绕在沟道区29的外周。栅介质层的材料可以为HfO2、ZrO2、TiO2或Al2O3等绝缘材料。上述栅极的材料可以为TiN、TaN或TiSiN等导电材料。
采用上述技术方案的情况下，本发明实施例提供的环栅晶体管可以解决通过现有晕环离子注入工艺为提高抑制寄生沟道漏电效果而在源区、漏区和沟道区的下方均形成高掺杂层但会导致带间隧穿的问题。并且，本发明实施例提供的环栅晶体管只需要在形成有源结构前，可以至少采用掺杂工艺就可以形成上述一体成型的轻掺杂区和重掺杂区，就能够同时实现抑制寄生沟道漏电和防止带间隧穿的目的，无须采用操作复杂的介质隔离工艺在有源结构和半导体基底之间形成隔离层，降低环栅晶体管的集成难度，利于提高环栅晶体管的良率。
在一些情况下，如图15所示，上述环栅晶体管还可以包括栅极侧墙25和介电层28。上述栅极侧墙25形成在栅堆叠结构30沿自身长度方向的两侧。栅极侧墙25用于将栅极与后续形成的其它导电结构隔离开，提高环栅晶体管的电学稳定性。上述介电层28覆盖在半导体基底19上、且其顶部与环栅晶体管包括的栅堆叠结构30的顶部平齐，用于保护环栅晶体管包括的源区26和漏区27在去除牺牲栅时不受刻蚀和清洗等操作的影响。上述栅极侧墙25和介电层28的材料可以根据实际应用场景设置，只要能够应用至本发明实施例提供的环栅晶体管中均可。
第二方面，本发明实施例提供了一种环栅晶体管的制造方法。下文将根据图1至图15示出的操作的立体图或断面图，对制造过程进行描述。具体的，该环栅晶体管的制造方法包括：
首先，如图4中的(2)部分和图6所示，形成一半导体基底19。该半导体基底19的一侧具有隔离区和有源区。有源区包括重掺杂区16、以及至少设置在重掺杂区16沿有源区的长度方向两侧的轻掺杂区17。轻掺杂区17和重掺杂区16一体成型。
具体的，该半导体基底的具体结构和材料可以参考前文，此处不再赘述。示例性的，形成上述半导体基底可以包括步骤：提供一半导体衬底。接下来，如图1和图2所示，在半导体衬底11的一侧进行整层掺杂处理，以形成轻掺杂覆盖区13。接下来，如图3中的(1)和(2)部分所示，在部分轻掺杂覆盖区13上形成掩膜层14。接着，如图4中的(1)和(2)部分所示，在掩膜层14的掩膜作用下，对轻掺杂覆盖区13进行区域掺杂处理，以形成重掺杂预形成区15。接着，去除掩膜层。然后，如图6所示，至少对轻掺杂覆盖区进行图案化处理，使得轻掺杂覆盖区的剩余部分形成轻掺杂区17，获得半导体基底19。
可以理解的是，在半导体基底的结构不同时，半导体基底的形成过程也不相同。具体的，当半导体基底包括半导体衬底、且轻掺杂区和重掺杂区均与半导体衬底一体成型时，如图1所示，可以采用离子注入等方式，直接对半导体衬底11的一侧进行整层掺杂处理，以形成上述轻掺杂覆盖区13。或者，当半导体基底包括半导体衬底和外延结构时，如图2所示，在提供一半导体衬底11后，采用外延工艺和原位掺杂工艺，形成整层覆盖在半导体衬底11上的外延层12。该外延层12用于制造外延结构，因此外延层12的材料和厚度可以参考前文所述的外延结构的材料和厚度。外延层12内杂质的掺杂浓度等于轻掺杂区内杂质的掺杂浓度。又或者，还可以采用外延工艺形成外延层后，再采用离子注入等工艺对外延层进行整层掺杂处理，以形成轻掺杂覆盖区。
接着，可以采用光刻等工艺，在部分轻掺杂覆盖区上形成掩膜层。该轻掺杂覆盖区暴露在掩膜层之外的区域的范围可以根据实际应用场景确定。示例性的，如图3中的(2)部分所示，轻掺杂覆盖区13暴露在掩膜层14之外的区域轮廓可以与重掺杂区16的轮廓重合。在此情况下，在该掩膜层14的掩膜作用下所形成的重掺杂预形成区为环栅晶体管包括的重掺杂区16。基于此，后续仅需要对轻掺杂覆盖区13进行图案化处理，即可获得半导体基底。
示例性的，如图3中的(1)部分所示，轻掺杂覆盖区暴露在掩膜层之外的区域轮廓的宽度等于环栅晶体管包括的重掺杂区16的轮廓的宽度、且轻掺杂覆盖区暴露在掩膜层之外的区域轮廓的长度大于重掺杂区16的轮廓的长度。此时，如图4中的(1)部分所示，在该掩膜层的掩膜作用下所形成的重掺杂预形成区15的宽度等于环栅晶体管包括的重掺杂区的宽度，而重掺杂预形成区15的长度大于环栅晶体管包括的重掺杂区的长度。基于此，后续还需要对重掺杂预形成区15和轻掺杂覆盖区13进行图案化处理，以形成轻掺杂区和重掺杂区。
例如：如图3中的(1)部分和图4中的(1)部分所示，当轻掺杂覆盖区13暴露在掩膜层14之外的区域轮廓与栅堆叠结构在半导体基底上的投影轮廓重合时，至少对轻掺杂覆盖区进行图案化处理包括：对轻掺杂覆盖区和重掺杂预形成区进行图案化处理，以形成轻掺杂区和重掺杂区。另外，在该情况下，因牺牲栅在半导体基底上的投影轮廓与栅堆叠结构在半导体基底上的投影轮廓重合，故轻掺杂覆盖区13暴露在掩膜层14之外的区域轮廓与栅堆叠结构在半导体基底上的投影轮廓重合时，可以采用制造牺牲栅的掩膜版，并采用与制造牺牲栅时感光性能相反的光刻胶材料形成制造上述掩膜层14，以简化重掺杂预形成区15的制造过程，降低制造成本。例如：在制造牺牲栅时选择的是正性光刻胶的情况下，可以采用制造牺牲栅的掩膜版，并采用负性光刻胶形成用于制造上述掩膜层14，并在该掩膜层14的掩膜作用下形成上述重掺杂预形成区15。
当然，在轻掺杂覆盖区暴露在掩膜层之外的区域轮廓与栅堆叠结构在半导体基底上的投影轮廓重合的情况下，也可以重新制作用于形成上述掩膜层的掩膜版。
在形成重掺杂预形成区后，可以在相应掩膜层的掩膜作用下直接至少对轻掺杂覆盖区进行图案化处理，以获得上述轻掺杂区和重掺杂区。或者，如图5中的(1)和(2)部分所示，在形成重掺杂预形成区15后，并至少对轻掺杂覆盖区13进行图案化之前，可以沿半导体基底的厚度方向，采用外延等工艺，在半导体基底形成有轻掺杂覆盖区13和重掺杂预形成区15的一侧形成交替层叠的牺牲层20和沟道层21。具体的，交替层叠的牺牲层20和沟道层21中，位于底层的膜层为牺牲层20。在此情况下，如图6所示，至少对轻掺杂覆盖区进行图案化处理的同时，选择性刻蚀交替层叠的沟道层21和牺牲层20，以形成轻掺杂区17和重掺杂区16，并在轻掺杂区17和重掺杂区16上形成鳍状结构22。
具体的，上述沟道层是用于制造环栅晶体管包括的沟道区的膜层，因此沟道层的材料和厚度、以及半导体基底上形成的沟道层的层数可以根据环栅晶体管中沟道区的材料、沟道区包括的纳米结构的厚度和层数进行确定。至于上述牺牲层，去除牺牲层位于相应区域的部分后可以释放栅堆叠结构的部分形成空间，因此可以根据栅堆叠结构的尺寸确定牺牲层的尺寸。牺牲层的层数可以等于沟道层的层数，此时上述交替层叠的牺牲层和沟道层中，位于顶层的膜层也为牺牲层，该顶层牺牲层可以在后续刻蚀过程中保护位于顶层的沟道层，提高沟道区的形成质量。或者，牺牲层的层数也可以比沟道层的层数少一层。牺牲层的材料可以是与沟道层不同的任一种材料。例如：在沟道层的材料为硅的情况下，上述牺牲层的材料可以为锗硅。
在上述内容的基础上，若在形成重掺杂预形成区后，形成了上述交替层叠的牺牲层和沟道层，则可以在相同的掩膜层的掩膜作用下，实现至少对沟道层、牺牲层和轻掺杂覆盖区的选择性刻蚀(当轻掺杂覆盖区暴露在掩膜层之外的区域轮廓的宽度等于环栅晶体管包括的重掺杂区的轮廓的宽度、且轻掺杂覆盖区暴露在掩膜层之外的区域轮廓的长度大于重掺杂区的轮廓的长度时，需要对沟道层、牺牲层、轻掺杂覆盖区和重掺杂预形成区进行选择性刻蚀)，无须为了至少形成轻掺杂区和鳍状结构而形成至少两个掩膜层，进一步简化环栅晶体管的制造流程，降低环栅晶体管的制造成本、且提高制造效率。另外，该情况下，如图6所示，鳍状结构22位于重掺杂区16和轻掺杂区17上。基于此，如图7所示，在形成鳍状结构22后，还可以采用沉积和刻蚀等工艺，在半导体基底19上形成浅槽隔离结构23。鳍状结构22暴露在浅槽隔离结构23之外。
需要说明的是，如图6所示，在形成上述轻掺杂覆盖区时，形成了整层覆盖在半导体衬底11上的外延层的情况下，经上述图案化处理后外延层形成外延结构18。半导体基底19包括半导体衬底11和外延结构18。
接下来，在形成鳍状结构之后，如图14所示，在半导体基底19具有的有源区上形成有源结构。有源结构包括源区26、漏区27、以及位于源区26和漏区27之间的沟道区29。源区26和漏区27均位于轻掺杂区17上，重掺杂区16仅位于沟道区29的下方。轻掺杂区17和重掺杂区16的导电类型均分别与源区26和漏区27的导电类型相反。
示例性的，沿鳍状结构的长度方向，鳍状结构包括第一区域、第二区域、以及位于第一区域和第二区域之间的第三区域。基于此，上述在半导体基底具有的有源区上形成有源结构，可以包括步骤：如图8所示，可以采用沉积和刻蚀等工艺，形成横跨在鳍状结构22对应第三区域的部分上的牺牲栅24和栅极侧墙25。牺牲栅24材料可以为多晶硅等材料；栅极侧墙25至少位于牺牲栅24沿长度方向的两侧，栅极侧墙25的材料可以参考前文。接下来，如图9所示，可以在牺牲栅24和栅极侧墙25的掩膜作用下，采用湿法刻蚀或干法刻蚀等工艺，去除鳍状结构对应第一区域和第二区域的部分。接下来，如图10至图12所示，可以采用外延等工艺，沿牺牲栅24的长度方向，在鳍状结构的剩余部分的两侧分别形成源区26和漏区27。接着，如图14所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除牺牲栅；并去除每层牺牲层对应第三区域的部分，使得沟道层位于第三区域的部分形成沟道区29。
在一些情况下，在形成源区和漏区后，并在去除牺牲栅之前，如图13所示，还可以采用沉积和平坦化等工艺，形成介电层28。该介电层28的顶部与牺牲栅24的顶部平齐。介电层28的材料可以参考前文。
接下来，如图15所示，可以采用原子层沉积等工艺，形成环绕在沟道区29外周的栅堆叠结构30。上述栅堆叠结构30位于沟道区29下方的部分形成在重掺杂区16上。
需要说明的是，可以通过多种方式来形成上述有源结构和栅堆叠结构。如何形成上述有源结构和栅堆叠结构并非本发明的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述有源结构和栅堆叠结构。
本发明实施例中第二方面及其各种实现方式的有益效果，可以参考第一方面及其各种实现方式中的有益效果分析，此处不赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (13)
1.一种环栅晶体管，其特征在于，包括：
半导体基底，所述半导体基底的一侧具有隔离区和有源区；所述有源区包括重掺杂区、以及至少设置在所述重掺杂区沿所述有源区的长度方向两侧的轻掺杂区；所述轻掺杂区和所述重掺杂区一体成型；
有源结构，形成在所述半导体基底具有的所述有源区上；所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区；所述源区和所述漏区均位于所述轻掺杂区上，所述重掺杂区仅位于所述沟道区的下方；所述轻掺杂区和所述重掺杂区的导电类型均分别与所述源区和所述漏区的导电类型相反；
栅堆叠结构，环绕在所述沟道区的外周；所述栅堆叠结构位于所述沟道区下方的部分形成在所述重掺杂区上。
2.根据权利要求1所述的环栅晶体管，其特征在于，所述轻掺杂区内杂质的掺杂浓度大于等于1×e17cm-3、且小于1×e18cm-3。
3.根据权利要求1所述的环栅晶体管，其特征在于，所述重掺杂区内杂质的掺杂浓度大于等于1×e18 cm-3、且小于等于1×e19cm-3。
4.根据权利要求1所述的环栅晶体管，其特征在于，所述轻掺杂区的顶部与所述重掺杂区的顶部平齐，所述轻掺杂区的厚度大于所述重掺杂区的厚度，所述轻掺杂区还位于所述重掺杂区的下方。
5.根据权利要求1所述的环栅晶体管，其特征在于，所述沟道区在所述半导体基底上的投影轮廓与所述重掺杂区的轮廓重合。
6.根据权利要求1～5任一项所述的环栅晶体管，其特征在于，所述半导体基底包括半导体衬底，所述轻掺杂区和所述重掺杂区均与所述半导体衬底一体成型；或，
所述半导体基底包括半导体衬底、以及至少位于所述半导体衬底对应有源区的部分上的外延结构；所述轻掺杂区和所述重掺杂区均与所述外延结构一体成型。
7.一种环栅晶体管的制造方法，其特征在于，包括：
形成一半导体基底；所述半导体基底的一侧具有隔离区和有源区；所述有源区包括重掺杂区、以及至少设置在所述重掺杂区沿所述有源区的长度方向两侧的轻掺杂区；所述轻掺杂区和所述重掺杂区一体成型；
在所述半导体基底具有的所述有源区上形成有源结构；所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区；所述源区和所述漏区均位于所述轻掺杂区上，所述重掺杂区仅位于所述沟道区的下方；所述轻掺杂区和所述重掺杂区的导电类型均分别与所述源区和所述漏区的导电类型相反；
形成环绕在所述沟道区外周的栅堆叠结构；所述栅堆叠结构位于所述沟道区下方的部分形成在所述重掺杂区上。
8.根据权利要求7所述的环栅晶体管的制造方法，其特征在于，所述形成一半导体基底，包括：
提供一半导体衬底；
在所述半导体衬底的一侧进行整层掺杂处理，以形成轻掺杂覆盖区；
在部分所述轻掺杂覆盖区上形成掩膜层；
在所述掩膜层的掩膜作用下，对所述轻掺杂覆盖区进行区域掺杂处理，以形成重掺杂预形成区；
去除所述掩膜层；
至少对所述轻掺杂覆盖区进行图案化处理，使得所述轻掺杂覆盖区的剩余部分形成轻掺杂区，获得所述半导体基底。
9.根据权利要求8所述的环栅晶体管的制造方法，其特征在于，所述在所述半导体衬底的一侧进行整层掺杂处理包括：采用外延工艺和原位掺杂工艺，形成整层覆盖在所述半导体基底一侧的外延层；所述外延层所在的区域为所述轻掺杂覆盖区；
经所述图案化处理后所述外延层形成外延结构；所述半导体基底包括所述半导体衬底和所述外延结构。
10.根据权利要求8或9所述的环栅晶体管的制造方法，其特征在于，当所述轻掺杂覆盖区暴露在所述掩膜层之外的区域轮廓与所述重掺杂区的轮廓重合时，所述重掺杂预形成区为所述重掺杂区。
11.根据权利要求8或9所述的环栅晶体管的制造方法，其特征在于，当所述轻掺杂覆盖区暴露在所述掩膜层之外的区域轮廓与所述栅堆叠结构在所述半导体基底上的投影轮廓重合时，所述至少对所述轻掺杂覆盖区进行图案化处理包括：
对所述轻掺杂覆盖区和所述重掺杂预形成区进行所述图案化处理，以形成所述轻掺杂区和所述重掺杂区。
12.根据权利要求11所述的环栅晶体管的制造方法，其特征在于，所述在所述掩膜层的掩膜作用下，对所述轻掺杂覆盖区进行区域掺杂处理，以形成重掺杂预形成区后，所述对所述轻掺杂覆盖区和所述重掺杂预形成区进行图案化处理前，所述环栅晶体管的制造方法还包括：
沿所述半导体基底的厚度方向，在所述半导体基底形成有所述轻掺杂覆盖区和所述重掺杂预形成区的一侧形成交替层叠的牺牲层和沟道层；所述交替层叠的牺牲层和沟道层中，位于底层的膜层为牺牲层；
对所述轻掺杂覆盖区和所述重掺杂预形成区进行所述图案化处理的同时，选择性刻蚀所述交替层叠的沟道层和牺牲层，以形成所述轻掺杂区和所述重掺杂区，并在所述轻掺杂区和所述重掺杂区上形成鳍状结构。
13.根据权利要求12所述的环栅晶体管的制造方法，其特征在于，沿所述鳍状结构的长度方向，所述鳍状结构包括第一区域、第二区域、以及位于所述第一区域和所述第二区域之间的第三区域；
所述在所述半导体基底具有的所述有源区上形成有源结构，包括：
形成横跨在所述鳍状结构对应所述第三区域的部分上的牺牲栅和栅极侧墙；所述栅极侧墙至少位于所述牺牲栅沿长度方向的两侧；
去除所述鳍状结构对应所述第一区域和所述第二区域的部分；
沿所述牺牲栅的长度方向，在所述鳍状结构的剩余部分的两侧分别形成所述源区和所述漏区；
去除所述牺牲栅；
去除每层所述牺牲层对应所述第三区域的部分，使得所述沟道层位于所述第三区域的部分形成所述沟道区。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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