CN114709175A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明公开一种半导体器件的制造方法，涉及半导体技术领域，以在去除对应第一区域上的第一栅极时，防止对应第二区域上的第一栅极遭到破坏。所述半导体器件的制造方法包括：在衬底具有的第一区域上形成至少一层第一纳米线或片、以及在衬底具有的第二区域上形成至少一层第二纳米线或片。形成第一掩膜层和第二掩膜层。第一掩膜层至少填充在空隙内。第二掩膜层覆盖在第二区域上。第一掩膜层和第二掩膜层的刻蚀选择比大于预设阈值。在第二掩膜层的掩膜作用下，去除第一掩膜层对应第一区域的部分，并去除对应第一区域上的第一栅极。至少在位于至少一层第一纳米线或片外周的第一栅介质层上形成第二栅极，第二栅极和第一栅极所含有的材料和/或厚度不同。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制造方法。
背景技术
在实际的半导体器件的制造过程中，半导体器件的第一区域上形成有第一环栅晶体管。半导体器件的第二区域上形成有第二环栅晶体管。为了使得两个环栅晶体管具有不同的阈值电压，通常采用的方法是将两个环栅晶体管的栅极设置为不同材料和/或不同厚度。
但是，采用现有的制造方法所获得半导体器件中，第一环栅晶体管或第二环栅晶体管具有的栅极不能满足相应的阈值电压的要求，从而导致半导体器件的良率较低。
发明内容
本发明的目的在于提供一种半导体器件的制造方法，用于在去除对应第一区域上的第一栅极时，使得对应第二区域上的第一栅极得以完整保留，进而使得第一环栅晶体管和第二环栅晶体管的阈值电压均符合工作要求，提高半导体器件的良率。
为了实现上述目的，本发明提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
提供一衬底；衬底具有第一区域和第二区域。
在第一区域上形成第一环栅晶体管包括的至少一层第一纳米线或片、以及在第二区域上形成第二环栅晶体管包括的至少一层第二纳米线或片。环绕至少一层第一纳米线或片和至少一层第二纳米线或片的外周、以及衬底上均依次形成有第一栅介质层和第一栅极。沿着衬底的厚度方向，至少部分相邻两层第一栅极之间具有空隙。
形成第一掩膜层和第二掩膜层。第一掩膜层至少填充在空隙内。第二掩膜层覆盖在第二区域上。第一掩膜层和第二掩膜层的刻蚀选择比大于预设阈值。
在第二掩膜层的掩膜作用下，去除第一掩膜层对应第一区域的部分；并去除对应第一区域上的第一栅极。
至少在位于至少一层第一纳米线或片外周的第一栅介质层上形成第二栅极，第二栅极和第一栅极所含有的材料和/或厚度不同。
与现有技术相比，本发明提供的半导体器件的制造方法中，在去除第一掩膜层对应第一区域的部分之前，先在第二区域上覆盖第二掩膜层。第一掩膜层与第二掩膜层的刻蚀选择比大于预设阈值。基于此，在实际的应用过程中即使完全去除第一掩膜层对应第一区域的部分需要花费较长的刻蚀时间，刻蚀第一掩膜层的刻蚀剂也不会对第二掩膜层进行刻蚀、或者上述刻蚀剂对第二掩膜层的刻蚀量较小，进而不会使位于第二区域的第一栅极暴露在外。如此，在对位于第一区域的第一栅极进行去除时，位于第二区域的第一栅极会在第二掩膜层的掩膜作用下得以完整保留。同时，因第一栅极和第二栅极所含有的材料和/或厚度不同。因此，通过本发明提供的制造方法制造形成的第一环栅晶体管和第二环栅晶体管在具有不同阈值电压的前提下，还可以防止第一环栅晶体管和第二环栅晶体管之间的边界移动，提高半导体器件的良率。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为现有技术中形成覆盖在半导体器件的第一区域和第二区域上、以及填充在空隙内的掩膜材料后的结构断面图；
图2为在图1基础上去除掩膜材料覆盖在第一区域上的部分后的结构断面图；
图3为在图2基础上去除掩膜材料位于第一区域的空隙内的部分后的结构断面图；
图4为本发明实施例中在形成第一栅介质层和第一栅极后的结构断面图；
图5为本发明实施例中在图4的基础上，在第一区域上和第二区域上覆盖、以及在空隙内填充第一掩膜材料层后的结构断面图；
图6为本发明实施例中在图5的基础上去除第一掩膜材料层覆盖在第二区域上的部分后的结构断面图；
图7为本发明实施例中在图6的基础上覆盖第二掩膜材料层后的结构断面图；
图8为本发明实施例中在图7的基础上对第二掩膜材料层进行回刻处理，直至第二掩膜材料层的顶部与第一掩膜层覆盖在第一区域上的部分的顶部平齐后的结构断面图；
图9为本发明实施例中在图8的基础上去除第一掩膜层对应第一区域上的部分后的结构断面图；
图10为本发明实施例中去除位于第一区域的第一栅极后的结构断面图；
图11为本发明实施例中在图10的基础上形成第二栅极后的结构断面图；
图12为本发明实施例中在图11的基础上去除第一掩膜层剩余的部分和第二掩膜层后的结构断面图；
图13为本发明实施例中在图10的基础上去除第一掩膜层剩余的部分和第二掩膜层后的结构断面图；
图14为本发明实施例中在图13的基础上形成第二栅极后的结构断面图；
图15为本发明实施例中在图5的基础上去除第一掩膜材料层覆盖在第一区域上和第二区域上的部分后的结构断面图；
图16为本发明实施例中在图15的基础上在第一区域上和第二区域上覆盖第二掩膜材料层后的结构断面图；
图17为本发明实施例中在图16的基础上去除第二掩膜材料层覆盖在第一区域上的部分后的结构断面图；
图18为本发明实施例提供的半导体器件的制造方法工艺流程图。
附图标记：1为第一区域；2为第二区域；3为第一纳米线或片；4为第二纳米线或片；5为第一栅介质层；6为第一栅极；7为空隙；8为第一掩膜层；9为第二掩膜层；10为第一掩膜材料层；11为第二掩膜材料层；12为第二栅极。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
参照图1至图3，对现有技术进行说明，半导体器件包括第一区域1和第二区域2。第一区域1上设置有第一环栅晶体管。第二区域2上设置有第二环栅晶体管。第一环栅晶体管和第二环栅晶体管可以分别为N型环栅晶体管和P型环栅晶体管。或者，第一环栅晶体管和第二环栅晶体管均为N型环栅晶体管。又或者，第一环栅晶体管和第二环栅晶体管均为P型环栅晶体管。通过现有的制造方法获得具有不同阈值电压的第一环栅晶体管和第二环栅晶体管的过程中，常采用先去除第一区域1上的第一栅极，保留第二区域2上的第一栅极，然后在第一区域1上形成与第一栅极所含有的材料和/或不同厚度的第二栅极的方式来实现。在实际的应用过程中，参照图1，在形成掩膜层时，掩膜材料会同时覆盖在第一区域1上和第二区域2上、以及填充在相邻层的第一栅极6之间的空隙7内。然后，参照图2，选择性去除位于第一区域1上的掩膜材料。此时，去除掩膜材料覆盖在第一区域1上的部分较为容易，但是因第一区域1的空隙7的尺寸较小，想要全部去除掩膜材料位于第一区域1的空隙7内的部分，则需要花费较长的刻蚀时间。参照图3，因掩膜材料位于第二区域2的部分与位于第一区域1的部分所含有的材料相同。基于此，刻蚀剂在此期间也会对掩膜材料位于第二区域2上的部分进行去除，导致位于第二区域2上的第一栅极6的部分或全部暴露在外。如此，在之后对位于第一区域1的第一栅极6进行去除时，因位于第二区域2的第一栅极6与位于第一区域1的第一栅极6所含有的材料相同，故第二区域2上的第一栅极6暴露出的部分也会被破坏，不能够得以完整保留，从而使得第一环栅晶体管和第二环栅晶体管的边界发生移动，使得第二环栅晶体管的阈值电压不符和要求，进而导致半导体器件的良率降低、以及使得制造出来的半导体器件的性能受到影响。
为了解决上述技术问题，本发明实施例提供了一种半导体器件的制造方法。本方法在去除第一掩膜层对应第一区域的部分之前在第二区域上覆盖第二掩膜层。第二掩膜层与第一掩膜层的刻蚀选择比大于预设阈值，在第二掩膜层的掩膜作用下去除第一掩膜层对应第一区域的部分。如此，即使完全去除位于第一区域的空隙内的第一掩膜层需要花费较长的刻蚀时间，刻蚀第一掩膜层的刻蚀剂也不会对第二掩膜层进行刻蚀、或者刻蚀剂对第二掩膜层的刻蚀量较小，进而不会使位于第二区域的第一栅极暴露在外。在对位于第一区域的第一栅极进行去除时，在第二掩膜层的掩膜作用下，第二区域的第一栅极不会被破坏，得以完整保留。
参照图18，本发明实施例提供了一种半导体器件的制造方法。下文将根据图4至图17示出的操作的断面图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：
首先，提供一衬底；衬底具有第一区域和第二区域。
具体的，衬底可以为硅衬底、绝缘体上硅衬底、锗硅衬底、锗衬底等任一半导体衬底。参照图11至图14，衬底具有的第一区域1为形成第一环栅晶体管对应的区域，因此第一区域1在衬底上的位置、以及第一区域1内掺杂的杂质类型可以参考第一环栅晶体管在衬底上的形成位置、以及第一环栅晶体管的导电类型进行设置。衬底具有的第二区域2在衬底上的位置、以及第二区域2内掺杂的杂质类型可以参考第二环栅晶体管在衬底上的形成位置、以及第二环栅晶体管的导电类型进行设置。
例如：在第一环栅晶体管和第二环栅晶体管均为N型晶体管的情况下，第一区域和第二区域内掺杂有P型杂质。在第一环栅晶体管和第二环栅晶体管均为P型晶体管的情况下，第一区域和第二区域内掺杂有N型杂质。在第一环栅晶体管和第二环栅晶体管分别为N型晶体管或P型晶体管的情况下，第一区域和第二区域内分别掺杂有P型杂质或N型杂质。
在一些情况下，上述衬底上还形成有用于限定有源区的浅槽隔离。浅槽隔离所含有的材料可以为SiN、Si3N4、SiO2或SiCO等绝缘材料。
参照图4，在第一区域1上形成第一环栅晶体管包括的至少一层第一纳米线或片3、以及在第二区域2上形成第二环栅晶体管包括的至少一层第二纳米线或片4。环绕至少一层第一纳米线或片3和至少一层第二纳米线或片4的外周、以及衬底上均依次形成有第一栅介质层5和第一栅极6。沿着衬底的厚度方向，至少部分相邻两层第一栅极6之间具有空隙7。
具体来说，如前文所述，第一环栅晶体管和第二环栅晶体管的导电类型可以相同也可以不同。如两者可以均为N型晶体管或P型晶体管。也可以一者为N型晶体管，另一者为P型晶体管。
至于上述第一纳米线或片和第二纳米线或片所含有的材料和层数可以根据实际需求进行设置。示例性的，上述第一纳米线或片所含有的材料可以为Si1-xGex。其中，0≤x≤1。例如：第一纳米线或片所含有的材料为Si、Si0.5Ge0.5、Ge等。而第二纳米线或片所含有的材料可以为Si1-yGey。其中，0≤y≤1。例如：第二纳米线或片所含有的材料为Si、Si0.75Ge0.25、Ge等。具体的，第一纳米线或片和第二纳米线或片所含有的材料可以相同，也可以不同。
此外，当第一环栅晶体管包括至少两层第一纳米线或片的层数时，位于底层的第一纳米线或片与衬底的间距、以及相邻第一纳米线或片的间距可以相同，也可以不同。当第二环栅晶体管包括至少两层第二纳米线或片的层数时，位于底层的第二纳米线或片与衬底的间距、以及相邻第二纳米线或片的间距可以相同，也可以不同。
至于上述空隙的具体位置可以根据第一区域上形成的第一纳米线或片、以及第二区域上形成的第二纳米线或片的层数分为以下几种情况：
若第一区域只具有一层第一纳米线或片，那么环绕在最底层的第一纳米线或片外周的第一栅极与位于衬底上的第一栅极之间具有空隙。同理，若在第二区域上只具有一层第二纳米线或片时，那么环绕在最底层的第二纳米线或片外周的第一栅极与位于衬底上的第一栅极之间具有空隙。
参照图4，在第一环栅晶体管具有至少两层第一纳米线或片3的情况下，空隙7处于位于衬底上与位于最底层第一纳米线或片3外周的第一栅极6之间和/或相邻两层第一纳米线或片3外周的第一栅极6之间。具体的，可以仅环绕在最底层的第一纳米线或片的外周的第一栅极与位于衬底上的第一栅极之间具有空隙。或者，至少有一对分别环绕在相邻的两个第一纳米线或片的外周的第一栅极之间具有空隙。又或者，参照图4，环绕在最底层的第一纳米线或片3的外周的第一栅极6与衬底上的第一栅极6之间具有空隙7，并且至少有一对分别环绕在相邻的两个第一纳米线或片3的外周的第一栅极6之间也具有空隙7。
参照图4，在第二环栅晶体管具有至少两层第二纳米线或片4的情况下，空隙7处于位于衬底上与位于最底层第二纳米线或片4外周的第一栅极6之间和/或相邻两层第二纳米线或片4外周的第一栅极6之间。具体的，第二区域2与第一区域1具有空隙7的情况相同，此处不再赘述。
至于上述第一栅介质层和第一栅极所含有的材料和厚度可以根据实际需求进行设置。例如：第一栅介质层所含有的材料可以为为HfO2、ZrO2、TiO2或Al2O3等介电常数较高的材料。第一栅极所含有的材料为TiN、TaN或TiSiN等导电材料。
在一些情况下，第一区域上还形成有第一环栅晶体管所包括的源区、漏区、侧墙和介电层。第一纳米线或片位于源区和漏区之间，且分别与源区和漏区接触。介电层至少覆盖在源区和漏区上。侧墙位于介电层与第一栅介质层和第一栅极之间。相应的，第二区域上还形成有第二环栅晶体管所包括的源区、漏区、侧墙和介电层。具体的，第二环栅晶体管所包括的各个结构之间的位置关系等可以参考第一环栅晶体管中各个结构的位置关系，此处不再赘述。其中，上述源区和漏区所含有的材料可以为Si、Ge等半导体材料。上述侧墙和介电层所含有的材料可以为氧化硅、氮化硅、碳氧化硅等绝缘材料。
在实际的应用过程中，上述在第一区域上形成第一环栅晶体管包括的至少一层第一纳米线或片、以及在第二区域上形成第二环栅晶体管包括的至少一层第二纳米线或片可以包括以下步骤：首先沿着衬底的厚度方向，可以采用外延生长等工艺在衬底上形成至少一层叠层。每层叠层均包括牺牲层、以及位于牺牲层上的沟道层。其中，牺牲层和沟道层的厚度可以根据实际需要进行设置。自上而下对至少一层叠层和衬底进行刻蚀，以在第一区域上形成第一鳍状结构、以及在第二区域上形成第二鳍状结构。在衬底暴露在第一鳍状结构和第二鳍状结构之外的部分上形成浅槽隔离。第一鳍状结构和第二鳍状结构暴露在浅槽隔离之外的部分分别为第一鳍部和第二鳍部。第一鳍部和第二鳍部均具有源区形成区、漏区形成区、以及位于源区形成区和漏区形成区之间的过渡区。形成覆盖在第一鳍部和第二鳍部的过渡区外周的牺牲栅和侧墙。牺牲栅的长度延伸方向与第一鳍部和第二鳍部的长度延伸方向均不相同。侧墙至少位于牺牲栅沿宽度方向的两侧。接着去除第一鳍部和第二鳍部位于源区形成区和漏区形成区的部分。并至少位于第一区域上的源区形成区和漏区形成区形成第一环栅晶体管具有的源区和漏区、至少在位于第二区域上的源区形成区和漏区形成区形成第二环栅晶体管具有的源区和漏区。然后，形成覆盖在已形成结构上的介电材料，并对介电材料进行回刻处理直至牺牲栅的顶部露出，介电材料剩余的部分形成介电层。接着去除牺牲栅、以及去除牺牲层位于第一鳍部和第二鳍部包括的过渡区内的部分，使得沟道层位于第一区域上的过渡区内的部分形成相应第一纳米线或片、以及使得沟道层位于第二区域上的过渡区内的部分形成相应第二纳米线或片。参照图4，可以通过原子层沉积等工艺在第一纳米线或片3的外周和第二纳米线或片4的外周依次形成第一栅介质层5和第一栅极6。由上述内容可知，各层牺牲层的厚度决定了上述空隙7有多种存在形式，因此可以参考前文所述的空隙7的位置来设置各层牺牲层的厚度。例如：以第一区域为例，在第一区域上形成有至少两层第一纳米线或片的情况下，若空隙仅位于衬底和最底层第一纳米线或片之间时，最底层的牺牲层的厚度大于其余牺牲层的厚度。
需要指出的是，可以通过多种方式来形成上述结构。如何形成上述结构并非本发明实施例的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述结构。
参照图4至图8、以及图16和图17，形成第一掩膜层8和第二掩膜层9。第一掩膜层8至少填充在空隙7内。第二掩膜层9覆盖在第二区域2上。第一掩膜层8和第二掩膜层9的刻蚀选择比大于预设阈值。
需要说明的是，上述第一掩膜层和第二掩膜层的刻蚀选择比指的是在某一刻蚀工艺下，第一掩膜层的刻蚀速度除以第二掩膜层的刻蚀速度得到的商。因第一掩膜层和第二掩膜层的所含有的材料、以及实际应用场景等因素的不同，上述预设阈值的大小也可能不同，故预设阈值的大小不做具体限定。只需满足第一掩膜层位于第一区域内的空隙内的部分完全去除时，第二掩膜层仍有保留，并能覆盖第二区域上的第一栅极，使其不暴露出来即可。例如：上述预设阈值可以大于等于5:1。
具体的，上述第一掩膜层和第二掩膜层所含有的材料、以及二者的形成工艺可以根据实际情况进行设置。例如：上述第一掩膜层或第二掩膜层可以为底部抗反射层或旋涂碳层。此外，可以采用旋转涂覆等工艺形成第一掩膜层和第二掩膜层，以获得均匀的第一掩膜层和第二掩膜层。此时，第一掩膜层和第二掩膜层均为旋涂掩膜层。当然，也可以为其他工艺形成第一掩膜层和第二掩膜层。
此外，参照图8，上述第一掩膜层8至少填充在空隙内可以是第一掩膜层8覆盖在第一区域1上、以及填充在空隙内。或者，参照图17，第一掩膜层8可以仅填充在空隙内。可以理解的是，因第一掩膜层8的形成范围不同，制造第一掩膜层8和第二掩膜层9的过程也可能不同。具体的，上述形成第一掩膜层8和第二掩膜层9可以分为以下两种情况：
第一种情况：参照图8，第一掩膜层8覆盖在第一区域1上、以及填充在空隙内。在此种情况下，上述形成第一掩膜层8和第二掩膜层9包括以下步骤：
参照图4和图5，形成覆盖在第一区域1上和第二区域2上、以及填充在空隙7内的第一掩膜材料层10。
需要说明的是，第一掩膜材料层覆盖在第一区域上是指第一掩膜材料层覆盖在至少一层第一纳米线或片构成的整体结构的顶部和侧壁上。同理，第一掩膜材料层覆盖在第二区域上是指第一掩膜材料层覆盖在至少一层第二纳米线或片构成的整体结构的顶部和侧壁上。
在实际的应用过程中，第一掩膜材料层为后续形成第一掩膜层的膜层，故其形成工艺可以根据第一掩膜层所含有的材料等信息进行选择。示例性的，当第一掩膜层为旋涂碳层时，可以采用旋转涂覆工艺形成上述第一掩膜材料层。当第一掩膜层为底部抗反射层时可以采用物理气相沉积或化学气相沉积等工艺形成第一掩膜材料层。
参照图6，选择性去除第一掩膜材料层覆盖在第二区域2上的部分，使得第一掩膜材料层剩余的部分形成第一掩膜层8。
在实际的应用过程中，可采用光刻和刻蚀等工艺对第一掩膜材料层覆盖在第二区域上的部分进行选择性去除，保留第一掩膜材料层覆盖在第一区域上、以及填充在空隙内的部分，获得第一掩膜层。具体的，对第一掩膜材料层覆盖在第二区域上的部分进行刻蚀的工艺和刻蚀剂可以根据第一掩膜材料层所含有的材料进行确定。例如：在第一掩膜材料层所含有的材料为底部抗反射层的情况下，可以采用干法刻蚀工艺，如通过CF4等F基气体或采用F基和O基的混合气体进行刻蚀。
参照图7，形成覆盖在第一掩膜层8和第二区域2上的第二掩膜材料层11。具体的，第二掩膜材料层11的形成工艺和所含有的材料等信息可以参照前文，此处不再赘述。
参照图8，对第二掩膜材料层进行回刻处理，直至第二掩膜材料层的顶部与第一掩膜层8位于第一区域1上的部分的顶部平齐，使得剩余的第二掩膜材料层形成第二掩膜层9。
在实际的应用过程中，可以根据第二掩膜材料层所含有的材料确定上述回刻处理所采用的工艺和刻蚀剂。例如：当第二掩膜材料层为底部抗反射层的情况下，可采用F基气体或采用F基和O基的混合气体进行干法刻蚀，以获得第二掩膜层。
第二种情况：参照图17，上述第一掩膜层8仅填充在空隙内。在此种情况下，上述形成第一掩膜层8和第二掩膜层9包括以下步骤：
参照图4和图5，形成覆盖在第一区域1上和第二区域2上、以及填充在空隙7内的第一掩膜材料层10。具体的，第一掩膜材料层10的形成工艺等信息可以参考前文，此处不再赘述。
参照图15，去除第一掩膜材料层覆盖在第一区域1上和第二区域2上的部分，使得第一掩膜材料层剩余在空隙内的部分形成第一掩膜层8。具体的，可以根据前文所述的刻蚀工艺和刻蚀剂直接对第一掩膜材料层进行刻蚀。第一掩膜材料层位于空隙内的部分由第一栅极保护得以保留。
参照图16，形成覆盖在第一区域1和第二区域2上的第二掩膜材料层11。具体的，第二掩膜材料层11的形成工艺等信息可以参考前文，此处不再赘述。
参照图17，选择性去除第二掩膜材料层覆盖在第一区域1上的部分，使得剩余的第二掩膜材料层形成第二掩膜层9。具体的，可以采用光刻和刻蚀等工艺选择性去除第二掩膜材料层覆盖在第一区域1上的部分。其中，所采用的具体刻蚀工艺和刻蚀剂可以参考前文，此处不再赘述。
参照图8、图9和图17，在第二掩膜层9的掩膜作用下，去除第一掩膜层8对应第一区域1的部分；并去除对应第一区域1上的第一栅极6。
具体来说，去除第一掩膜层对应第一区域的部分指的是：参照图8，若第一掩膜层8不仅填充在空隙内，还覆盖在第一区域1上，则需要去除第一掩膜层8覆盖在第一区域1上、以及填充在位于第一区域1上的空隙内的部分。参照图17，若第一掩膜层8只填充在位于第一区域1和第二区域2上空隙内，则只需要去除第一掩膜层8填充在第一区域1上的空隙内的部分。其中，去除第一掩膜层8对应第一区域1的部分所采用的刻蚀工艺和刻蚀剂可以根据第一掩膜层8所含有的材料、以及实际应用场景进行设置。
例如：在第一掩膜层为底部抗反射层的情况下，可采用F基气体或采用F基和O基的混合气体进行干法刻蚀，以去除第一掩膜层对应第一区域的部分。当然也可选择合适的腐蚀液，进行湿法刻蚀。
又例如：在第一掩膜层为旋涂碳层的情况下，可采用O2和N2的混合气体或采用O2、CH4和Ar的混合气体进行干法刻蚀，以去除第一掩膜层对应第一区域的部分。当然也可以选择合适的腐蚀液，进行湿法刻蚀。
此外，参照图9和图10，在去除第一掩膜层对应第一区域1的部分后，位于第一区域1上的第一栅极6的整体暴露在外。接着可以采用干法刻蚀或湿法刻蚀等工艺去除对应第一区域1上的第一栅极6。具体的，所采用的刻蚀剂可以根据第一栅极6所含有的材料进行确定。例如：当第一栅极6所含有的材料为TiN时，可采用NH4OH、H2O2和H2O的混合溶液或者采用HCI、H2O2和H2O的混合溶液，对第一栅极6进行刻蚀去除。
参照图10至图14，至少在位于至少一层第一纳米线或片3外周的第一栅介质层5上形成第二栅极12。第二栅极12和第一栅极6所含有的材料和/或厚度不同。
具体的，参照图10，在去除了位于第一区域1内的第一栅极后，第二掩膜层9还覆盖在第二区域2上、以及第二区域2的空隙内还填充有第一掩膜层8剩余的部分。基于此，根据第二掩膜层9和第一掩膜层8剩余部分的去除顺序的不同，第二栅极12的形成位置也不同。具体的，可以分为以下两种情况：
第一种情况：参照图10至图12，至少在位于至少一层第一纳米线或片3外周的第一栅介质层5上形成第二栅极12后，上述半导体器件的制造方法还包括步骤：去除第二掩膜层9和第一掩膜层8剩余的部分。
在实际的应用过程中，在该情况下，参照图11，可以采用原子层沉积等工艺先形成上述第二栅极12。参照图12，再采用刻蚀工艺去除第二掩膜层、以及第一掩膜层剩余在第二区域内的空隙内的部分。此时，第二区域2上的栅极仍为原有的第一栅极6。需要说明的是，在第一区域内的第一栅介质层的外周形成第二栅极时，第二掩膜层的上表面也会沉积第二栅极。此时，可先对第二掩膜层上的第二栅极进行平坦化或选择性去除等处理使其得到去除，从而暴露出第二掩膜层的上表面，再对第二掩膜层和第一掩膜层剩余的部分进行去除。
此外，上述第二栅极所含有的材料和厚度可以根据实际应用场景设置，此处不做具体限定。具体的，第二栅极所含有的材料和厚度可以根据实际应用场景设置，只要保证第二栅极所含有的材料和厚度中的至少一者分别与第一栅极所含有的材料和厚度不同即可。
第二种情况：参照图10、图13和图14，在去除对应第一区域1上的第一栅极6后，并在至少在位于至少一层第一纳米线或片3外周的第一栅介质层5上形成第二栅极12前，上述半导体器件的制造方法还包括步骤：去除第二掩膜层9和第一掩膜层8剩余的部分。
在实际的应用过程中，在该情况下，参照图13，采用刻蚀工艺先去除第二掩膜层,和第一掩膜层剩余的部分。此时，位于第一区域1上的第一栅介质层5、以及位于第二区域2上的第一栅极6均暴露在外。参照图14，再采用原子层沉积等工艺在位于第一区域1上的第一栅介质层5上形成第二栅极12。在此过程中，位于第二区域2上的第一栅极6上也会形成第二栅极12。相应的，第二环栅晶体管具有的栅极由原第一栅极6和新形成的第二栅极12共同组成。第一环栅晶体管具有的栅极只由新形成的第二栅极12组成。基于此，因第二栅极12和第二栅极12所含有的材料和/或厚度不同，故使得第一环栅晶体管和第二环栅晶体管具有的阈值电压不同。
需要说明的是，在去除第二掩膜层和第一掩膜层剩余的部分时，可以选择对第二掩膜层和第一掩膜层刻蚀速度接近的刻蚀剂将两者一次性去除。也可分别选取不同的刻蚀剂，先去除第二掩膜层，再去除第一掩膜层剩余的部分。
由上述内容可知，参照图4至图17，本发明实施例在去除第一区域1内的空隙7的第一掩膜层8之前在第二区域2上覆盖第二掩膜层9，第二掩膜层9与第一掩膜层8的刻蚀选择比大于预设阈值，在第二掩膜层9的掩膜作用下去除第一区域1内空隙7的第一掩膜层8。如此，第一掩膜层8位于第一区域1内的空隙7内的部分完全去除时，第二掩膜层9仍有保留，并能覆盖第二区域2内的第一栅极6，使其第一栅极6不暴露出来。如此，在去除第一区域1内的第一栅极6时，第二区域2的第一栅极6可以在第二掩膜层8的掩膜作用得以完整保留。本方法制造出的半导体器件，性能更好。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底；所述衬底具有第一区域和第二区域；
在所述第一区域上形成第一环栅晶体管包括的至少一层第一纳米线或片、以及在所述第二区域上形成第二环栅晶体管包括的至少一层第二纳米线或片；环绕所述至少一层第一纳米线或片和所述至少一层第二纳米线或片的外周、以及所述衬底上均依次形成有第一栅介质层和第一栅极；沿着衬底的厚度方向，至少部分相邻两层所述第一栅极之间具有空隙；
形成第一掩膜层和第二掩膜层；所述第一掩膜层至少填充在所述空隙内；所述第二掩膜层覆盖在所述第二区域上；所述第一掩膜层和所述第二掩膜层的刻蚀选择比大于预设阈值；
在所述第二掩膜层的掩膜作用下，去除所述第一掩膜层对应所述第一区域的部分；并去除对应所述第一区域上的所述第一栅极；
至少在位于所述至少一层第一纳米线或片外周的所述第一栅介质层上形成第二栅极，所述第二栅极和所述第一栅极所含有的材料和/或厚度不同。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，在所述第一环栅晶体管具有至少两层所述第一纳米线或片的情况下，所述空隙处于位于所述衬底上与位于最底层所述第一纳米线或片外周的所述第一栅极之间和/或相邻两层所述第一纳米线或片外周的所述第一栅极之间；和/或，
在所述第二环栅晶体管具有至少两层所述第二纳米线或片的情况下，所述空隙处于位于所述衬底上与位于最底层所述第二纳米线或片外周的所述第一栅极之间和/或相邻两层所述第二纳米线或片外周的所述第一栅极之间。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一纳米线或片所含有的材料为Si1-xGex；其中，0≤x≤1；和/或，
所述第二纳米线或片所含有的材料为Si1-yGey；其中，0≤y≤1。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一掩膜层覆盖在所述第一区域上、以及填充在所述空隙内；
所述形成第一掩膜层和第二掩膜层，包括：
形成覆盖在所述第一区域和所述第二区域上、以及填充在所述空隙内的第一掩膜材料层；
选择性去除所述第一掩膜材料层覆盖在所述第二区域上的部分，使得所述第一掩膜材料层剩余的部分形成所述第一掩膜层；
形成覆盖在所述第一掩膜层和所述第二区域上的第二掩膜材料层；
对所述第二掩膜材料层进行回刻处理，直至所述第二掩膜材料层的顶部与所述第一掩膜层覆盖在所述第一区域上的部分的顶部平齐，使得剩余的第二掩膜材料层形成第二掩膜层。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一掩膜层填充在所述空隙内；
所述形成第一掩膜层和第二掩膜层，包括：
形成覆盖在所述第一区域和所述第二区域上、以及填充在所述空隙内的第一掩膜材料层；
去除所述第一掩膜材料层覆盖在所述第一区域和所述第二区域上的部分，使得所述第一掩膜材料层剩余在所述空隙内的部分形成所述第一掩膜层；
形成覆盖在所述第一区域和所述第二区域上的第二掩膜材料层；
选择性去除所述第二掩膜材料层覆盖在所述第一区域上的部分，使得剩余的所述第二掩膜材料层形成所述第二掩膜层。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一掩膜层和所述第二掩膜层均为旋涂掩膜层。
7.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一掩膜层或所述第二掩膜层为底部抗反射层或旋涂碳层。
8.根据权利要求1所述的半导体器件的制造方法，其特征在于，在所述第一掩膜层为底部抗反射层的情况下，采用F基气体或采用F基和O基的混合气体去除所述第一掩膜层对应所述第一区域的部分。
9.根据权利要求1所述的半导体器件的制造方法，其特征在于，在所述第一掩膜层为旋涂碳层的情况下，采用O2和N2的混合气体或采用O2、CH4和Ar的混合气体去除所述第一掩膜层对应所述第一区域的部分。
10.根据权利要求1～9任一项所述的半导体器件的制造方法，其特征在于：所述至少在位于所述至少一层第一纳米线或片外周的所述第一栅介质层上形成第二栅极后，所述半导体器件的制造方法还包括：去除所述第二掩膜层和所述第一掩膜层剩余的部分；
或，
所述去除对应所述第一区域上的所述第一栅极后，所述至少在位于所述至少一层第一纳米线或片外周的所述第一栅介质层上形成所述第二栅极前，所述半导体器件的制造方法还包括：去除所述第二掩膜层和所述第一掩膜层剩余的部分。
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