CN116487441A - 一种环栅晶体管及其制造方法 - Google Patents

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Abstract

本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，用于在有效抑制环栅晶体管的寄生沟道漏电的情况下，防止出现带间隧穿问题，提升环栅晶体管的工作性能，降低环栅晶体管的制造难度。所述环栅晶体管包括：半导体基底、有源结构、重掺杂外延结构和栅堆叠结构。上述有源结构形成在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。半导体基底位于沟道区下方的部分内开设有向内凹入的第一凹槽。重掺杂外延结构填充满第一凹槽。重掺杂外延结构的导电类型分别与源区和漏区的导电类型相反。栅堆叠结构环绕在沟道区的外周。栅堆叠结构位于沟道区下方的部分形成在重掺杂外延结构与沟道区之间。

Description

一种环栅晶体管及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种环栅晶体管及其制造方法。
背景技术
随着半导体技术的发展，环栅晶体管应时而生。因环栅晶体管具有的栅堆叠结构不仅形成在沟道区的顶部和侧壁上、还形成在沟道区的底部，故与平面晶体管和鳍式场效应晶体管相比，环栅晶体管具有较强的栅控能力，利于抑制短沟道效应。
但是，采用现有的制造方法在抑制环栅晶体管的寄生沟道漏电的同时，会导致环栅晶体管的工作性能降低或集成难度较大等问题。
发明内容
本发明的目的在于提供一种环栅晶体管及其制造方法，用于在有效抑制环栅晶体管的寄生沟道漏电的情况下，防止出现带间隧穿问题，提升环栅晶体管的工作性能，降低环栅晶体管的制造难度。
为了实现上述目的，第一方面，本发明提供了一种环栅晶体管，该环栅晶体管包括：半导体基底、有源结构、重掺杂外延结构和栅堆叠结构。上述有源结构形成在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。半导体基底位于沟道区下方的部分内开设有向内凹入的第一凹槽。重掺杂外延结构填充满第一凹槽。重掺杂外延结构的导电类型分别与源区和漏区的导电类型相反。栅堆叠结构环绕在沟道区的外周。栅堆叠结构位于沟道区下方的部分形成在重掺杂外延结构与沟道区之间。
采用上述技术方案的情况下，半导体基底在位于沟道区下方的部分内开设有向内凹入的第一凹槽。并且，重掺杂外延结构填充满第一凹槽，且该重掺杂外延结构的导电类型分别与源区和漏区的导电类型相反。同时，环绕在沟道区外周的栅堆叠结构，其位于沟道区下方的部分形成在重掺杂外延结构与沟道区之间。在此情况下，当环栅晶体管处于工作状态时，重掺杂外延结构不仅可以分别与源区和漏区通过反向偏置的PN结抑制寄生沟道漏电，并且重掺杂外延结构内的杂质掺杂浓度较高，其抑制寄生沟道漏电的效果较为显著。另外，该重掺杂外延结构仅填充满位于沟道区下方的第一凹槽，其并未形成在源区和漏区的下方。在此情况下，源区和漏区仅形成在掺杂浓度较小的半导体基底上，从而可以防止源区和漏区出现带间隧穿问题。由此可见，本发明提供的环栅晶体管可以解决通过现有晕环离子注入工艺为提高抑制寄生沟道漏电效果而在源区、漏区和沟道区的下方均形成高掺杂层但会导致带间隧穿的问题。
其次，本发明提供的环栅晶体管只需要在形成有源结构前，采用刻蚀和外延等常规半导体制造工艺至少在半导体基底位于沟道区下方的部分内形成重掺杂外延材料(该重掺杂外延材料用于制造上述重掺杂外延结构)即可同时实现抑制寄生沟道漏电和防止带间隧穿的目的，无须采用操作复杂的介质隔离工艺在有源结构和半导体基底之间形成隔离层，降低环栅晶体管的集成难度，利于提高环栅晶体管的良率。
第二方面，本发明提供了一种环栅晶体管的制造方法，该环栅晶体管的制造方法包括：首先，提供一半导体基底。接下来，在半导体基底的一侧内形成重掺杂外延结构。重掺杂外延结构的表面与半导体基底的表面平齐。接下来，在半导体基底形成有重掺杂外延结构的一侧形成有源结构。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。重掺杂外延结构仅位于沟道区的下方。接下来，形成环绕在沟道区外周的栅堆叠结构。栅堆叠结构位于沟道区下方的部分形成在重掺杂外延结构与沟道区之间。
本发明中第二方面及其各种实现方式的有益效果，可以参考第一方面及其各种实现方式中的有益效果分析，此处不赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的环栅晶体管在制造过程中的结构示意图一；
图2为本发明实施例提供的环栅晶体管在制造过程中的结构示意图二；
图3为本发明实施例提供的环栅晶体管在制造过程中的结构示意图三；
图4为本发明实施例提供的环栅晶体管在制造过程中的结构示意图四；
图5为本发明实施例提供的环栅晶体管在制造过程中的结构示意图五；
图6为本发明实施例提供的环栅晶体管在制造过程中的结构示意图六；
图7为本发明实施例提供的环栅晶体管在制造过程中的结构示意图七；
图8为本发明实施例提供的环栅晶体管在制造过程中的结构示意图八；
图9为本发明实施例提供的环栅晶体管在制造过程中的结构示意图九；
图10为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十；
图11为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十一；
图12为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十二；
图13为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十三；
图14为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十四；
图15为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十五；
图16为本发明实施例提供的环栅晶体管在制造过程中的结构示意图十六。
附图标记：11为半导体基底，12为第二凹槽，13为重掺杂外延材料，14为牺牲层，15为沟道层，16为鳍部，17为重掺杂外延结构，18为浅槽隔离结构，19为鳍状结构，20牺牲栅，21为栅极侧墙，22为源区，23为漏区，24为介电层，25为沟道区，26为栅堆叠结构。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
随着半导体技术的发展，环栅晶体管应时而生。因环栅晶体管具有的栅堆叠结构不仅形成在沟道区的顶部和侧壁上、还形成在沟道区的底部，故与平面晶体管和鳍式场效应晶体管相比，环栅晶体管具有较强的栅控能力，利于抑制短沟道效应，使得环栅晶体管具有更高的工作性能。
而采用现有的制造方法在抑制环栅晶体管的寄生沟道漏电的同时，会导致环栅晶体管的工作性能降低或集成难度较大等问题。具体的，现有的制造方法通常采用以下两种工艺，抑制环栅晶体管中的寄生沟道漏电：
第一种：在衬底上形成至少一层叠层。每层叠层包括牺牲层、以及位于牺牲层上的沟道层；并自叠层的顶部向下刻蚀至部分衬底，以形成鳍部。接下来，在衬底暴露在鳍部之外的部分上形成浅槽隔离结构后，通常会通过晕环离子注入工艺至少向鳍部中注入与环栅晶体管导电类型相反的杂质离子，以在鳍部的中下部(即鳍部所包括的衬底被刻蚀的部分)内形成高掺杂层，从而利用该高掺杂层位于沟道区下方的部分分别与后续形成的源区和漏区形成反向偏置的PN结的方式，来抑制寄生沟道的漏电。
第二种：在衬底上形成至少一层叠层前，形成一层待氧化层。此时，在获得鳍部后，在鳍部与衬底之间具有待氧化层的剩余部分。接下来，在形成源区和漏区前，采用选择性氧化等工艺，仅将待氧化层氧化为隔离层。在此情况下，在形成包括源区、漏区和沟道区的有源结构后，该有源结构可以通过隔离层与衬底隔离开，从而抑制寄生沟道漏电。
但是，针对上述第一种采用晕环离子注入工艺抑制漏电的方式，在一定范围内，该方式中所形成的高掺杂层内杂质的掺杂浓度较高，其抑制寄生沟道漏电的效果越好。但是，因为该高掺杂层不仅位于沟道区的下方，其还位于源区和漏区的下方。基于此，当高掺杂层内的杂质掺杂浓度增加时，会导致源区和漏区之前的带间隧穿越来越显著，进而导致环栅晶体挂的工作性能降低。另外，上述第二种采用介质隔离工艺抑制寄生沟道漏电的方式，实现待氧化层的选择性氧化等操作过程过于复杂，导致环栅晶体管的集成难度较大。
为了解决上述技术问题，本发明实施例提供了一种环栅晶体管及其制造方法。其中，在本发明实施例提供的环栅晶体管中，半导体基底位于沟道区下方的部分内开设有向内凹入的第一凹槽。重掺杂外延结构填充满上述第一凹槽。并且，重掺杂外延结构的导电类型分别与源区和漏区的导电类型相反，以在有效抑制寄生沟道漏电的同时，防止带间隧穿，且降低环栅晶体管的制造难度。
具体来说，如图16所示，本发明实施例提供的环栅晶体管包括：半导体基底11、有源结构、重掺杂外延结构17和栅堆叠结构26。上述有源结构形成在半导体基底11上。有源结构包括源区22、漏区23、以及位于源区22和漏区23之间的沟道区25。半导体基底11位于沟道区25下方的部分内开设有向内凹入的第一凹槽(图中未示出)。重掺杂外延结构17填充满第一凹槽。重掺杂外延结构17的导电类型分别与源区22和漏区23的导电类型相反。栅堆叠结构26环绕在沟道区25的外周。栅堆叠结构26位于沟道区25下方的部分形成在重掺杂外延结构17与沟道区25之间。
其中，上述半导体基底的具体结构可以根据实际的应用场景设置，此处不做具体限定。示例性的，如图16所示，半导体基底11可以为硅衬底、锗硅衬底或锗衬底等其上未形成有任何结构的半导体衬底。
或者，半导体基底还可以为其上形成有一些结构的半导体衬底。例如：当本发明实施例中的环栅晶体管为半导体器件中第二层或更高层的环栅晶体管时，半导体基底包括位于环栅晶体管下方的半导体结构等。
对于上述有源结构来说，从材料方面来讲，有源结构包括的源区、漏区和沟道区的材料可以为硅、锗硅或锗等半导体材料。
从结构方面来讲，沟道区可以具有至少一个纳米结构。并且，每个纳米结构与半导体基底之间均具有空隙。其中，当沟道区包括至少两个纳米结构时，不同纳米结构可以沿栅堆叠结构的长度方向间隔设置；或者，如图16所示，不同纳米结构还可以沿半导体基底11的厚度间隔设置。
对于上述重掺杂外延结构来说，半导体基底位于沟道区下方的部分内开设有向内凹入的第一凹槽。如图16所示，该重掺杂外延结构17填充满该第一凹槽，且该重掺杂外延结构17的导电类型分别与源区22和漏区23的导电类型相反。同时，环绕在沟道区25外周的栅堆叠结构26，其位于沟道区25下方的部分形成在重掺杂外延结构17与沟道区25之间。在此情况下，当环栅晶体管处于工作状态时，重掺杂外延结构17不仅可以分别与源区22和漏区23通过反向偏置的PN结抑制寄生沟道漏电，并且重掺杂外延结构17内的杂质掺杂浓度较高，其抑制寄生沟道漏电的效果较为显著。另外，该重掺杂外延结构17仅填充满位于沟道区25下方的第一凹槽，其并未形成在源区22和漏区23的下方。在此情况下，源区22和漏区23仅形成在掺杂浓度较小的半导体基底11上，从而可以防止源区22和漏区23出现带间隧穿问题。
在上述内容的基础上，重掺杂外延结构在沟道区下方的形成范围、重掺杂外延结构内杂质的掺杂浓度、以及重掺杂外延结构的厚度会影响自身抑制寄生沟道漏电的效果，因此可以根据实际应用场景中对环栅晶体管中抑制寄生沟道漏电的工作要求等确定重掺杂外延结构的上述特性，此处不做具体限定。
可以理解的是，与重掺杂外延结构仅形成在部分沟道区的下方相比，重掺杂外延结构顶部轮廓与沟道区在半导体基底上的投影轮廓重合。此时，栅堆叠结构位于沟道区下方的部分仅与杂质掺杂浓度较高的重掺杂外延结构接触，而不会与半导体基底接触，可以最大限度的抑制寄生沟道漏电，进一步提升环栅晶体管的电学性能。
示例性的，上述重掺杂外延结构的厚度可以大于等于10nm、且小于等于40nm。例如：重掺杂外延结构的厚度可以为10nm、15nm、20nm、25nm、30nm、35nm或40nm等。在此情况下，重掺杂外延结构的厚度在上述范围内，可以防止因重掺杂外延结构的厚度较小而导致通过该重掺杂外延结构抑制寄生沟道漏电的效果不显著，确保环栅晶体管具有优异的工作性能。同时，可以理解的是，当重掺杂外延结构的厚度增长到一定值后，其抑制寄生沟道漏电的效果不在继续提升，因此重掺杂外延结构的厚度在上述范围内还可以防止因重掺杂外延结构的厚度较大而导致制造重掺杂外延结构的耗材使用量较大、以及开设用于制造重掺杂外延结构的第二凹槽的难度较大，利于控制环栅晶体管的制造成本，进一步降低环栅晶体管的制造难度。
示例性的，上述重掺杂外延结构内的杂质掺杂浓度可以大于等于1×e18cm-3、且小于等于1×e19cm-3。例如：重掺杂外延结构内的杂质掺杂浓度可以为1×e18 cm-3、2×e18 cm-3、4×e18 cm-3、6×e18 cm-3、8×e18 cm-3或1×e19cm-3等。在此情况下，重掺杂外延结构内的杂质掺杂浓度在上述范围内，可以防止因重掺杂外延结构内的杂质掺杂浓度较小而导致通过该重掺杂外延结构抑制寄生沟道漏电的效果不显著，确保环栅晶体管具有优异的工作性能。同时，可以理解的是，当重掺杂外延结构内的杂质掺杂浓度增加到一定值后，其抑制寄生沟道漏电的效果不在继续提升，因此重掺杂外延结构内的杂质掺杂浓度在上述范围内还可以防止因重掺杂外延结构内的杂质掺杂浓度较高而导致制造重掺杂外延结构的制造成本较高、以及形成杂质掺杂浓度较高的重掺杂外延结构的难度较大，利于控制环栅晶体管的制造成本、且降低环栅晶体管的制造难度。
至于上述重掺杂外延结构的材料，如图1至图15所示，重掺杂外延结构17位于沟道区25的下方、且重掺杂外延结构17的形成顺序位于沟道区25的形成顺序之前。并且，环栅晶体管包括的沟道区25通常通过选择性去除牺牲层14的方式悬设在半导体基底11上，因此上述重掺杂外延结构17可以是不同于牺牲层14材料的任一种半导体材料，以防止释放沟道区25时对重掺杂外延结构17造成较大影响，确保可以通过该重掺杂外延结构17抑制寄生沟道漏电。
示例性的，上述重掺杂外延结构的材料可以与半导体基底的材料相同。例如：在半导体基底的材料为硅的情况下，重掺杂外延结构的材料也为硅。在此情况下，在实际的制造过程中，为防止释放沟道区时，半导体基底位于沟道区下方的部分被过度腐蚀，半导体基底的材料与牺牲层的材料之间具有一定的刻蚀选择比，因此在重掺杂外延结构的材料与半导体基底的材料相同的情况下，重掺杂外延结构的材料与牺牲层的材料之间也具有一定的刻蚀选择比，可以确保释放沟道区时刻蚀牺牲层的刻蚀剂不会对重掺杂外延结构造成较大影响。
示例性的，上述重掺杂外延结构的材料可以与沟道区的材料相同。该情况下具有的有益效果可以参考前文所述的重掺杂外延结构的材料与半导体基底的材料相同的有益效果分析，此处不再赘述。
需要说明的是，若在释放沟道区前，在沟道区下方形成了厚度大于目标厚度的重掺杂外延结构，已为后续释放沟道区时重掺杂外延结构受到腐蚀留出余量；或者，可以通过控制刻蚀时间等工艺参数确保刻蚀牺牲层的刻蚀剂不会对重掺杂外延结构造成较大影响，则上述重掺杂外延结构的材料也可以与牺牲层的材料相同。
对于上述栅堆叠结构来说，如图16所示，该栅堆叠结构26可以包括栅介质层、以及形成在栅介质层上的栅极。该栅介质层形成在半导体基底11对应栅极形成区的部分上、以及环绕在沟道区25的外周。栅介质层的材料可以为HfO2、ZrO2、TiO2或Al2O3等绝缘材料。上述栅极的材料可以为TiN、TaN或TiSiN等导电材料。
采用上述技术方案的情况下，本发明实施例提供的环栅晶体管可以解决现有晕环离子注入工艺为提高抑制寄生沟道漏电效果而在源区、漏区和沟道区的下方均形成高掺杂层但会导致带间隧穿的问题。其次，如图1至图7所示，本发明实施例提供的环栅晶体管只需要在形成有源结构前，采用刻蚀和外延等常规半导体制造工艺至少半导体基底11位于沟道区下方的部分内形成重掺杂外延材料13(该重掺杂外延材料13用于制造上述重掺杂外延结构17)即可同时实现抑制寄生沟道漏电和防止带间隧穿的目的，无须采用操作复杂的介质隔离工艺在有源结构和半导体基底之间形成隔离层，降低环栅晶体管的集成难度，利于提高环栅晶体管的良率。
在一些情况下，上述环栅晶体管还可以包括浅槽隔离结构、栅极侧墙和介电层。如图11所示，上述浅槽隔离结构18位于半导体基底11上，用于将半导体基底11具有的不同有源区隔离开，防止漏电。浅槽隔离结构18的厚度可以根据实际情况设置。浅槽隔离结构18的材料可以为SiN、Si3N4、SiO2或SiCO等绝缘材料。如图16所示，上述栅极侧墙21形成在栅堆叠结构沿自身长度方向的两侧。栅极侧墙21用于将栅极与后续形成的其它导电结构隔离开，提高环栅晶体管的电学稳定性。上述介电层24覆盖在半导体基底11上、且其顶部与环栅晶体管包括的栅堆叠结构的顶部平齐，用于保护环栅晶体管包括的源区22和漏区23在去除牺牲栅时不受刻蚀和清洗等操作的影响。上述栅极侧墙21和介电层24的材料可以根据实际应用场景设置，只要能够应用至本发明实施例提供的环栅晶体管中均可。
第二方面，本发明实施例提供了一种环栅晶体管的制造方法。下文将根据图1至图16示出的操作的断面图或立体图，对制造过程进行描述。具体的，该环栅晶体管的制造方法包括：
首先，提供一半导体基底。该半导体基底的具体结构可以参考前文，此处不再赘述。
接下来，如图3和图7所示，在半导体基底11的一侧内形成重掺杂外延结构17。该重掺杂外延结构17的表面与半导体基底11的表面平齐。
具体的，该重掺杂外延结构在半导体基底内的形成范围、厚度和杂质掺杂浓度等信息可以参考前文，此处不再赘述。
示例性的，上述在半导体基底的一侧内形成重掺杂外延结构可以包括步骤：
如图1和图2所示，可以采用光刻和刻蚀等工艺，在半导体基底11的一侧开设第二凹槽12。
具体的，如图2所示，第二凹槽12的尺寸可以等于重掺杂外延结构的尺寸；或者，如图1所示，第二凹槽12的宽度和深度分别等于重掺杂外延结构的宽度和高度，而第二凹槽12的长度大于重掺杂外延结构的长度。其中，第二凹槽12的长度方向平行于栅堆叠结构的宽度方向，第二凹槽12的宽度方向平行于栅堆叠结构的长度方向，第二凹槽12的深度方向平行于半导体基底11的厚度方向。
需要说明的是，在第二凹槽的宽度和深度分别等于重掺杂外延结构的宽度和高度，而第二凹槽的长度大于重掺杂外延结构的长度的情况下，若第二凹槽的槽口轮廓与后续形成的栅堆叠结构在半导体基底上的投影轮廓重合，则可以采用制造牺牲栅的掩膜版，并采用与制造牺牲栅时感光性能相反的光刻胶材料形成制造第二凹槽时的掩膜层，以简化重掺杂外延结构的制造过程，降低制造成本。例如：在制造牺牲栅时选择的是正性光刻胶的情况下，可以采用制造牺牲栅的掩膜版，并采用负性光刻胶形成用于制造第二凹槽的掩膜层，并在该掩膜层的掩膜作用下刻蚀半导体基底，获得第二凹槽。
当然，在第二凹槽的槽口轮廓与后续形成的栅堆叠结构在半导体基底上的投影轮廓重合的情况下，也可以重新制作用于形成第二凹槽的掩膜版。或者，在形成第二凹槽和重掺杂外延结构时均采用单独制作掩膜版的情况下，第二凹槽的长度和宽度可以分别大于重掺杂外延结构的长度和宽度。
接下来，如图3和图4所示，形成填充满第二凹槽的重掺杂外延材料13。
具体的，可以采用外延工艺，形成填充满第二凹槽、且覆盖在半导体基底表面上的重掺杂的外延材料；并采用化学机械抛光等工艺将重掺杂的外延材料位于第二凹槽之外的部分去除掉，获得重掺杂外延材料。
需要说明的是，如图1和图3所示，当第二凹槽12的尺寸等于重掺杂外延结构17的尺寸时，重掺杂外延材料为重掺杂外延结构17。
当第二凹槽的宽度和长度中的至少一者大于重掺杂外延结构的宽度和长度中的相应一者时，可以是在形成重掺杂外延材料后，在相应掩膜层的掩膜作用下，直接对重掺杂外延材料进行图案化处理，以形成重掺杂外延结构。
或者，示例性的，如图2和图4所示，当第二凹槽12的槽口轮廓与栅堆叠结构在半导体基底11上的投影轮廓重合时，在形成填充满第二凹槽12的重掺杂外延材料13后，并对重掺杂外延材料13进行图案化处理前，如图6所示，还可以采用外延工艺，沿半导体基底11的厚度方向，在半导体基底11形成有重掺杂外延材料13的一侧形成交替层叠的牺牲层14和沟道层15。其中，上述交替层叠的牺牲层14和沟道层15中，位于底层的膜层为牺牲层14。在此情况下，如图7所示，对重掺杂外延材料进行图案化处理的同时，对半导体基底11、以及交替层叠的牺牲层14和沟道层15进行选择性刻蚀，以获得重掺杂外延结构17，并在重掺杂外延结构17和部分半导体基底11上形成鳍状结构19。
具体的，上述沟道层是用于制造环栅晶体管包括的沟道区的膜层，因此沟道层的材料和厚度、以及半导体基底上形成的沟道层的层数可以根据环栅晶体管中沟道区的材料、沟道区包括的纳米结构的厚度和层数进行确定。至于上述牺牲层，去除牺牲层位于相应区域的部分后可以释放栅堆叠结构的部分形成空间，因此可以根据栅堆叠结构的尺寸确定牺牲层的尺寸。牺牲层的层数可以等于沟道层的层数，此时上述交替层叠的牺牲层和沟道层中，位于顶层的膜层也为牺牲层，该顶层牺牲层可以在后续刻蚀过程中保护位于顶层的沟道层，提高沟道区的形成质量。或者，牺牲层的层数也可以比沟道层的层数少一层。牺牲层的材料可以是与沟道层不同的任一种材料。例如：在沟道层的材料为硅的情况下，上述牺牲层的材料可以为锗硅。
在上述内容的基础上，在第二凹槽的槽口轮廓与栅堆叠结构在半导体基底上的投影轮廓重合的情况下，若在形成填充满第二凹槽的重掺杂外延材料后，形成了上述交替层叠的牺牲层和沟道层，则可以在相同的掩膜层的掩膜作用下，实现对沟道层、牺牲层、重掺杂外延材料和部分半导体基底的选择性刻蚀，无须为了形成重掺杂结构和鳍状结构而形成至少两个掩膜层，进一步简化环栅晶体管的制造流程，降低环栅晶体管的制造成本、且提高制造效率。另外，该情况下，鳍状结构位于半导体基底被刻蚀的部分、以及重掺杂结构上的部分。基于此，如图8所示，在形成鳍状结构19后，还可以采用沉积和刻蚀等工艺，在半导体基底11上形成浅槽隔离结构18。鳍状结构19暴露在浅槽隔离结构18之外。
需要说明的是，如图3所示，在第二凹槽的尺寸等于重掺杂外延结构17的尺寸的情况下，在形成重掺杂外延结构17后；或者，在第二凹槽的宽度和长度中的至少一者大于重掺杂外延结构的宽度和长度中的相应一者的情况下，在形成重掺杂外延材料后，若在相应掩膜层的掩膜作用下直接对重掺杂外延材料进行了图案处理，则如图5所示，可以采用外延工艺在半导体基底11和重掺杂外延结构上形成交替层叠的牺牲层14和沟道层15。该交替层叠的牺牲层14和沟道层15的相应信息可以参考前文。接下来，如图7所示，可以采用光刻和刻蚀等工艺，仅对牺牲层14、沟道层15和部分半导体基底11进行选择性刻蚀，以形成鳍部16。接着，如图8所示，还可以采用沉积和刻蚀等工艺，在半导体基底11上形成浅槽隔离结构18。浅槽隔离结构18的顶部高度小于等于底层牺牲层14的底部高度。鳍部暴露在浅槽隔离结构18之外的部分为鳍状结构19。
在形成上述重掺杂外延结构和鳍状结构后，如图15所示，在半导体基底11形成有重掺杂外延结构17的一侧形成有源结构。该有源结构包括源区22、漏区23、以及位于源区22和漏区23之间的沟道区25。上述重掺杂外延结构17仅位于沟道区25的下方。其中，有源结构包括的源区、漏区和沟道区等结构的材料等信息可以参考前文，此处不再赘述。
示例性的，沿鳍状结构的长度方向，鳍状结构可以包括第一区域、第二区域、以及位于第一区域和第二区域之间的第三区域。基于此，上述在半导体基底形成有重掺杂外延结构的一侧形成有源结构，可以包括步骤：如图9所示，可以采用沉积和刻蚀等工艺，形成横跨在鳍状结构19对应第三区域的部分上的牺牲栅20和栅极侧墙21。牺牲栅20材料可以为多晶硅等材料；栅极侧墙21至少位于牺牲栅20沿长度方向的两侧，栅极侧墙21的材料可以参考前文。接下来，如图10所示，可以在牺牲栅20和栅极侧墙21的掩膜作用下，采用湿法刻蚀或干法刻蚀等工艺，去除鳍状结构对应第一区域和第二区域的部分。接下来，如图11至图13所示，可以采用外延等工艺，沿牺牲栅20的长度方向，在鳍状结构的剩余部分的两侧分别形成源区22和漏区23。接着，如图15所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除牺牲栅，并去除每层牺牲层对应第三区域的部分，使得沟道层位于第三区域的部分形成沟道区25。
在一些情况下，在形成源区和漏区后，并在去除牺牲栅之前，如图14所示，还可以采用沉积和平坦化等工艺，形成介电层24。该介电层24的顶部与牺牲栅20的顶部平齐。介电层24的材料可以参考前文。
在形成有源结构后，如图16所示，可以采用原子层沉积等工艺，形成环绕在沟道区25外周的栅堆叠结构26。栅堆叠结构26位于沟道区25下方的部分形成在重掺杂外延结构17与沟道区25之间。
需要说明的是，可以通过多种方式来形成上述有源结构和栅堆叠结构。如何形成上述有源结构和栅堆叠结构并非本发明的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述有源结构和栅堆叠结构。
本发明实施例中第二方面及其各种实现方式的有益效果，可以参考第一方面及其各种实现方式中的有益效果分析，此处不赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (10)

1.一种环栅晶体管，其特征在于，包括：半导体基底，
有源结构，形成在所述半导体基底上；所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区；所述半导体基底位于所述沟道区下方的部分内开设有向内凹入的第一凹槽；
重掺杂外延结构，填充满所述第一凹槽；所述重掺杂外延结构的导电类型分别与所述源区和所述漏区的导电类型相反；
栅堆叠结构，环绕在所述沟道区的外周；所述栅堆叠结构位于所述沟道区下方的部分形成在所述重掺杂外延结构与沟道区之间。
2.根据权利要求1所述的环栅晶体管，其特征在于，所述重掺杂外延结构的厚度大于等于10nm、且小于等于40nm。
3.根据权利要求1所述的环栅晶体管，其特征在于，所述重掺杂外延结构内的杂质掺杂浓度为大于等于1×e18 cm-3、且小于等于1×e19cm-3。
4.根据权利要求1所述的环栅晶体管，其特征在于，所述重掺杂外延结构的材料与所述半导体基底的材料相同；和/或，
所述重掺杂外延结构的材料与所述沟道区的材料相同。
5.一种环栅晶体管的制造方法，其特征在于，包括：
提供一半导体基底；
在所述半导体基底的一侧内形成重掺杂外延结构；所述重掺杂外延结构的表面与半导体基底的表面平齐；
在所述半导体基底形成有所述重掺杂外延结构的一侧形成有源结构；所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区；所述重掺杂外延结构仅位于所述沟道区的下方；
形成环绕在所述沟道区外周的栅堆叠结构；所述栅堆叠结构位于所述沟道区下方的部分形成在所述重掺杂外延结构与沟道区之间。
6.根据权利要求5所述的环栅晶体管的制造方法，其特征在于，所述在所述半导体基底的一侧内形成重掺杂外延结构，包括：
在所述半导体基底的一侧开设第二凹槽；
形成填充满所述第二凹槽的重掺杂外延材料。
7.根据权利要求6所述的环栅晶体管的制造方法，其特征在于，当所述第二凹槽的尺寸等于所述重掺杂外延结构的尺寸时，所述重掺杂外延材料为所述重掺杂外延结构。
8.根据权利要求6所述的环栅晶体管的制造方法，其特征在于，当所述第二凹槽的槽口轮廓与所述栅堆叠结构在所述半导体基底上的投影轮廓重合时，所述形成填充满所述第二凹槽的重掺杂外延材料后，所述环栅晶体管的制造方法还包括：
对所述重掺杂外延材料进行图案化处理，使得重掺杂外延材料的剩余部分形成所述重掺杂外延结构。
9.根据权利要求8所述的环栅晶体管的制造方法，其特征在于，所述形成填充满所述第二凹槽的重掺杂外延材料后，所述对所述重掺杂外延材料进行图案化处理前，所述环栅晶体管的制造方法还包括：沿所述半导体基底的厚度方向，在所述半导体基底形成有所述重掺杂外延材料的一侧形成交替层叠的牺牲层和沟道层；所述交替层叠的牺牲层和沟道层中，位于底层的膜层为所述牺牲层；
对所述重掺杂外延材料进行所述图案化处理的同时，对所述半导体基底、以及所述交替层叠的牺牲层和沟道层进行选择性刻蚀，以获得所述重掺杂外延结构，并在所述重掺杂外延结构和部分所述半导体基底上形成鳍状结构。
10.根据权利要求9所述的环栅晶体管的制造方法，其特征在于，沿所述鳍状结构的长度方向，所述鳍状结构包括第一区域、第二区域、以及位于所述第一区域和所述第二区域之间的第三区域；
所述在所述半导体基底形成有所述重掺杂外延结构的一侧形成有源结构，包括：
形成横跨在所述鳍状结构对应所述第三区域的部分上的牺牲栅和栅极侧墙；所述栅极侧墙至少位于所述牺牲栅沿长度方向的两侧；
去除所述鳍状结构对应所述第一区域和所述第二区域的部分；
沿所述牺牲栅的长度方向，在所述鳍状结构的剩余部分的两侧分别形成所述源区和所述漏区；
去除所述牺牲栅；
去除每层所述牺牲层对应所述第三区域的部分，使得所述沟道层位于所述第三区域的部分形成所述沟道区。
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