CN116130418A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明公开一种半导体器件的制造方法，涉及半导体技术领域，用于提升Forksheet器件的良率，利于提升Forksheet器件的电学性能。所述半导体器件的方法包括：在半导体基底上形成层叠设置的沟道层和牺牲层。在层叠设置的沟道层和牺牲层上依次形成第一掩膜和第二掩膜。在第一掩膜和第二掩膜的掩膜作用下，对层叠设置的沟道层和牺牲层、以及部分半导体基底进行第一图案化处理，以形成第一凹槽。并在第一凹槽内形成浅槽隔离材料。去除第一掩膜。并在第二掩膜的掩膜作用下，对层叠设置的沟道层和牺牲层进行第二图案化处理，以形成第二凹槽。形成填充满第二凹槽的隔离墙。基于层叠设置的沟道层和牺牲层剩余在隔离墙沿宽度方向两侧的部分分别形成第一晶体管和第二晶体管。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制造方法。
背景技术
叉片(Forksheet，可缩写为FSH)器件是通过在栅极图案化之前在P型晶体管和N型晶体管之间引入“隔离墙”的方式，以使得P型晶体管和N型晶体管的间距进一步减小，利于实现半导体器件的小型化。
但是，采用现有的制造方法所形成的Forksheet器件的良率较低，不利于提升Forksheet器件的电学性能。
发明内容
本发明的目的在于提供一种半导体器件的制造方法，用于提升Forksheet器件的良率，利于提升Forksheet器件的电学性能。
为了实现上述目的，本发明提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
在半导体基底上形成层叠设置的沟道层和牺牲层。每层沟道层的下方均形成有与自身接触的相应牺牲层。
在层叠设置的沟道层和牺牲层上依次形成第一掩膜、以及位于第一掩膜沿宽度方向两侧的第二掩膜。第一掩膜和第二掩膜的材料不同。
在第一掩膜和第二掩膜的掩膜作用下，对层叠设置的沟道层和牺牲层、以及部分半导体基底进行第一图案化处理，以形成第一凹槽；并在第一凹槽内形成浅槽隔离材料，浅槽隔离材料不同于第一掩膜和第二掩膜的材料。浅槽隔离材料的顶部高度大于等于层叠设置的沟道层和牺牲层的顶部高度。
去除第一掩膜；并在第二掩膜的掩膜作用下，对层叠设置的沟道层和牺牲层进行第二图案化处理，以形成第二凹槽。
形成填充满第二凹槽的隔离墙。隔离墙的材料不同于浅槽隔离材料和第二掩膜的材料。
基于层叠设置的沟道层和牺牲层剩余在隔离墙沿宽度方向两侧的部分分别形成第一晶体管和第二晶体管。第一晶体管和第二晶体管的导电类型相反。
与现有技术相比，本发明提供的半导体器件的制造方法中，最终在半导体基底上形成了导电类型相反的第一晶体管和第二晶体管。并且，第一晶体管和第二晶体管通过位于二者之间的隔离墙间隔开，因此采用本发明提供的制造方法所制造的半导体器件为Forksheet器件，以使得P型晶体管和N型晶体管的间距进一步减小，利于实现半导体器件的小型化。
另外，在制造Forksheet器件的过程中，首先在半导体基底上形成层叠设置的沟道层和牺牲层。其中，每层沟道层用于制造第一晶体管和第二晶体管包括的沟道区具有的相应层纳米结构，牺牲层至少用于形成纳米结构与相邻结构(该相邻结构为半导体基底或相邻层纳米结构)的间隙。基于此，在第一掩膜和第二掩膜的掩膜作用下，形成第一凹槽时，仅需要对层叠设置的沟道层和牺牲层、以及部分半导体基底进行刻蚀即可获得对应形成浅槽隔离结构的凹槽。在此情况下，因本发明中每层牺牲层的厚度均较小，故与现有制造方法形成浅槽隔离结构对应的凹槽时须刻蚀想要形成顶部高度较大的隔离墙而预先形成的厚度较大的顶层牺牲层相比，本发明提供的制造方法中浅槽隔离结构对应的凹槽的深宽比较小，可以降低对刻蚀设备和刻蚀工艺的要求，降低刻蚀难度的同时，还可以防止对沟道层制造沟道区的部分造成刻蚀损伤，利于提高Forksheet器件的良率。并且，可以理解的是，第一掩膜的图案与隔离墙的图案相一致，第二掩膜的图案与沟道区的图案相一致。基于此，在形成第一掩膜和第二掩膜后，是在第一掩膜和第二掩膜的共同掩膜作用下，形成对应浅槽隔离结构的凹槽，此时并未形成制造隔离墙对应的第二凹槽，因此在形成浅槽隔离材料、以及对浅槽隔离材料进行回刻时，不会填充在隔离墙对应的宽度较小的第二凹槽内，可以降低后续对浅槽隔离材料进行回刻处理的难度。
其次，本发明是利用第二掩膜与顶层沟道层之间的顶部高度差形成顶部高度大于沟道区顶部高度的隔离墙，无须形成厚度较大的顶层牺牲层，降低了Forksheet器件的制造成本。并且，在形成用于制造隔离墙的第二凹槽时，本发明提供的制造方法仅需要刻蚀层叠设置、且厚度较小的沟道层和牺牲层，无须像现有制造方法中形成深度与浅槽隔离结构对应凹槽深度一致的第二凹槽，从而可以降低刻蚀难度，利于提高Forksheet器件良率的同时，还可以节省刻蚀剂的用量，进一步降低Forksheet器件的制造成本。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1中的(1)、(2)、(3)和(4)部分分别为采用现有制造方法制造Forksheet器件过程中的四个结构示意图；
图2为本发明实施例提供的半导体器件的制造方法流程图；
图3中的(1)和(2)部分分别为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图一和示意图二；
图4为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图三；
图5为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图四；
图6为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图五；
图7为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图六；
图8为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图七；
图9为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图八；
图10为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图九；
图11为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图十；
图12为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图十一；
图13为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图十二；
图14为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图十三；
图15为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图十四；
图16为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图十五；
图17为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图十六；
图18为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图十七；
图19为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图十八；
图20为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图十九；
图21为采用本发明实施例提供的半导体器件的制造方法制造半导体器件的过程中的结构示意图二十。
附图标记：1为半导体基底，2为沟道层，3为牺牲层，4为第一掩膜，5为第二掩膜，6为第一凹槽，7为浅槽隔离材料，8为第二凹槽，9为隔离墙，10为浅槽隔离结构，11为鳍状结构，12为第一区域，13为第二区域，14为第三区域，15为牺牲栅，16为栅极侧墙，17为源区，18为漏区，19为介质层，20为沟道区，21为栅堆叠结构，22为第一晶体管，23为第二晶体管。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
随着集成电路产业的快速发展，高速、高压电路设计的需求越来越大。同时，单位面积上的晶体管数量也随着增加。其中，Forksheet器件可以缩减N型晶体管和P型晶体管的间距，其能够在保留水平堆叠纳米线/片的结构下，进一步缩减芯片的面积，因此Forksheet器件成为了下一代新结构器件的最佳选择之一。具体的，现有Forksheet器件是通过在栅极图案化之前在P型晶体管和N型晶体管之间引入“隔离墙”的方式，以使得P型晶体管和N型晶体管的间距进一步减小，利于半导体器件的小型化。
但是，现有的制造方法所形成的Forksheet器件的良率较低，不利于提升Forksheet器件的电学性能。具体的，下面以Forksheet器件中N型晶体管和P型晶体管均具有两层纳米线/片为例对制造Forksheet器件的过程进行简单介绍。首先，沿半导体基底的厚度方向，在半导体基底上形成两层叠层。每层叠层包括牺牲层、以及位于牺牲层上的沟道层。并在两层叠层上形成一层厚度较大的牺牲层。位于顶层的牺牲层的厚度等于Forksheet器件中隔离墙与沟道区的高度差。接下来，如图1中的(1)部分所示，采用光刻和刻蚀工艺，位于顶层的牺牲层3向下刻蚀至部分半导体基底1，以在半导体基底1上形成用于制造N型晶体管的第一鳍状结构、以及用于制造P型晶体管的第二鳍状结构。接下来，如图1中的(2)部分所示，在半导体基底1暴露在第一鳍状结构和第二鳍状结构之外的部分上形成浅槽隔离结构10。然后，如图1中的(3)部分所示，形成覆盖在已形成结构上的隔离材料。如图1中的(4)部分所示，对隔离材料进行刻蚀，仅保留隔离材料位于第一鳍状结构和第二鳍状结构之间的部分，形成隔离墙9。接下来，在形成牺牲栅和栅极侧墙后，分别形成N型晶体管和P型晶体管包括的源区和漏区。最后，去除牺牲栅、以及每层牺牲层位于栅极形成区内的部分；并分别形成N型晶体管和P型晶体管包括的栅堆叠结构。
在实际的应用过程中，通常需要Forksheet器件包括的隔离墙的顶部高度大于沟道区的顶部高度，以便于N型晶体管和P型晶体管分别形成材料不同的栅堆叠结构。基于此，由上述制造过程中，为形成顶部高度较大的隔离墙，现有制造方法是在顶层沟道层上形成厚度较大的牺牲层的方式来实现。如图1中的(1)部分所示，上述方式导致形成第一鳍状结构和第二鳍状结构时，所要刻蚀的凹槽的深宽比较大，从而对刻蚀设备和工艺要求比较高，增加了Forksheet器件的制造难度。另外，如图1中的(1)部分所示，现有制造方法是先形成第一鳍状结构和第二鳍状结构，导致用于形成隔离墙的凹槽与浅槽隔离结构10的底部高度一致。而隔离墙的底部高度等于底层牺牲层3的底部高度，就可以实现N型晶体管和P型晶体管的隔离，因此现有的制造方法增大了隔离墙对应凹槽的深度，不利于节省刻蚀剂的用量。另外，如图1中的(2)部分所示，用于形成隔离墙的凹槽的宽度较小，并且因顶层较厚的牺牲层3的存在，使得该凹槽的深度较大，故该凹槽的深度比较大。在深宽比较大的凹槽内淀积浅槽隔离材料并对浅槽隔离材料进行回刻、以及形成填充满该凹槽的隔离墙的难度较大，容易出现刻蚀损坏和杂质残余等问题，从而导致Forksheet器件的良率降低。
为了解决上述技术问题，本发明实施例提供了一种半导体器件的制造方法。其中，在本发明实施例提供的半导体器件的制造方法中，利用第二掩膜与顶层沟道层之间的高度差形成顶部高度大于沟道区顶部高度的隔离墙，无须形成厚度较大的顶层牺牲层。并且，在形成用于制造隔离墙的第二凹槽时，仅需要刻蚀层叠设置、且厚度较小的沟道层和牺牲层，无须像现有制造方法中形成深度与浅槽隔离结构对应凹槽深度一致的第二凹槽，从而可以降低刻蚀难度，利于提高Forksheet器件良率的同时，还可以节省刻蚀剂的用量，降低Forksheet器件的制造成本。
如图2所示，本发明实施例提供了一种半导体器件的制造方法。下文将根据图3至图21示出的操作的立体图或断面图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：
首先，如图3中的(1)和(2)部分所示，在半导体基底1上形成层叠设置的沟道层2和牺牲层3。每层沟道层2的下方均形成有与自身接触的相应牺牲层3。
具体来说，上述半导体基底的具体结构可以根据实际应用场景设置，此处不做具体限定。例如：半导体基底可以为其上未形成有任何结构的硅衬底、锗硅衬底、锗衬底或绝缘体上硅衬底等半导体衬底。又例如：若采用本发明实施例提供的半导体器件的制造方法制造集成电路包括的第二层或更高层的半导体器件，则半导体基底可以至少包括半导体衬底、形成在半导体衬底上的第一层器件结构、以及覆盖在第一层器件结构上的介质层。在此情况下，半导体基底所包括的各部分的材料可以根据实际需求设置，只要能够应用至本发明实施例提供的半导体器件的制造方法中均可。
对于上述层叠设置的沟道层和牺牲层来说，每层沟道层是用于制造第一晶体管和第二晶体管包括的沟道区具有的相应层纳米结构的膜层，因此半导体基底上形成的沟道层的层数、沟道层的材料、以及沟道层的厚度与沟道区具有的纳米结构的层数、纳米结构的材料、以及纳米结构的厚度相同。例如：如图21所示，在第一晶体管22和第二晶体管23包括的沟道区20具有两层纳米结构的情况下，如图3中的(1)和(2)部分所示，需要在半导体基底1上形成间隔分布的两层沟道层2。
至于上述牺牲层，牺牲层至少是用于形成纳米结构与相邻结构(该相邻结构为半导体基底或相邻层纳米结构)的间隙的膜层。基于此，位于相应沟道层下方的牺牲层的厚度可以根据第一晶体管和第二晶体管包括的栅堆叠结构的规格进行设置，此处不做具体限定。牺牲层的材料可以是与沟道层不同的任一种半导体材料。例如：在沟道层的材料为硅的情况下，牺牲层的材料可以为锗硅、锗或三五族化合物等。
在实际的应用过程中，如图3中的(1)部分所示，上述层叠设置的沟道层2和牺牲层3中，牺牲层3的层数可以等于沟道层2的层数。此时，每层牺牲层3均形成在相应沟道层2与相邻结构之间。或者，如图3中的(2)部分所示，上述牺牲层3的层数可以比沟道层2的层数多一层。在此情况下，上述层叠设置的沟道层2和牺牲层3中，位于顶层的沟道层2上形成有一层牺牲层3，该牺牲层3的存在可以在后续图案化处理的过程中保护其下方的沟道层2，降低刻蚀工艺对沟道层2产生的刻蚀损伤，提高第一晶体管和第二晶体管包括的沟道区的形成质量，利于提升Forksheet器件的良率和电学性能。其中，位于顶层的牺牲层3的材料可以与其余牺牲层3的材料相同，也可以不同。位于顶层的牺牲层3的厚度可以根据实际应用场景设置，只要能够对位于其下方的沟道层2起保护作用均可。示例性的，位于顶层的牺牲层3的厚度可以大于2nm、且小于等于15nm。例如：位于顶层的牺牲层3的厚度可以为3nm、6nm、9nm、12nm或15nm等。
在实际的制造过程中，可以采用外延生长等工艺，在提供的半导体基底上形成层叠设置的沟道层和牺牲层。
接下来，如图7所示，在层叠设置的沟道层2和牺牲层3上依次形成第一掩膜4、以及位于第一掩膜4沿宽度方向两侧的第二掩膜5。第一掩膜4和第二掩膜5的材料不同。
具体来说，后续会在第一掩膜和第二掩膜的掩膜作用下形成用于制造浅槽隔离材料的第一凹槽。并在形成浅槽隔离材料且在去除第一掩膜后，在第二掩膜的掩膜作用下，形成了用于制造隔离墙的第二凹槽，因此第一掩膜的图案与隔离墙的图案相一致、以及第二掩膜的图案与沟道区的图案相一致。另外，后续是在顶部高度等于第二掩膜的最大顶部高度的第二凹槽内填充满隔离墙，因此第一掩膜和第二掩膜的最大顶部高度可以参考隔离墙的顶部高度进行设置，此处不做具体限定。
再者，第二掩膜位于第一掩膜沿宽度方向两侧的部分的宽度影响第一晶体管和第二晶体管的沟道区的宽度。基于此，可以根据所要制造的第一晶体管和第二晶体管的沟道区的宽度确定，第二掩膜位于第一掩膜沿宽度方向两侧的部分的宽度。例如：如图21所示，在第一晶体管22和第二晶体管23的沟道区20的宽度相同的情况下，如图7所示，第二掩膜5位于第一掩膜4沿宽度方向两侧的部分的宽度相同。又例如：在第一晶体管的沟道区的宽度大于第二晶体管的沟道区的宽度的情况下，第二掩膜对应第一晶体管包括的沟道区的部分的宽度大于第二掩膜对应第二晶体管包括的沟道区的部分的宽度。
至于第一掩膜和第二掩膜的材料，第一掩膜和第二掩膜的材料可以分为互不相同的任意两种掩膜材料，只要能够使得第一掩膜和第二掩膜之间具有一定的刻蚀选择比，以在后续去除第一掩膜时，不会对第二掩膜造成影响或者对第二掩膜的影响较小即可。具体的，上述第一掩膜和第二掩膜的刻蚀选择比的大小、以及二者的具体制造材料可以根据实际需求进行设置。示例性的，第一掩膜和第二掩膜的刻蚀选择比可以大于等于10:1。示例性的，第一掩膜或第二掩膜的材料可以为氧化硅、氮化硅或氮氧化硅。例如：第一掩膜的材料可以为氧化硅，第二掩膜的材料可以为氮化硅。
在实际的制造过程中，在层叠设置的沟道层和牺牲层上形成掩膜材料后，可以直接在相应光刻胶掩膜的掩膜作用下，采用刻蚀工艺对掩膜材料进行图案化处理，以在层叠设置的沟道层和牺牲层上形成第一掩膜。然后采用上述方式形成第二掩膜。或者，如图4至图6所示，也可以采用自对准双重图案化工艺或自对准多重图案化工艺，在层叠设置的沟道层2和牺牲层3上形成第一掩膜4。此时，形成第一掩膜4不受光刻工艺精度的限制，可以降低对刻蚀工艺的要求。另外，也可以采用自对准双重图案化工艺或自对准多重图案化工艺，在层叠设置的沟道层和牺牲层上形成第二掩膜。
下面以采用自对准双重图案化工艺形成第一掩膜为例，对采用自对准双重图案化工艺或自对准多重图案化工艺分别形成第一掩膜和第二掩膜的制造过程进行简单说明：首先，可以采用沉积工艺，在层叠设置的沟道层和牺牲层上形成掩膜材料。接下来，如图4所示，可以采用光刻和刻蚀工艺对掩膜材料进行图案化处理，以形成硬掩膜。因后续会在该硬掩膜沿宽度方向的两侧形成第一掩膜，因此可以根据第一掩膜的图案确定该硬掩膜的图案。另外，该硬掩膜的材料不同于第一掩膜的材料。接下来，可以采用沉积工艺形成覆盖在已形成结构上的第一掩膜材料。并如图5所示，对第一掩膜材料进行刻蚀，仅保留第一掩膜材料位于硬掩膜沿宽度方向两侧的部分，形成第一掩膜4。最后，如图6所示，去除硬掩膜。
在形成上述第一掩膜和第二掩膜后，如图8所示，在第一掩膜4和第二掩膜5的掩膜作用下，对层叠设置的沟道层2和牺牲层3、以及部分半导体基底1进行第一图案化处理，以形成第一凹槽6。
在实际的制造过程中，可以采用干法刻蚀或湿法刻蚀等工艺，在第一掩膜和第二掩膜的掩膜作用下，进行上述第一图案化处理。其中，半导体基底被刻蚀的深度可以参考后续形成的浅槽隔离结构的厚度进行设置。需要说明的是，如图8所示，经第一图案化处理后所形成的第一凹槽6是指：由第二掩膜5、层叠设置的沟道层2和牺牲层3的剩余部分、以及半导体基底1所围成。该第一凹槽6的顶部高度等于第一掩膜4和第二掩膜5的最大顶部高度。
如图9所示，在第一凹槽内形成浅槽隔离材料7，浅槽隔离材料7不同于第一掩膜4和第二掩膜5的材料。浅槽隔离材料7的顶部高度大于等于层叠设置的沟道层2和牺牲层3的顶部高度。
具体来说，该浅槽隔离材料可以在后续去除第一掩膜，并在对层叠设置的沟道层和牺牲层进行第二图案化处理的过程中起到掩膜作用，保护层叠设置的沟道层和牺牲层剩余在第二凹槽沿宽度方向两侧的部分。基于此，该浅槽隔离材料的顶部高度大于等于层叠设置的沟道层和牺牲层的顶部高度、且小于等于第一掩膜和第二掩膜的最大顶部高度。
换句话说，如图3中的(1)部分所示，在层叠设置的沟道层2和牺牲层3中，若位于顶层的膜层为沟道层2，则浅槽隔离材料的顶部高度可以大于等于位于顶层的沟道层2的顶部高度、且小于等于第一掩膜4和第二掩膜5的最大顶部高度。如图3中的(2)部分所示，若层叠设置的沟道层2和牺牲层3中，位于顶层的膜层为牺牲层3，则浅槽隔离材料的顶部高度可以大于等于位于顶层的牺牲层3的顶部高度、且小于等于第一掩膜4和第二掩膜5的最大顶部高度。
优选的，如图9所示，浅槽隔离材料7的顶部高度等于第一掩膜4和第二掩膜5的最大顶部高度。此时，在形成第二凹槽后，浅槽隔离材料7可以为层叠设置的沟道层2和牺牲层3剩余在第二凹槽沿宽度方向两侧的部分提供支撑力，进而可以在第二凹槽内形成隔离墙提供足够的支撑，利于提高结构稳定性和结构强度。
在实际的制造过程中，可以采用化学相沉积等工艺，形成填充满第一凹槽、以及覆盖在第一掩膜和第二掩膜上的绝缘材料。接下来，如图9所示，可以采用化学机械光等工艺，对绝缘材料进行处理，使得剩余的绝缘材料的顶部高度等于第一掩膜4和第二掩膜5的最大顶部高度。若形成的浅槽隔离材料7的顶部高度大于等于层叠设置的沟道层2和牺牲层3的顶部高度、且小于第一掩膜4和第二掩膜5的最大顶部高度，则还可以采用刻蚀工艺对绝缘材料进行回刻处理，使得绝缘材料的剩余部分形成浅槽隔离材料7。
如图10所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除第一掩膜。
如图11所示，可以采用干法刻蚀或湿法刻蚀等工艺，并在第二掩膜5的掩膜作用下，对层叠设置的沟道层2和牺牲层3进行第二图案化处理，以形成第二凹槽8。
其中，如图11所示，经第二图案化处理后所形成的第二凹槽8是指：由第二掩膜5、层叠设置的沟道层2和牺牲层3的剩余部分、以及半导体基底1所围成。该第二凹槽8的顶部高度等于第一掩膜4和第二掩膜5的最大顶部高度。
如图12所示，形成填充满第二凹槽的隔离墙9。隔离墙9的材料不同于浅槽隔离材料7和第二掩膜5的材料。
在实际的制造过程中，可以采用化学气相沉积等工艺形成填充满第二凹槽、以及覆盖在浅槽隔离材料和第二掩膜上的隔离材料。接着，如图12所示，可以至少采用化学机械抛光等工艺，对隔离材料进行处理，仅保留隔离材料位于第二凹槽内的部分，获得隔离墙9。该隔离墙9的材料可以为不同于浅槽隔离材料7和第二掩膜5的任一种绝缘材料。另外，该隔离墙9可以是仅由一种绝缘材料制造形成的单层结构。或者，隔离墙9还可以是由两种不同的绝缘材料制造形成的叠层结构。
例如：当隔离墙为单层结构时，隔离墙的材料可以为氮化硅或碳氮化硅等。又例如：当隔离墙为叠层结构时，隔离墙可以包括氧化硅层和氮化硅层。氧化硅层覆盖在第二凹槽的侧壁和槽底上。氮化硅层形成在氧化硅层上。在此情况下，因氧化硅层与半导体基底、以及层叠设置的沟道层和牺牲层的晶格匹配度更高，故其具有较好的表面形态，以此实现对叠置的氮化硅层的粘附性，提高所制造的半导体器件的结构稳定性。并且，相比于氧化硅层，氮化硅层的介电常数更高，因此氮化硅层的存在可以确保第一晶体管和第二晶体管可以通过该隔离墙间隔开，防止漏电，利于提高所制造的半导体器件的电学性能。
如图21所示，基于层叠设置的沟道层和牺牲层剩余在隔离墙9沿宽度方向两侧的部分分别形成第一晶体管22和第二晶体管23。第一晶体管22和第二晶体管23的导电类型相反。
示例性的，如图13所示，层叠设置的沟道层2和牺牲层3剩余在隔离墙9沿宽度方向两侧的部分、以及相应隔离墙9组成鳍状结构11。沿鳍状结构11的长度方向，鳍状结构11具有第一区域12、第二区域13、以及位于第一区域12和第二区域13之间的第三区域14。在此情况下，上述基于层叠设置的沟道层和牺牲层剩余在隔离墙沿宽度方向两侧的部分分别形成第一晶体管和第二晶体管，可以包括以下步骤：
如图13所示，可以采用干法刻蚀或湿法刻蚀等工艺，对浅槽隔离材料进行回刻处理，以使得剩余的浅槽隔离材料形成浅槽隔离结构10。浅槽隔离结构10的顶部高度小于等于位于底层的牺牲层3的底部高度。
在实际的应用过程中，若采用替代栅工艺制造第一晶体管和第二晶体管包括的栅堆叠结构的情况下，可以在形成浅槽隔离结构后，并在进行后续操作前，如图14和图15所示，至少采用沉积和刻蚀等工艺，形成横跨在鳍状结构对应第三区域的部分上的牺牲栅15和栅极侧墙16。该栅极侧墙16至少形成在牺牲栅15沿长度方向的两侧。其中，牺牲栅15的材料可以为多晶硅等易于去除的材料。栅极侧墙16的材料可以为氧化硅或氮化硅等绝缘材料。
接下来，如图16和图17所示，分别对层叠设置的沟道层和牺牲层剩余在隔离墙9沿宽度方向两侧的部分进行处理，以形成第一晶体管包括的源区17和漏区18、以及第二晶体管包括的源区17和漏区18。具体的，可以在相应掩膜层的掩膜作用下，采用离子注入等工艺对鳍状结构暴露在外、且位于隔离墙沿宽度方向两侧的部分分别进行掺杂，依次形成第一晶体管包括的源区和漏区、以及第二晶体管包括的源区和漏区。或者，如图16所示，也可以在牺牲栅15和栅极侧墙16的掩膜作用下，先去除鳍状结构对应第一区域和第二区域的部分。接下来，如图17所示，在相应掩膜层的掩膜作用下，在隔离墙9沿宽度方向的两侧分别依次形成第一晶体管包括的源区17和漏区18、以及第二晶体管包括的源区17和漏区18。
另外，如图18所示，还可以在形成第一晶体管包括的源区17和漏区、以及第二晶体管包括的源区17和漏区后，采用化学气相沉积和化学机械抛光等工艺，形成覆盖在半导体基底1上的介质层19。该介质层19的顶部与牺牲栅15的顶部平齐。
如图20所示，去除第二掩膜对应第三区域的部分、以及每层牺牲层对应第三区域的部分，以暴露出第一晶体管包括的沟道区20、以及第二晶体管包括的沟道区20。
在实际的应用过程中，如前文所述，若采用替代栅工艺形成栅堆叠结构的情况下，在暴露沟道区前，如图19所示，需要采用干法刻蚀或湿法刻蚀等工艺，先去除牺牲栅。然后，如图20所示，再去除第二掩膜对应第三区域的部分、以及每层牺牲层对应第三区域的部分。其中，每层沟道层对应第三区域、且位于隔离墙9沿宽度方向一侧的部分形成第一环栅晶体管包括的沟道区20，每层沟道层2对应第三区域、且位于隔离墙9沿宽度方向另一侧的部分形成第二环栅晶体管包括的沟道区20。
如图21所示，在第一晶体管22包括的沟道区20的外周形成第一晶体管22包括的栅堆叠结构21；并在第二晶体管23包括的沟道区20的外周形成第二晶体管23包括的栅堆叠结构21。
在实际的制造过程中，可以至少采用原子层沉积等工艺形成第一晶体管包括的栅堆叠结构、以及第二晶体管包括的栅堆叠结构。其中，第一晶体管和第二晶体管包括的栅堆叠结构可以均包括形成在相应沟道区上的栅介质层、以及位于栅介质层上的栅极。上述栅介质层的材料可以为HfO2、ZrO2、TiO2或Al2O3等绝缘材料。上述栅极的材料可以为TiN、TaN或TiSiN等导电材料。栅介质层和栅极的厚度可以根据实际需求进行设置。另外，第一晶体管和第二晶体管包括的栅堆叠结构的材料和/或厚度可以相同，也可以不同。
具体的，当第一晶体管和第二晶体管包括的栅堆叠结构的材料和厚度相同时，可以同时形成第一晶体管和第二晶体管包括的栅堆叠结构，以简化半导体器件的制造过程。另外，当第一晶体管和第二晶体管包括的栅堆叠结构的材料和/或厚度不同时，可以在相应掩膜层的掩膜作用下，分别形成第一晶体管和第二晶体管包括的栅堆叠结构。
需要说明的是，可以通过多种方式来实现基于层叠设置的沟道层和牺牲层剩余在隔离墙沿宽度方向两侧的部分分别形成第一晶体管和第二晶体管，如何实现上述操作并非本发明的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述结构。
由上述制造过程可知，如图21所示，本发明实施例提供的半导体器件的制造方法中，最终在半导体基底1上形成了导电类型相反的第一晶体管22和第二晶体管23。并且，第一晶体管22和第二晶体管23通过位于二者之间的隔离墙9间隔开，因此采用本发明实施例提供的制造方法所制造的半导体器件为Forksheet器件，以使得P型晶体管和N型晶体管的间距进一步减小，利于实现半导体器件的小型化。
另外，在制造Forksheet器件的过程中，首先在半导体基底上形成层叠设置的沟道层和牺牲层。其中，如图19和图20所示，每层沟道层2用于制造第一晶体管和第二晶体管包括的沟道区20具有的相应层纳米结构，牺牲层3至少用于形成纳米结构与相邻结构(该相邻结构为半导体基底1或相邻层纳米结构)的间隙。基于此，如图7和图8所示，在第一掩膜4和第二掩膜5的掩膜作用下，形成第一凹槽6时，仅需要对层叠设置的沟道层2和牺牲层3、以及部分半导体基底1进行刻蚀即可获得对应形成浅槽隔离结构的凹槽。在此情况下，因本发明实施例中每层牺牲层3的厚度均较小，故与现有制造方法形成浅槽隔离结构对应的凹槽时须刻蚀想要形成顶部高度较大的隔离墙而预先形成的厚度较大的顶层牺牲层相比，本发明实施例提供的制造方法中浅槽隔离结构对应的凹槽的深宽比较小，可以降低对刻蚀设备和刻蚀工艺的要求，降低刻蚀难度的同时，还可以防止对沟道层2制造沟道区的部分造成刻蚀损伤，利于提高Forksheet器件的良率。并且，可以理解的是，如图9至图21所示，第一掩膜4的图案与隔离墙9的图案相一致，第二掩膜5的图案与沟道区20的图案相一致。基于此，在形成第一掩膜4和第二掩膜5后，是在第一掩膜4和第二掩膜5的共同掩膜作用下，形成对应浅槽隔离结构10的凹槽，此时并未形成制造隔离墙9对应的第二凹槽8，因此在形成浅槽隔离材料7、以及对浅槽隔离材料7进行回刻时，不会填充在隔离墙9对应的宽度较小的第二凹槽8内，可以降低后续对浅槽隔离材料7进行回刻处理的难度。
其次，如图7至图13所示，本发明实施例是利用第二掩膜5与顶层沟道层2之间的顶部高度差形成顶部高度大于沟道区20顶部高度的隔离墙9，无须形成厚度较大的顶层牺牲层3，降低了Forksheet器件的制造成本。并且，在形成用于制造隔离墙9的第二凹槽8时，本发明实施例提供的制造方法仅需要刻蚀层叠设置、且厚度较小的沟道层2和牺牲层3，无须像现有制造方法中形成深度与浅槽隔离结构对应凹槽深度一致的第二凹槽，从而可以降低刻蚀难度，利于提高Forksheet器件良率的同时，还可以节省刻蚀剂的用量，进一步降低Forksheet器件的制造成本。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
在半导体基底上形成层叠设置的沟道层和牺牲层；每层所述沟道层的下方均形成有与自身接触的相应所述牺牲层；
在所述层叠设置的沟道层和牺牲层上依次形成第一掩膜、以及位于所述第一掩膜沿宽度方向两侧的第二掩膜；所述第一掩膜和所述第二掩膜的材料不同；
在所述第一掩膜和所述第二掩膜的掩膜作用下，对所述层叠设置的沟道层和牺牲层、以及部分所述半导体基底进行第一图案化处理，以形成第一凹槽；并在所述第一凹槽内形成浅槽隔离材料，所述浅槽隔离材料不同于所述第一掩膜和所述第二掩膜的材料；所述浅槽隔离材料的顶部高度大于等于所述层叠设置的沟道层和牺牲层的顶部高度；
去除所述第一掩膜；并在所述第二掩膜的掩膜作用下，对所述层叠设置的沟道层和牺牲层进行第二图案化处理，以形成第二凹槽；
形成填充满所述第二凹槽的隔离墙；所述隔离墙的材料不同于所述浅槽隔离材料和所述第二掩膜的材料；
基于所述层叠设置的沟道层和牺牲层剩余在所述隔离墙沿宽度方向两侧的部分分别形成第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管的导电类型相反。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述层叠设置的沟道层和牺牲层中，位于顶层的所述沟道层上形成有一层所述牺牲层，位于顶层的所述牺牲层的厚度大于2nm、且小于等于15nm。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一掩膜和所述第二掩膜的刻蚀选择比大于等于10:1。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一掩膜或所述第二掩膜的材料为氧化硅、氮化硅或氮氧化硅。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述浅槽隔离材料的顶部高度等于所述第一掩膜和所述第二掩膜的最大顶部高度。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，采用自对准双重图案化工艺或自对准多重图案化工艺，在所述层叠设置的沟道层和牺牲层上形成所述第一掩膜；和/或，
采用自对准双重图案化工艺或自对准多重图案化工艺，在所述层叠设置的沟道层和牺牲层上形成所述第二掩膜。
7.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述隔离墙的材料为氮化硅或碳氮化硅；
或，所述隔离墙包括氧化硅层和氮化硅层；所述氧化硅层覆盖在所述第二凹槽的侧壁和槽底上；所述氮化硅层形成在所述氧化硅层上。
8.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述层叠设置的沟道层和牺牲层剩余在所述隔离墙沿宽度方向两侧的部分、以及相应所述隔离墙组成鳍状结构；沿所述鳍状结构的长度方向，所述鳍状结构具有第一区域、第二区域、以及位于所述第一区域和所述第二区域之间的第三区域；
所述基于所述层叠设置的沟道层和牺牲层剩余在所述隔离墙沿宽度方向两侧的部分分别形成第一晶体管和第二晶体管，包括：
对所述浅槽隔离材料进行回刻处理，以使得剩余的所述浅槽隔离材料形成浅槽隔离结构；所述浅槽隔离结构的顶部高度小于等于位于底层的所述牺牲层的底部高度；
去除所述第二掩膜对应所述第三区域的部分、以及每层所述牺牲层对应所述第三区域的部分，以暴露出所述第一晶体管包括的沟道区、以及所述第二晶体管包括的沟道区；
在所述第一晶体管包括的沟道区的外周形成所述第一晶体管包括的栅堆叠结构；并在所述第二晶体管包括的沟道区的外周形成所述第二晶体管包括的栅堆叠结构。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，所述对所述浅槽隔离材料进行回刻处理后，所述去除所述第二掩膜和每层所述牺牲层对应所述第三区域的部分前，所述半导体器件的制造方法还包括：
形成横跨在所述鳍状结构对应所述第三区域的部分上的牺牲栅和栅极侧墙；所述栅极侧墙至少形成在所述牺牲栅沿长度方向的两侧；
分别对所述层叠设置的沟道层和牺牲层剩余在所述隔离墙沿宽度方向两侧的部分进行处理，以形成所述第一晶体管包括的源区和漏区、以及所述第二晶体管包括的源区和漏区；
去除所述牺牲栅。
10.根据权利要求1～9任一项所述的半导体器件的制造方法，其特征在于，所述第二掩膜位于所述第一掩膜沿宽度方向两侧的部分的宽度相同。
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