KR20240057914A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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김석훈
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Abstract

본 개시는 반도체 소자 및 그 제조 방법에 관한 것으로, 일 실시예에 따른 반도체 소자의 제조 방법은 기판 위에 복수의 서브 게이트 희생 패턴 및 복수의 반도체 패턴을 교대로 적층하는 단계, 상기 복수의 서브 게이트 희생 패턴 및 상기 복수의 반도체 패턴의 적층 구조 위에 서로 이격되어 있는 복수의 메인 게이트 희생 패턴을 형성하는 단계, 상기 복수의 메인 게이트 희생 패턴 사이에 제1 절연층을 형성하는 단계, 상기 복수의 메인 게이트 희생 패턴을 제거하는 단계, 상기 복수의 서브 게이트 희생 패턴을 제거하는 단계, 상기 복수의 메인 게이트 희생 패턴이 제거된 공간 내에 메인 게이트 더미 패턴을 형성하고, 상기 복수의 서브 게이트 희생 패턴이 제거된 공간 내에 복수의 서브 게이트 더미 패턴을 형성하는 단계, 상기 제1 절연층을 제거하고, 상기 제1 절연층이 제거된 공간 아래에 리세스를 형성하는 단계, 상기 리세스 내에 소스/드레인 패턴을 형성하는 단계, 상기 소스/드레인 패턴 위에 제2 절연층을 형성하는 단계, 상기 메인 게이트 더미 패턴 및 상기 서브 게이트 더미 패턴을 제거하는 단계, 및 상기 메인 게이트 더미 패턴 및 상기 서브 게이트 더미 패턴이 제거된 공간 내에 게이트 전극을 형성하는 단계를 포함한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 개시는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체는 도체와 부도체의 중간 영역에 속하는 물질로서, 소정의 조건 하에서 전기가 통하는 물질을 의미한다. 이러한 반도체 물질을 이용하여 다양한 반도체 소자를 제조할 수 있으며, 예를 들면 메모리 소자 등을 제조할 수 있다. 이러한 반도체 소자는 다양한 전자 장치에 사용될 수 있다.
전자 장치의 소형화 및 고집적화 추세에 따라 반도체 소자를 구성하는 패턴들을 미세하게 형성할 필요가 있다. 이러한 미세 패턴들로 이루어진 전극이나 배선들 사이가 단락되는 등의 불량이 발생할 수 있다.
실시예들은 미세한 패턴들을 안정적으로 형성할 수 있는 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
일 실시예에 따른 반도체 소자의 제조 방법은 기판 위에 복수의 서브 게이트 희생 패턴 및 복수의 반도체 패턴을 교대로 적층하는 단계, 상기 복수의 서브 게이트 희생 패턴 및 상기 복수의 반도체 패턴의 적층 구조 위에 서로 이격되어 있는 복수의 메인 게이트 희생 패턴을 형성하는 단계, 상기 복수의 메인 게이트 희생 패턴 사이에 제1 절연층을 형성하는 단계, 상기 복수의 메인 게이트 희생 패턴을 제거하는 단계, 상기 복수의 서브 게이트 희생 패턴을 제거하는 단계, 상기 복수의 메인 게이트 희생 패턴이 제거된 공간 내에 메인 게이트 더미 패턴을 형성하고, 상기 복수의 서브 게이트 희생 패턴이 제거된 공간 내에 복수의 서브 게이트 더미 패턴을 형성하는 단계, 상기 제1 절연층을 제거하고, 상기 제1 절연층이 제거된 공간 아래에 리세스를 형성하는 단계, 상기 리세스 내에 소스/드레인 패턴을 형성하는 단계, 상기 소스/드레인 패턴 위에 제2 절연층을 형성하는 단계, 상기 메인 게이트 더미 패턴 및 상기 서브 게이트 더미 패턴을 제거하는 단계, 및 상기 메인 게이트 더미 패턴 및 상기 서브 게이트 더미 패턴이 제거된 공간 내에 게이트 전극을 형성하는 단계를 포함한다.
상기 복수의 서브 게이트 희생 패턴은 SiGe으로 이루어지고, 상기 복수의 반도체 패턴은 Si으로 이루어지고, 상기 소스/드레인 패턴은 SiGe으로 이루어지고, 상기 복수의 서브 게이트 더미 패턴은 상기 소스/드레인 패턴과 상이한 물질로 이루어질 수 있다.
상기 리세스를 형성하는 단계에서, 상기 제1 절연층이 제거된 공간 아래에 위치하는 반도체 패턴의 부분을 제거하고, 상기 제1 절연층이 제거된 공간 아래에 위치하는 복수의 서브 게이트 더미 패턴의 부분을 제거할 수 있다.
상기 복수의 서브 게이트 희생 패턴을 제거하는 단계에서, 상기 복수의 서브 게이트 희생 패턴의 전체가 제거될 수 있다.
상기 소스/드레인 패턴을 형성하는 단계에서, 상기 소스/드레인 패턴은 상기 복수의 서브 게이트 더미 패턴과 접할 수 있다.
상기 소스/드레인 패턴을 형성하는 단계는, 상기 리세스 내에 제1 소스/드레인 패턴을 형성하는 단계, 및 상기 제1 소스/드레인 패턴 위에 제2 소스/드레인 패턴을 형성하는 단계를 포함하고, 상기 제1 소스/드레인 패턴의 Ge 함유량은 상기 제2 소스/드레인 패턴의 Ge 함유량보다 낮을 수 있다.
상기 리세스를 형성하는 단계에서, 상기 제1 절연층이 제거된 공간 아래에 위치하는 반도체 패턴의 부분을 제거하고, 상기 제1 절연층이 제거된 공간 아래에 위치하는 복수의 서브 게이트 희생 패턴의 부분을 제거할 수 있다.
상기 복수의 서브 게이트 희생 패턴을 제거하는 단계에서, 상기 복수의 서브 게이트 희생 패턴의 일부 영역을 제거하고, 다른 일부 영역을 남길 수 있다.
상기 복수의 서브 게이트 희생 패턴은 상기 게이트 전극과 상기 소스/드레인 패턴 사이에 위치할 수 있다.
상기 소스/드레인 패턴을 형성하는 단계에서, 상기 소스/드레인 패턴은 상기 복수의 서브 게이트 희생 패턴과 접할 수 있다.
상기 소스/드레인 패턴을 형성하는 단계는, 상기 리세스 내에 제1 소스/드레인 패턴을 형성하는 단계, 및 상기 제1 소스/드레인 패턴 위에 제2 소스/드레인 패턴을 형성하는 단계를 포함하고, 상기 제1 소스/드레인 패턴의 Ge 함유량은 상기 제2 소스/드레인 패턴의 Ge 함유량보다 낮고, 상기 복수의 서브 게이트 희생 패턴의 Ge 함유량은 상기 제1 소스/드레인 패턴의 Ge 함유량보다 높고, 상기 제2 소스/드레인 패턴의 Ge 함유량보다 낮을 수 있다.
상기 제1 소스/드레인 패턴의 Ge 함유량과 상기 제2 소스/드레인 패턴의 Ge 함유량의 차이는 20% 이상이고, 상기 서브 게이트 희생 패턴의 Ge 함유량과 상기 제1 소스/드레인 패턴의 Ge 함유량의 차이는 5% 이상일 수 있다.
상기 복수의 서브 게이트 더미 패턴은 실리콘 산화물을 포함할 수 있다.
일 실시예에 따른 반도체 소자의 제조 방법은 기판 위에 복수의 서브 게이트 희생 패턴 및 복수의 반도체 패턴을 교대로 적층하는 단계, 상기 복수의 서브 게이트 희생 패턴 및 상기 복수의 반도체 패턴의 적층 구조 위에 서로 이격되어 있는 복수의 메인 게이트 희생 패턴을 형성하는 단계, 상기 복수의 메인 게이트 희생 패턴 사이에 제1 절연층을 형성하는 단계, 상기 복수의 메인 게이트 희생 패턴을 제거하는 단계, 상기 복수의 서브 게이트 희생 패턴의 일부 영역을 제거하고, 다른 일부 영역을 남기는 단계, 상기 복수의 메인 게이트 희생 패턴이 제거된 공간 내에 메인 게이트 더미 패턴을 형성하고, 상기 복수의 서브 게이트 희생 패턴의 일부 영역이 제거된 공간 내에 복수의 서브 게이트 더미 패턴을 형성하는 단계, 상기 제1 절연층을 제거하고, 상기 제1 절연층이 제거된 공간 아래에 위치하는 복수의 반도체 패턴의 부분 및 복수의 서브 게이트 희생 패턴을 제거하여 리세스를 형성하는 단계, 상기 리세스 내에 소스/드레인 패턴을 형성하는 단계, 상기 소스/드레인 패턴 위에 제2 절연층을 형성하는 단계, 상기 메인 게이트 더미 패턴 및 상기 서브 게이트 더미 패턴을 제거하는 단계, 및 상기 메인 게이트 더미 패턴 및 상기 서브 게이트 더미 패턴이 제거된 공간 내에 게이트 전극을 형성하는 단계를 포함한다.
상기 복수의 서브 게이트 희생 패턴은 SiGe으로 이루어지고, 상기 복수의 반도체 패턴은 Si으로 이루어지고, 상기 소스/드레인 패턴은 SiGe으로 이루어지고, 상기 복수의 서브 게이트 더미 패턴은 상기 소스/드레인 패턴과 상이한 물질로 이루어질 수 있다.
일 실시예에 따른 반도체 소자는 기판, 상기 기판 위에 서로 이격되어 적층되어 있는 복수의 채널 패턴, 상기 복수의 채널 패턴을 둘러싸는 게이트 전극, 상기 복수의 채널 패턴과 상기 게이트 전극 사이에 위치하는 게이트 절연층, 상기 복수의 채널 패턴의 양측에 위치하는 소스/드레인 패턴, 및 상기 게이트 전극과 상기 소스/드레인 패턴 사이에 위치하는 복수의 서브 게이트 희생 패턴을 포함한다.
상기 복수의 서브 게이트 희생 패턴은 SiGe으로 이루어지고, 상기 복수의 채널 패턴은 Si으로 이루어지고, 상기 소스/드레인 패턴은 SiGe으로 이루어질 수 있다.
상기 소스/드레인 패턴은 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴을 포함하고, 상기 제1 소스/드레인 패턴은 상기 복수의 서브 게이트 희생 패턴과 상기 제2 소스/드레인 패턴 사이에 위치하고, 상기 제1 소스/드레인 패턴의 Ge 함유량은 상기 제2 소스/드레인 패턴의 Ge 함유량보다 낮고, 상기 복수의 서브 게이트 희생 패턴의 Ge 함유량은 상기 제1 소스/드레인 패턴의 Ge 함유량보다 높고, 상기 제2 소스/드레인 패턴의 Ge 함유량보다 낮을 수 있다.
상기 복수의 서브 게이트 희생 패턴은 상기 게이트 절연층과 접하는 제1 측면, 및 상기 소스/드레인 패턴과 접하는 제2 측면을 포함하고, 상기 제1 측면 및 상기 제2 측면은 단면상에서 평평한 형상 또는 오목한 형상을 가질 수 있다.
상기 복수의 서브 게이트 희생 패턴의 제1 측면 및 제2 측면은 상기 기판의 두께 방향에 나란한 방향 또는 비스듬한 방향으로 정렬될 수 있다.
실시예들에 따르면, 반도체 소자를 구성하는 미세한 패턴들을 안정적으로 형성할 수 있다.
도 1 내지 도 11은 일 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 공정 단면도이다.
도 12는 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 13은 도 11의 A영역을 확대하여 나타낸 도면이다.
도 14는 일 실시예에 따른 반도체 소자 내부의 Ge의 농도 분포를 나타낸 도면이다.
도 15 내지 도 23은 일 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 공정 단면도이다.
도 24는 도 23의 B영역을 확대하여 나타낸 도면이다.
도 25는 일 실시예에 따른 반도체 소자 내부의 Ge의 농도 분포를 나타낸 도면이다.
도 26 내지 도 32는 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서 도 1 내지 도 11을 참조하여 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명하면 다음과 같다.
도 1 내지 도 11은 일 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 공정 단면도이다.
도 1에 도시된 바와 같이, 기판(100) 위에 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)과 복수의 반도체 패턴(140a, 140b, 140c)을 교대로 적층한다.
기판(100)은 반도체 물질을 포함할 수 있다. 예를 들면, 기판(100)은 IV족 반도체, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있다. 예를 들면, 기판(100)은 Si, Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(100)은 제1 방향(x 방향) 및 제2 방향(y 방향)에 나란한 상부면을 가질 수 있고, 제1 방향(x 방향) 및 제2 방향(y 방향)에 수직한 제3 방향(z 방향)에 나란한 두께를 가질 수 있다.
복수의 서브 게이트 희생 패턴(121a, 121b, 121c)은 제1 서브 게이트 희생 패턴(121a), 제2 서브 게이트 희생 패턴(121b), 및 제3 서브 게이트 희생 패턴(121c)을 포함할 수 있다. 복수의 반도체 패턴(140a, 140b, 140c)은 제1 반도체 패턴(140a), 제2 반도체 패턴(140b), 및 제3 반도체 패턴(140c)을 포함할 수 있다. 예를 들면, 먼저 기판(100)의 상부면 위에 제1 서브 게이트 희생 패턴(121a)을 형성하고, 제1 서브 게이트 희생 패턴(121a) 위에 제1 반도체 패턴(140a)을 형성할 수 있다. 이어, 제1 반도체 패턴(140a) 위에 제2 서브 게이트 희생 패턴(121b), 제2 반도체 패턴(140b), 제3 서브 게이트 희생 패턴(121c), 및 제3 반도체 패턴(140c)을 순차적으로 형성할 수 있다. 상기에서 3개의 서브 게이트 희생 패턴(121a, 121b, 121c)과 3개의 반도체 패턴(140a, 140b, 140c)이 교대로 적층되는 것으로 설명하였으나 이는 하나의 예시에 불과하며, 다양하게 변경될 수 있다. 즉, 서브 게이트 희생 패턴(121a, 121b, 121c)의 적층 수나 반도체 패턴(140a, 140b, 140c)의 적층 수는 각각 3개보다 적을 수도 있고, 3개보다 많을 수도 있다.
복수의 서브 게이트 희생 패턴(121a, 121b, 121c) 및 복수의 반도체 패턴(140a, 140b, 140c)은 에피택셜 성장법을 이용하여 형성될 수 있다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)은 서로 동일한 물질로 이루어질 수 있다. 복수의 반도체 패턴(140a, 140b, 140c)은 서로 동일한 물질로 이루어질 수 있다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)은 복수의 반도체 패턴(140a, 140b, 140c)과 상이한 물질로 이루어질 수 있다. 예를 들면, 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)은 SiGe으로 이루어지고, 복수의 반도체 패턴(140a, 140b, 140c)은 Si으로 이루어질 수 있다. 이때, 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)은 중농도의 Ge를 포함하는 SiGe으로 이루어질 수 있다. 저농도의 경우 Ge 함유량이 0at% 내지 약 15at%이고, 중농도의 경우 Ge 함유량이 약 15at% 내지 약 35%이며, 고농도의 경우 Ge 함유량이 약 35% 이상으로 정의할 수 있다. 다만, 이에 한정되는 것은 아니며, 서브 게이트 희생 패턴(121a, 121b, 121c) 및 반도체 패턴(140a, 140b, 140c)의 물질은 다양하게 변경될 수 있다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c) 및 복수의 반도체 패턴(140a, 140b, 140c)은 제1 방향(x 방향)으로 연장될 수 있다.
이어, 복수의 서브 게이트 희생 패턴(121a, 121b, 121c) 및 복수의 반도체 패턴(140a, 140b, 140c)의 적층 구조 위에 메인 게이트 희생 패턴(123) 및 캡핑층(151)을 형성한다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c) 및 복수의 반도체 패턴(140a, 140b, 140c)의 적층 구조 위에 메인 게이트 희생 패턴(123) 형성용 물질층 및 캡핑층(151) 형성용 물질층을 순차적으로 적층한 후 이를 패터닝하여 캡핑층(151)을 형성한다. 이어, 캡핑층(151)을 마스크로 이용하여 메인 게이트 희생 패턴(123) 형성용 물질층을 패터닝하여 메인 게이트 희생 패턴(123)을 형성한다. 따라서, 캡핑층(151)은 메인 게이트 희생 패턴(123)의 상부면을 덮고 있는 형상을 가질 수 있으며, 평면 상에서 메인 게이트 희생 패턴(123)은 캡핑층(151)과 유사한 형상을 가질 수 있다.
메인 게이트 희생 패턴(123)은 제3 반도체 패턴(140c)과 캡핑층(151) 사이에 위치할 수 있다. 메인 게이트 희생 패턴(123)은 제3 반도체 패턴(140c) 바로 위에 위치할 수 있다. 다만, 이에 한정되지 않으며, 메인 게이트 희생 패턴(123)과 제3 반도체 패턴(140c) 사이에는 다른 층이 더 위치할 수도 있다. 예를 들면, 메인 게이트 희생 패턴(123)과 제3 반도체 패턴(140c) 사이에는 산화막이 더 위치할 수 있다.
메인 게이트 희생 패턴(123) 및 캡핑층(151)은 서브 게이트 희생 패턴(121a, 121b, 121c) 및 반도체 패턴(140a, 140b, 140c)의 연장 방향과 교차할 수 있다. 즉, 메인 게이트 희생 패턴(123) 및 캡핑층(151)은 제2 방향(y 방향)으로 연장될 수 있다. 복수의 메인 게이트 희생 패턴(123)이 제1 방향(x 방향)을 따라 소정 간격 이격되도록 위치할 수 있다.
메인 게이트 희생 패턴(123)은 폴리실리콘을 포함할 수 있고, 캡핑층(151)은 실리콘 질화물을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 메인 게이트 희생 패턴(123) 및 캡핑층(151) 물질은 다양하게 변경될 수 있다.
이어, 복수의 서브 게이트 희생 패턴(121a, 121b, 121c) 및 복수의 반도체 패턴(140a, 140b, 140c)의 적층 구조, 메인 게이트 희생 패턴(123), 및 캡핑층(151) 위에 제1 스페이서(152) 및 제2 스페이서(153)를 순차적으로 형성한다. 제1 스페이서(152)는 복수의 메인 게이트 희생 패턴(123) 사이에서 제3 반도체 패턴(140c)의 상부면을 덮도록 위치할 수 있다. 제1 스페이서(152)는 메인 게이트 희생 패턴(123)의 측면을 덮을 수 있고, 캡핑층(151)의 측면 및 상부면을 덮을 수 있다. 제2 스페이서(153)는 제1 스페이서(152)를 덮도록 형성될 수 있다. 제1 스페이서(152) 및 제2 스페이서(153)는 실리콘 질화물을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 스페이서(152) 및 제2 스페이서(153)의 물질은 다양하게 변경될 수 있다. 예를 들면, 제1 스페이서(152) 및 제2 스페이서(153) 중 적어도 어느 하나는 SiOCN 등으로 이루어질 수 있다.
도 2에 도시된 바와 같이, 복수의 메인 게이트 희생 패턴(123) 사이의 영역을 채우도록 절연층(155)을 형성한다. 절연층(155)은 절연성 물질로서, 빈 공간을 잘 채울 수 있는 물질로 이루어질 수 있다. 예를 들면, 절연층(155)은 실리콘 산화물, TOSZ(Tonen SilaZene) 등을 포함할 수 있다.
이어, 화학적 기계적 연마(CMP, Chemical Mechanical Polishing) 공정을 통해 절연층(155)의 상부면을 평탄화시킨다. 이때, 메인 게이트 희생 패턴(123) 위에 위치하는 캡핑층(151), 제1 스페이서(152), 및 제2 스페이서(153)가 연마 공정에 의해 제거될 수 있다. 메인 게이트 희생 패턴(123)의 상부면이 외부로 노출될 때까지 연마 공정을 진행할 수 있으며, 메인 게이트 희생 패턴(123)의 상부면과 절연층(155)의 상부면이 평탄하게 이루어질 수 있다. 이때, 메인 게이트 희생 패턴(123)과 절연층(155) 사이에는 제1 스페이서(152) 및 제2 스페이서(153)가 위치할 수 있다.
도 3에 도시된 바와 같이, 절연층(155)의 상부 영역을 일정 두께만큼 제거하여 홈을 형성하고, 홈 내에 캡핑층(156)을 형성할 수 있다. 이때, 절연층(155)의 일부를 제거하는 과정에서 절연층(155)이 제거되는 부분의 두께에 대응하도록 제2 스페이서(153)도 제거될 수 있다. 절연층(155) 및 제2 스페이서(153)가 제거된 영역 내를 캡핑층(156)이 채울 수 있다. 캡핑층(156)은 절연층(155) 및 제2 스페이서(153) 위에 위치할 수 있다. 절연층(155) 및 제2 스페이서(153)의 상부면은 캡핑층(156)에 의해 덮여 있을 수 있다. 캡핑층(156)은 실리콘 질화물을 포함할 수 있다. 다만, 캡핑층(156)의 물질이 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다. 이어, 캡핑층(156)의 상부면을 평탄화시킬 수 있으며, 이에 따라 캡핑층(156) 및 제1 스페이서(152)의 상부면이 평탄하게 될 수 있다.
이어, 상부면이 노출되어 있는 메인 게이트 희생 패턴(123)을 제거한다. 이때, 습식 식각 공정을 이용하여 메인 게이트 희생 패턴(123)을 제거할 수 있다. 메인 게이트 희생 패턴(123)이 위치하였던 부분에는 공간(SM)이 형성되며, 메인 게이트 희생 패턴(123)과 접하고 있었던 제1 스페이서(152), 서브 게이트 희생 패턴(121a, 121b, 121c), 및 반도체 패턴(140a, 140b, 140c)은 외부로 노출될 수 있다. 이때 노출되는 부분은 식각액에 의한 영향을 받지 않고, 남을 수 있다.
도 4에 도시된 바와 같이, 노출되어 있는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)을 제거한다. 이때, 습식 식각 공정을 이용하여 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)을 제거할 수 있다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)과 복수의 반도체 패턴(140a, 140b, 140c)이 모두 노출되어 있는 상태에서 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)만 선택적으로 제거될 수 있도록 식각액을 선택하여 사용할 수 있다. 즉, 서브 게이트 희생 패턴(121a, 121b, 121c)의 제거에 사용되는 식각액은 서브 게이트 희생 패턴(121a, 121b, 121c)의 물질에 대해 상대적으로 높은 식각율을 가질 수 있다. 앞서 설명한 바와 같이 서브 게이트 희생 패턴(121a, 121b, 121c)은 Ge 함유량이 중농도인 SiGe으로 이루어질 수 있고, 반도체 패턴(140a, 140b, 140c)은 Si으로 이루어질 수 있다. 이때, Si에 대한 식각율보다 SiGe에 대한 식각율이 높은 식각액을 사용하여 식각 공정을 진행함으로써, 서브 게이트 희생 패턴(121a, 121b, 121c)을 선택적으로 식각할 수 있다. 따라서, 복수의 반도체 패턴(140a, 140b, 140c)은 남게 되고, 복수의 반도체 패턴(140a, 140b, 140c) 사이에 공간(SS)이 형성될 수 있다. 즉, 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)이 위치하였던 부분에 공간(SS)이 형성될 수 있다.
도 5에 도시된 바와 같이, 식각에 의해 형성된 공간(SM, SS) 내에 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc) 및 메인 게이트 더미 패턴(125M)을 형성한다. 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc) 및 메인 게이트 더미 패턴(125M)은 원자층증착(ALD, Atomic layer deposition) 공정, 화학기상증착(CVD, Chemical Vapor Deposition) 공정 등을 이용하여 형성될 수 있다. 다만, 이에 한정되는 것은 아니며, 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc) 및 메인 게이트 더미 패턴(125M)은 다른 다양한 방식으로 형성될 수 있다.
복수의 서브 게이트 희생 패턴(121a, 121b, 121c)이 제거된 공간(SS) 내에는 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)이 위치하게 된다. 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)은 제1 서브 게이트 더미 패턴(125Sa), 제2 서브 게이트 더미 패턴(125Sb), 및 제3 서브 게이트 더미 패턴(125Sc)을 포함할 수 있다. 제1 서브 게이트 희생 패턴(121a)이 제거된 부분에 제1 서브 게이트 더미 패턴(125Sa)이 위치하게 되고, 제2 서브 게이트 희생 패턴(121b)이 제거된 부분에 제2 서브 게이트 더미 패턴(125Sb)이 위치하게 되며, 제3 서브 게이트 희생 패턴(121c)이 제거된 부분에 제3 서브 게이트 더미 패턴(125Sc)이 위치하게 된다. 따라서, 복수의 반도체 패턴(140a, 140b, 140c)과 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)이 교대로 적층된 구조를 가질 수 있다. 제1 서브 게이트 더미 패턴(125Sa) 위에 제1 반도체 패턴(140a), 제2 서브 게이트 더미 패턴(125Sb), 제2 반도체 패턴(140b), 제3 서브 게이트 더미 패턴(125Sc), 제3 반도체 패턴(140c)이 순차적으로 위치할 수 있다.
메인 게이트 희생 패턴(123)이 제거된 공간(SM) 내에는 메인 게이트 더미 패턴(125M)이 위치하게 된다. 메인 게이트 더미 패턴(125M)은 제3 반도체 패턴(140c) 위에 위치하고, 제1 스페이서(152) 사이에 위치하게 된다.
복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc) 및 메인 게이트 더미 패턴(125M)은 동일한 물질로 형성될 수 있다. 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc) 및 메인 게이트 더미 패턴(125M)은 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)과 상이한 물질로 형성될 수 있다. 또한, 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc) 및 메인 게이트 더미 패턴(125M)은 복수의 반도체 패턴(140a, 140b, 140c) 및 이후 공정에서 형성될 소스/드레인 패턴(도 8의 170)과 상이한 물질로 형성될 수 있다. 특히, 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc) 및 메인 게이트 더미 패턴(125M)은 복수의 반도체 패턴(140a, 140b, 140c) 및 소스/드레인 패턴(도 8의 170)과의 선택비가 큰 물질로 이루어지는 것이 바람직하다. 예를 들면, 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc) 및 메인 게이트 더미 패턴(125M)은 실리콘 산화물을 포함할 수 있다.
이어, 화학적 기계적 연마(CMP, Chemical Mechanical Polishing) 공정을 이용하여 복수의 메인 게이트 더미 패턴(125M)의 상부면을 평탄화시킬 수 있다. 이어 메인 게이트 더미 패턴(125M)의 상부 영역을 일정 두께만큼 제거하여 홈(Gva)을 형성할 수 있다. 이때, 메인 게이트 더미 패턴(125M)이 제거되는 부분의 두께에 대응하도록 제1 스페이서(152)도 제거될 수 있다. 홈(Gva)의 깊이는 절연층(155)을 덮고 있는 캡핑층(156)의 두께보다 클 수 있다.
도 6에 도시된 바와 같이, 메인 게이트 더미 패턴(125M) 및 제1 스페이서(152)가 제거되어 형성된 홈(Gva) 내에 캡핑층(157)을 형성할 수 있다. 캡핑층(157)은 메인 게이트 더미 패턴(125M) 및 제1 스페이서(152) 위에 위치할 수 있다. 메인 게이트 더미 패턴(125M) 및 제1 스페이서(152)의 상부면은 캡핑층(157)에 의해 덮여 있을 수 있다. 캡핑층(157)은 실리콘 질화물을 포함할 수 있다. 다만, 캡핑층(157)의 물질이 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다.
이어, 화학적 기계적 연마(CMP, Chemical Mechanical Polishing) 공정을 이용하여 캡핑층(157)의 두께를 줄일 수 있다. 이때, 절연층(155) 위에 위치하는 캡핑층(156)을 제거할 수 있다. 절연층(155)의 상부면이 노출될 때까지 연마 공정을 진행할 수 있다. 이에 따라 캡핑층(157)과 절연층(155)의 상부면이 평탄화될 수 있다.
도 7에 도시된 바와 같이, 노출되어 있는 절연층(155)을 식각 공정을 이용하여 제거한다. 이때, 절연층(155)을 둘러싸고 있는 제2 스페이서(153)가 함께 제거될 수 있다. 절연층(155) 및 제2 스페이서(153)를 제거하면, 제3 반도체 패턴(140c)이 외부로 노출될 수 있다.
이어, 메인 게이트 더미 패턴(125M), 캡핑층(157), 및 제1 스페이서(152)를 마스크로 이용하여 복수의 반도체 패턴(140a, 140b, 140c) 및 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)을 식각하여 리세스(Rs)를 형성한다. 제3 반도체 패턴(140c), 제3 서브 게이트 더미 패턴(125Sc), 제2 반도체 패턴(140b), 제2 서브 게이트 더미 패턴(125Sb), 제1 반도체 패턴(140a), 및 제1 서브 게이트 더미 패턴(125Sa)이 순차적으로 노출되면서 제거될 수 있다. 리세스(Rs)를 형성함에 따라 복수의 반도체 패턴(140c) 및 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)의 측면이 외부로 노출될 수 있다. 또한, 기판(100)의 상부면이 외부로 노출될 수 있으며, 기판(100)의 상부면이 일부 식각될 수도 있다.
리세스(Rs)를 형성함에 따라 복수의 반도체 패턴(140a, 140b, 140c)이 분리되면서 복수의 채널 패턴(141a, 141b, 141c)을 형성할 수 있다. 리세스(Rs)의 양측에 복수의 채널 패턴(141a, 141b, 141c)이 위치할 수 있다. 복수의 채널 패턴(141a, 141b, 141c)은 제1 채널 패턴(141a), 제2 채널 패턴(141b), 및 제3 채널 패턴(141c)을 포함할 수 있다. 복수의 채널 패턴(141a, 141b, 141c)과 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)이 교대로 적층된 구조를 가질 수 있다. 제1 서브 게이트 더미 패턴(125Sa) 위에 제1 채널 패턴(141a), 제2 서브 게이트 더미 패턴(125Sb), 제2 채널 패턴(141b), 제3 서브 게이트 더미 패턴(125Sc), 제3 채널 패턴(141c)이 순차적으로 위치할 수 있다. 이때, 제1 채널 패턴(141a), 제2 채널 패턴(141b), 및 제3 채널 패턴(141c)의 길이는 상이할 수 있다. 예를 들면, 제1 채널 패턴(141a)의 길이가 가장 길고, 제2 채널 패턴(141b)의 길이는 제1 채널 패턴(141a)의 길이보다 짧고, 제3 채널 패턴(141c)의 길이는 제2 채널 패턴(141b)의 길이보다 짧을 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 채널 패턴(141a), 제2 채널 패턴(141b), 및 제3 채널 패턴(141c)의 길이가 실질적으로 동일할 수도 있다.
도 8에 도시된 바와 같이, 리세스(Rs) 내에 소스/드레인 패턴(170)을 형성한다. 소스/드레인 패턴(170)은 에피택셜 성장법을 이용하여 형성될 수 있다. 이때, 리세스(Rs) 내벽이 시드(seed)로 이용될 수 있다. 리세스(Rs) 내벽은 복수의 채널 패턴(141a, 141b, 141c), 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)의 측면, 및 기판(100)의 상부면으로 이루어져 있다.
소스/드레인 패턴(170)은 제1 소스/드레인 패턴(171) 및 제2 소스/드레인 패턴(172)을 포함할 수 있다. 먼저, 리세스(Rs) 내에 제1 소스/드레인 패턴(171)을 형성한 후, 제1 소스/드레인 패턴(171) 위에 제2 소스/드레인 패턴(172)을 형성할 수 있다. 제1 소스/드레인 패턴(171)은 복수의 채널 패턴(141a, 141b, 141c), 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc), 및 기판(100)과 직접적으로 접할 수 있다. 제2 소스/드레인 패턴(172)은 복수의 채널 패턴(141a, 141b, 141c), 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc), 및 기판(100)과 직접적으로 접하지 않을 수 있다. 제2 소스/드레인 패턴(172)과 복수의 채널 패턴(141a, 141b, 141c) 사이에는 제1 소스/드레인 패턴(171)이 위치할 수 있다. 제2 소스/드레인 패턴(172)과 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc) 사이에는 제1 소스/드레인 패턴(171)이 위치할 수 있다. 제2 소스/드레인 패턴(172)과 기판(100) 사이에는 제1 소스/드레인 패턴(171)이 위치할 수 있다.
소스/드레인 패턴(170)은 SiGe을 포함할 수 있다. 제1 소스/드레인 패턴(171)의 Ge 함유량은 제2 소스/드레인 패턴(172)의 Ge 함유량과 상이할 수 있다. 제1 소스/드레인 패턴(171)은 저농도의 Ge를 포함하는 SiGe으로 이루어질 수 있고, 제2 소스/드레인 패턴(172)은 고농도의 Ge를 포함하는 SiGe으로 이루어질 수 있다. 제1 소스/드레인 패턴(171)의 Ge 함유량은 제2 소스/드레인 패턴(172)의 Ge 함유량보다 낮을 수 있다. 제1 소스/드레인 패턴(171)의 Ge 함유량과 제2 소스/드레인 패턴(172)의 Ge 함유량의 차이는 약 20% 이상일 수 있다. 다만, 소스/드레인 패턴(170)의 물질이 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다.
이어, 소스/드레인 패턴(170) 위에 보호막(158)을 형성한다. 보호막(158)은 원자층증착(ALD) 공정, 화학기상증착(CVD) 공정 등을 이용하여 형성될 수 있다. 보호막(158)은 캡핑층(157)과 연결되어 일체로 형성될 수 있다. 소스/드레인 패턴(170)의 상부면, 제1 스페이서(152)의 측면은 보호막(158)에 의해 덮여 있을 수 있다.
이어, 보호막(158) 위에 절연층(159)을 형성한다. 절연층(159)은 복수의 메인 게이트 더미 패턴(125M) 사이의 영역을 채우도록 형성될 수 있다. 절연층(159)은 절연성 물질로서, 빈 공간을 잘 채울 수 있는 물질로 이루어질 수 있다. 예를 들면, 절연층(159)은 실리콘 산화물, TOSZ(Tonen SilaZene) 등을 포함할 수 있다.
이어, 화학적 기계적 연마(CMP) 공정을 이용하여 절연층(159)의 상부면을 평탄화시킨다. 또한, 절연층(159)의 상부 영역을 일정 두께만큼 제거하여 홈(Gvb)을 형성한다.
도 9에 도시된 바와 같이, 홈(Gvb) 내에 캡핑층(160)을 형성한다. 절연층(159)이 제거된 영역 내를 캡핑층(160)이 채울 수 있다. 캡핑층(160)은 절연층(159) 위에 위치할 수 있다. 절연층(159)의 상부면은 캡핑층(160)에 의해 덮여 있을 수 있다. 캡핑층(160)은 실리콘 질화물을 포함할 수 있다. 다만, 캡핑층(160)의 물질이 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다.
이어, 화학적 기계적 연마(CMP) 공정을 이용하여 캡핑층(160)의 두께를 줄일 수 있다. 이때, 메인 게이트 더미 패턴(125M) 위에 위치하는 캡핑층(157)을 제거할 수 있다. 메인 게이트 더미 패턴(125M)의 상부면이 노출될 때까지 연마 공정을 진행할 수 있다. 이에 따라 캡핑층(160)과 메인 게이트 더미 패턴(125M)의 상부면이 평탄화될 수 있다.
도 10에 도시된 바와 같이, 노출되어 있는 메인 게이트 더미 패턴(125M)을 식각 공정을 이용하여 제거한다. 메인 게이트 더미 패턴(125M)이 제거되면서 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)이 외부로 노출될 수 있으며, 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)도 함께 제거될 수 있다.
서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc) 및 메인 게이트 더미 패턴(125M)은 채널 패턴(141a, 141b, 141c) 및 소스/드레인 패턴(170)과의 선택비가 큰 물질로 이루어진다. 예를 들면, 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc) 및 메인 게이트 더미 패턴(125M)은 실리콘 산화물로 이루어질 수 있고, 채널 패턴(141a, 141b, 141c)은 Si으로 이루어질 수 있으며, 소스/드레인 패턴(170)은 SiGe으로 이루어질 수 있다. 실리콘 산화물에 대한 식각률이 상대적으로 높은 식각액을 이용하여 식각 공정을 진행할 수 있다. 따라서, 메인 게이트 더미 패턴(125M) 및 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)은 제거되고, 복수의 채널 패턴(141a, 141b, 141c) 및 소스/드레인 패턴(170)은 남게 된다.
도 11에 도시된 바와 같이, 메인 게이트 더미 패턴(125M) 및 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)이 제거된 공간 내에 게이트 절연층(162)을 형성하고, 게이트 절연층(162) 위에 게이트 전극(127)을 형성한다. 게이트 전극(127)은 복수의 서브 게이트 전극(127Sa, 127Sb, 127Sc) 및 메인 게이트 전극(127M)을 포함할 수 있다.
게이트 절연층(162)은 메인 게이트 더미 패턴(125M) 및 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)이 제거된 공간에 의해 노출된 표면 위에 컨포멀(conformal)하게 형성될 수 있다. 게이트 절연층(162)은 복수의 채널 패턴(141a, 141b, 141c)의 노출된 표면 위에 위치할 수 있다. 또한, 게이트 절연층(162)은 소스/드레인 패턴(170)의 노출된 표면 위에 위치할 수 있다. 또한, 게이트 절연층(162)은 제1 스페이서(152)의 노출된 표면 위에 위치할 수 있다.
게이트 절연층(162)은 원자층증착(ALD) 공정, 화학기상증착(CVD) 공정, 물리기상증착(PVD) 공정을 이용하여 형성될 수 있다. 게이트 절연층(162)은 산화물, 질화물, 또는 고유전율(high-k) 물질을 포함할 수 있다. 게이트 절연층(162)은 단일층 또는 상기 물질들의 조합으로 이루어지는 다중층 구조를 가질 수 있다. 고유전율 물질은 약 10 내지 25의 유전 상수를 가질 수 있다. 예를 들면, 고유전율 물질은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있다. 다만, 이는 예시에 불과하며, 게이트 절연층(162)의 물질이 이에 한정되는 것은 아니다.
복수의 서브 게이트 전극(127Sa, 127Sb, 127Sc)은 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)이 제거된 공간 내에 위치하게 된다. 복수의 서브 게이트 전극(127Sa, 127Sb, 127Sc)은 게이트 절연층(162) 위에 위치하게 되며, 공간 내를 채우도록 형성된다. 복수의 서브 게이트 전극(127Sa, 127Sb, 127Sc)은 제1 서브 게이트 전극(127Sa), 제2 서브 게이트 전극(127Sb), 및 제3 서브 게이트 전극(127Sc)을 포함할 수 있다. 제1 서브 게이트 더미 패턴(125Sa)이 제거된 부분에 제1 서브 게이트 전극(127Sa)이 위치하게 되고, 제2 서브 게이트 더미 패턴(125Sb)이 제거된 부분에 제2 서브 게이트 전극(127Sb)이 위치하게 되며, 제3 서브 게이트 더미 패턴(125Sc)이 제거된 부분에 제3 서브 게이트 전극(127Sc)이 위치하게 된다. 따라서, 복수의 채널 패턴(141a, 141b, 141c)과 복수의 서브 게이트 전극(127Sa, 127Sb, 127Sc)이 교대로 적층된 구조를 가질 수 있다. 제1 서브 게이트 전극(127Sa) 위에 제1 채널 패턴(141a), 제2 서브 게이트 전극(127Sb), 제2 채널 패턴(141b), 제3 서브 게이트 전극(127Sc), 및 제3 채널 패턴(141c)이 순차적으로 위치할 수 있다. 각 서브 게이트 전극(127Sa, 127Sb, 127Sc)과 각 채널 패턴(141a, 141b, 141c) 사이에는 게이트 절연층(162)이 위치할 수 있다. 각 서브 게이트 전극(127Sa, 127Sb, 127Sc)과 소스/드레인 패턴(170) 사이에는 게이트 절연층(162)이 위치할 수 있다.
메인 게이트 전극(127M)은 메인 게이트 더미 패턴(125M)이 제거된 공간 내에 위치하게 된다. 메인 게이트 전극(127M)은 게이트 절연층(162) 위에 위치하게 되며, 공간 내를 채우도록 형성된다. 메인 게이트 전극(127M)과 제1 스페이서(152) 사이에는 게이트 절연층(162)이 위치할 수 있다.
게이트 전극(127)은 원자층증착(ALD) 공정, 화학기상증착(CVD) 공정 등을 이용하여 형성될 수 있다. 게이트 전극(127)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 탄화물, 또는 이들의 조합을 포함할 수 있다. 다만, 이는 예시에 불과하며, 게이트 전극(127)의 물질이 이에 한정되는 것은 아니다.
일 실시예에 따른 반도체 소자의 제조 방법에서는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)과 복수의 반도체 패턴(140a, 140b, 140c)의 적층 구조를 형성하고, 메인 게이트 희생 패턴(123)을 형성한 후, 메인 게이트 희생 패턴(123) 및 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)을 대체하도록 메인 게이트 더미 패턴(125M) 및 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)을 형성한다. 이어, 소스/드레인 패턴(170)을 형성한 후, 메인 게이트 더미 패턴(125M) 및 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)을 대체하도록 게이트 전극(127)을 형성한다.
참고예에 따른 반도체 소자의 제조 방법의 경우 서브 게이트 희생 패턴과 반도체 패턴의 적층 구조를 형성하고, 메인 게이트 희생 패턴을 형성한 후 소스/드레인 패턴을 형성할 수 있다. 이어, 메인 게이트 희생 패턴 및 서브 게이트 희생 패턴을 대체하도록 게이트 전극을 형성할 수 있다. 이때, 서브 게이트 희생 패턴과 소스/드레인 패턴은 모두 SiGe을 포함할 수 있으며, 서브 게이트 희생 패턴을 제거하는 과정에서 소스/드레인 패턴이 손상될 수 있다.
일 실시예에 따른 반도체 소자의 제조 방법에서는 소스/드레인 패턴(170)을 형성하기 전에 폴리실리콘으로 이루어지는 메인 게이트 희생 패턴(123) 및 SiGe으로 이루어지는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)을 대체하도록 실리콘 산화물로 이루어지는 메인 게이트 더미 패턴(125M) 및 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)을 형성함으로써, 이러한 소스/드레인 패턴(170)의 손상을 방지할 수 있다. 실리콘 산화물과 SiGe은 식각 선택비가 크므로 메인 게이트 더미 패턴(125M) 및 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)을 제거하는 과정에서 소스/드레인 패턴(170)이 손상되는 것을 방지할 수 있다. 메인 게이트 더미 패턴(125M) 및 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)의 물질은 실리콘 산화물에 한정되지 않으며, SiGe과의 선택비가 큰 물질을 사용할 수 있다.
다음으로, 도 11과 함께 도 12 및 도 13을 참조하여 일 실시예에 따른 반도체 소자에 대해 설명하면 다음과 같다.
도 12는 일 실시예에 따른 반도체 소자를 나타낸 단면도이고, 도 13은 도 11의 A영역을 확대하여 나타낸 도면이다. 도 11과 도 12는 서로 다른 방향으로 자른 모습을 나타낸 단면도이다.
도 11 내지 도 13에 도시된 바와 같이, 일 실시예에 따른 반도체 소자는 기판(100), 기판(100) 위에 서로 이격되어 적층되어 있는 복수의 채널 패턴(141a, 141b, 141c), 복수의 채널 패턴(141a, 141b, 141c)을 둘러싸는 게이트 전극(127), 복수의 채널 패턴(141a, 141b, 141c)과 게이트 전극(127) 사이에 위치하는 게이트 절연층(162), 및 복수의 채널 패턴(141a, 141b, 141c)의 양측에 위치하는 소스/드레인 패턴(170)을 포함한다.
기판(100)은 복수의 활성 영역(AR)을 정의하는 트렌치(TRC)를 포함하며, 트렌치(TRC) 내에는 소자 분리막(STI)이 위치할 수 있다. 복수의 활성 영역(AR)은 핀(fin) 형상을 가질 수 있다. 복수의 활성 영역(AR)은 제1 방향(x 방향)을 따라 연장될 수 있고, 제2 방향(y 방향)을 따라 이격되도록 배치될 수 있다. 소자 분리막(STI)은 트렌치(TRC) 내를 채우도록 형성될 수 있다. 소자 분리막(STI)은 절연 물질을 포함할 수 있다. 예를 들면, 소자 분리막(STI)은 실리콘 산화물, 실리콘 질화물을 포함할 수 있다.
복수의 채널 패턴(141a, 141b, 141c)은 활성 영역(AR) 위에 위치할 수 있다. 복수의 채널 패턴(141a, 141b, 141c)은 제1 채널 패턴(141a), 제2 채널 패턴(141b), 및 제3 채널 패턴(141c)을 포함할 수 있다. 제1 채널 패턴(141a) 위에 제2 채널 패턴(141b)이 위치할 수 있고, 제2 채널 패턴(141b) 위에 제3 채널 패턴(141c)이 위치할 수 있다. 제2 채널 패턴(141b)은 제1 채널 패턴(141a) 및 제3 채널 패턴(141c)과 이격되어 있다. 복수의 채널 패턴(141a, 141b, 141c)의 두께는 실질적으로 동일할 수 있고, 복수의 채널 패턴(141a, 141b, 141c) 사이의 이격 거리는 실질적으로 동일할 수 있다. 다만, 이에 한정되는 것은 아니며, 복수의 채널 패턴(141a, 141b, 141c) 중 적어도 어느 하나의 두께가 상이할 수도 있고, 복수의 채널 패턴(141a, 141b, 141c) 사이의 이격 거리가 상이할 수도 있다. 복수의 채널 패턴(141a, 141b, 141c)은 Si으로 이루어질 수 있다. 다만, 이에 한정되는 것은 아니며, 복수의 채널 패턴(141a, 141b, 141c)의 물질은 다양하게 변경될 수 있다.
게이트 전극(127)은 복수의 서브 게이트 전극(127Sa, 127Sb, 127Sc) 및 메인 게이트 전극(127M)을 포함할 수 있다.
복수의 서브 게이트 전극(127Sa, 127Sb, 127Sc)은 복수의 채널 패턴(141a, 141b, 141c) 아래에 위치할 수 있다. 복수의 서브 게이트 전극(127Sa, 127Sb, 127Sc)은 복수의 채널 패턴(141a, 141b, 141c)과 교대로 적층되어 있는 구조를 가질 수 있다. 복수의 서브 게이트 전극(127Sa, 127Sb, 127Sc)은 제1 서브 게이트 전극(127Sa), 제2 서브 게이트 전극(127Sb), 및 제3 서브 게이트 전극(127Sc)을 포함할 수 있다. 제1 서브 게이트 전극(127Sa) 위에 제1 채널 패턴(141a), 제2 서브 게이트 전극(127Sb), 제2 채널 패턴(141b), 제3 서브 게이트 전극(127Sc), 및 제3 채널 패턴(141c)이 순차적으로 위치하는 적층 구조를 가질 수 있다.
메인 게이트 전극(127M)은 복수의 서브 게이트 전극(127Sa, 127Sb, 127Sc)에 전기적으로 연결될 수 있으며, 메인 게이트 전극(127M)과 복수의 서브 게이트 전극(127Sa, 127Sb, 127Sc)은 일체로 형성될 수 있다. 메인 게이트 전극(127M)은 복수의 서브 게이트 전극(127Sa, 127Sb, 127Sc)과 복수의 채널 패턴(141a, 141b, 141c)의 적층 구조를 덮을 수 있다.
게이트 절연층(162)은 복수의 채널 패턴(141a, 141b, 141c)을 둘러싸도록 형성될 수 있다. 게이트 절연층(162)은 복수의 채널 패턴(141a, 141b, 141c)과 복수의 서브 게이트 전극(127Sa, 127Sb, 127Sc) 사이에 위치할 수 있다. 게이트 절연층(162)은 복수의 채널 패턴(141a, 141b, 141c)과 메인 게이트 전극(127M) 사이에 위치할 수 있다.
소스/드레인 패턴(170)은 복수의 채널 패턴(141a, 141b, 141c)의 측면과 접할 수 있다. 따라서, 소스/드레인 패턴(170)은 복수의 채널 패턴(141a, 141b, 141c)과 연결될 수 있다. 소스/드레인 패턴(170)은 제1 소스/드레인 패턴(171) 및 제2 소스/드레인 패턴(172)을 포함할 수 있다. 제1 소스/드레인 패턴(171)은 제2 소스/드레인 패턴(172)의 측면 및 하부면을 둘러싸는 형태를 가질 수 있다. 복수의 채널 패턴(141a, 141b, 141c)은 제1 소스/드레인 패턴(171)과 접할 수 있고, 제2 소스/드레인 패턴(172)과는 접하지 않을 수 있다. 따라서, 복수의 채널 패턴(141a, 141b, 141c)과 제2 소스/드레인 패턴(172) 사이에는 제1 소스/드레인 패턴(171)이 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 복수의 채널 패턴(141a, 141b, 141c)의 적어도 일부가 제2 소스/드레인 패턴(172)과 접할 수도 있다. 또한, 소스/드레인 패턴(170)이 제1 소스/드레인 패턴(171) 및 제2 소스/드레인 패턴(172)으로 구분되지 않고, 단일층으로 이루어질 수도 있다.
제1 소스/드레인 패턴(171)은 복수의 채널 패턴(141a, 141b, 141c), 게이트 절연층(162), 및 기판(100)과 접하는 외측면(171a)과 제2 소스/드레인 패턴(172)과 접하는 내측면(171b)을 포함할 수 있다. 제1 소스/드레인 패턴(171)의 외측면(171a)은 울퉁불퉁한 곡면으로 이루어질 수 있다. 복수의 채널 패턴(141a, 141b, 141c)과 접하는 제1 소스/드레인 패턴(171)의 외측면(171a)의 부분은 단면상에서 대략 평평하거나 오목한 형상을 가질 수 있다. 게이트 절연층(162)과 접하는 제1 소스/드레인 패턴(171)의 외측면(171a)의 부분은 볼록한 형상을 가질 수 있다. 일 실시예에 따른 반도체 소자의 제조 방법에서 리세스(Rs)를 형성한 후 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)을 선택적으로 식각하는 공정을 더 진행함으로써, 리세스(Rs)의 형상을 울퉁불퉁하게 형성할 수 있다. 이에 따라 제1 소스/드레인 패턴(171)의 외측면(171a)의 형상이 결정될 수 있다. 제1 소스/드레인 패턴(172)의 내측면(171b)은 단면상에서 평평하게 이루어질 수 있다.
소스/드레인 패턴(170)은 SiGe을 포함할 수 있다. 제1 소스/드레인 패턴(171)의 Ge 함유량은 제2 소스/드레인 패턴(172)의 Ge 함유량과 상이할 수 있다. 제1 소스/드레인 패턴(171)은 저농도의 Ge를 포함하는 SiGe으로 이루어질 수 있고, 제2 소스/드레인 패턴(172)은 고농도의 Ge를 포함하는 SiGe으로 이루어질 수 있다. 다만, 소스/드레인 패턴(170)의 물질이 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다.
이하에서는 도 14를 더 참조하여 소스/드레인 패턴(170)의 중심부로부터 제1 방향(x 방향)을 따라 Ge의 농도 분포를 살펴보면 다음과 같다.
도 14는 일 실시예에 따른 반도체 소자 내부의 Ge의 농도 분포를 나타낸 도면이다. 도 14는 도 13의 제2 소스/드레인 패턴(172)의 중심부로부터 화살표 방향(DR)을 따라 제3 서브 게이트 전극(127Sc)에 이르기까지 Ge의 농도를 나타낸다. 화살표 방향(DR)은 제1 방향(x 방향)에 나란할 수 있다.
도 13 및 도 14에 도시된 바와 같이, 소스/드레인 패턴(170)의 중심부(위치가 0nm인 지점)에서 Ge의 농도가 약 40% 이상으로 최대이고, 소스/드레인 패턴(170)의 중심부로부터 멀어질수록 Ge의 농도가 낮아지는 것을 확인할 수 있다. 위치가 대략 6nm와 10nm 사이인 영역에서 Ge의 농도가 약 5% 정도이며, 이는 제1 소스/드레인 패턴(171)을 나타낸다고 볼 수 있다. 제1 소스/드레인 패턴(171)은 저농도의 Ge를 포함하는 SiGe으로 이루어질 수 있고, 제2 소스/드레인 패턴(172)은 고농도의 Ge를 포함하는 SiGe으로 이루어질 수 있다. 위치가 10nm 이상인 영역에서 Ge의 농도가 0%까지 떨어지게 되며, 이는 게이트 절연층(162) 및 게이트 전극(127)을 나타낸다고 볼 수 있다.
다음으로, 도 15 내지 도 23을 참조하여 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명하면 다음과 같다.
도 15 내지 도 23은 일 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 공정 단면도이다.
도 15 내지 도 23에 도시된 실시예는 도 1 내지 도 11에 도시된 실시예와 동일한 부분이 상당하므로, 이에 대한 설명은 생략하고 차이점을 위주로 설명한다. 또한, 앞선 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용한다. 본 실시예에서는 서브 게이트 더미 패턴을 전부 제거하지 않고, 일부 남긴다는 점에서 앞선 실시예와 상이하다.
도 15에 도시된 바와 같이, 기판(100) 위에 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)과 복수의 반도체 패턴(140a, 140b, 140c)의 적층 구조를 형성한다. 이어 메인 게이트 희생 패턴(도시하지 않음)을 형성하고, 절연층(155)을 형성한 후 메인 게이트 희생 패턴을 제거하여 공간(SM)을 형성한다. 도 15는 앞선 실시예의 도 3과 동일하며, 본 단계까지는 앞선 실시예와 동일한 공정이 수행될 수 있다.
도 16에 도시된 바와 같이, 노출되어 있는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 적어도 일부를 제거하여 공간(SS)을 형성한다. 이때, 습식 식각 공정을 이용하여 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)을 제거할 수 있다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)은 공간(SM)의 중심부와 중첩하는 부분으로부터 순차적으로 제거될 수 있다. 따라서, 식각 공정 조건을 제어함으로써, 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 일부 영역은 제거되고, 다른 일부 영역은 남길 수 있다. 예를 들면, 식각 공정의 진행 시간을 제어하여 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 일부 영역만을 제거할 수 있다. 대략 공간(SM)과 제3 방향(Z방향)으로 중첩하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 부분이 제거될 수 있고, 절연층(155)과 제3 방향(Z방향)으로 중첩하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 부분이 남을 수 있다. 공간(SM)과 절연층(155) 사이의 경계부 및 그 주변과 제3 방향(Z방향)으로 중첩하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 부분은 남을 수 있다.
도 17에 도시된 바와 같이, 식각에 의해 형성된 공간(SM, SS) 내에 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc) 및 메인 게이트 더미 패턴(125M)을 형성한다.
복수의 서브 게이트 희생 패턴(121a, 121b, 121c)이 제거된 공간(SS) 내에는 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)이 위치하게 된다. 앞선 실시예에서는 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc) 각각이 제1 방향(x 방향)을 따라 연장되는 단일 패턴으로 형성될 수 있고, 본 실시예에서는 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc) 각각이 분리되어 있는 복수의 패턴으로 형성될 수 있다. 복수의 제1 서브 게이트 더미 패턴(125Sa) 사이에 제1 게이트 희생 패턴(121a)이 위치할 수 있다. 복수의 제1 서브 게이트 더미 패턴(125Sa)과 복수의 제1 게이트 희생 패턴(121a)이 제1 방향(x 방향)을 따라 교대로 배치될 수 있다. 복수의 제2 서브 게이트 더미 패턴(125Sb) 사이에 제2 게이트 희생 패턴(121b)이 위치할 수 있다. 복수의 제2 서브 게이트 더미 패턴(125Sb)과 복수의 제2 게이트 희생 패턴(121b)이 제1 방향(x 방향)을 따라 교대로 배치될 수 있다. 복수의 제3 서브 게이트 더미 패턴(125Sc) 사이에 제3 게이트 희생 패턴(121c)이 위치할 수 있다. 복수의 제3 서브 게이트 더미 패턴(125Sc)과 복수의 제3 게이트 희생 패턴(121c)이 제1 방향(x 방향)을 따라 교대로 배치될 수 있다.
메인 게이트 희생 패턴(123)이 제거된 공간(SM) 내에는 메인 게이트 더미 패턴(125M)이 위치하게 된다.
이어, 메인 게이트 더미 패턴(125M)의 상부 영역을 일정 두께만큼 제거하여 홈(Gva)을 형성하고, 도 18에 도시된 바와 같이 홈(Gva) 내에 캡핑층(157)을 형성할 수 있다.
이어, 연마 공정을 진행하여 절연층(155) 위에 위치하는 캡핑층(156)을 제거하여 절연층(155)의 상부면을 노출시킨다.
도 19에 도시된 바와 같이, 노출되어 있는 절연층(155)을 식각 공정을 이용하여 제거한다.
이어, 복수의 반도체 패턴(140a, 140b, 140c) 및 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)을 식각하여 리세스(Rs)를 형성한다. 리세스(Rs)의 폭은 서브 게이트 희생 패턴(121a, 121b, 121c)의 폭보다 좁을 수 있다. 따라서, 서브 게이트 희생 패턴(121a, 121b, 121c)이 전부 제거되지는 않으며, 일부가 남을 수 있다. 제3 반도체 패턴(140c), 제3 서브 게이트 희생 패턴(121c), 제2 반도체 패턴(140b), 제2 서브 게이트 희생 패턴(121b), 제1 반도체 패턴(140a), 및 제1 서브 게이트 희생 패턴(121a)이 순차적으로 노출되면서 제거될 수 있다. 리세스(Rs)를 형성함에 따라 복수의 반도체 패턴(140c) 및 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 측면이 외부로 노출될 수 있다. 또한, 기판(100)의 상부면이 외부로 노출될 수 있으며, 기판(100)의 상부면이 일부 식각될 수도 있다. 이때, 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)은 외부로 노출되지 않을 수 있다. 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)과 리세스(Rs) 사이에는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)이 위치할 수 있다.
리세스(Rs)를 형성함에 따라 복수의 반도체 패턴(140a, 140b, 140c)이 분리되면서 복수의 채널 패턴(141a, 141b, 141c)을 형성할 수 있다. 리세스(Rs)의 양측에 복수의 채널 패턴(141a, 141b, 141c)이 위치할 수 있다.
도 20에 도시된 바와 같이, 리세스(Rs) 내에 소스/드레인 패턴(170)을 형성한다. 소스/드레인 패턴(170)은 에피택셜 성장법을 이용하여 형성될 수 있다. 이때, 리세스(Rs) 내벽이 시드(seed)로 이용될 수 있다.
앞선 도 7 및 도 8의 실시예에서 리세스(Rs) 내벽은 복수의 채널 패턴(141a, 141b, 141c), 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)의 측면, 및 기판(100)의 상부면으로 이루어져 있다. 복수의 채널 패턴(141a, 141b, 141c) 및 기판(100)은 Si으로 이루어질 수 있으며, 원활하게 에피택셜 성장이 이루어질 수 있으나, 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)은 실리콘 산화물로 이루어져 있어 에피택셜 성장이 제대로 이루어지지 않을 수 있다.
본 실시예에서는 리세스(Rs) 내벽이 복수의 채널 패턴(141a, 141b, 141c), 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 측면, 및 기판(100)의 상부면으로 이루어져 있다. 복수의 채널 패턴(141a, 141b, 141c) 및 기판(100)은 Si으로 이루어질 수 있고, 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)은 SiGe으로 이루어질 수 있으므로, 원활하게 에피택셜 성장이 이루어질 수 있다. 따라서, 안정적인 구조를 가지는 소스/드레인 패턴(170)을 형성할 수 있다.
소스/드레인 패턴(170)은 서브 게이트 희생 패턴(121a, 121b, 121c)과 접하게 되며, 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)과는 접하지 않을 수 있다. 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)과 소스/드레인 패턴(170) 사이에는 서브 게이트 희생 패턴(121a, 121b, 121c)이 위치할 수 있다.
소스/드레인 패턴(170)은 제1 소스/드레인 패턴(171) 및 제2 소스/드레인 패턴(172)을 포함할 수 있다. 먼저, 리세스(Rs) 내에 제1 소스/드레인 패턴(171)을 형성한 후, 제1 소스/드레인 패턴(171) 위에 제2 소스/드레인 패턴(172)을 형성할 수 있다. 제1 소스/드레인 패턴(171)은 복수의 채널 패턴(141a, 141b, 141c), 복수의 서브 게이트 희생 패턴(121a, 121b, 121c), 및 기판(100)과 직접적으로 접할 수 있다. 제2 소스/드레인 패턴(172)은 복수의 채널 패턴(141a, 141b, 141c), 복수의 서브 게이트 희생 패턴(121a, 121b, 121c), 및 기판(100)과 직접적으로 접하지 않을 수 있다. 제2 소스/드레인 패턴(172)과 복수의 채널 패턴(141a, 141b, 141c) 사이에는 제1 소스/드레인 패턴(171)이 위치할 수 있다. 제2 소스/드레인 패턴(172)과 복수의 서브 게이트 희생 패턴(121a, 121b, 121c) 사이에는 제1 소스/드레인 패턴(171)이 위치할 수 있다. 제2 소스/드레인 패턴(172)과 기판(100) 사이에는 제1 소스/드레인 패턴(171)이 위치할 수 있다.
제1 소스/드레인 패턴(171)은 저농도의 Ge를 포함하는 SiGe으로 이루어질 수 있고, 제2 소스/드레인 패턴(172)은 고농도의 Ge를 포함하는 SiGe으로 이루어질 수 있다. 제1 소스/드레인 패턴(171)의 Ge 함유량은 제2 소스/드레인 패턴(172)의 Ge 함유량보다 낮을 수 있다. 제1 소스/드레인 패턴(171)의 Ge 함유량과 제2 소스/드레인 패턴(172)의 Ge 함유량의 차이는 약 20% 이상일 수 있다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)은 중농도의 Ge를 포함하는 SiGe으로 이루어질 수 있다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 Ge 함유량은 제1 소스/드레인 패턴(171)의 Ge 함유량보다 높고, 제2 소스/드레인 패턴(172)의 Ge 함유량보다 낮을 수 있다. 제1 소스/드레인 패턴(171)의 Ge 함유량과 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 Ge 함유량은 차이는 약 5% 이상일 수 있다.
이어, 소스/드레인 패턴(170) 위에 보호막(158)을 형성하고, 보호막(158) 위에 절연층(159)을 형성한다. 절연층(159)의 상부 영역을 일정 두께만큼 제거하여 홈(Gvb)을 형성한다.
도 21에 도시된 바와 같이, 홈(Gvb) 내에 캡핑층(160)을 형성한다.
이어, 메인 게이트 더미 패턴(125M)의 상부면이 노출될 때까지 연마 공정을 진행할 수 있다.
도 22에 도시된 바와 같이, 노출되어 있는 메인 게이트 더미 패턴(125M)을 식각 공정을 이용하여 제거한다. 메인 게이트 더미 패턴(125M)이 제거되면서 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)이 외부로 노출될 수 있으며, 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)도 함께 제거될 수 있다.
서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc) 및 메인 게이트 더미 패턴(125M)은 채널 패턴(141a, 141b, 141c) 및 서브 게이트 희생 패턴(121a, 121b, 121c)과의 선택비가 큰 물질로 이루어진다. 예를 들면, 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc) 및 메인 게이트 더미 패턴(125M)은 실리콘 산화물로 이루어질 수 있고, 채널 패턴(141a, 141b, 141c)은 Si으로 이루어질 수 있으며, 서브 게이트 희생 패턴(121a, 121b, 121c)은 SiGe으로 이루어질 수 있다. 실리콘 산화물에 대한 식각률이 상대적으로 높은 식각액을 이용하여 식각 공정을 진행할 수 있다. 따라서, 메인 게이트 더미 패턴(125M) 및 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)은 제거되고, 복수의 채널 패턴(141a, 141b, 141c) 및 서브 게이트 희생 패턴(121a, 121b, 121c)은 남게 된다. 이때, 소스/드레인 패턴(170)은 채널 패턴(141a, 141b, 141c) 및 서브 게이트 희생 패턴(121a, 121b, 121c)에 의해 덮여 있으며, 외부로 노출되지 않을 수 있다. 서브 게이트 희생 패턴(121a, 121b, 121c)의 일측면은 소스/드레인 패턴(170)과 접할 수 있고, 타측면은 외부로 노출될 수 있다.
도 23에 도시된 바와 같이, 메인 게이트 더미 패턴(125M) 및 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)이 제거된 공간 내에 게이트 절연층(162)을 형성하고, 게이트 절연층(162) 위에 게이트 전극(127)을 형성한다. 게이트 전극(127)은 복수의 서브 게이트 전극(127Sa, 127Sb, 127Sc) 및 메인 게이트 전극(127M)을 포함할 수 있다.
복수의 서브 게이트 전극(127Sa, 127Sb, 127Sc)은 복수의 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)이 제거된 공간 내에 위치하게 된다. 각 서브 게이트 전극(127Sa, 127Sb, 127Sc)과 소스/드레인 패턴(170) 사이에는 게이트 절연층(162) 및 서브 게이트 희생 패턴(121a, 121b, 121c)이 위치할 수 있다.
메인 게이트 전극(127M)은 메인 게이트 더미 패턴(125M)이 제거된 공간 내에 위치하게 된다. 메인 게이트 전극(127M)은 게이트 절연층(162) 위에 위치하게 되며, 공간 내를 채우도록 형성된다.
일 실시예에 따른 반도체 소자의 제조 방법에서는 소스/드레인 패턴(170)을 형성하기 전에 SiGe으로 이루어지는 메인 게이트 희생 패턴(123) 및 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)을 대체하도록 실리콘 산화물로 이루어지는 메인 게이트 더미 패턴(125M) 및 서브 게이트 더미 패턴(125Sa, 125Sb, 125Sc)을 형성함으로써, 소스/드레인 패턴(170)의 손상을 방지할 수 있다.
다음으로, 도 23과 함께 도 24를 참조하여 일 실시예에 따른 반도체 소자에 대해 설명하면 다음과 같다.
도 24는 도 23의 B영역을 확대하여 나타낸 도면이다.
도 23 및 도 24에 도시된 바와 같이, 일 실시예에 따른 반도체 소자는 기판(100), 기판(100) 위에 서로 이격되어 적층되어 있는 복수의 채널 패턴(141a, 141b, 141c), 복수의 채널 패턴(141a, 141b, 141c)을 둘러싸는 게이트 전극(127), 복수의 채널 패턴(141a, 141b, 141c)과 게이트 전극(127) 사이에 위치하는 게이트 절연층(162), 복수의 채널 패턴(141a, 141b, 141c)의 양측에 위치하는 소스/드레인 패턴(170), 및 게이트 전극(127)과 소스/드레인 패턴(170) 사이에 위치하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)을 포함한다.
앞선 도 11 내지 도 13의 실시예에서 소스/드레인 패턴(170)은 게이트 절연층(162)과 접할 수 있고, 본 실시예에서 소스/드레인 패턴(170)은 게이트 절연층(162)과 접하지 않을 수 있다. 소스/드레인 패턴(170)과 게이트 절연층(162) 사이에는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)이 위치할 수 있다. 게이트 절연층(162)과 접하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 측면(121a1, 121b1, 121c1)은 단면상에서 오목한 형상을 가질 수 있다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 측면(121a1, 121b1, 121c1)은 제3 방향(z 방향)과 나란한 방향으로 연장되는 제1 가상선(VL1)을 따라 나란하게 정렬될 수 있다. 소스/드레인 패턴(170)과 접하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제2 측면(121a2, 121b2, 121c2)은 단면상에서 오목한 형상을 가질 수 있다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제2 측면(121a2, 121b2, 121c2)은 제3 방향(z 방향)과 나란한 방향으로 연장되는 제2 가상선(VL2)을 따라 나란하게 정렬될 수 있다. 제1 가상선(VL1)과 제2 가상선(VL2) 사이의 폭은 일정할 수 있다. 이에 따라 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 방향(x 방향)으로의 최소 폭은 일정할 수 있다.
복수의 서브 게이트 희생 패턴(121a, 121b, 121c) 및 소스/드레인 패턴(170)은 SiGe을 포함할 수 있다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 Ge 함유량, 제1 소스/드레인 패턴(171)의 Ge 함유량, 및 제2 소스/드레인 패턴(172)의 Ge 함유량은 상이할 수 있다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)은 중농도의 Ge를 포함하는 SiGe으로 이루어질 수 있고, 제1 소스/드레인 패턴(171)은 저농도의 Ge를 포함하는 SiGe으로 이루어질 수 있으며, 제2 소스/드레인 패턴(172)은 고농도의 Ge를 포함하는 SiGe으로 이루어질 수 있다. 다만, 복수의 서브 게이트 희생 패턴(121a, 121b, 121c) 및 소스/드레인 패턴(170)의 물질이 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다.
이하에서는 도 25를 더 참조하여 소스/드레인 패턴(170)의 중심부로부터 제1 방향(x 방향)을 따라 Ge의 농도 분포를 살펴보면 다음과 같다.
도 25는 일 실시예에 따른 반도체 소자 내부의 Ge의 농도 분포를 나타낸 도면이다. 도 25는 도 24의 제2 소스/드레인 패턴(172)의 중심부로부터 화살표 방향(DR)을 따라 제3 서브 게이트 전극(127Sc)에 이르기까지 Ge의 농도를 나타낸다. 화살표 방향(DR)은 제1 방향(x 방향)에 나란할 수 있다.
도 24 및 도 25에 도시된 바와 같이, 소스/드레인 패턴(170)의 중심부(위치가 0nm인 지점)에서 Ge의 농도가 약 40% 이상으로 최대이고, 소스/드레인 패턴(170)의 중심부로부터 멀어질수록 Ge의 농도가 낮아지다가 다시 증가한 후 감소하는 것을 확인할 수 있다. 위치가 대략 6nm와 10nm 사이인 영역에서 Ge의 농도가 약 5% 정도이며, 이는 제1 소스/드레인 패턴(171)을 나타낸다고 볼 수 있다. 제1 소스/드레인 패턴(171)은 저농도의 Ge를 포함하는 SiGe으로 이루어질 수 있고, 제2 소스/드레인 패턴(172)은 고농도의 Ge를 포함하는 SiGe으로 이루어질 수 있다. 위치가 10nm와 12nm 사이인 영역에서 Ge의 농도가 약 30%까지 증가하는 부분이 있으며, 이는 서브 게이트 희생 패턴(121a, 121b, 121c)을 나타낸다고 볼 수 있다. 위치가 12nm 이상인 영역에서 Ge의 농도가 0%까지 떨어지게 되며, 이는 게이트 절연층(162) 및 게이트 전극(127)을 나타낸다고 볼 수 있다.
다음으로, 도 26 내지 도 32를 참조하여 일 실시예에 따른 반도체 소자의 다양한 변형예에 대해 설명하면 다음과 같다.
도 26 내지 도 32는 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 26 내지 도 32에 도시된 바와 같이, 일 실시예에 따른 반도체 소자는 기판(100), 기판(100) 위에 서로 이격되어 적층되어 있는 복수의 채널 패턴(141a, 141b, 141c), 복수의 채널 패턴(141a, 141b, 141c)을 둘러싸는 게이트 전극(127), 복수의 채널 패턴(141a, 141b, 141c)과 게이트 전극(127) 사이에 위치하는 게이트 절연층(162), 복수의 채널 패턴(141a, 141b, 141c)의 양측에 위치하는 소스/드레인 패턴(170), 및 게이트 전극(127)과 소스/드레인 패턴(170) 사이에 위치하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)을 포함한다.
도 26에 도시된 실시예에서 게이트 절연층(162)과 접하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 측면(121a1, 121b1, 121c1)은 단면상에서 오목한 형상을 가질 수 있다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 측면(121a1, 121b1, 121c1)는 제3 방향(z 방향)과 나란한 방향으로 연장되는 제1 가상선(VL1)을 따라 나란하게 정렬될 수 있다. 소스/드레인 패턴(170)과 접하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제2 측면(121a2, 121b2, 121c2)은 단면상에서 오목한 형상을 가질 수 있다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제2 측면(121a2, 121b2, 121c2)은 제3 방향(z 방향)에 비스듬한 방향으로 연장되는 제2 가상선(VL2)을 따라 나란하게 정렬될 수 있다. 제1 가상선(VL1)과 제2 가상선(VL2) 사이의 폭은 기판(100)으로부터 멀어질수록 점차적으로 좁아질 수 있다. 이에 따라 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 방향(x 방향)으로의 최소 폭은 제1 서브 게이트 희생 패턴(121a), 제2 서브 게이트 희생 패턴(121b), 제3 서브 게이트 희생 패턴(121c)의 순으로 줄어들 수 있다. 이는 리세스(Rs)를 형성하는 공정에서 먼저 노출되는 제3 서브 게이트 희생 패턴(121a)이 나머지 부분에 비해 상대적으로 더 많이 식각될 수 있기 때문이다.
도 27에 도시된 실시예에서는 게이트 절연층(162)과 접하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 측면(121a1, 121b1, 121c1)은 단면상에서 오목한 형상을 가질 수 있다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 측면(121a1, 121b1, 121c1)는 제3 방향(z 방향)에 비스듬한 방향으로 연장되는 제1 가상선(VL1)을 따라 나란하게 정렬될 수 있다. 소스/드레인 패턴(170)과 접하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제2 측면(121a2, 121b2, 121c2)은 단면상에서 오목한 형상을 가질 수 있다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제2 측면(121a2, 121b2, 121c2)은 제3 방향(z 방향)에 비스듬한 방향으로 연장되는 제2 가상선(VL2)을 따라 나란하게 정렬될 수 있다. 제1 가상선(VL1)과 제2 가상선(VL2)은 서로 다른 방향으로 연장될 수 있다. 제1 가상선(VL1)과 제2 가상선(VL2) 사이의 폭은 기판(100)으로부터 멀어질수록 점차적으로 좁아질 수 있다. 이에 따라 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 방향(x 방향)으로의 최소 폭은 제1 서브 게이트 희생 패턴(121a), 제2 서브 게이트 희생 패턴(121b), 제3 서브 게이트 희생 패턴(121c)의 순으로 줄어들 수 있다. 이는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 적어도 일부를 제거하여 공간(SS)을 형성하는 공정 및 리세스(Rs)를 형성하는 공정에서 먼저 노출되는 제3 서브 게이트 희생 패턴(121a)이 나머지 부분에 비해 상대적으로 더 많이 식각될 수 있기 때문이다.
도 28에 도시된 실시예에서 게이트 절연층(162)과 접하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 측면(121a1, 121b1, 121c1)은 단면상에서 오목한 형상을 가질 수 있다. 소스/드레인 패턴(170)과 접하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제2 측면(121a2, 121b2, 121c2)은 단면상에서 평평한 형상을 가질 수 있다.
도 29에 도시된 실시예에서 게이트 절연층(162)과 접하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 측면(121a1, 121b1, 121c1)은 단면상에서 평평한 형상을 가질 수 있다. 소스/드레인 패턴(170)과 접하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제2 측면(121a2, 121b2, 121c2)은 단면상에서 평평한 형상을 가질 수 있다.
도 30에 도시된 실시예에서 게이트 절연층(162)과 접하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 측면(121a1, 121b1, 121c1)은 단면상에서 평평한 형상을 가질 수 있다. 소스/드레인 패턴(170)과 접하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제2 측면(121a2, 121b2, 121c2)은 단면상에서 오목한 형상을 가질 수 있다.
도 31에 도시된 실시예에서 게이트 절연층(162)과 접하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 측면(121a1, 121b1, 121c1)은 단면상에서 오목한 형상을 가질 수 있다. 소스/드레인 패턴(170)과 접하는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제2 측면(121a2, 121b2, 121c2)은 단면상에서 오목한 형상을 가질 수 있다. 이때, 제2 측면(121a2, 121b2, 121c2)의 오목한 형상은 각진 형태로 이루어질 수 있다.
일 실시예에 따른 반도체 소자의 제조 방법에서 리세스(Rs)를 형성한 후 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)을 선택적으로 식각하는 공정을 더 진행함으로써, 리세스(Rs)의 형상을 울퉁불퉁하게 형성할 수 있다. 이에 따라 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제2 측면(121a2, 121b2, 121c2)이 단면상에서 오목한 형상을 가질 수 있다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)을 선택적으로 식각하는 공정에서 플라즈마를 이용하는 경우에는 제2 측면(121a2, 121b2, 121c2)의 오목한 형상이 둥근 형태로 이루어질 수 있다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)을 선택적으로 식각하는 공정에서 습식 식각 방식을 이용하는 경우에는 제2 측면(121a2, 121b2, 121c2)의 오목한 형상이 각진 형태로 이루어질 수 있다.
도 32에 도시된 실시예에서 복수의 서브 게이트 희생 패턴(121a, 121b, 121c, 121d)은 제1 서브 게이트 희생 패턴(121a), 제2 서브 게이트 희생 패턴(121b), 제3 서브 게이트 희생 패턴(121c), 및 제4 서브 게이트 희생 패턴(121d)을 포함할 수 있다. 복수의 채널 패턴(141a, 141b, 141c, 141d)은 제1 채널 패턴(141a), 제2 채널 패턴(141b), 제3 채널 패턴(141c), 및 제4 채널 패턴(141d)을 포함할 수 있다. 복수의 서브 게이트 전극(127Sa, 127Sb, 127Sc, 127Sd)은 제1 서브 게이트 전극(127Sa), 제2 서브 게이트 전극(127Sb), 제3 서브 게이트 전극(127Sc), 및 제4 서브 게이트 전극(127Sd)을 포함할 수 있다.
이는 복수의 서브 게이트 희생 패턴(121a, 121b, 121c, 121d)과 복수의 반도체 패턴을 교대로 적층하여 형성하는 공정에서 각 구성 요소의 적층 수를 조절하여 구현할 수 있다. 예를 들면, 4개의 서브 게이트 희생 패턴(121a, 121b, 121c, 121d)과 4개의 반도체 패턴을 교대로 적층하여 도 32의 구조를 구현할 수 있다. 다만, 서브 게이트 희생 패턴(121a, 121b, 121c, 121d)의 개수, 채널 패턴(141a, 141b, 141c, 141d)의 개수, 및 서브 게이트 전극(127Sa, 127Sb, 127Sc, 127Sd)의 개수가 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다.
도 28, 도 29, 및 도 31에서 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 측면(121a1, 121b1, 121c1)의 정렬 방향과 제2 측면(121a2, 121b2, 121c2)의 정렬 방향이 나란한 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 앞선 실시예들과 마찬가지로 제1 측면(121a1, 121b1, 121c1)의 정렬 방향과 제2 측면(121a2, 121b2, 121c2)의 정렬 방향이 상이할 수도 있다. 또한, 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 방향(x 방향)으로의 최소 폭이 일정한 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 앞선 실시예들과 마찬가지로 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 방향(x 방향)으로의 최소 폭이 상이할 수도 있다.
도 30 및 도 32에서 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 측면(121a1, 121b1, 121c1)의 정렬 방향과 제2 측면(121a2, 121b2, 121c2)의 정렬 방향이 상이한 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 측면(121a1, 121b1, 121c1)의 정렬 방향과 제2 측면(121a2, 121b2, 121c2)의 정렬 방향이 나란할 수도 있다. 또한, 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 방향(x 방향)으로의 최소 폭이 상이한 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 복수의 서브 게이트 희생 패턴(121a, 121b, 121c)의 제1 방향(x 방향)으로의 최소 폭이 일정할 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 기판
121a, 121b, 121c: 서브 게이트 희생 패턴
123: 메인 게이트 더미 패턴
125M: 메인 게이트 더미 패턴
125Sa, 125Sb, 125Sc: 서브 게이트 더미 패턴
127: 게이트 전극
127M: 메인 게이트 전극
127Sa, 127Sb, 127Sc: 서브 게이트 전극
141a, 141b, 141c: 채널 패턴
170: 소스/드레인 패턴
171: 제1 소스/드레인 패턴
172: 제2 소스/드레인 패턴
140a, 140b, 140c: 반도체 패턴

Claims (10)

  1. 기판 위에 복수의 서브 게이트 희생 패턴 및 복수의 반도체 패턴을 교대로 적층하는 단계,
    상기 복수의 서브 게이트 희생 패턴 및 상기 복수의 반도체 패턴의 적층 구조 위에 서로 이격되어 있는 복수의 메인 게이트 희생 패턴을 형성하는 단계,
    상기 복수의 메인 게이트 희생 패턴 사이에 제1 절연층을 형성하는 단계,
    상기 복수의 메인 게이트 희생 패턴을 제거하는 단계,
    상기 복수의 서브 게이트 희생 패턴을 제거하는 단계,
    상기 복수의 메인 게이트 희생 패턴이 제거된 공간 내에 메인 게이트 더미 패턴을 형성하고, 상기 복수의 서브 게이트 희생 패턴이 제거된 공간 내에 복수의 서브 게이트 더미 패턴을 형성하는 단계,
    상기 제1 절연층을 제거하고, 상기 제1 절연층이 제거된 공간 아래에 리세스를 형성하는 단계,
    상기 리세스 내에 소스/드레인 패턴을 형성하는 단계,
    상기 소스/드레인 패턴 위에 제2 절연층을 형성하는 단계,
    상기 메인 게이트 더미 패턴 및 상기 서브 게이트 더미 패턴을 제거하는 단계, 및
    상기 메인 게이트 더미 패턴 및 상기 서브 게이트 더미 패턴이 제거된 공간 내에 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 복수의 서브 게이트 희생 패턴은 SiGe으로 이루어지고,
    상기 복수의 반도체 패턴은 Si으로 이루어지고,
    상기 소스/드레인 패턴은 SiGe으로 이루어지고,
    상기 복수의 서브 게이트 더미 패턴은 상기 소스/드레인 패턴과 상이한 물질로 이루어지는 반도체 소자의 제조 방법.
  3. 제2항에서,
    상기 리세스를 형성하는 단계에서,
    상기 제1 절연층이 제거된 공간 아래에 위치하는 반도체 패턴의 부분을 제거하고,
    상기 제1 절연층이 제거된 공간 아래에 위치하는 복수의 서브 게이트 더미 패턴의 부분을 제거하는 반도체 소자의 제조 방법.
  4. 제3항에서,
    상기 소스/드레인 패턴을 형성하는 단계는,
    상기 리세스 내에 제1 소스/드레인 패턴을 형성하는 단계, 및
    상기 제1 소스/드레인 패턴 위에 제2 소스/드레인 패턴을 형성하는 단계를 포함하고,
    상기 제1 소스/드레인 패턴의 Ge 함유량은 상기 제2 소스/드레인 패턴의 Ge 함유량보다 낮은 반도체 소자의 제조 방법.
  5. 제2항에서,
    상기 리세스를 형성하는 단계에서,
    상기 제1 절연층이 제거된 공간 아래에 위치하는 반도체 패턴의 부분을 제거하고,
    상기 제1 절연층이 제거된 공간 아래에 위치하는 복수의 서브 게이트 희생 패턴의 부분을 제거하는 반도체 소자의 제조 방법.
  6. 제5항에서,
    상기 복수의 서브 게이트 희생 패턴을 제거하는 단계에서,
    상기 복수의 서브 게이트 희생 패턴의 일부 영역을 제거하고, 다른 일부 영역을 남기는 반도체 소자의 제조 방법.
  7. 제5항에서,
    상기 소스/드레인 패턴을 형성하는 단계는,
    상기 리세스 내에 제1 소스/드레인 패턴을 형성하는 단계, 및
    상기 제1 소스/드레인 패턴 위에 제2 소스/드레인 패턴을 형성하는 단계를 포함하고,
    상기 제1 소스/드레인 패턴의 Ge 함유량은 상기 제2 소스/드레인 패턴의 Ge 함유량보다 낮고,
    상기 복수의 서브 게이트 희생 패턴의 Ge 함유량은 상기 제1 소스/드레인 패턴의 Ge 함유량보다 높고, 상기 제2 소스/드레인 패턴의 Ge 함유량보다 낮은 반도체 소자의 제조 방법.
  8. 기판,
    상기 기판 위에 서로 이격되어 적층되어 있는 복수의 채널 패턴,
    상기 복수의 채널 패턴을 둘러싸는 게이트 전극,
    상기 복수의 채널 패턴과 상기 게이트 전극 사이에 위치하는 게이트 절연층,
    상기 복수의 채널 패턴의 양측에 위치하는 소스/드레인 패턴, 및
    상기 게이트 전극과 상기 소스/드레인 패턴 사이에 위치하는 복수의 서브 게이트 희생 패턴을 포함하는 반도체 소자.
  9. 제8항에서,
    상기 복수의 서브 게이트 희생 패턴은 SiGe으로 이루어지고,
    상기 복수의 채널 패턴은 Si으로 이루어지고,
    상기 소스/드레인 패턴은 SiGe으로 이루어지는 반도체 소자.
  10. 제9항에서,
    상기 소스/드레인 패턴은 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴을 포함하고,
    상기 제1 소스/드레인 패턴은 상기 복수의 서브 게이트 희생 패턴과 상기 제2 소스/드레인 패턴 사이에 위치하고,
    상기 제1 소스/드레인 패턴의 Ge 함유량은 상기 제2 소스/드레인 패턴의 Ge 함유량보다 낮고,
    상기 복수의 서브 게이트 희생 패턴의 Ge 함유량은 상기 제1 소스/드레인 패턴의 Ge 함유량보다 높고, 상기 제2 소스/드레인 패턴의 Ge 함유량보다 낮은 반도체 소자.
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