KR20180138381A - 수직형 메모리 장치 - Google Patents

수직형 메모리 장치 Download PDF

Info

Publication number
KR20180138381A
KR20180138381A KR1020170078531A KR20170078531A KR20180138381A KR 20180138381 A KR20180138381 A KR 20180138381A KR 1020170078531 A KR1020170078531 A KR 1020170078531A KR 20170078531 A KR20170078531 A KR 20170078531A KR 20180138381 A KR20180138381 A KR 20180138381A
Authority
KR
South Korea
Prior art keywords
gate electrode
layers
holes
layer
channel
Prior art date
Application number
KR1020170078531A
Other languages
English (en)
Other versions
KR102380820B1 (ko
Inventor
김혁
장대현
정승필
조성일
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170078531A priority Critical patent/KR102380820B1/ko
Priority to US15/849,094 priority patent/US10319864B2/en
Priority to CN201810641827.9A priority patent/CN109103193B/zh
Publication of KR20180138381A publication Critical patent/KR20180138381A/ko
Priority to US16/400,443 priority patent/US10749042B2/en
Application granted granted Critical
Publication of KR102380820B1 publication Critical patent/KR102380820B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H01L27/11556—
    • H01L27/11521—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

본 발명의 일 실시예에 따른 수직형 메모리 장치는, 반도체 기판의 셀 영역 상에 적층된 복수의 게이트 전극층들, 상기 복수의 게이트 전극층들 중 최상부 게이트 전극층을 분할하면서 제1 방향으로 연장되고, 서로 이격된 복수의 상부 분리 절연층들, 상기 복수의 상부분리 절연층들 사이에 위치하는 상기 복수의 게이트 전극층들을 관통하는 복수의 채널 홀들 및 상기 복수의 상부 분리 절연층들의 적어도 일부를 지나는 복수의 제1 지지 홀들을 포함하고, 상기 셀 영역에서 등간격으로 배열된 복수의 수직 홀들, 상기 복수의 채널 홀들 내에 배치된 복수의 채널 구조체들, 및 상기 복수의 제1 지지 홀들 내에 배치된 복수의 제1 지지 구조체들;을 포함한다. 상기 복수의 채널 홀들과 상기 복수의 제1 지지 홀들은 서로 동일한 직경을 가지고, 상기 복수의 채널 구조체들과 상기 복수의 제1 지지 구조체들은 서로 다른 물질층을 포함할 수 있다.

Description

수직형 메모리 장치 {VERTICAL TYPE MEMORY DEVICE}
본 발명은 수직형 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 셀들이 적층된 수직형 메모리 장치가 제안되었다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 채널 홀들의 식각 공정에 관련된 불량들이 개선된 수직형 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 수직형 메모리 장치는, 반도체 기판의 셀 영역 상에 적층된 복수의 게이트 전극층들, 상기 복수의 게이트 전극층들 중 최상부 게이트 전극층을 분할하면서 제1 방향으로 연장되고, 서로 이격된 복수의 상부 분리 절연층들, 상기 복수의 상부분리 절연층들 사이에 위치하는 상기 복수의 게이트 전극층들을 관통하는 복수의 채널 홀들 및 상기 복수의 상부 분리 절연층들의 적어도 일부를 지나는 복수의 제1 지지 홀들을 포함하고, 상기 셀 영역에서 등간격으로 배열된 복수의 수직 홀들, 상기 복수의 채널 홀들 내에 배치된 복수의 채널 구조체들, 및 상기 복수의 제1 지지 홀들 내에 배치된 복수의 제1 지지 구조체들을 포함하고, 상기 복수의 채널 홀들과 상기 복수의 제1 지지 홀들은 서로 동일한 직경을 가지고, 상기 복수의 채널 구조체들과 상기 복수의 제1 지지 구조체들은 서로 다른 물질층을 포함할 수 있다.
본 발명의 일 실시예에 따른 수직형 메모리 장치는, 반도체 기판의 셀 영역 상에 교대로 적층된 복수의 게이트 전극층들 및 복수의 몰드 절연층들, 상기 복수의 게이트 전극층들 중 최상부의 게이트 전극층을 복수의 영역들로 분할하며 제1 방향으로 연장되고 서로 이격되는 복수의 분리 절연층들, 상기 반도체 기판의 상면에 수직한 방향으로 상기 복수의 게이트 전극층들을 관통하며 등간격으로 배치된 복수의 수직 구조체들을 포함하고, 상기 복수의 게이트 전극층들 중 중간 게이트 전극층들은 각각 동일한 평면에서 일체로 형성되며 상기 중간 게이트 전극층들 상에 상기 복수의 분리 절연층들이 배치되고, 상기 복수의 수직 구조체들은 상기 복수의 분리 절연층들과 이격되는 복수의 채널 구조체들 및 상기 복수의 분리 절연층들과 접촉하는 제1 지지 구조체들을 포함할 수 있다.
본 발명의 일 실시예에 따른 수직형 메모리 장치는, 셀 영역을 가지는 반도체 기판, 상기 반도체 기판의 상기 셀 영역 상에 적층된 복수의 게이트 전극층들, 상기 복수의 게이트 전극층들 중 최상부의 게이트 전극층을 복수의 영역들로 분할하며 제1 방향으로 연장되며, 주기적으로 배치된 상부 트렌치들,상기 복수의 게이트 전극층들 중 최하부의 게이트 전극층을 복수의 영역들로 분할하며 제1 방향으로 연장되며, 주기적으로 배치된 하부 트렌치들, 및 상기 반도체 기판의 상면에 수직한 방향으로 상기 복수의 게이트 전극층들을 관통하며, 상기 셀 영역에서 균일한 간격으로 배치된 복수의 수직 홀들을 포함하고, 복수의 수직 홀들은 상기 상부 트렌치들 및 상기 하부 트렌치들과 중첩하는 위치에 배치되는 지지 홀들 및 상기 복수의 수직 홀들은 상기 상부 트렌치들 및 상기 하부 트렌치들과 이격된 채널 홀들을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 채널 홀들의 식각 공정에 관련된 불량들이 개선된 수직형 메모리 장치가 제공될 수 있다.
본 발명의 일 실시예에 따르면, 채널 홀들의 식각 공정에 관련된 불량들이 개선되고 제조 공정이 단순화된 수직형 메모리 장치의 제조 방법이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 4 내지 도 10은 도 1 내지 도 3에 도시된 수직형 메모리 장치의 제조 방법을 설명하는 도면들이다.
도 11 및 도 12는 본 발명의 다른 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 13은 도 11 및 도 12에 도시된 수직형 메모리 장치의 제조 방법을 설명하는 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다.
도 15 및 도 16은 본 발명의 다른 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 17 내지 도 25는 본 발명의 다른 실시예들에 따른 수직형 메모리 장치의 개략적인 평면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이고, 도 2 및 도 3은 도 1에 도시된 수직형 메모리 장치의 개략적인 단면도들이다. 도 2는 도 1의 I-I'선을 따라 절단된 단면도이고, 도 3은 도 1의 II-II' 선을 따라 절단된 단면도이다.
도 1 내지 3을 함께 참조하면, 일 실시예에 따른 수직형 메모리 장치는 반도체 기판(101), 복수의 공통 소스 영역들(108), 복수의 몰드 절연층(114), 복수의 게이트 전극층(133), 복수의 하부 분리 절연층들(141), 복수의 상부 분리 절연층들(143), 복수의 수직 홀들(H), 복수의 채널 구조체들(CH), 및 복수의 지지 구조체들(DS)을 포함할 수 있다.
반도체 기판(101)은 복수의 메모리 셀들이 형성되는 셀 영역 및 상기 셀 영역의 주변에 배치되고 상기 메모리 셀들을 제어하는 주변 회로들이 형성되는 주변 회로 영역을 가질 수 있다.
도 1 내지 도 3은 반도체 기판(101)의 셀 영역의 일부에 대응되는 상기 수직형 메모리 장치의 구조를 도시한 것이고, 반도체 기판(101)의 전체 셀 영역에서 도 1 내지 도 3에 도시된 구조와 동일한 구조가 반복된다.
반도체 기판(101)은 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 반도체 기판(101)은 제 1 방향(예를 들어, X축 방향)으로 연장되는 공통 소스 영역(108)을 포함할 수 있다. 공통 소스 영역(108)은 예를 들어, 반도체 기판(101)의 상부에 n형 불순물로 도핑된 불순물 영역일 수 있다.
반도체 기판(101) 상에 복수의 게이트 전극층들(133)과 복수의 몰드 절연층들(114)이 번갈아 적층될 수 있다. 복수의 게이트 전극층들(133)과 복수의 몰드 절연층들(114)은 함께 게이트 구조체를 이룰 수 있다.
최하부 게이트 전극층(133)을 복수의 영역으로 분할하며 예를 들어, 상기 제1 방향으로 연장되는 복수의 제1 트렌치들(T1) 내에 복수의 하부 분리 절연층들(141)이 배치될 수 있다. 제1 트렌치(T1)는 하부 트렌치로 지칭될 수 있다. 최하부 게이트 전극층(133)은 상기 제1 방향으로 연장되는 복수의 하부 분리 절연층들(141)에 의해 복수의 영역들로 분할될 수 있고, 상기 복수의 영역들은 서로 전기적으로 절연될 수 있다. 복수의 하부 분리 절연층들(141)은 상기 제1 방향과 교차하는 제2 방향(예를 들어, Y축 방향)에서 특정 간격으로 배치될 수 있다. 복수의 하부 분리 절연층들(141)의 상면들은 최하부 게이트 전극층(133)의 상면과 공면을 이룰 수 있다. 최하부 게이트 전극층(133)의 상기 복수의 영역들은 복수의 하부 선택 라인들로 지칭될 수 있다. 일 실시예에서, 복수의 하부 분리 절연층들(141)은 생략될 수 있다.
최상부 게이트 전극층(133)을 복수의 영역으로 분할하며, 예를 들어, 상기 제1 방향으로 연장되는 복수의 제2 트렌치들(T2) 내에 복수의 상부 분리 절연층들(143)이 배치될 수 있다. 제2 트렌치(T2)는 상부 트렌치로 지칭될 수 있다. 최상부 게이트 전극층(133)은 상기 제1 방향으로 연장되는 복수의 상부 분리 절연층(143)에 의해 복수의 영역들로 분할될 수 있고, 상기 복수의 영역들은 서로 전기적으로 절연될 수 있다. 복수의 상부 분리 절연층들(143)은 상기 제1 방향과 교차하는 상기 제2 방향에서 특정 간격으로 배치될 수 있다. 최상부 게이트 전극층(133)의 상기 복수의 영역들은 복수의 상부 선택 라인들로 지칭될 수 있다. 복수의 제2 트렌치(T2)는 최상부 게이트 전극층(133) 뿐만 아니라 최상부 몰드 절연층(114)도 복수의 영역으로 분할할 수 있다. 즉, 복수의 상부 분리 절연층(143)은 최상부 몰드 절연층(114)을 복수의 영역으로 분할할 수 있다. 복수의 상부 분리 절연층들(143)의 상면들은 최상부 몰드 절연층(114)의 상면과 공면을 이룰 수 있다. 복수의 상부 분리 절연층들(143)과 복수의 하부 분리 절연층들(141)은 상기 제2 방향에서 서로 중첩되는 위치에 배치될 수 있다.
최하부 게이트 전극층(133) 및 최상부 게이트 전극층(133)을 제외한 중간 게이트 전극층들(133)은 각각 반도체 기판(101)의 상기 셀 영역의 전체 영역에서 분할되지 않을 수 있다. 중간 게이트 전극층들(133)은 상기 셀 영역의 전체 영역에서 동일한 평면에서, 동일한 수직 레벨에서, 일체로 형성될 수 있다.
최하부 게이트 전극층(133) 및 최상부 게이트 전극층(133)을 제외한 중간 게이트 전극층들(133)은 워드 라인들로 지칭될 수 있다. 상기 워드 라인들은 상기 셀 영역의 전체 영역에서 동일한 평면에서, 동일한 수직 레벨에서, 일체로 형성될 수 있다.
본 발명의 일 실시예에 따른 상기 수직형 메모리 장치는 반도체 기판(101)의 상면에 수직한 방향으로 복수의 게이트 전극층들(133)을 관통하여 반도체 기판(101)의 상부까지 연장되고, 상기 셀 영역 전체에서 등간격으로 규칙적으로 배열된 복수의 수직 홀들(H)을 포함할 수 있다.
복수의 수직 홀들(H)은 인접한 3개의 수직 홀들(H)이 정삼각형의 꼭지점들을 이루는 육각형 격자 패턴(hexagonal lattice pattern) 또는 육각형 조밀 패턴(hexagonal packed pattern)으로 배열될 수 있다.
복수의 수직 홀들(H)은 복수의 상부 분리 절연층들(143) 사이에 위치하는 복수의 게이트 전극층들(133)을 관통하는 복수의 채널 홀들(H1) 및 복수의 상부 분리 절연층들(143)의 적어도 일부를 지나는 복수의 제1 지지 홀들(H2)을 포함할 수 있다. 복수의 채널 홀들(H1)과 복수의 제1 지지 홀들(H2)은 서로 동일한 직경을 가질 수 있다. 복수의 제1 지지 홀들(H2)은 복수의 상부 분리 절연층들(143)을 따라 지그재그로 배치될 수 있다.
복수의 채널 홀들(H1) 내에 복수의 채널 구조체들(CH)이 배치되고, 복수의 제1 지지 홀들(H2) 내에 복수의 제1 지지 구조체들(DS)이 배치될 수 있다. 복수의 제1 지지 구조체들(DS)은 복수의 상부 분리 절연층들(143)을 따라 지그재그로 배치될 수 있다. 복수의 제1 지지 구조체들(DS)은 복수의 상부 분리 절연층들(143)과 중첩되고, 복수의 하부 분리 절연층들(143)과 중첩될 수 있다.
복수의 채널 구조체들(CH)과 복수의 제1 지지 구조체들(DS)은 서로 다른 물질층을 포함할 수 있다. 복수의 채널 구조체들(CH)은 각각 에피택셜층(160), 에피택셜층(160) 상에 배치된 게이트 유전층(161), 게이트 유전층(161)의 측벽에 배치된 채널층(163), 채널층(163)의 내부 공간을 채우는 절연층(165) 및 채널층(163)에 접촉하는 드레인 패드(167)를 포함할 수 있다. 에피택셜층(160)은 단결정질 반도체 물질을 포함할 수 있고, 채널층(163) 및 드레인 패드(167)는 다결정질 반도체 물질을 포함할 수 있다. 게이트 유전층(161)은 채널 홀(H1)의 측면으로부터 순차적으로 적층된 블록킹층, 전하 저장층 및 터널링층을 포함할 수 있다. 게이트 유전층(161)은 정보 저장층으로 지칭될 수 있다. 상기 터널링층은 채널층(163)에 접촉할 수 있다. 상기 터널링층은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 전하 저장층은 전하를 트랩(trap)할 수 있으며, 상기 전하 저장층은 실리콘 질화물을 포함할 수 있다. 상기 블록킹층은 고유전율(high-k) 유전층을 포함할 수 있다.
복수의 제1 지지 구조체들(DS)은 각각 반도체 기판(101)에 접촉하는 전도층(153) 및 전도층(153)과 복수의 게이트 전극층들(133) 사이에 배치된 절연층(151)을 포함할 수 있다. 전도층(153)은 공통 소스 영역(108)에 연결될 수 있다. 절연층(151)은 실리콘 산화물을 포함할 수 있고, 전도층(153)은 텅스텐을 포함할 수 있다.
도 4 내지 도 10은 도 1 내지 도 3에 도시된 수직형 메모리 장치의 제조 방법을 설명하는 도면들이다. 도 4 내지 도 10은 상기 수직형 메모리 장치의 제조 방법의 주요 단계들을 설명하는 평면도 및 단면도를 포함하고 있으며, 상기 수직형 메모리 장치의 셀 영역의 일부에 대해서 도시되었다.
도 4를 참조하면, 반도체 기판(101)의 상기 셀 영역 상에 복수의 몰드 절연층들(114) 및 복수의 희생층들(121)이 번갈아 적층될 수 있다. 최하부 희생층(121)은 복수의 하부 분리 절연층들(141)에 의해 분할되고, 최상부 희생층(121)은 복수의 상부 분리 절연층들(143)에 의해 분할될 수 있다.
반도체 기판(101) 상에 최하부 몰드 절연층(114) 및 최하부 희생층(121)을 형성할 수 있다. 이어서, 포토리소그래피 공정 및 식각 공정을 이용하여 최하부 희생층(121)을 부분적으로 식각하여 제1 방향(예를 들어, X축 방향)으로 연장되는 복수의 제1 트렌치들(T1)을 형성할 수 있다. 이어서, 증착 공정 및 평탄화 공정을 이용하여 제1 트렌치들(T1)을 매립하는 하부 분리 절연층들(141)을 형성할 수 있다.
그 다음, 추가적으로 몰드 절연층들(114) 및 희생층들(121)을 번갈아 적층할 수 있다. 이어서, 포토리소그래피 공정 및 식각 공정을 이용하여 최상부 몰드 절연층(114) 및 최상부 희생층(121)을 부분적으로 식각하여 예를 들어, 상기 제1 방향으로 연장되는 복수의 제2 트렌치들(T2)을 형성할 수 있다. 이어서, 증착 공정 및 평탄화 공정을 이용하여 제2 트렌치들(T2)을 매립하는 상부 분리 절연층들(143)을 형성할 수 있다. 복수의 제1 트렌치들(T1)과 복수의 제2 트렌치들(T2)은 서로 중첩되는 위치에 형성될 수 있다.
도 5를 참조하면, 포토리소그래피 공정 및 식각 공정을 이용하여 반도체 기판(101)의 상면에 수직한 방향으로 복수의 몰드 절연층(114), 복수의 희생층들(121)을 관통하여 반도체 기판(101)의 상부까지 연장되는 복수의 수직 홀들(H)을 형성할 수 있다. 복수의 수직 홀들(H)은 서로 동일한 크기 및 서로 동일한 간격으로 상기 셀 영역의 전체 영역에서 규칙적으로 배열될 수 있다. 복수의 수직 홀들(H)은 상기 셀 영역의 전체 영역에서 균일한 간격으로 주기적으로 배치될 수 있다.
복수의 수직 홀들(H)은 인접한 3개의 수직 홀들이 정삼각형의 꼭지점들에 배치되는 육각형 조밀 패턴(hexagonal packed pattern)으로 배열될 수 있다. 복수의 수직 홀들(H)은 하부 분리 절연층(141) 및 상부 분리 절연층(143)을 관통하지 않고, 복수의 몰드 절연층(114) 및 복수의 희생층들(121)을 관통하는 채널 홀들(H1)과 하부 분리 절연층(141) 및 상부 분리 절연층(143)을 관통하는 제1 지지 홀들(H2)을 포함할 수 있다. 복수의 수직 홀들(H)은 평면 상에서 하부 분리 절연층(141) 및 상부 분리 절연층(143)과 중첩되지 않는 위치에 배치된 채널 홀들(H1) 및 하부 분리 절연층(141) 및 상부 분리 절연층(143)과 중첩되는 위치에 배치된 제1 지지 홀들(H2)을 포함할 수 있다.
채널 홀들(H1)은 상부 분리 절연층들(143) 사이에서 지그재그로 배치될 수 있고, 제1 지지 홀들(H2)은 상부 분리 절연층들(143)을 따라 지그재그로 배치될 수 있다.
도 6을 참조하면, 최상부 몰드 절연층(114) 상에 마스크 패턴(116)이 형성될 수 있다. 마스크 패턴(116)은 제1 지지 홀들(H2)을 노출시키는 개구들을 포함할 수 있다. 마스크 패턴(116)은 채널 홀들(H1)의 상부만을 막도록 형성될 수 있다.
스핀 코팅 공정을 이용하여 마스크층을 도포한 후, 포토리소그래피 공정을 이용하여 제1 지지 홀들(H2)의 위치에 대응되는 개구들을 포함하는 포토레지스트 패턴을 형성할 수 있다. 이어서, 식각 공정을 이용하여 상기 마스크층을 식각하여 마스크 패턴(116)을 형성할 수 있다. 상기 식각 공정 동안에 상기 포토레지스트 패턴은 제거될 수 있다. 상기 마스크층은 예를 들어, 스핀-온-하드마스크(Spin-on-Hardmask, SOH)로 이루어질 수 있다. 일 실시예에서, 상기 마스크층과 상기 포토레지스트 패턴 사이에 SiON층이 더 형성될 수 있다.
도 7을 참조하면, 제1 지지 홀들(H2) 내에 복수의 지지 구조체들(DS)을 형성할 수 있다. 복수의 지지 구조체들(DS)은 절연층(151) 및 전도층(153)을 포함할 수 있다. 지지 구조체들(DS)의 아래의 반도체 기판(101)의 상부에 공통 소스 영역(108)이 형성될 수 있다.
먼저, 제1 지지 홀들(H2)의 측벽에 원자층 증착(ALD) 공정 및 식각 공정을 이용하여 절연층(151)을 형성할 수 있다. 절연층(151)은 실리콘 산화물을 포함할 수 있다. 이어서, 반도체 기판(101)의 상부에 제1 지지 홀들(H2)을 통해 n형 불순물을 이온 주입시킴으로써, 공통 소스 영역들(108)이 형성될 수 있다. 상기 이온 주입 후 열처리 공정이 수행될 수 있다. 공통 소스 영역들(108)은 상기 제1 방향을 따라 연장된 지그재그 라인 형태로 형성될 수 있다. 공통 소스 영역들(108)의 적어도 일부분은 하부 분리 절연층들(141)과 중첩될 수 있다.
이어서, 제1 지지 홀들(H2) 내의 나머지 공간에 원자층 증착(ALD) 공정 또는 화학기상증착(CVD) 공정 및 식각 공정을 이용하여 전도층(153)을 형성할 수 있다. 전도층(153)은 텅스텐을 포함할 수 있다.
복수의 지지 구조체들(DS)은 상부 분리 절연층들(143)을 따라 지그재그로 배치될 수 있다.
도 8을 참조하면, 마스크 패턴(116)을 제거할 수 있다. 이로써, 채널 홀들(H1)을 통해 반도체 기판(101)이 노출될 수 있다. 마스크 패턴(116)이 스핀-온-마스크(SOH)로 이루어진 경우, 애싱(ashing) 공정에 의해 마스크 패턴(116)을 제거할 수 있다.
도 9를 참조하면, 복수의 희생층들(121)을 제거할 수 있다. 채널 홀들(H1)에 의해 노출된 복수의 희생층들(121)을 습식 식각 공정을 이용하여 제거함으로써, 복수의 몰드 절연층들(114) 사이에 수평 개구부들(OP)이 형성될 수 있다. 복수의 희생층들(121)이 실리콘 질화물인 경우, 인산 용액을 이용하여 복수의 희생층들(121)이 제거될 수 있다.
복수의 지지 구조체들(DS)은 복수의 희생층들(121)이 제거된 후에 몰드 절연층(114)을 지지할 수 있다.
수평 개구부들(OP)에 의해 복수의 지지 구조체들(DS)의 측벽들이 부분적으로 노출될 수 있다. 또한, 수평 개구부들(OP)에 의해 하부 분리 절연층들(141)의 측면들 및 상부 분리 절연층들(143)의 측면들이 부분적으로 노출될 수 있다.
도 10을 참조하면, 게이트 전극층들(133)이 수평 개구부들(OP) 내에 형성될 수 있다.
게이트 전극층들(133)은 다결정질 실리콘, 금속 실리사이드, 금속 질화물 및 금속중 적어도 하나를 포함할 수 있다. 상기 금속 실리사이드는 코발트(Co), 니켈(Ni), 하프늄(Hf), 백금(Pt), 텅스텐(W) 및 티타늄(Ti) 중에서 선택되는 적어도 하나의 금속을 포함하는 금속 실리사이드일 수 있다. 상기 금속은 텅스텐(W)을 포함할 수 있다. 상기 금속 질화물은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
다시 도 2를 참조하면, 채널 홀들(H1) 내에 채널 구조체들(CH)이 형성될 수 있다. 채널 홀들(H1)에 의해 노출된 반도체 기판(101) 상에 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 에피택셜층(160)을 형성할 수 있다. 에피택셜층(160)의 상면의 높이는 최하부 게이트 전극층(133)의 하면보다 낮게 형성될 수 있다. 선택적으로, 에피택셜층(160)은 도 9를 참조하여 설명한 공정이 완료된 후에 형성될 수 있다. 다음으로, 채널 홀들(H1) 내에 게이트 유전층들(161)이 형성되고 게이트 유전층들(161)의 측벽에 채널층들(163)이 형성될 수 있다. 채널층들(163)은 에피택셜층(160)에 접촉할 수 있다. 이를 위해, 채널층들(163)을 형성하기 전에 게이트 유전층들(161)의 일부를 제거하여 에피택셜층(160)의 상면을 노출시키는 식각 공정이 수행될 수 있다. 다음으로, 채널 홀들(H1)의 나머지 공간을 매립하는 절연층들(165)이 형성되고, 채널층들(163)에 접촉하는 드레인 패드들(167)이 형성될 수 있다. 에피택셜층(160)은 생략될 수 있고, 이 경우, 채널층들(163)이 반도체 기판(101)에 직접 접촉할 수 있다.
게이트 유전층(161)은 채널 홀들(H1)의 측면으로부터 순차적으로 적층된 블록킹층, 전하 저장층 및 터널링층을 포함할 수 있다. 게이트 유전층(161)은 정보 저장층으로 지칭될 수 있다. 상기 터널링층은 채널층(163)에 접촉할 수 있다. 상기 터널링층은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 상기 전하 저장층은 실리콘 질화물, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 상기 블록킹층은 고유전율(high-k) 유전층을 포함할 수 있다. 여기서, 고유전율 유전층이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미하고, 예컨대. 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
채널층들(163)은 다결정질 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않거나, p-형 또는 n-형 불순물로 도핑될 수 있다.
도 11 및 도 12는 본 발명의 다른 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다. 도 11은 도 2에 대응되는 단면도이고, 도 12는 도 3에 대응되는 단면도이다.
도 11 및 도 12에 도시된 상기 수직형 메모리 장치에 대해서는 도 2 및 도 3에 도시된 수직형 메모리 장치와 비교해 다른 점 위주로 설명한다.
도 11 및 도 12에 도시된 상기 수직형 메모리 장치의 경우, 도 2 및 도 3에 도시된 수직형 메모리 장치와 달리, 에피택셜층(160)의 상면의 높이가 최하부 게이트 전극층(133)의 상면보다 높게 위치할 수 있다. 그리고, 도 11 및 도 12에 도시된 상기 수직형 메모리 장치는 복수의 게이트 전극층들(133)과 복수의 몰드 절연층들(114) 사이에 배치된 절연층(131)을 더 포함할 수 있다. 절연층(131)은 몰드 절연층들(114)과 채널 구조체들(CH) 사이로 연장될 수 있다. 절연층(131)은 최하부 게이트 전극층(133)과 에피택셜층(160) 사이 및 최하부 게이트 전극층(133)과 하부 분리 절연층(141) 사이에도 배치될 수 있다. 절연층(131)은 최상부 게이트 전극층(133)과 상부 분리 절연층(143) 사이에도 배치될 수 있다.
도 13은 도 11 및 도 12에 도시된 수직형 메모리 장치의 제조 방법을 설명하는 단면도이다.
먼저, 도 4 내지 도 9를 참조하여 설명한 공정을 수행할 수 있다. 이어서, 도 13에 도시된 바와 같이, 선택적 에피택셜 성장(SEG) 공정을 이용하여 제1 수직 홀들(H1) 내에 에피택셜층(160)을 형성할 수 있다. 에피택셜층(160)의 상면은 최하부의 수평 개구부(OP)보다 높을 수 있다. 이어서, 원자층 증착(ALD) 공정을 이용하여 수평 개구부들(OP) 및 채널 홀들(H1) 내에 절연층(131)을 형성할 수 있다. 절연층(131)은 실리콘 산화물을 포함할 수 있다. 이어서, 수평 개구부들(OP) 내에 복수의 게이트 전극층들(133)이 형성될 수 있다.
도 11 및 도 12를 참조하면, 채널 홀들(H1) 내에 게이트 유전층들(161)이 형성되고 게이트 유전층들(161)의 측벽에 채널층들(163)이 형성될 수 있다. 채널층들(163)은 에피택셜층(160)에 접촉할 수 있다. 다음으로, 채널 홀들(H1)의 나머지 공간을 매립하는 절연층들(165)이 형성되고, 채널층들(163)에 접촉하는 드레인 패드들(167)이 형성될 수 있다.
도 14은 본 발명의 다른 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다. 도 15 및 도 16은 도 14에 도시된 수직형 메모리 장치의 개략적인 단면도들이다. 도 15는 도 14의 I-I'선을 따라 절단된 단면도이고, 도 16은 도 14의 II-II'선을 따라 절단된 단면도이다.
도 14 내지 도 16에 도시된 상기 수직형 메모리 장치에 대해서는 도 1 내지 도 3에 도시된 수직형 메모리 장치와 비교해 다른 점 위주로 설명한다.
도 14 내지 도 16에 도시된 상기 수직형 메모리 장치의 경우, 도 1 내지 도 3에 도시된 수직형 메모리 장치와 달리, 주변 회로 영역(PR)이 셀 영역(CR) 아래에 배치된 구조이다.
주변 회로 영역(PR)의 경우, 하부 반도체 기판(301) 상에 게이트 절연층(312), 게이트 전극(314) 및 소스/드레인 영역(308)을 포함하는 주변 트랜지스터들이 배치될 수 있다. 소스/드레인 영역(308)에 연결되는 콘택 플러그(371) 및 회로 배선(376)이 배치될 수 있다. 층간 절연층(321) 상에 반도체 기판(101')을 포함하는 셀 영역(CR)이 배치될 수 있다. 반도체 기판(101')은 예를 들어, 다결정질 반도체 물질로 이루어질 수 있다.
셀 영역(CR)의 경우, 도 1 내지 도 3에 도시된 수직형 메모리 장치와 유사한 구조를 가지며, 제1 지지 홀들(H2) 내에 배치된 지지 구조체들(DS)은 절연층(151)만을 포함할 수 있다.
도 17 내지 도 25는 본 발명의 다른 실시예들에 따른 수직형 메모리 장치의 개략적인 평면도들이다.
도 17에 도시된 수직형 메모리 장치는, 도 1에 도시된 수직형 메모리 장치와 달리, 제1 지지 홀들(H2) 내에 배치된 제1 지지 구조체들(DS)뿐만 아니라, 제2 지지 홀들(H3) 내에 배치된 제2 지지 구조체들(DS')을 더 포함할 수 있다. 제2 지지 홀들(H3)은 상부 분리 절연층들(143)이 연장하는 상기 제1 방향과 교차하는 제2 방향으로 연장되는 가상의 선들을 따라 배치될 수 있다.
도 18에 도시된 수직형 메모리 장치의 경우는, 도 17에 도시된 수직형 메모리 장치에 비해, 상부 분리 절연층들(143) 및 하부 분리 절연층들(141)은 더 넓은 간격으로 반복적으로 배치될 수 있다. 따라서, 제1 지지 구조체들(DS)도 상기 제2 방향으로 더 넓은 간격으로 배치될 수 있다.
도 19에 도시된 수직형 메모리 장치는, 도 17에 도시된 도 17에 도시된 수직형 메모리 장치에 비해, 상부 분리 절연층들(143) 및 하부 분리 절연층들(141)은 더 넓은 간격으로 반복적으로 배치될 수 있다. 또한, 제2 지지 홀들(H3) 내에 배치된 제2 지지 구조체들(DS')을 더 포함할 수 있다.
제2 지지 홀들(H3)은 복수의 상부 분리 절연층들 사이에 위치하며 상기 제1 방향으로 연장되는 가상의 선들을 따라 배치될 수 있다.
도 20에 도시된 수직형 메모리 장치는, 복수의 수직 홀들(H)은 인접한 3개의 수직 홀들이 정삼각형의 꼭지점들에 배치되는 육각형 조밀 패턴(hexagonal packed pattern)으로 배열되어 있으나, 도 1과 달리, 상부 분리 절연층(143)을 따라 제1 지지 홀들(H2)이 일직선으로 배치될 수 있다. 제1 지지 구조체들(DS)이 상부 분리 절연층(143)과 중첩되며 일직선으로 배치될 수 있다.
도 21에 도시된 수직형 메모리 장치는, 도 20에 도시된 수직형 메모리 장치와 달리, 제1 지지 홀들(H2) 내에 배치된 제1 지지 구조체들(DS)뿐만 아니라, 제2 지지 홀들(H3) 내에 배치된 제2 지지 구조체들(DS')을 더 포함할 수 있다. 제2 지지 홀들(H3)은 상부 분리 절연층들(143)이 연장되는 제1 방향과 교차하는 제2 방향으로 연장되는 가상의 선들을 따라 배치될 수 있다.
도 22에 도시된 수직형 메모리 장치는, 도 1과 달리, 상부 분리 절연층들(143) 및 하부 분리 절연층들(141)이 X축 방향 및 Y축 방향에 대해 경사진 제1 방향으로 연장될 수 있다. 상부 분리 절연층(143)을 따라 제1 지지 홀들(H2)이 일직선으로 배치될 수 있다. 제1 지지 구조체들(DS)이 상부 분리 절연층(143)과 중첩되며 일직선으로 배치될 수 있다.
도 23에 도시된 수직형 메모리 장치는, 도 22에 도시된 수직형 메모리 장치와 달리, 제1 지지 홀들(H2) 내에 배치된 제1 지지 구조체들(DS)뿐만 아니라, 제2 지지 홀들(H3) 내에 배치된 제2 지지 구조체들(DS')을 더 포함할 수 있다. 제2 지지 홀들(H3)은 상부 분리 절연층들(143)이 연장되는 상기 제1 방향과 교차하는 제2 방향(예를 들어, Y축 방향)으로 연장되는 가상의 선들을 따라 배치될 수 있다.
도 24에 도시된 수직형 메모리 장치는, 복수의 수직 홀들(H)이 사각형 격자 패턴으로 배치될 수 있으며, 상부 분리 절연층(143)을 따라 제1 지지 홀들(H2)이 일직선으로 배치될 수 있다. 제1 지지 구조체들(DS)이 상부 분리 절연층(143)과 중첩되며 일직선으로 배치될 수 있다.
도 25에 도시된 수직형 메모리 장치는, 도 23에 도시된 수직형 메모리 장치와 달리, 제1 지지 홀들(H2) 내에 배치된 제1 지지 구조체들(DS)뿐만 아니라, 제2 지지 홀들(H3) 내에 배치된 제2 지지 구조체들(DS')을 더 포함할 수 있다. 제2 지지 홀들(H3)은 상부 분리 절연층들(143)이 연장되는 상기 제1 방향과 교차하는 제2 방향으로 연장되는 가상의 선들을 따라 배치될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판, 108: 공통 소스 영역, CH: 채널 구조체, DS: 제1 지지 구조체, 114: 몰드 절연층, 133: 게이트 전극층, 141: 하부 분리 절연층, 143: 상부 분리 절연층, 151: 절연층, 153: 전도층, 160: 에피택셜층, 161: 게이트 유전층, 163: 채널층, 165: 절연층, 167: 드레인 패드

Claims (20)

  1. 반도체 기판의 셀 영역 상에 적층된 복수의 게이트 전극층들;
    상기 복수의 게이트 전극층들 중 최상부 게이트 전극층을 분할하면서 제1 방향으로 연장되고, 서로 이격된 복수의 상부 분리 절연층들;
    상기 복수의 상부분리 절연층들 사이에 위치하는 상기 복수의 게이트 전극층들을 관통하는 복수의 채널 홀들 및 상기 복수의 상부 분리 절연층들의 적어도 일부를 지나는 복수의 제1 지지 홀들을 포함하고, 상기 셀 영역에서 등간격으로 배열된 복수의 수직 홀들;
    상기 복수의 채널 홀들 내에 배치된 복수의 채널 구조체들; 및
    상기 복수의 제1 지지 홀들 내에 배치된 복수의 제1 지지 구조체들;을 포함하고,
    상기 복수의 채널 홀들과 상기 복수의 제1 지지 홀들은 서로 동일한 직경을 가지고, 상기 복수의 채널 구조체들과 상기 복수의 제1 지지 구조체들은 서로 다른 물질층을 포함하는 수직형 메모리 장치.
  2. 제1항에서 있어서,
    상기 복수의 수직 홀들은 상기 복수의 상부 분리 절연층들 사이에 위치하는 상기 복수의 게이트 전극층들을 관통하고 상기 제1 방향으로 연장되는 가상의 선들을 따라 배치된 복수의 제2 지지 홀들을 더 포함하고,
    상기 복수의 제2 지지 홀들 내에 배치되는 복수의 제2 지지 구조체들을 더 포함하는 수직형 메모리 장치.
  3. 제1항에서 있어서,
    상기 복수의 수직 홀들은 상기 복수의 상부 분리 절연층들 사이에 위치하는 상기 복수의 게이트 전극층들을 관통하고 상기 제1 방향과 교차하는 제2방향으로 연장되는 가상의 선들을 따라 배치된 복수의 제2 지지 홀들을 더 포함하고,
    상기 복수의 제2 지지 홀들 내에 배치되는 복수의 제2 지지 구조체들을 더 포함하는 수직형 메모리 장치.
  4. 제1항에서 있어서,
    상기 복수의 수직 홀들은 인접한 3개의 수직 홀들이 정삼각형의 꼭지점들에 배치되는 육각형 조밀 패턴(hexagonal packed pattern)으로 배열된 수직형 메모리 장치.
  5. 제1항에서 있어서,
    상기 복수의 수직 홀들은 사각형 격자 패턴으로 배열된 수직형 메모리 장치.
  6. 제1항에서 있어서,
    상기 복수의 지지 구조체들은 상기 분리 절연층들을 따라 지그재그로 배치된 수직형 메모리 장치.
  7. 제1항에서 있어서,
    상기 복수의 지지 구조체들은 상기 분리 절연층들을 따라 일직선으로 배치된 수직형 메모리 장치.
  8. 제1항에서 있어서,
    각각의 상기 복수의 지지 구조체들은 상기 반도체 기판에 접촉하는 절연층으로 채워진 수직형 메모리 장치.
  9. 제8항에서 있어서,
    상기 반도체 기판은 다결정질 반도체 물질로 이루어지고, 상기 반도체 기판 아래에 주변 회로를 구성하는 주변 트랜지스터들을 더 포함하는 수직형 메모리 장치.
  10. 제1항에서 있어서,
    각각의 상기 복수의 지지 구조체들은 상기 반도체 기판에 접촉하는 전도층 및 상기 전도층과 상기 복수의 게이트 전극층들 사이에 배치된 절연층을 포함하는 수직형 메모리 장치.
  11. 제10항에서 있어서,
    상기 반도체 기판은 상기 전도층에 연결되고, 상기 제1 방향으로 연장되고, 불순물로 도핑된 공통 소스 영역을 포함하는 수직형 메모리 장치.
  12. 제1항에서 있어서,
    각각의 상기 복수의 채널 구조체들은 상기 반도체 기판에 연결되고, 반도체 물질로 이루어진 채널층 및 상기 채널층을 둘러싸는 정보 저장층을 포함하는 수직형 메모리 장치.
  13. 제12항에서 있어서,
    각각의 상기 복수의 채널 구조체들은 상기 채널층과 상기 반도체 기판 사이에 배치되는 에피택셜층을 더 포함하는 수직형 메모리 장치.
  14. 제1항에서 있어서,
    상기 복수의 게이트 전극층들 중 최하부 게이트 전극층을 분할하면서 제1 방향으로 연장하고, 상기 상부 분리 절연층들과 중첩되도록 배치된 하부 분리 절연층들;을 더 포함하는 수직형 메모리 장치.
  15. 반도체 기판의 셀 영역 상에 교대로 적층된 복수의 게이트 전극층들 및 복수의 몰드 절연층들;
    상기 복수의 게이트 전극층들 중 최상부의 게이트 전극층을 복수의 영역들로 분할하며 제1 방향으로 연장되고 서로 이격되는 복수의 분리 절연층들;
    상기 반도체 기판의 상면에 수직한 방향으로 상기 복수의 게이트 전극층들을 관통하며 등간격으로 배치된 복수의 수직 구조체들;을 포함하고,
    상기 복수의 게이트 전극층들 중 중간 게이트 전극층들은 각각 동일한 평면에서 일체로 형성되며 상기 중간 게이트 전극층들 상에 상기 복수의 분리 절연층들이 배치되고,
    상기 복수의 수직 구조체들은 상기 복수의 분리 절연층들과 이격되는 복수의 채널 구조체들 및 상기 복수의 분리 절연층들과 접촉하는 제1 지지 구조체들을 포함하는 수직형 메모리 장치.
  16. 제15항에서 있어서,
    상기 복수의 수직 구조체들은 상기 분리 절연층들 사이에서 상기 제1 방향을 따라 배치된 제2 지지 구조체들을 더 포함하는 수직형 메모리 장치.
  17. 제15항에서 있어서,
    상기 복수의 수직 구조체들은 상기 제1 방향과 교차하는 제2 방향을 따라 배치된 제2 지지 구조체들을 더 포함하는 수직형 메모리 장치.
  18. 제15항에서 있어서,
    상기 복수의 채널 구조체들은 각각 상기 반도체 기판에 연결되는 채널층 및 상기 채널층과 상기 복수의 게이트 전극층들 사이에 배치된 정보 저장층을 포함하고,
    상기 복수의 제1 지지 구조체들은 절연층을 포함하는 수직형 메모리 장치.
  19. 제15항에서 있어서,
    상기 복수의 제1 지지 구조체들은 상기 반도체 기판에 연결되는 전도층을 더 포함하는 수직형 메모리 장치.
  20. 셀 영역을 가지는 반도체 기판;
    상기 반도체 기판의 상기 셀 영역 상에 적층된 복수의 게이트 전극층들;
    상기 복수의 게이트 전극층들 중 최상부의 게이트 전극층을 복수의 영역들로 분할하며 제1 방향으로 연장되며, 주기적으로 배치된 상부 트렌치들;
    상기 복수의 게이트 전극층들 중 최하부의 게이트 전극층을 복수의 영역들로 분할하며 제1 방향으로 연장되며, 주기적으로 배치된 하부 트렌치들; 및
    상기 반도체 기판의 상면에 수직한 방향으로 상기 복수의 게이트 전극층들을 관통하며, 상기 셀 영역에서 균일한 간격으로 배치된 복수의 수직 홀들;을 포함하고,
    복수의 수직 홀들은 상기 상부 트렌치들 및 상기 하부 트렌치들과 중첩하는 위치에 배치되는 지지 홀들 및 상기 복수의 수직 홀들은 상기 상부 트렌치들 및 상기 하부 트렌치들과 이격된 채널 홀들을 포함하는 수직형 메모리 장치.
KR1020170078531A 2017-06-21 2017-06-21 수직형 메모리 장치 KR102380820B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020170078531A KR102380820B1 (ko) 2017-06-21 2017-06-21 수직형 메모리 장치
US15/849,094 US10319864B2 (en) 2017-06-21 2017-12-20 Vertical memory device
CN201810641827.9A CN109103193B (zh) 2017-06-21 2018-06-21 垂直存储器件
US16/400,443 US10749042B2 (en) 2017-06-21 2019-05-01 Vertical memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170078531A KR102380820B1 (ko) 2017-06-21 2017-06-21 수직형 메모리 장치

Publications (2)

Publication Number Publication Date
KR20180138381A true KR20180138381A (ko) 2018-12-31
KR102380820B1 KR102380820B1 (ko) 2022-03-31

Family

ID=64692833

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170078531A KR102380820B1 (ko) 2017-06-21 2017-06-21 수직형 메모리 장치

Country Status (3)

Country Link
US (2) US10319864B2 (ko)
KR (1) KR102380820B1 (ko)
CN (1) CN109103193B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023075857A1 (en) * 2021-10-26 2023-05-04 Sandisk Technologies Llc Three-dimensional memory device with orthogonal memory opening and support opening arrays and method of making thereof

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019165171A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体装置およびその製造方法
WO2019218278A1 (en) 2018-05-16 2019-11-21 Yangtze Memory Technologies Co., Ltd. Methods for solving epitaxial growth loading effect at different pattern density regions
CN111968991A (zh) * 2019-01-18 2020-11-20 长江存储科技有限责任公司 三维存储器件的源极接触结构及该存储器件的制造方法
KR20200112013A (ko) * 2019-03-20 2020-10-05 삼성전자주식회사 수직형 반도체 소자
KR20200113063A (ko) 2019-03-20 2020-10-06 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 동작 방법
KR20210043241A (ko) 2019-10-11 2021-04-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
KR20220002508A (ko) * 2020-01-17 2022-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 이중 데크 3차원 nand 메모리 및 그 형성 방법
CN114038793A (zh) * 2020-01-21 2022-02-11 长江存储科技有限责任公司 三维nand存储器件及形成其的方法
CN113540088B (zh) * 2020-04-16 2024-02-13 长鑫存储技术有限公司 存储器结构及存储器结构的形成方法
US11844222B2 (en) * 2021-01-12 2023-12-12 Sandisk Technologies Llc Three-dimensional memory device with backside support pillar structures and methods of forming the same
CN113013172B (zh) * 2021-03-05 2022-01-25 长江存储科技有限责任公司 一种三维存储器及其制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110291172A1 (en) * 2010-05-25 2011-12-01 Sung-Min Hwang Semiconductor device and method of fabricating the same
KR20120012728A (ko) * 2010-08-03 2012-02-10 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US20150129878A1 (en) * 2013-11-08 2015-05-14 Yoo-Cheol Shin Semiconductor device
KR20150081393A (ko) * 2014-01-03 2015-07-14 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR20160094827A (ko) * 2015-01-30 2016-08-10 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20160137793A (ko) * 2015-05-21 2016-12-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100155818A1 (en) 2008-12-24 2010-06-24 Heung-Jae Cho Vertical channel type nonvolatile memory device and method for fabricating the same
KR20110120536A (ko) 2010-04-29 2011-11-04 주식회사 하이닉스반도체 비휘발성 메모리 장치 제조 방법
KR20130044711A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR102044823B1 (ko) 2013-02-25 2019-11-15 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102190350B1 (ko) * 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9520485B2 (en) 2014-05-21 2016-12-13 Macronix International Co., Ltd. 3D independent double gate flash memory on bounded conductor layer
KR20150139357A (ko) 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102258369B1 (ko) * 2014-06-23 2021-05-31 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
US9455155B2 (en) 2014-07-08 2016-09-27 Macronix International Co., Ltd. Semiconductor structure and manufacturing method for the same
KR102234799B1 (ko) * 2014-08-14 2021-04-02 삼성전자주식회사 반도체 장치
CN104157654B (zh) * 2014-08-15 2017-06-06 中国科学院微电子研究所 三维存储器及其制造方法
US9219075B1 (en) 2014-08-29 2015-12-22 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
JP2016092044A (ja) 2014-10-30 2016-05-23 株式会社東芝 半導体記憶装置の製造方法
KR102332359B1 (ko) * 2015-05-19 2021-11-29 삼성전자주식회사 수직형 메모리 장치
KR20160137103A (ko) 2015-05-22 2016-11-30 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102618562B1 (ko) 2016-05-16 2023-12-27 삼성전자주식회사 반도체 칩 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110291172A1 (en) * 2010-05-25 2011-12-01 Sung-Min Hwang Semiconductor device and method of fabricating the same
KR20120012728A (ko) * 2010-08-03 2012-02-10 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US20150129878A1 (en) * 2013-11-08 2015-05-14 Yoo-Cheol Shin Semiconductor device
KR20150081393A (ko) * 2014-01-03 2015-07-14 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR20160094827A (ko) * 2015-01-30 2016-08-10 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20160137793A (ko) * 2015-05-21 2016-12-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023075857A1 (en) * 2021-10-26 2023-05-04 Sandisk Technologies Llc Three-dimensional memory device with orthogonal memory opening and support opening arrays and method of making thereof

Also Published As

Publication number Publication date
US20180374961A1 (en) 2018-12-27
US10749042B2 (en) 2020-08-18
US20190259881A1 (en) 2019-08-22
CN109103193B (zh) 2024-03-08
US10319864B2 (en) 2019-06-11
CN109103193A (zh) 2018-12-28
KR102380820B1 (ko) 2022-03-31

Similar Documents

Publication Publication Date Title
KR102380820B1 (ko) 수직형 메모리 장치
US10854622B2 (en) Vertical memory devices and methods of manufacturing the same
US9230984B1 (en) Three dimensional memory device having comb-shaped source electrode and methods of making thereof
KR102385568B1 (ko) 수직형 메모리 장치
US9324727B2 (en) Memory devices having semiconductor patterns on a substrate and methods of manufacturing the same
US10804194B2 (en) Semiconductor device and method of manufacturing the same
JP2019096880A (ja) 垂直型メモリ装置
KR20210044282A (ko) 반도체 메모리 장치, 이의 제조 방법 및 상기 반도체 메모리 장치를 포함하는 전자 장치
KR102307057B1 (ko) 수직형 메모리 장치
US20190013328A1 (en) Semiconductor device and method for fabricating the same
KR102596497B1 (ko) 반도체 장치 및 그 제조 방법
US11700731B2 (en) Stacked structure for a vertical memory device
US10546867B2 (en) Method for manufacturing semiconductor device and semiconductor device
CN109494253B (zh) 垂直场效应晶体管和包括其的半导体器件
US20230040582A1 (en) Semiconductor devices
CN112563282A (zh) 半导体装置
US11791287B2 (en) Semiconductor device including a cutting region having a height greater than a height of a channel structure
US11588035B2 (en) Semiconductor devices

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant