CN109103193A - 垂直存储器件 - Google Patents

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Abstract

提供了一种垂直存储器件及制造该器件的方法。垂直存储器件可以包括：堆叠在半导体衬底的单元区域中的多个栅电极层；划分所述多个栅电极层当中最上面的栅电极层的在第一方向上延伸的多个上隔离绝缘层；多个垂直孔，所述多个垂直孔布置为使任意两个相邻的垂直孔在整个单元区域中彼此具有均匀的距离，并且包括贯穿所述多个栅电极层并设置在所述多个上隔离绝缘层之间的多个沟道孔、以及贯穿所述多个上隔离绝缘层的多个第一支撑孔；设置在所述多个沟道孔中的多个沟道结构；以及设置在所述多个第一支撑孔中的多个第一支撑结构。

Description

垂直存储器件
技术领域
与示例实施方式一致的装置和方法涉及垂直存储器件。
背景技术
电子产品在仍被期望于处理高容量数据的同时已随着时间推移在尺寸上大大减小。因此，电子产品中使用的半导体存储器件的集成度也已增加。为了增加半导体存储器件的集成度，已提出了制造其中堆叠具有垂直晶体管结构而非传统的平面晶体管结构的存储单元的垂直存储器件的方法。
发明内容
一个或更多个示例实施方式提供了其中修复与沟道孔的蚀刻工艺有关的缺陷的垂直存储器件。
根据一示例实施方式的一方面，一种垂直存储器件可以包括：堆叠在半导体衬底的单元区域中的多个栅电极层；划分所述多个栅电极层当中最上面的栅电极层的多个上隔离绝缘层，所述多个上隔离绝缘层设置为在第一方向上延伸并彼此间隔开；多个垂直孔，其中所述多个垂直孔中任意两个相邻的垂直孔在整个单元区域彼此具有均匀的距离，所述多个垂直孔包括多个沟道孔和多个第一支撑孔，所述多个沟道孔贯穿所述多个栅电极层并设置在所述多个上隔离绝缘层之间，所述多个第一支撑孔贯穿所述多个上隔离绝缘层的至少一部分；设置在所述多个沟道孔中的多个沟道结构；以及设置在所述多个第一支撑孔中的多个第一支撑结构。所述多个沟道孔和所述多个第一支撑孔可以具有相同的直径，而所述多个沟道结构可以包括与所述多个第一支撑结构不同的材料。
根据一示例实施方式的一方面，一种垂直存储器件可以包括：交替地堆叠在半导体衬底的单元区域中的多个栅电极层和多个模制绝缘层；将所述多个栅电极层当中最上面的栅电极层分成多个区域的多个隔离绝缘层，所述多个隔离绝缘层设置为在第一方向上延伸并彼此间隔开；以及多个垂直结构，所述多个垂直结构在垂直于半导体衬底的上表面的方向上贯穿所述多个栅电极层，并设置为在所述多个垂直结构之间具有均匀的距离。所述多个栅电极层当中中间的栅电极层可以一体地形成在相同的平面上。所述多个隔离绝缘层可以设置在中间的栅电极层上。所述多个垂直结构可以包括设置为与所述多个隔离绝缘层间隔开的多个沟道结构、以及与所述多个隔离绝缘层接触的多个第一支撑结构。
根据一示例实施方式的一方面，一种垂直存储器件可以包括：包含单元区域的半导体衬底；堆叠在半导体衬底的单元区域中的多个栅电极层；上沟槽，其将所述多个栅电极层当中最上面的栅电极层分成多个区域，上沟槽设置为在第一方向上延伸并在第二方向上彼此以周期性间隔设置；下沟槽，其将所述多个栅电极层当中最下面的栅电极层分成多个区域，下沟槽设置为在第一方向上延伸并在第二方向上彼此以所述周期性间隔设置；以及多个垂直孔，所述多个垂直孔在垂直于半导体衬底的上表面的方向上贯穿所述多个栅电极层，并设置为在单元区域中在所述多个垂直孔之间具有均匀的距离。所述多个垂直孔可以包括设置在重叠上沟槽和下沟槽的位置中的多个支撑孔、以及设置为与上沟槽和下沟槽间隔开的多个沟道孔。
附图说明
当结合附图时，以上和/或另外的方面将由以下对示例实施方式的详细描述被更清楚地理解，附图中：
图1是根据一示例实施方式的垂直存储器件的示意顶视图；
图2和3是根据一示例实施方式的垂直存储器件的示意剖视图；
图4至10是示出制造图1至3所示的垂直存储器件的方法的视图；
图11和12是根据一示例实施方式的垂直存储器件的示意剖视图；
图13是示出制造图11和12所示的垂直存储器件的方法的剖视图；
图14是根据一示例实施方式的垂直存储器件的示意顶视图；
图15和16是根据一示例实施方式的垂直存储器件的示意剖视图；以及
图17至25是根据一个或更多个示例实施方式的垂直存储器件的示意顶视图。
具体实施方式
在下文中，将参照附图描述本公开的示例实施方式。
图1是根据一示例实施方式的垂直存储器件的示意顶视图。图2和3是图1所示的垂直存储器件的示意剖视图。图2是沿图1的线I-I'截取的剖视图，而图3是沿图1的线II-II'截取的剖视图。
参照图1至3，根据一示例实施方式的垂直存储器件可以包括半导体衬底101、多个公共源极区域108、多个模制绝缘层114、多个栅电极层133、多个下隔离绝缘层141、多个上隔离绝缘层143、多个垂直孔H、多个沟道结构CH、以及多个第一支撑结构DS。
半导体衬底101可以包括其中形成多个存储单元的单元区域、以及设置在单元区域的外围并包括控制形成在其中的存储单元的外围电路的外围电路区域。
图1至3示出垂直存储器件的与半导体衬底101的单元区域的一部分对应的结构。在半导体衬底101的整个单元区域中，可以重复与图1至3所示的结构相同的结构。
详细地，半导体衬底101可以包括IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。半导体衬底101可以包括在第一方向(例如X轴方向)上延伸的公共源极区域108。详细地，公共源极区域108可以被提供成在半导体衬底101的上部中掺杂以n型杂质的杂质区域。
多个栅电极层133和多个模制绝缘层114可以交替地堆叠在半导体衬底101上。多个栅电极层133和多个模制绝缘层114可以一起形成栅极结构。
多个下隔离绝缘层141可以将最下面的栅电极层133划分成多个区域，并且可以设置在例如沿第一方向延伸的多个第一沟槽T1中。第一沟槽T1可以被称为下沟槽。最下面的栅电极层133可以被在第一方向上延伸的多个下隔离绝缘层141划分成多个区域，而所述多个区域可以彼此电隔离。多个下隔离绝缘层141可以设置为在交叉第一方向的第二方向(例如Y轴方向)上在其间具有特定间隔(例如，在第二方向上彼此以周期性间隔设置)。多个下隔离绝缘层141的上表面可以与最下面的栅电极层133的上表面共平面。最下面的栅电极层133的所述多个区域可以被称为多个下选择线。在一示例实施方式中，可以省略多个下隔离绝缘层141。
多个上隔离绝缘层143可以将最上面的栅电极层133划分成多个区域，并且可以设置于例如在第一方向上延伸的多个第二沟槽T2中。第二沟槽T2可以被称为上沟槽。最上面的栅电极层133可以被在第一方向上延伸的多个上隔离绝缘层143划分成多个区域，而所述多个区域可以彼此电隔离。多个上隔离绝缘层143可以设置为在交叉第一方向的第二方向上在其间具有特定间隔(例如，在第二方向上彼此以周期性间隔设置)。最上面的栅电极层133的所述多个区域可以被称为多个上选择线。多个第二沟槽T2不仅可以将最上面的栅电极层133划分成多个区域，而且可以将最上面的模制绝缘层114划分成多个区域。换言之，多个上隔离绝缘层143可以将最上面的模制绝缘层114划分成多个区域。多个上隔离绝缘层143的上表面可以与最上面的模制绝缘层114的上表面共平面。多个上隔离绝缘层143和多个下隔离绝缘层141可以设置在彼此重叠的位置中。
最下面的栅电极层133和最上面的栅电极层133除外的中间栅电极层133的每个在半导体衬底101的整个单元区域中可以不被划分。中间栅电极层133可以在整个单元区域中在相同的平面上一体地形成于沿垂直方向的相同水平面上。
最下面的栅电极层133和最上面的栅电极层133除外的中间栅电极层133可以被称为字线。字线可以在整个单元区域中在相同的平面上一体地形成于沿垂直方向的相同水平面上。
根据一示例实施方式的垂直存储器件可以包括多个垂直孔H，多个垂直孔H在垂直于半导体衬底101的上表面的方向(例如Z轴方向)上贯穿多个栅电极层133以延伸到半导体衬底101的上部，并在整个单元区域中规则地布置为在其间具有相等的间隔(例如任何两个相邻的垂直孔在彼此之间具有均匀的距离)。
多个垂直孔H可以布置为具有六方格子图案或六方堆积图案，其中彼此相邻设置的三个垂直孔H形成等边三角形的顶点。
多个垂直孔H可以包括贯穿多个栅电极层133并设置在多个上隔离绝缘层143之间的多个沟道孔H1，并且可以包括贯穿多个上隔离绝缘层143的至少一部分的多个第一支撑孔H2。多个沟道孔H1和多个第一支撑孔H2具有相同的直径。多个第一支撑孔H2可以设置为沿着多个上隔离绝缘层143具有Z字形形式。换言之，多个第一支撑孔H2可以以离开多个上隔离绝缘层143的交替距离设置。
多个沟道结构CH可以设置在多个沟道孔H1中，而多个第一支撑结构DS可以设置在多个第一支撑孔H2中。多个第一支撑结构DS可以设置为沿着多个上隔离绝缘层143具有Z字形形式。
多个第一支撑结构DS可以重叠并接触多个上隔离绝缘层143和多个下隔离绝缘层141。
多个沟道结构CH可以包括与多个第一支撑结构DS不同的材料。多个沟道结构CH的每个可以包括外延层160、设置在外延层160上的栅极电介质层161、设置在栅极电介质层161的侧壁上的沟道层163、填充沟道层163的内部空间的绝缘层165、以及与沟道层163接触的漏极垫167。外延层160可以包括单晶半导体材料，而沟道层163和漏极垫167可以包括多晶半导体材料。栅极电介质层161可以包括从沟道孔H1的侧表面顺序堆叠的阻挡层、电荷存储层和隧穿层。栅极电介质层161可以被称为信息存储层。隧穿层可以与沟道层163接触。详细地，隧穿层可以包括硅氧化物。电荷存储层可以俘获电荷并且可以包括硅氮化物。阻挡层可以包括高k电介质层。
多个第一支撑结构DS的每个可以包括与半导体衬底101接触的导电层153、以及插置在导电层153与多个栅电极层133之间的绝缘层151。导电层153可以连接到公共源极区域108。绝缘层151可以包括硅氧化物，而导电层153可以包括钨(W)。
图4至10是示出制造图1至3所示的垂直存储器件的方法的视图。图4至10包括示出制造垂直存储器件的方法的主要操作的顶视图和剖视图，并示出垂直存储器件的单元区域的一部分。
参照图4，多个模制绝缘层114和多个牺牲层121可以在半导体衬底101的单元区域中交替地堆叠。最下面的牺牲层121可以被多个下隔离绝缘层141划分，而最上面的牺牲层121可以被多个上隔离绝缘层143划分。
最下面的模制绝缘层114和最下面的牺牲层121可以在半导体衬底101上形成。随后，以最下面的牺牲层121使用光刻工艺和蚀刻工艺中的至少一个被部分蚀刻的方式，在第一方向(例如X轴方向)上延伸的多个第一沟槽T1可以被形成。随后，填充第一沟槽T1的下隔离绝缘层141可以使用沉积工艺和平坦化工艺中的至少一个被形成。
此外，模制绝缘层114和牺牲层121可以被交替地堆叠。随后，例如，以最上面的模制绝缘层114和最上面的牺牲层121使用光刻工艺和蚀刻工艺中的至少一个被部分蚀刻的方式，在第一方向上延伸的多个第二沟槽T2可以被形成。随后，填充第二沟槽T2的上隔离绝缘层143可以使用沉积工艺和平坦化工艺形成。多个第一沟槽T1和多个第二沟槽T2可以形成在彼此重叠的位置中。
参照图5，在垂直于半导体衬底101的上表面的方向(例如Z轴方向)上贯穿多个模制绝缘层114和多个牺牲层121的多个垂直孔H可以使用光刻工艺和蚀刻工艺中的至少一个被形成。多个垂直孔H可以具有相同的尺寸，并且可以在整个单元区域中规则地布置为在其间具有相等的间隔。多个垂直孔H可以在整个单元区域中周期性地设置为在其间具有均匀的间隔。
多个垂直孔H可以布置为具有六方堆积图案，其中彼此相邻设置的三个垂直孔设置在等边三角形的顶点处。多个垂直孔H可以包括沟道孔H1并且可以包括第一支撑孔H2，沟道孔H1不贯穿下隔离绝缘层141和上隔离绝缘层143但贯穿多个模制绝缘层114和多个牺牲层121，第一支撑孔H2贯穿下隔离绝缘层141和上隔离绝缘层143。多个垂直孔H可以包括沟道孔H1并且可以包括第一支撑孔H2，沟道孔H1设置在当从上方(例如在相反的Z轴方向上)被观察时不重叠下隔离绝缘层141和上隔离绝缘层143(即与下隔离绝缘层141和上隔离绝缘层143间隔开)的位置中，第一支撑孔H2设置在重叠下隔离绝缘层141和上隔离绝缘层143的位置中。
沟道孔H1可以设置为在上隔离绝缘层143之间具有Z字形形式，而第一支撑孔H2可以设置为沿着上隔离绝缘层143具有Z字形形式。例如，多个沟道孔H1可以设置在两个相邻的上隔离绝缘层之间并以离开多个上隔离绝缘层143的交替距离设置。
参照图6，掩模图案116可以在最上面的模制绝缘层114上形成。掩模图案116可以包括暴露第一支撑孔H2的开口。掩模图案116可以形成为仅包封沟道孔H1的上部。
在掩模层使用旋涂工艺被形成之后，包括与第一支撑孔H2的位置对应的开口的光致抗蚀剂图案可以使用光刻工艺被形成。随后，以掩模层使用蚀刻工艺被蚀刻的方式，掩模图案116可以被形成。光致抗蚀剂图案可以在蚀刻工艺期间被去除。例如，掩模层可以使用旋涂硬掩模(SOH)形成。在一示例实施方式中，掩模层与光致抗蚀剂图案之间还可以形成硅氮氧化物(SiON)层。
参照图7，多个第一支撑结构DS可以在第一支撑孔H2中形成。多个第一支撑结构DS可以包括绝缘层151和导电层153。公共源极区域108可以在第一支撑结构DS下方形成在半导体衬底101的上部中。
首先，绝缘层151可以使用原子层沉积(ALD)工艺和蚀刻工艺中的至少一个在第一支撑孔H2的侧壁上形成。绝缘层151可以包括硅氧化物。随后，公共源极区域108可以通过经第一支撑孔H2将n型杂质离子注入到半导体衬底101的上部中而形成。热处理工艺可以在上述离子注入工艺之后被执行。公共源极区域108可以形成为具有在第一方向上延伸的Z字形线形状。公共源极区域108的至少一部分可以重叠下隔离绝缘层141。
随后，导电层153可以使用沉积工艺(例如ALD工艺或化学气相沉积(CVD)工艺)和蚀刻工艺中的至少一个在第一支撑孔H2的空间的剩余部分中形成。导电层153可以包括W。
多个第一支撑结构DS可以设置为沿着上隔离绝缘层143具有Z字形形式。
参照图8，掩模图案116可以被去除。因此，半导体衬底101可以通过沟道孔H1被暴露。在掩模图案116使用SOH形成的情况下，掩模图案116可以使用灰化工艺被去除。
参照图9，多个牺牲层121可以被去除。由沟道孔H1暴露的多个牺牲层121可以使用湿蚀刻工艺被去除，从而在多个模制绝缘层114之间形成水平开口OP。在多个牺牲层121被提供为硅氮化物的情况下，多个牺牲层121可以使用磷酸溶液被去除。
在多个牺牲层121被去除之后，多个第一支撑结构DS可以支撑模制绝缘层114。
多个第一支撑结构DS的侧壁可以通过水平开口OP被部分地暴露。此外，下隔离绝缘层141和上隔离绝缘层143的侧表面可以通过水平开口OP被部分地暴露。
参照图10，栅电极层133可以在水平开口OP中形成。
栅电极层133可以包括多晶硅、金属硅化物、金属氮化物和金属当中的至少一种。金属硅化物可以包括从由钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、W和钛(Ti)组成的组中选择的至少一种。金属可以包括W。金属氮化物可以包括钨氮化物(WN)、钽氮化物(TaN)和钛氮化物(TiN)当中的至少一种。
参照图2，沟道结构CH可以在沟道孔H1中形成。外延层160可以使用选择性外延生长(SEG)工艺在由沟道孔H1暴露的半导体衬底101的上部中形成。外延层160的上表面可以形成为低于最下面的栅电极层133的下表面。外延层160可以在参照图9描述的工艺完成之后被形成。随后，栅极电介质层161可以在沟道孔H1中形成，并且沟道层163可以在栅极电介质层161的侧壁上形成。沟道层163可以与外延层160接触。为此，在沟道层163形成之前，允许外延层160的上表面被暴露的蚀刻工艺可以通过去除栅极电介质层161的一部分被执行。随后，填充沟道孔H1的空间的剩余部分的绝缘层165可以被形成，并且与沟道层163接触的漏极垫167可以被形成。外延层160可以被省略。在这种情况下，沟道层163可以与半导体衬底101直接接触。
栅极电介质层161可以包括从沟道孔H1的侧表面顺序堆叠的阻挡层、电荷存储层和隧穿层。栅极电介质层161可以被称为信息存储层。隧穿层可以与沟道层163接触。隧穿层可以包括例如硅氧化物。电荷存储层可以被提供为电荷俘获层或浮栅导电层。例如，电荷存储层可以包括硅氮化物。电荷存储层可以包括量子点或纳米晶体。在这种情况下，量子点或纳米晶体可以包括导电材料，诸如半导体材料的微粒或金属。阻挡层可以包括高k电介质层。在这种情况下，高k电介质层是指具有比硅氧化物膜的介电常数更高的介电常数的电介质材料。例如，高k电介质层可以被提供为以下当中的一种：铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和镨氧化物(Pr2O3)。
沟道层163可以包括诸如多晶硅或单晶硅的半导体材料。半导体材料可以是无掺杂的或者掺杂以p型或n型杂质。
图11和12是根据一示例实施方式的垂直存储器件的示意剖视图。图11是与图2对应的剖视图，而图12是与图3对应的剖视图。
基于图11和12所示的垂直存储器件与图2和3所示的垂直存储器件之间的差异，将描述图11和12所示的垂直存储器件。
就图11和12所示的垂直存储器件而言，以不同于图2和3所示的垂直存储器件的方式，外延层160的上表面可以设置为高于最下面的栅电极层133的上表面。此外，图11和12所示的垂直存储器件还可以包括插置在多个栅电极层133与多个模制绝缘层114之间的绝缘层131。绝缘层131可以在模制绝缘层114与沟道结构CH之间延伸。绝缘层131还可以插置在最下面的栅电极层133与外延层160之间以及最下面的栅电极层133与下隔离绝缘层141之间。绝缘层131还可以插置在最上面的栅电极层133与上隔离绝缘层143之间。
图13是示出制造图11和12所示的垂直存储器件的方法的剖视图。
首先，参照图4至9描述的工艺可以被执行。随后，如图13所示，外延层160可以使用SEG工艺在沟道孔H1中形成。外延层160的上表面可以设置为高于最下面的水平开口OP。随后，绝缘层131可以使用ALD工艺在水平开口OP和沟道孔H1中形成。绝缘层131可以包括硅氧化物。随后，多个栅电极层133可以在水平开口OP中形成。
参照图11和12，栅极电介质层161可以在沟道孔H1中形成，而沟道层163可以在栅极电介质层161的侧壁上形成。沟道层163可以与外延层160接触。随后，填充沟道孔H1的空间的剩余部分的绝缘层165可以被形成，并且与沟道层163接触的漏极垫167可以被形成。
图14是根据一示例实施方式的垂直存储器件的示意顶视图。图15和16是图14所示的垂直存储器件的示意剖视图。图15是沿图14的线III-III'截取的剖视图，而图16是沿图14的线IV-IV'截取的剖视图。
基于图14至16所示的垂直存储器件与图1至3所示的垂直存储器件之间的差异，将描述图14至16所示的垂直存储器件。
就图14至16所示的垂直存储器件而言，以不同于图1至3所示的垂直存储器件的方式，垂直存储器件具有其中外围电路区域PR设置在单元区域CR下方的结构。
就外围电路区域PR而言，包括栅极绝缘层312、栅电极314和源极/漏极区域308的外围晶体管可以设置在下半导体衬底301上。连接到源极/漏极区域308的接触插塞371和电路布线376可以被设置。包括半导体衬底101'的单元区域CR可以设置在层间绝缘层321上。半导体衬底101'可以例如使用多晶半导体材料形成。
单元区域CR可以具有与图1至3所示的垂直存储器件的结构相似的结构。设置在第一支撑孔H2中的第一支撑结构DS可以仅包括与半导体衬底101'接触的绝缘层151。第一支撑孔H2可以仅用与半导体衬底101'接触的绝缘层151填充。
图17至25是根据一个或更多个示例实施方式的垂直存储器件的示意顶视图。
以不同于图1所示的垂直存储器件的方式，图17所示的垂直存储器件不仅可以包括设置在第一支撑孔H2中的第一支撑结构DS，而且还可以包括设置在第二支撑孔H3中的第二支撑结构DS'。第二支撑孔H3可以设置于在与上隔离绝缘层143延伸的第一方向(例如X轴方向)交叉的第二方向(例如Y轴方向)上延伸的虚拟线上。
就图18所示的垂直存储器件而言，与图17所示的垂直存储器件相比，上隔离绝缘层143和下隔离绝缘层141可以重复地设置为在其间具有更宽的间隔。因此，第一支撑结构DS在第二方向上也可以设置为在其间具有更宽的间隔。
就图19所示的垂直存储器件而言，与图17所示的垂直存储器件相比，上隔离绝缘层143和下隔离绝缘层141可以以其间更宽的间隔重复地布置。此外，图19所示的垂直存储器件还可以包括设置在第二支撑孔H3中的第二支撑结构DS'。
第二支撑孔H3可以设置在多个上隔离绝缘层之间并设置于在第一方向上延伸的虚拟线上。
就图20所示的垂直存储器件而言，多个垂直孔H可以布置为具有六方堆积图案，其中彼此相邻设置的三个垂直孔形成等边三角形的顶点。然而，以不同于图1所示的垂直存储器件的方式，图20的第一支撑孔H2可以沿着上隔离绝缘层143布置成直线。第一支撑结构DS可以重叠上隔离绝缘层143而设置成直线。
以不同于图20所示的垂直存储器件的方式，图21所示的垂直存储器件不仅可以包括设置在第一支撑孔H2中的第一支撑结构DS，而且还可以包括设置在第二支撑孔H3中的第二支撑结构DS'。第二支撑孔H3可以设置于在与上隔离绝缘层143延伸的第一方向交叉的第二方向上延伸的虚拟线上。然而，如图21所示，虚拟线延伸的第二方向可以不必垂直于第一方向，并且可以以直角以外的角度交叉第一方向。
就图22所示的垂直存储器件而言，以不同于图1所示的垂直存储器件的方式，上隔离绝缘层143和下隔离绝缘层141可以在相对于X轴方向和Y轴方向倾斜的第一方向上延伸。第一支撑孔H2可以沿着上隔离绝缘层143布置成直线。第一支撑结构DS可以重叠上隔离绝缘层143而设置成直线。
以不同于图22所示的垂直存储器件的方式，图23所示的垂直存储器件不仅可以包括设置在第一支撑孔H2中的第一支撑结构DS，而且还可以包括设置在第二支撑孔H3中的第二支撑结构DS'。第二支撑孔H3可以设置于在与上隔离绝缘层143延伸的第一方向交叉的第二方向(例如Y轴方向)上延伸的虚拟线上。
就图24所示的垂直存储器件而言，多个垂直孔H可以设置为具有四方格子图案。第一支撑孔H2可以沿着上隔离绝缘层143设置成直线。第一支撑结构DS可以重叠上隔离绝缘层143而设置成直线。
以不同于图24所示的垂直存储器件的方式，图25所示的垂直存储器件不仅可以包括设置在第一支撑孔H2中的第一支撑结构DS，而且还可以包括设置在第二支撑孔H3中的第二支撑结构DS'。第二支撑孔H3可以设置于在与上隔离绝缘层143延伸的第一方向交叉的第二方向上延伸的虚拟线上。
如上所述，根据本公开的示例实施方式，可以提供其中修复与沟道孔的蚀刻工艺有关的缺陷的垂直存储器件。
根据一示例实施方式，提供了制造其中修复与沟道孔的蚀刻工艺有关的缺陷的垂直存储器件的方法、以及简化的制造工艺。
虽然以上已经显示和描述了示例实施方式，但是对本领域技术人员将明显的是，可进行修改和变化而不脱离如由所附权利要求限定的本公开的范围。
本申请要求享有2017年6月21日在韩国知识产权局提交的韩国专利申请第10-2017-0078531号的优先权，其公开通过引用全文合并于此。

Claims (20)

1.一种垂直存储器件，包括：
堆叠在半导体衬底的单元区域中的多个栅电极层；
划分所述多个栅电极层当中最上面的栅电极层的多个上隔离绝缘层，所述多个上隔离绝缘层设置为在第一方向上延伸并且彼此间隔开；
多个垂直孔，所述多个垂直孔包括：
贯穿所述多个栅电极层的多个沟道孔，所述多个沟道孔设置在所述多个上隔离绝缘层之间；以及
贯穿所述多个上隔离绝缘层的至少一部分的多个第一支撑孔，其中所述多个垂直孔中任意两个相邻的垂直孔在整个所述单元区域彼此具有均匀的距离；
设置在所述多个沟道孔中的多个沟道结构；以及
设置在所述多个第一支撑孔中的多个第一支撑结构，
其中所述多个沟道孔和所述多个第一支撑孔具有相同的直径，并且所述多个沟道结构包括与所述多个第一支撑结构不同的材料。
2.根据权利要求1所述的垂直存储器件，其中所述多个垂直孔还包括贯穿所述多个栅电极层的多个第二支撑孔，所述多个第二支撑孔设置在所述多个上隔离绝缘层之间并且设置于在所述第一方向上延伸的虚拟线上，以及
其中所述垂直存储器件还包括设置在所述多个第二支撑孔中的多个第二支撑结构。
3.根据权利要求1所述的垂直存储器件，其中所述多个垂直孔还包括贯穿所述多个栅电极层的多个第二支撑孔，所述多个第二支撑孔设置在所述多个上隔离绝缘层之间并且设置于在交叉所述第一方向的第二方向上延伸的虚拟线上，以及
其中所述垂直存储器件还包括设置在所述多个第二支撑孔中的多个第二支撑结构。
4.根据权利要求1所述的垂直存储器件，其中所述多个垂直孔布置成六方堆积图案，在所述六方堆积图案中彼此相邻设置的三个垂直孔设置在等边三角形的顶点处。
5.根据权利要求1所述的垂直存储器件，其中所述多个垂直孔布置为具有四方格子图案。
6.根据权利要求1所述的垂直存储器件，其中所述多个第一支撑孔布置为沿着所述多个上隔离绝缘层具有Z字形形式。
7.根据权利要求1所述的垂直存储器件，其中所述多个第一支撑孔沿着所述多个上隔离绝缘层布置成直线。
8.根据权利要求1所述的垂直存储器件，其中所述多个第一支撑孔的每个用与所述半导体衬底接触的绝缘层填充。
9.根据权利要求8所述的垂直存储器件，其中所述半导体衬底由多晶半导体材料形成，以及
其中所述垂直存储器件还包括在所述半导体衬底下方形成外围电路的外围晶体管。
10.根据权利要求1所述的垂直存储器件，其中所述多个第一支撑结构的每个包括：
与所述半导体衬底接触的导电层；以及
设置在所述导电层与所述多个栅电极层之间的绝缘层。
11.根据权利要求10所述的垂直存储器件，其中所述半导体衬底包括连接到所述导电层的公共源极区域，所述公共源极区域在所述第一方向上延伸并且掺杂以杂质。
12.根据权利要求1所述的垂直存储器件，其中所述多个沟道结构的每个包括：
连接到所述半导体衬底并且由半导体材料形成的沟道层；以及
围绕所述沟道层的信息存储层。
13.根据权利要求12所述的垂直存储器件，其中所述多个沟道结构的所述每个还包括插置在所述沟道层与所述半导体衬底之间的外延层。
14.根据权利要求1所述的垂直存储器件，还包括设置为划分所述多个栅电极层当中最下面的栅电极层的多个下隔离绝缘层，所述多个下隔离绝缘层设置为在所述第一方向上延伸并且重叠所述多个上隔离绝缘层。
15.一种垂直存储器件，包括：
交替地堆叠在半导体衬底的单元区域中的多个栅电极层和多个模制绝缘层；
将所述多个栅电极层当中最上面的栅电极层划分成多个区域的多个隔离绝缘层，所述多个隔离绝缘层设置为在第一方向上延伸并且彼此间隔开；以及
多个垂直结构，所述多个垂直结构在垂直于所述半导体衬底的上表面的方向上贯穿所述多个栅电极层，并且设置为在所述多个垂直结构之间具有均匀的距离，
其中所述多个栅电极层当中中间的栅电极层一体地形成在相同的平面上，
其中所述多个隔离绝缘层设置在所述中间的栅电极层上，以及
其中所述多个垂直结构包括：
设置为与所述多个隔离绝缘层间隔开的多个沟道结构，以及
与所述多个隔离绝缘层接触的多个第一支撑结构。
16.根据权利要求15所述的垂直存储器件，其中所述多个垂直结构还包括设置在所述第一方向上并且设置在所述多个隔离绝缘层之间的多个第二支撑结构。
17.根据权利要求15所述的垂直存储器件，其中所述多个垂直结构还包括设置在交叉所述第一方向的第二方向上的多个第二支撑结构。
18.根据权利要求15所述的垂直存储器件，其中所述多个沟道结构的每个包括连接到所述半导体衬底的沟道层和设置在所述沟道层与所述多个栅电极层之间的信息存储层，以及
其中所述多个第一支撑结构的每个包括绝缘层。
19.根据权利要求18所述的垂直存储器件，其中所述多个第一支撑结构的所述每个还包括连接到所述半导体衬底的导电层。
20.一种垂直存储器件，包括：
包含单元区域的半导体衬底；
堆叠在所述半导体衬底的所述单元区域中的多个栅电极层；
上沟槽，其将所述多个栅电极层当中最上面的栅电极层划分成多个区域，所述上沟槽设置为在第一方向上延伸并且在第二方向上彼此以周期性间隔设置；
下沟槽，其将所述多个栅电极层当中最下面的栅电极层划分成多个区域，所述下沟槽设置为在所述第一方向上延伸并且在所述第二方向上彼此以所述周期性间隔设置；以及
多个垂直孔，所述多个垂直孔在垂直于所述半导体衬底的上表面的方向上贯穿所述多个栅电极层，并且设置为在所述单元区域中在所述多个垂直孔之间具有均匀的距离，
其中所述多个垂直孔包括：
设置在重叠所述上沟槽和所述下沟槽的位置中的多个支撑孔，以及
设置为与所述上沟槽和所述下沟槽间隔开的多个沟道孔。
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