JP2019165171A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】膜のサイズの不均一を改善することが可能な半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、基板と、積層体と、第１絶縁体と、第２絶縁体と、第１ホールと、第１絶縁部材と、を備える。積層体は基板上に設けられ、複数の層が基板上面に垂直な第１方向に積層されている。第１絶縁体は、第１方向と交差する第２方向において積層体を分断する。第２絶縁体は、第１絶縁体に隣接し、第２方向において積層体を分断する。第１ホールは、積層体および第１絶縁体を第１方向に貫通する。第１絶縁部材は、積層体および第２絶縁体を第１方向に貫通し、第１方向および第２方向と交差する第３方向において、第１電極を介して第１ホールに隣接し、第１絶縁体よりも大きな開口径を有する。【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
半導体装置の一つである３次元半導体メモリを製造する際、例えば、積層体を分断する溝に絶縁体を埋め込み、この溝の一部にマスクを用いてホールを形成する場合がある。
特開２０１４−１８７２４６号公報
本発明の実施形態は、膜のサイズの不均一を改善することが可能な半導体装置およびその製造方法を提供する。
一実施形態によれば、半導体装置は、基板と、積層体と、第１絶縁体と、第２絶縁体と、第１ホールと、第１絶縁部材と、を備える。積層体は基板上に設けられ、複数の層が基板上面に垂直な第１方向に積層されている。第１絶縁体は、第１方向と交差する第２方向において積層体を分断する。第２絶縁体は、第１絶縁体に隣接し、第２方向において積層体を分断する。第１ホールは、積層体および第１絶縁体を第１方向に貫通する。第１絶縁部材は、積層体および第２絶縁体を第１方向に貫通し、第１方向および第２方向と交差する第３方向において、第１電極を介して第１ホールに隣接し、第１絶縁体よりも大きな開口径を有する。
第１実施形態に係る半導体装置の構成を模式的に示す斜視図である。 （ａ）は、第１実施形態に係るメモリセル領域の平面図であり、（ｂ）は、切断線Ａ１−Ａ１に沿った断面図である。 （ａ）は、積層体のパターニング工程を説明するための平面図であり、（ｂ）は、切断線Ａ２−Ａ２に沿った断面図である。 （ａ）は、積層体の分断工程を説明するための平面図であり、（ｂ）は、切断線Ａ３−Ａ３に沿った断面図である。 （ａ）は、絶縁体の埋め込み工程を説明するための平面図であり、（ｂ）は、切断線Ａ４−Ａ４に沿った断面図である。 （ａ）は、絶縁体の落とし込み工程を説明するための平面図であり、（ｂ）は、切断線Ａ５−Ａ５に沿った断面図である。 （ａ）は、ハードマスクのエッチバック工程を説明するための平面図であり、（ｂ）は、切断線Ａ６−Ａ６に沿った断面図である。 （ａ）は、第１ホールの形成工程を説明するための平面図であり、（ｂ）は、切断線Ａ７−Ａ７に沿った断面図である。 （ａ）は、第１ホールの断面図であり、８（ｂ）は、第１ホールの外形図である。 第１ホールへのメモリセル膜の形成工程を説明するための断面図である。 第１ホールへの絶縁体の埋め込み工程を説明するための断面図である。 （ａ）は、第２実施形態に係るメモリセル領域の平面図であり、（ｂ）は、切断線Ａ１１−Ａ１１に沿った断面図である。 （ａ）は、ハードマスクのエッチバック工程を説明するための平面図であり、（ｂ）は、切断線Ａ１２−Ａ１２に沿った断面図である。 （ａ）は、第２ホールの形成工程を説明するための平面図であり、（ｂ）は、切断線Ａ１３−Ａ１３に沿った断面図である。 第２ホールの断面図である。 絶縁層から導電層への置換工程を説明するための断面図である。
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の構成を模式的に示す斜視図である。以下、説明の便宜上、本明細書においては、ＸＹＺ直交座標系を採用する。半導体基板１００の上面に対して平行で、且つ、相互に直交する２方向を「Ｘ方向（第３方向）」及び「Ｙ方向（第２方向）」とし、半導体基板の上面に対して垂直な方向を「Ｚ方向（第１方向）」とする。
本実施形態に係る半導体装置１には、シリコン等を含む半導体基板１００が設けられている。半導体基板１００には、メモリセル領域Ｒｍ、引出領域Ｒｐ及び周辺回路領域Ｒｃが設定されている。
メモリセル領域Ｒｍでは、半導体基板１００上に、例えばシリコン酸化物からなる絶縁膜１０１、例えばポリシリコンからなる導電層１０２、例えばタングステンからなる配線層１０３、例えばポリシリコンからなる導電層１０４がこの順に積層されている。導電層１０２、配線層１０３および導電層１０４により、セルソース線１０５が形成されている。セルソース線１０５上には、絶縁層１０６が形成されている。絶縁層１０６上には積層体１０が設けられている。
図２（ａ）は、第１実施形態に係るメモリセル領域Ｒｍの平面図である。図２（ｂ）は、図２（ａ）に示す切断線Ａ１−Ａ１に沿った断面図である。
積層体１０は、導電層１１および絶縁層１２を有する。導電層１１は、例えばタングステン（Ｗ）を含み、ワードラインとして機能する。絶縁層１２は、例えばシリコン酸化物（ＳｉＯ２）層である。導電層１１および絶縁層１２は、交互に積層されている。最上層の導電層１１上には、絶縁層１２よりも厚い絶縁層１３が設けられている。絶縁層１３は、例えば、シリコン酸化物層である。図２（ａ）は導電層１１を示す平面図である。
絶縁体２０は、積層体１０を分断してＹ方向に延びる溝１４と、溝の一部に形成された複数の第１ホール１５と、溝１４の他の一部に形成された第２ホール１６と、に埋め込まれている。絶縁体２０で充填された第２ホール１６は、第１絶縁部材の例である。絶縁体２０は、例えばシリコン酸化物である。第１ホール１５は、メモリセル膜３０を成膜するために形成される。第２ホール１６は、後述する絶縁層１１１を導電層１１に置換するために形成される。図２（ａ）に示すように、第１ホール１５および第２ホール１６の各々の開口径は、溝１４よりも広くなるように形成される。
メモリセル膜３０は、図２（ｂ）に示すように、第１ホール１５内で絶縁体２０を挟んで互いに対向している。メモリセル膜３０は、例えば、多層膜（不図示）で構成される。この多層膜は、例えば、シリコン酸化物を含む電荷ブロック膜とシリコン窒化物を含む電荷蓄積膜とシリコン酸化物を含むトンネル絶縁膜とを有するメモリ膜と、ポリシリコンを含むチャネル膜と、を有する。なお、図面においては、メモリ膜とチャネル膜とをメモリセル膜３０として図示する。チャネル膜の下端は例えば、絶縁層１０６を貫通してセルソース線１０５に接続されている。Ｚ方向から見て、チャネル膜は、Ｘ方向及びＹ方向に沿って千鳥状に配列されている。チャネル膜はＺ方向の上部まで引き出され、ビア２００を介してＸ方向に延びるビット線２０１に接続されている。このように、各チャネル膜は、ビット線２０１とセルソース線１０５との間に接続されている。
図２（ａ）に示すように、導電層１１は複数の溝１４により分断されている。例えば、溝１４ａによって電極１１ａおよび電極１１ａと電気的に絶縁した電極１１ｂが形成されている。また、溝１４ｂによって電極１１ｂと電気的に絶縁した電極１１ｃが形成されている。例えば、電極１１ａおよび電極１１ｃはＹ方向における端部で電気的に接続されている（不図示）。つまり、第１ホール１５においては、第１ホール１５内に形成されたメモリセル膜３０と異なる２つの隣接する電極との間で、それぞれ２つのメモリセルトランジスタが形成されている。
以下、本実施形態に係る半導体装置１の製造工程を説明する。なお、図３〜図８において、各図（ａ）は、上面図であり、各図（ｂ）は、各図（ａ）に記載の切断線に沿った断面図である。
まず、図３（ａ）および図３（ｂ）に示すように、積層体１１０上に、ハードマスク４０(第１膜)、マスク５０、およびマスク６０を形成する。マスク６０は例えばシリコン酸化物層である。これらは、ライン状のパターンを形成する。なお、積層体１１０には、絶縁層１１１および絶縁層１２が交互に積層されている。絶縁層１１１は、例えばシリコン窒化物（ＳｉＮ）層である。最上層の絶縁層１１１上には、上述した絶縁層１３が設けられている。そのため、図３（ａ）に示すように、ライン状のパターンからは絶縁層１３が露出する。なお、ハードマスク４０、マスク５０、およびマスク６０をライン状に加工する際、絶縁層１３の上部もエッチングされることが考えられる。
次に、図４（ａ）および図４（ｂ）に示すように、ハードマスク４０、マスク５０、およびマスク６０をマスクとして、積層体１１０を加工する。これにより溝１４が形成され、積層体１１０が分断される。積層体１１０の加工中に、マスク６０およびマスク５０の一部が除去される。溝１４の形成後、マスク５０の残りの部分を除去する。なお、溝１４からは図示しない半導体基板または、半導体基板と積層体１１０との間に設けられた図示しない下地層が露出する。下地層の例としては、上述したセルソース線等であるが特に限定されない。
次に、図５（ａ）および図５（ｂ）に示すように、溝１４内に絶縁体２０を埋め込む。このとき、ハードマスク４０上にも絶縁体２０が成膜される。続いて、図６（ａ）および図６（ｂ）に示すように、ハードマスク４０の下部まで絶縁体２０を落とし込む。このとき、ハードマスク４０は完全にはエッチングされない。
次に、図７（ａ）および図７（ｂ）に示すように、ハードマスク４０をウェットエッチングにてエッチバックする。その結果、ハードマスク４０がＸ方向に後退し、ハードマスク４０の開口幅Ｗ１は、溝１４の幅Ｗ２よりも広くなる。
次に、図８（ａ）および図８（ｂ）に示すように、ハードマスク４０上にマスク５１(第２膜)およびマスク６１を配置する。マスク５１には、第１ホール１５の形成位置を決める楕円状のパターンＰ１が形成されている。なお、パターンＰ１の形状は、楕円状に限定されず、例えば、ライン状、円状、または長方形状であってもよい。
マスク５１は、例えば、カーボン膜である。マスク６１は、例えばシリコン酸化物層である。なお、ハードマスク４０とマスク５１の各々の材料については、積層体１１０に対する選択比、換言すると積層体１１０のエッチングレート比に関してハードマスク４０の方が高く（マスク５１の方が低く）なるように選択すればよい。
マスク５１およびマスク６１の形成時に、パターンＰ１の中心位置が溝１４の中心位置に対してずれると、第１ホール１５の両側にメモリセル膜３０と導電層との対向面積が異なるようにメモリセル膜３０が形成される可能性がある。このような不均一は、情報の読み込みおよび書き込みといった記憶素子としての機能を低下させるおそれがある。
そこで、本実施形態では、上述したように、ハードマスク４０の開口幅Ｗ１を、溝１４の幅Ｗ２よりも広くなるように拡張している。そのため、第１ホール１５の加工幅(図８（ｂ）の点線参照)は、ハードマスク４０の開口幅Ｗ１で規定される。換言すると、第１ホール１５はＸ方向においてハードマスク４０の開口幅Ｗ１を有し、Ｙ方向においてはマスク５１および６１の開口幅（すなわち、パターンＰ１のＹ方向の幅）を有する。
図９（ａ）は、第１ホール１５の断面図である。図９（ｂ）は、第１ホール１５の外形図である。第１ホール１５は、エッチバック後のハードマスク４０をマスクとして形成される。そのため、図９（ｂ）に示すように、第１ホール１５の中間部および底部の各々の形状が楕円状であるのに対し、上端開口の形状は、四角形となる。中間部および底部形状が楕円形である理由は、四角形の上端開口はエッチングが進むにつれて角が丸みを帯びるためである。
次に、図１０の断面図に示すように、第１ホール１５の両側にメモリセル膜３０を形成する。続いて、図１１の断面図に示すように、メモリセル膜３０間に絶縁体２０を埋め込む。
その後、第２ホール１６を形成し、形成した第２ホール１６を用いて絶縁層１１１を導電層１１に置換する。置換後、第２ホール１６には、絶縁体２０が埋め込まれる。これにより、図１（ａ）および図１（ｂ）に示す半導体装置１が製造される。
以上説明した本実施形態によれば、ハードマスク４０の開口幅Ｗ１を溝１４の幅Ｗ２よりも拡張している。そのため、ハードマスク４０で第１ホール１５の加工幅を規定できる。その結果、ハードマスク４０を用いない場合と比較して第１ホール１５の両側に導電層との対向面積が等しいメモリセル膜３０を形成できるので、メモリセル膜３０のサイズの不均一を改善することが可能となる。
(第２実施形態)
図１２（ａ）は、第２実施形態に係る半導体装置の構成を概略的に示す平面図である。図１２（ｂ）は、図１２（ａ）に示す切断線Ａ１１−Ａ１１に沿った断面図である。本実施形態では、上述した第１実施形態に係る半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
本実施形態に係る半導体装置２では、図１２（ａ）および図１２（ｂ）に示すように、第２ホール１６が、第１ホール１７を挟んで互いに対向する領域に形成されている。Ｘ方向における第２ホール１６間にも第１ホール１７が形成されている点で第１の実施形態と異なる。第１ホール１７は第２ホール１６間に複数形成され、それぞれの第１ホール１７は第１ピッチで並ぶ。なお、第２の実施形態においても導電層１１は複数の溝１４によって分断され、複数の電極１１ａ、１１ｂ、１１ｃが形成されている。例えば電極１１ａおよび電極１１ｃは、Ｙ方向の端部において電気的に接続されているが、電極１１ａと電極１１ｂ、および電極１１ｂと電極１１ｃは電気的に接続されていない。
第１ホール１７は、第１実施形態で説明した第１ホール１５と同様の方法で同時に形成される。具体的には、図１３（ａ）および図１３（ｂ）に示すように、第１ホール１７の形成箇所だけでなく第２ホール１６の形成箇所も、ハードマスク４０を形成し、ウェットエッチングにてエッチバックする。その後、第１実施形態で説明したように、第１ホール１５、１７を形成した後に第１ホール１５、１７内にメモリセル膜３０を形成し、絶縁体２０を埋め込む。このとき、マスク５１およびマスク６１は第１ホール１５、１７のみ開口部（パターンＰ１）を有するように形成される。その後、マスク５１、６１は除去される。このとき第２ホール１６には絶縁体２０が埋め込まれた状態になっている。
次に、図１４（ａ）および図１４（ｂ）に示すように、ハードマスク４０上にマスク５２(第３膜)およびマスク６２を配置する。マスク５２には、第２ホール１６の位置を決める楕円状のパターンＰ２が形成されている。このとき、メモリセル膜３０が形成された第１ホール１５、１７はマスク５２で覆われている。
マスク５２は、例えば、カーボン膜である。マスク６２は、例えば、シリコン酸化物層である。なお、ハードマスク４０とマスク５２の各々の材料については、積層体１１０に対する選択比、換言すると積層体１１０のエッチングレート比に関してハードマスク４０の方が高く（マスク５２の方が低く）なるように選択すればよい。
マスク５２およびマスク６２の形成時に、パターンＰ２の中心位置が溝１４の中心位置に対してずれると、第２ホール１６間に第１ホール１５の形成領域を確保することが困難になる。その結果、第２ホール１６間にメモリセル膜３０を形成できなくなる。
そこで、本実施形態では、上述したように、第２ホール１６の形成箇所で、ハードマスク４０の開口幅Ｗ１を溝１４の幅Ｗ２よりも広くなるように拡張している。そのため、第２ホール１６の加工幅（図１４（ｂ）の点線参照）は、ハードマスク４０の開口幅Ｗ１で規定される。そのため、図１５に示すように、第１ホール１５の両側に第２ホール１６を形成できる。
その後、例えば高温のリン酸を用いて絶縁層１１１を除去し、絶縁層１１１の除去によって生成された空洞に導電層１１を形成する。その結果、図１６に示すように、絶縁層１１１が導電層１１に置換される。最後に、第２ホール１６に絶縁体２０を埋め込む。このようにして、図１２（ａ）および図１２（ｂ）に示す半導体装置２が製造される。なお、第２実施形態において第１ホール１５、１７形成後に、第２ホール１６を形成する例を示したが、第１ホール１５、１７および第２ホール１６を同時に形成してもよい。その場合、ハードマスク上に、パターンＰ１およびパターンＰ２を有するマスクを形成すればよい。
以上説明した本実施形態によれば、ハードマスク４０の開口幅Ｗ１を溝１４の幅Ｗ２よりも拡張することによって、ハードマスク４０で第１ホール１５、１７だけでなく第２ホール１６の加工幅も規定できる。そのため、第２ホール１６間に第１ホール１７の形成領域を確保できるので、この第１ホール１５の両側にもサイズが等しいメモリセル膜３０を形成できる。その結果、記憶容量が増加させることも可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１、２ 半導体装置、１０、１１０ 積層体、１４ 溝、１５、１７ 第１ホール、１６ 第２ホール、２０ 絶縁体、３０ メモリセル膜、４０ ハードマスク、５１ マスク、５２ マスク

Claims (11)

  1. 基板と、
    前記基板上に設けられ、複数の層が前記基板上面に垂直な第１方向に積層された積層体と、
    前記第１方向と交差する第２方向において前記積層体を分断する第１絶縁体と、
    前記第１絶縁体に隣接し、前記第２方向において前記積層体を分断する第２絶縁体と、
    前記積層体および前記第１絶縁体を前記第１方向に貫通する第１ホールと、
    前記積層体および前記第２絶縁体を前記第１方向に貫通し、前記第１方向および第２方向と交差する第３方向において、第１電極を介して前記第１ホールに隣接し、前記第１絶縁体よりも大きな開口径を有する第１絶縁部材と、
    を備える半導体装置。
  2. 前記第１ホールは前記第１絶縁体よりも広い径を有し、
    前記第１ホール内で第２絶縁体を挟んで互いに対向する、または前記第２絶縁膜を囲むメモリセル膜をさらに備える、半導体装置。
  3. 前記第１ホールおよび前記第１絶縁部材の上端形状が、四角形である、請求項１または２に記載の半導体装置。
  4. 前記第１ホールを介して前記第１絶縁部材と対向し、前記第１絶縁体より大きな開口径を有する第２絶縁部材を更に有し、
    前記第２絶縁部材は前記第３方向において前記第１電極と電気的に絶縁された第２電極を介して前記第１ホールと隣接する、請求項１から３のいずれかに記載の半導体装置。
  5. 前記第１絶縁部材と前記第２絶縁部材との間には、前記第２方向において第１ピッチで隣接する複数の前記第１ホールを有する、請求項４に記載の半導体装置。
  6. 複数の層が積層された積層体を分断する溝に絶縁体を埋め込み、
    前記積層体上に、前記積層体の一部および前記絶縁体が露出するように第１開口を有する第１膜を形成し、
    前記第１開口よりも開口径が大きい第２開口を有する第２膜を、前記第１開口と前記第２開口とが少なくとも部分的に重なるように、前記第１膜上に形成し、
    前記第２膜をマスクにして前記積層体および前記絶縁体をエッチングする
    半導体装置の製造方法。
  7. 前記第２膜は、前記積層体をエッチングするエッチングレート比が前記第１膜よりも低い、請求項６に記載の半導体装置の製造方法。
  8. 前記第２開口は円形状を含む、請求項６または７に記載の半導体装置の製造方法。
  9. 前記エッチングにより、第１ホールを形成し、
    前記第１ホール内にメモリセル膜を形成する、請求項６から８のいずれかに記載の半導体装置の製造方法。
  10. 前記複数の層が、交互に積層された２種類の絶縁層であり、
    前記第１ホール形成後に、第１膜を用いて、前記第１ホールを挟んで互いに対向する前記溝の他の一部に前記溝よりも大きな開口径を有する第２ホールを形成し、
    前記第２ホールを用いて、前記２種類の絶縁層の一方を導電層に置換し、
    前記第２ホールに前記絶縁体を埋め込む、請求項９に半導体装置の製造方法。
  11. 前記第２ホールの形成は、
    前記第１膜上であって前記第１ホール形成位置と異なる位置に、第３開口を有する第３膜を配置して形成し、
    前記第３膜は、前記積層体をエッチングするエッチングレート比が前記第１膜よりも低い、請求項１０に記載の半導体装置の製造方法。
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