TW202401802A - 半導體記憶裝置及半導體記憶裝置之製造方法 - Google Patents

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Abstract

本發明提供一種可抑制複數個構成彼此接觸之半導體記憶裝置及半導體記憶裝置之製造方法。 實施方式之半導體記憶裝置具備：積層體，其係導電層與絕緣層於上下方向交替地積層複數個；板狀部，其沿著上述積層體之積層方向、及與上述積層方向交叉之第1方向延伸，且於與上述積層方向及上述第1方向交叉之第2方向上分割上述積層體；及柱，其貫通上述積層體，且沿著上述積層方向延伸；其中於上述板狀部中，在與位於上述積層體之最上方之導電層相同高度的上述板狀部之上述第2方向之寬度，大於在與位於上述積層體之最下方之導電層相同高度的上述板狀部之上述第2方向之寬度；於上述柱中，在與位於上述積層體之最上方之導電層相同高度的上述柱之上述第2方向之寬度，小於在與位於上述積層體之最下方之導電層相同高度的上述柱之上述第2方向之寬度。

Description

半導體記憶裝置及半導體記憶裝置之製造方法
本發明之實施方式係關於一種半導體記憶裝置及半導體記憶裝置之製造方法。
於三維非揮發性記憶體等半導體記憶裝置中，為了於複數個導電層與複數個絕緣層交替地積層而成之積層體中三維地形成記憶胞，將各種構成高密度地配置。因此，存在此種情形：該等構成相互接觸，而對半導體記憶裝置之特性帶來了不良影響。
一實施方式之目的在於提供一種可抑制複數個構成彼此接觸之半導體記憶裝置及半導體記憶裝置之製造方法。
實施方式之半導體記憶裝置具備：積層體，其係導電層與絕緣層於上下方向交替地積層複數個；板狀部，其沿著上述積層體之積層方向、及與上述積層方向交叉之第1方向延伸，且於與上述積層方向及上述第1方向交叉之第2方向上分割上述積層體；及柱，其貫通上述積層體，且沿著上述積層方向延伸；其中於上述板狀部中，在與位於上述積層體之最上方之導電層相同高度的上述板狀部之上述第2方向之寬度，大於在與位於上述積層體之最下方之導電層相同高度的上述板狀部之上述第2方向之寬度；於上述柱中，在與位於上述積層體之最上方之導電層相同高度的上述柱之上述第2方向之寬度，小於在與位於上述積層體之最下方之導電層相同高度的上述柱之上述第2方向之寬度。
以下，參照圖式對本發明之實施方式詳細地進行說明。再者，並不由下述實施方式來限定本發明。又，下述實施方式中之構成要素包含業者可輕易設想到之內容或者實質上相同之內容。
(半導體記憶裝置之構成例) 圖1係表示實施方式之半導體記憶裝置1之概略之構成例之沿著X方向之剖視圖。但是，於圖1中考慮圖式之易看度而省略影線。
再者，於本說明書中，X方向及Y方向均為沿著下述字元線WL之面之朝向之方向，且X方向與Y方向相互正交。又，有時將下述字元線WL之電性拉出方向稱為第1方向，該第1方向係沿著X方向之方向。又，有時將與第1方向交叉之方向稱為第2方向，該第2方向係沿著Y方向之方向。但是，半導體記憶裝置1由於可能會包含製造誤差，故而第1方向與第2方向未必正交。
如圖1所示，半導體記憶裝置1於半導體基板SB之上方，依次具備周邊電路CBA、複數個字元線WL、源極線SL、及導電層20。再者，於半導體記憶裝置1之構成例之說明中，將配置有半導體基板SB之側設為半導體記憶裝置1之下方側。
半導體基板SB例如為矽基板等。於半導體基板SB上配置有包含電晶體TR及配線等之周邊電路CBA。周邊電路CBA有助於下述記憶胞之動作。
周邊電路CBA由絕緣層40覆蓋。於絕緣層40之上方積層有複數個字元線WL。複數個字元線WL經由絕緣層50而與覆蓋周邊電路CBA之絕緣層40接合。絕緣層50亦於複數個字元線WL之周圍擴展。於複數個字元線WL之中央部配置有記憶體區域MR，於X方向兩端部配置有階梯區域SR。
於記憶體區域MR，配置有於積層方向貫通字元線WL之複數個柱PL。柱PL與字元線WL之交叉部作為記憶胞發揮功能。藉此，半導體記憶裝置1例如構成為於記憶體區域MR三維地配置有記憶胞而成之三維非揮發性記憶體。
於階梯區域SR中，將複數個字元線WL之X方向兩端部加工為階梯狀。藉此，複數個字元線WL之X方向兩端部隨著朝向源極線SL而擴展。於複數個字元線WL之各層之X方向兩端部，分別配置有連接於各層之字元線WL之觸點CC。
利用該等觸點CC，將多層地積層之字元線WL逐個地拉出。自該等觸點CC對複數個字元線WL中央部之記憶體區域MR中所包含之記憶胞，經由與該記憶胞相同之高度位置之字元線WL而施加寫入電壓及讀出電壓等。自觸點CC施加到記憶胞之各種電壓利用與該等觸點CC電性連接之周邊電路CBA來控制。
於複數個字元線WL之上方配置有源極線SL。於源極線SL之上隔著絕緣層60配置有導電層20。於絕緣層60中配置有複數個插塞PG，經由插塞PG而保持源極線SL與導電層20導通。藉此，可自半導體記憶裝置1之外部經由導電層20及插塞PG對源極線SL施加源極電位。
接下來，使用圖2對半導體記憶裝置1之詳細之構成例進行說明。
圖2(a)係包含記憶體區域MR之沿著Y方向之剖視圖。圖2(b)係包含階梯區域SR之沿著Y方向之剖視圖。但是，於圖2(a)(b)中，省略了半導體基板SB及周邊電路CBA等之絕緣層40下方之構造、以及導電層20等之絕緣層60上方之構造。
圖2(c)係表示配置於記憶體區域MR之柱PL之剖面之局部放大圖。圖2(d)係表示配置於階梯區域SR之柱狀部HR之剖面之局部放大圖。
如圖2(a)(b)所示，於覆蓋周邊電路CBA之絕緣層40之上方，依次配置有絕緣層54、53、52。又，如圖2(b)所示，於該等絕緣層54、53、52與階梯區域SR中之積層體LM(圖2(a))之間介置有絕緣層51。該等絕緣層51～54構成圖1之絕緣層50之一部分。
於絕緣層52之上方，於一部分區域介置絕緣層51，且配置有積層體LM。於積層體LM，複數個字元線WL與複數個絕緣層OL各1層地交替積層。
更詳細而言，積層體LM具備積層體LMa及積層體LMb。積層體LMb係將複數個字元線WL與複數個絕緣層OL各1層地交替積層於絕緣層52上而成之第2積層體。積層體LMa係將複數個字元線WL與複數個絕緣層OL各1層地交替積層於積層體LMb上而成之第1積層體。
亦可於積層體LMb之最下層之字元線WL之進而下層、及積層體LMa之最上層之字元線WL之進而上層，隔著絕緣層OL而積層有選擇閘極線。於本實施方式中，積層體LMb之最下層之字元線WL係位於積層體LM之最下方之字元線WL。積層體LMa之最上層之字元線WL係位於積層體LM之最上方之字元線WL。積層體LM中之該等字元線WL及選擇閘極線之積層數為任意。
積層體LM中之作為複數個導電層之字元線WL例如係鎢層或鉬層等。積層體LM中之作為複數個絕緣層之絕緣層OL例如係氧化矽層等。
於積層體LM上配置有源極線SL。源極線SL例如具有源極線DSLb、中間源極線BSL或中間絕緣層SCO、及源極線DSLa自積層體LM側依次積層而成之多層構造。
源極線DSLb、中間源極線BSL、及源極線DSLa例如係多晶矽層等。其中，至少中間源極線BSL可係擴散有雜質之導電性多晶矽層等。中間源極線BSL配置於積層體LM之記憶體區域MR之上方。中間絕緣層SCO例如係氧化矽層等。中間絕緣層SCO配置於除了記憶體區域MR以外之積層體LM之階梯區域SR等之上方。
積層體LM利用複數個板狀觸點LI於Y方向被分割。
作為板狀部之板狀觸點LI相互排列於Y方向，且於沿著積層體LM之積層方向及X方向之方向延伸。即，板狀觸點LI自積層體LM之X方向一端部遍及至另一端部於積層體LM內連續地延伸。藉此，將積層體LM於Y方向上分割。
更詳細而言，板狀觸點LI於記憶體區域MR中，自源極線DSLa中貫通中間源極線BSL、源極線DSLb、積層體LM、及絕緣層52而到達絕緣層53。又，於階梯區域SR中，板狀觸點LI自源極線DSLa中貫通中間絕緣層SCO、源極線DSLb、積層體LM之至少一部分、絕緣層51、及絕緣層52而到達絕緣層53。
又，板狀觸點LI例如具有Y方向之寬度自上端部朝向下端部變小之錐形狀。或者，板狀觸點LI例如具有於上端部與下端部之間之規定位置處Y方向之寬度最大之彎曲形狀。於該情形時，自板狀觸點LI之具有Y方向上之最大寬度之部分朝向下端部，Y方向之寬度不斷變小。即，板狀觸點LI之寬度根據積層方向之位置而不同。例如，板狀觸點LI於與位於積層體LM最上方之字元線WL相同之高度具有Y方向之寬度即寬度Wli1。板狀觸點LI於與位於積層體LM最下方之字元線WL相同之高度具有Y方向之寬度即寬度Wli2。寬度Wli1大於寬度Wli2。又，於圖2(a)中，板狀觸點LI之具有Y方向上之最大寬度之部分位於與源極線DSLa相同之高度，但並不限定於此。板狀觸點LI之具有Y方向上之最大寬度之部分例如亦可處於位於積層體LM最上方之字元線WL與位於積層體LM最下方之字元線WL之間。
因此，無論是具有錐形狀還是彎曲形狀之情形，板狀觸點LI都具有自積層體LM之靠源極線SL之一端側朝向靠絕緣層52之另一端側之作為第1錐部分之錐部分。又，無論是具有錐形狀還是彎曲形狀之情形，板狀觸點LI都於積層體LM之上述一端側具有Y方向上之最大寬度。
又，板狀觸點LI分別包含絕緣層55及導電層21。絕緣層55例如係氧化矽層等。導電層21例如係鎢層或導電性多晶矽層等。
絕緣層55覆蓋板狀觸點LI之於Y方向上相向之側壁。導電層21填充至絕緣層55之內側，如圖2(a)所示，電性連接於包含中間源極線BSL之源極線SL。又，導電層21如圖2(b)所示，經由配置於絕緣層53中之插塞V0，而與配置於絕緣層54中之配線MX連接。
配線MX經由未圖示之電極墊等而電性連接於由絕緣層40覆蓋之周邊電路CBA(參照圖1)。利用此種構成，板狀觸點LI會作為源極線觸點發揮功能。
如圖2(a)所示，於記憶體區域MR之各個板狀觸點LI間，分散配置有於積層體LM之積層方向於積層體LM內延伸之作為複數個記憶體柱之柱PL。即，柱PL自源極線DSLa中貫通中間源極線BSL、源極線DSLb、積層體LM、及絕緣層52而到達絕緣層53。
更詳細而言，柱PL包含於積層體LMa內延伸之作為第1柱之柱PLa、及於積層體LMb內延伸之作為第2柱之柱PLb。
柱PLa自源極線DSLa中貫通中間源極線BSL、源極線DSLb、及積層體LMa而到達積層體LMb。柱PLa例如具有Y方向之寬度自上端部朝向下端部變大之錐形狀。或者，柱PLa例如具有於上端部與下端部之間之規定位置處Y方向之寬度最大之彎曲形狀。於該情形時，自柱PLa之上端部至具有Y方向上之最大寬度之部分為止，Y方向之寬度向具有該最大寬度之部分不斷變大。即，柱PLa之寬度根據位置而不同。例如，柱PLa於距柱PL之上端處於第1距離之第1位置處具有Y方向之寬度即寬度Wpl1。柱PLa於距柱PL之上端處於第2距離之第2位置處具有Y方向之寬度即寬度Wpl2。再者，第2距離距柱PL之上端較第1距離遠。寬度Wpl1小於寬度Wpl2。又，如圖2(a)所示，寬度Wpl1例如係與位於積層體LM最上方之字元線WL相同之高度處之柱PLa之Y方向寬度。再者，於圖2(a)中，柱PLa之具有Y方向上之最大寬度之部分位於積層體LMa之下方側。
因此，無論是具有錐形狀還是彎曲形狀之情形，柱PLa都具有自靠源極線SL之積層體LMa之一端側朝向靠積層體LMb之積層體LMa之另一端側之作為第2錐部分之錐部分。又，無論是具有錐形狀還是彎曲形狀之情形，柱PLa都於遠離積層體LMa之上述一端部之上述另一端側，具有Y方向上之最大寬度。再者，於圖2(a)中，對柱PLa之Y方向上之寬度進行了說明，但是關於柱PLa之X方向上之寬度亦相同。
柱PLb自積層體LMa側之積層體LMb之端部貫通積層體LMb及絕緣層52而到達絕緣層53。柱PLb例如具有Y方向之寬度自上端部朝向下端部變大之錐形狀。或者，柱PLb例如具有於上端部與下端部之間之規定位置處Y方向之寬度最大之彎曲形狀。於該情形時，自柱PLb之上端部至具有Y方向上之最大寬度之部分為止，Y方向之寬度向具有該最大寬度之部分變大。即，柱PLb於距柱PL之上端處於第3距離之第3位置處具有Y方向之寬度即寬度Wpl3。柱PLb於距柱PL之上端處於第4距離之第4位置處具有Y方向之寬度即寬度Wpl4。第3距離距柱PL之上端較第2距離遠。第4距離距柱PL之上端較第3距離遠。又，寬度Wpl3小於寬度Wpl4。寬度Wpl2大於寬度Wpl3。又，如圖2(a)所示，寬度Wpl4例如係與位於積層體LM最下方之字元線WL相同之高度處之柱PLb之Y方向寬度。寬度Wpl1小於寬度Wpl4。再者，於圖2(a)中，柱PLb之具有Y方向上之最大寬度之部分位於與絕緣層52相同之高度，但是並不限定於此。柱PLb之具有Y方向上之最大寬度之部分例如亦可位於積層體LMb之下方側。
因此，無論是具有錐形狀還是彎曲形狀之情形，柱PLb都具有自靠積層體LMa之積層體LMb之一端側朝向靠絕緣層52之積層體LMb之另一端側之作為第3錐部分之錐部分。又，無論是具有錐形狀還是彎曲形狀之情形，柱PLb都於遠離積層體LMb之上述一端部之上述另一端側，具有Y方向上之最大寬度。再者，於圖2(a)中，對柱PLb之Y方向上之寬度進行了說明，但是關於柱PLb之X方向上之寬度亦相同。
如此，板狀觸點LI於Y方向上具有最大寬度之部分與各個柱PLa、PLb於Y方向上具有最大寬度之部分，配置於積層方向之不同位置。藉此，即便為分散配置於板狀觸點LI間之複數個柱PL中與板狀觸點LI相鄰之柱PL，亦可抑制與板狀觸點LI之接觸等干涉。
複數個柱PL自積層體LM之積層方向觀察時採用例如鋸齒狀之配置。各個柱PL作為沿著積層體LM之層方向之方向，即沿著XY平面之方向之剖面形狀，例如具有圓形、橢圓形、或卵形(oval type)等形狀。
因此，柱PL之沿著XY平面之方向之剖面面積及直徑亦根據柱PLa、PLb之形狀而於積層體LM之積層方向上變化。即，隨著柱PLa、PLb之Y方向之寬度或X方向之寬度變小，沿著XY平面之方向之剖面面積及直徑亦不斷變小。又，隨著柱PLa、PLb之Y方向之寬度或X方向之寬度變大，沿著XY平面之方向之剖面面積及直徑亦不斷變大。於柱PLa、PLb之Y方向之寬度或X方向之寬度最大之部分，於柱PLa、PLb之各者中，沿著XY平面之方向之剖面面積及直徑亦最大。
複數個柱PL分別具有貫通積層體LM而於積層方向延伸之記憶體層ME、貫通積層體LM而與中間源極線BSL連接之通道層CN、及成為柱PL之芯材之芯層CR。該等多層構造中記憶體層ME及通道層CN亦覆蓋了柱PL之源極線SL側之端部。藉此可知，柱PL於源極線SL側具有封閉端。又，柱PL之絕緣層53側之端部係該等多層構造都開放之開放端。
如圖2(c)所示，記憶體層ME具有自柱PL之外周側依次積層有阻擋絕緣層BK、電荷蓄積層CT、及隧道絕緣層TN而成之多層構造。更詳細而言，記憶體層ME配置於除了中間源極線BSL之深度位置以外之柱PL之側面。又，記憶體層ME亦配置於到達源極線DSLa高度之柱PL之上表面。相對於此，記憶體層ME不配置於絕緣層53側之柱PL之下表面，且具有於柱PL之下表面側相對於絕緣層53開放之形狀。
通道層CN於記憶體層ME之內側，自源極線DSLa中貫通中間源極線BSL、源極線DSLb、積層體LM、及絕緣層52而到達絕緣層53。又，通道層CN亦配置於到達源極線DSLa高度之柱PL之上表面。相對於此，通道層CN不配置於絕緣層53側之柱PL之下表面，且具有於柱PL之下表面側相對於絕緣層53開放之形狀。於通道層CN之進而內側填充有芯層CR。
芯層CR與柱PL同樣地，例如具有Y方向之寬度自上端部朝向下端部變大之錐形狀。或者，芯層CR例如具有於上端部與下端部之間之規定位置處Y方向之寬度最大之彎曲形狀。於該情形時，自芯層CR之上端部至具有Y方向上之最大寬度之部分為止，Y方向之寬度向具有該最大寬度之部分不斷變大。即，芯層CR之寬度根據位置而不同。例如，芯層CR於距芯層CR之上端處於第5距離之第5位置處具有Y方向之寬度即寬度Wcr1。芯層CR於距芯層CR之上端處於第6距離之第6位置處具有Y方向之寬度即寬度Wcr2。第6距離距芯層CR之上端較第5距離遠。寬度Wcr1小於寬度Wcr2。再者，寬度Wcr1例如亦可係與位於積層體LM最上方之字元線WL相同之高度處之芯層CR之Y方向寬度。寬度Wcr2例如亦可係與位於積層體LM最下方之字元線WL相同之高度處之芯層CR之Y方向寬度。
通道層CN於側面與中間源極線BSL接觸，藉此電性連接於包含中間源極線BSL之源極線SL。通道層CN經由配置於53中之插塞CH而與於絕緣層54中於沿著Y方向之方向延伸之位元線BL連接。
位元線BL經由配置於絕緣層54中之電極墊PDb而與配置於絕緣層40中之電極墊PDc連接。電極墊PDc電性連接於由絕緣層40覆蓋之周邊電路CBA(參照圖1)。藉此，柱PL之通道層CN電性連接於周邊電路CBA。
記憶體層ME之阻擋絕緣層BK及隧道絕緣層TN、以及芯層CR例如為氧化矽層等。記憶體層ME之電荷蓄積層CT例如為氮化矽層等。通道層CN例如為多晶矽層或非晶矽層等半導體層。
利用如以上所述之構成，於柱PL側面之與字元線WL對向之部分，作為記憶胞MC發揮功能。藉由自字元線WL施加規定之電壓，來對記憶胞MC進行數據之寫入及讀出。
階梯區域SR具有階梯部SP(圖1)。階梯部SP具有將複數個字元線WL及複數個絕緣層OL加工為階梯狀之階梯形狀。圖2(b)表示將自源極線SL側之最上層之字元線WL起第3個字元線WL加工為階梯狀之部分。
隨著較圖2(b)之剖面更朝向積層體LM之X方向外側，自最上層之字元線WL起第2個字元線WL、及最上層之字元線WL到達被加工為階梯狀之部分。
隨著較圖2(b)之剖面更接近積層體LM之X方向中央部側，自最上層之字元線WL起第4個字元線WL、第5個字元線WL到達被加工為階梯狀之部分。進一步而言，其等之進而下層之積層體LMb之字元線WL依次到達被加工為階梯狀之部分。
如此，階梯部SP隨著遠離積層體LM中央部之記憶體區域MR，而朝向源極線SL側降段。如上所述，於階梯部SP與絕緣層52之間配置有絕緣層51。
於構成階梯部SP各層之字元線WL，連接有貫通絕緣層52、51之觸點CC。
觸點CC具有覆蓋觸點CC外周之絕緣層56、及填充於絕緣層56內側之鎢層或銅層等導電層22。導電層22經由配置於絕緣層53中之插塞V0，而與配置於絕緣層54中之配線MX連接。配線MX例如經由電極墊PDb、PDc等而電性連接於周邊電路CBA(參照圖1)。
藉由此種構成，可將各層之字元線WL電性拉出。即，藉由上述構成，可自周邊電路CBA經由電極墊PDc、PDb、觸點CC、及字元線WL而對記憶胞MC之電荷蓄積層CT施加規定之電壓，使記憶胞MC作為記憶元件動作。
又，於階梯區域SR之各個板狀觸點LI間，分散配置有於積層體LM及絕緣層51中於積層體LM之積層方向延伸之複數個柱狀部HR。即，柱狀部HR自源極線DSLa中貫通中間源極線BSL、源極線DSLb、積層體LM、及絕緣層52而到達絕緣層53。
更詳細而言，柱狀部HR包含於積層體LMa內延伸之作為第1柱之柱狀部HRa、及於積層體LMb內延伸之作為第2柱之柱狀部HRb。
柱狀部HRa自源極線DSLa中貫通中間源極線BSL、源極線DSLb、積層體LMa而到達積層體LMb。柱狀部HRa例如具有Y方向之寬度自上端部朝向下端部變大之錐形狀。或者，柱狀部HRa例如具有於上端部與下端部之間之規定位置處Y方向之寬度最大之彎曲形狀。於該情形時，自柱狀部HRa之上端部至具有Y方向上之最大寬度之部分為止，Y方向之寬度向具有該最大寬度之部分不斷變大。即，柱狀部HRa之寬度根據位置而不同。例如，柱狀部HRa於距柱狀部HR之上端處於第7距離之第7位置處具有Y方向之寬度即寬度Whr1。柱狀部HRa於距柱狀部HR之上端處於第8距離之第8位置處具有Y方向之寬度即寬度Whr2。再者，第8距離距柱狀部HR之上端較第7距離遠。寬度Whr1小於寬度Whr2。又，如圖2(b)所示，寬度Whr1例如係與位於積層體LM最上方之字元線WL相同之高度處之柱狀部HRa之Y方向寬度。
因此，無論是具有錐形狀還是彎曲形狀之情形，柱狀部HRa都具有自靠源極線SL之積層體LMa之一端側朝向靠積層體LMb之積層體LMa之另一端側之作為第2錐部分之錐部分。又，無論是具有錐形狀還是彎曲形狀之情形，柱狀部HRa都於遠離積層體LMa之上述一端部之上述另一端側具有Y方向上之最大寬度。再者，於圖2(b)中，對柱狀體HRa之Y方向上之寬度進行了說明，但是關於柱狀體HRa之X方向上之寬度亦相同。
柱狀部HRb貫通未圖示之積層體LMb及絕緣層52而到達絕緣層53。柱狀部HRb例如具有Y方向之寬度自上端部朝向下端部變大之錐形狀。或者，柱狀部HRb例如具有於上端部與下端部之間之規定位置處Y方向之寬度最大之彎曲形狀。於該情形時，自柱狀部HRb之上端部至具有Y方向上之最大寬度之部分為止，Y方向之寬度朝向該具有最大寬度之部分不斷變大。即，柱狀體HRb於距柱狀體HR之上端處於第9距離之第9位置處具有Y方向之寬度即寬度Whr3。柱狀體HRb於距柱狀體HR之上端處於第10距離之第10位置處具有Y方向之寬度即寬度Whr4。第9距離距柱狀體HR之上端較第8距離遠。第10距離距柱PL之上端較第9距離遠。又，寬度Whr3小於寬度Whr4。寬度Whr2大於寬度Whr3。又，如圖2(b)所示，寬度Whr4例如係與位於積層體LM最下方之字元線WL相同之高度處之柱狀體HRb之Y方向寬度。寬度Whr1小於寬度Whr4。
因此，無論是具有錐形狀還是彎曲形狀之情形，柱狀部HRb都具有自靠積層體LMa之積層體LMb之一端側朝向靠絕緣層52之積層體LMb之另一端側之作為第3錐部分之錐部分。又，無論是具有錐形狀還是彎曲形狀之情形，柱狀部HRb都於積層體LMb之上述另一端側具有Y方向上之最大寬度。再者，於圖2(b)中，對柱狀部HRb之Y方向上之寬度進行了說明，但是關於柱狀部HRb之X方向上之寬度亦相同。
如此，板狀觸點LI於Y方向具有最大寬度之部分與各個柱狀部HRa、HRb於Y方向具有最大寬度之部分配置於積層方向之不同位置。藉此，即便為分散配置於板狀觸點LI間之複數個柱狀部HR中與板狀觸點LI相鄰之柱狀部HR，亦可抑制與板狀觸點LI之接觸等干涉。
複數個柱狀部HR避免與板狀觸點LI及觸點CC干涉，且自積層體LM之積層方向觀察時採用例如鋸齒狀或網格狀之配置。各個柱狀部HR作為沿著XY平面之方向之剖面形狀，例如具有圓形、橢圓形、或卵形(oval type)等形狀。
因此，柱狀部HR之沿著XY平面之方向之剖面面積及直徑亦根據柱狀部HRa、HRb之形狀於積層體LM之積層方向上變化。即，隨著柱狀部HRa、HRb之Y方向之寬度或X方向之寬度變小，沿著XY平面之方向之剖面面積及直徑亦不斷變小。又，隨著柱狀部HRa、HRb之Y方向之寬度或X方向之寬度變大，沿著XY平面之方向之剖面面積及直徑亦不斷變大。於柱狀部HRa、HRb之Y方向之寬度或X方向之寬度最大之部分，於柱狀部HRa、HRb之各者中，沿著XY平面之方向之剖面面積及直徑亦最大。
複數個柱狀部HR分別具有與上述柱PL相同之層構造。然而，複數個柱狀部HR整體上成為浮動狀態，係無助於半導體記憶裝置1之功能之虛設柱。如下所述，柱狀部HR於自犧牲層與絕緣層積層而成之積層體形成積層體LM時，具有支持該等構成之作用。
作為與柱PL相同之層構造，柱狀部HR具有於積層體LM內於積層方向延伸之虛設層MEd、CNd、CRd。該等多層構造中虛設層MEd、CNd亦覆蓋了柱狀部HR之源極線SL側之端部。藉此可知，柱狀部HR於源極線SL側具有封閉端。又，柱狀部HR之絕緣層53側之端部為該等多層構造都開放之開放端。
如圖2(d)所示，虛設層MEd具有自柱狀部HR之外周側依次積層有虛設層BKd、CTd、TNd而成之多層構造。即，虛設層MEd相當於上述柱PL之記憶體層ME。又，虛設層MEd中所包含之虛設層BKd、CTd、TNd分別相當於柱PL之阻擋絕緣層BK、電荷蓄積層CT、及隧道絕緣層TN。
但是，虛設層MEd連續地配置於自源極線DSLb到源極線DSLa之柱狀部HR之側面。又，虛設層MEd亦配置於到達源極線DSLa高度之柱狀部HR之上表面。相對於此，虛設層MEd不配置於絕緣層53側之柱狀部HR之下表面，且具有於柱狀部HR之下表面側相對於絕緣層53開放之形狀。
虛設層CNd於虛設層MEd之內側，自源極線DSLa中貫通中間源極線BSL、源極線DSLb、積層體LM、及絕緣層52而到達絕緣層53。即，虛設層CNd相當於上述柱PL之通道層CN。
又，虛設層CNd亦配置於到達源極線DSLa高度之柱狀部HR之上表面。相對於此，虛設層CNd不配置於絕緣層53側之柱狀部HR之下表面，且具有於柱狀部HR之下表面側相對於絕緣層53開放之形狀。
於虛設層CNd之進而內側，填充有成為柱狀部HR之芯材之虛設層CRd。即，虛設層CRd相當於上述柱PL之芯層CR。虛設層CRd之寬度Wcrd1相當於芯層CR之寬度Wcr1。虛設層CRd之寬度Wcrd2相當於芯層CR之寬度Wcr2。
柱狀部HR中所包含之各層包含與對應之柱PL之各層相同種類之材料。即，虛設層MEd之虛設層BKd、TNd、及虛設層CRd例如為氧化矽層等。虛設層CTd例如為氮化矽層等。虛設層CNd例如為多晶矽層或非晶矽層等半導體層。
再者，於積層體LM之相同之高度位置處，柱狀部HR之沿著XY平面之方向之剖面面積例如亦可大於柱PL之沿著XY平面之方向之剖面面積。又，複數個柱狀部HR間之間距例如亦可大於複數個柱PL間之間距。於XY平面中，積層體LM中之字元線WL之每單位面積之柱狀部HR之配置密度亦可低於字元線WL之每單位面積之柱PL之配置密度。
如此，例如與柱狀部HR相比，藉由使柱PL之剖面面積較小地構成，且形成為窄間距，可於規定尺寸之積層體LM內高密度地形成多數個記憶胞MC，從而可提高半導體記憶裝置1之記憶容量。另一方面，柱狀部HR由於專門用於支持積層體LM，故而例如藉由不設定成如柱PL般剖面面積較小且窄間距之精密構成，可降低製造負荷。
(半導體記憶裝置之製造方法) 接下來，使用圖3～圖16，對實施方式之半導體記憶裝置1之製造方法進行說明。圖3～圖16係依次例示實施方式之半導體記憶裝置1之製造方法之順序之一部分之圖。再者，於半導體記憶裝置1之製造方法之說明中，將各步驟中之處理面所朝向之方向設為上方側。於圖3～圖16之各圖中，亦使各步驟中之半導體記憶裝置1之朝向與紙面之方向一致。
首先，圖3表示形成之後成為階梯部SP之一部分之部分SPa之情形。圖3表示了製造中途之階梯區域SR之沿著X方向之剖面。
如圖3(a)所示，於作為第1基板之支持基板SS之上方，依次形成源極線DSLa、中間絕緣層SCO、及源極線DSLb。支持基板SS例如可為矽基板等半導體基板、陶瓷基板或石英基板等絕緣性基板、藍寶石基板等導電性基板等。源極線DSLa、DSLb例如為多晶矽層等。中間絕緣層SCO例如為氧化矽層等。
於源極線DSLb上，形成作為複數個第1絕緣層之絕緣層NL、作為複數個第2絕緣層之絕緣層OL各1層地交替積層而成之積層體LMsa。絕緣層NL例如為氮化矽層等，且作為置換為之後成為字元線WL之導電材料之犧牲層發揮功能。積層體LMsa係利用此種置換處理於之後成為積層體LMa之部分。
於積層體LMsa上，形成覆蓋積層體LMsa之一部分之遮罩圖案71。遮罩圖案71例如係將光阻劑層等曝光、顯影而形成。
如圖3(b)(c)所示，重複進行複數次遮罩圖案71之細化、與積層體LMsa之絕緣層NL及絕緣層OL之蝕刻。
即，形成於階梯部SP之形成預定位置具有端部之遮罩圖案71。又，對自遮罩圖案71露出之積層體LMsa進行加工，例如將絕緣層NL與絕緣層OL各1層地蝕刻去除。又，利用氧電漿等之處理，使遮罩圖案71之端部後退而重新露出積層體LMsa，將絕緣層NL與絕緣層OL進而各1層地蝕刻去除。
藉由將此種處理重複複數次，於遮罩圖案71之端部位置處，將絕緣層NL與絕緣層OL加工為階梯狀，形成之後成為階梯部SP之一部分之部分SPa。於遍及積層體LMsa之積層方向之整體而形成階梯形狀之後，利用使用氧電漿等之灰化來去除遮罩圖案71。
接下來，圖4表示形成之後成為柱PLa之構成之情形。圖4表示了製造中途之記憶體區域MR之沿著Y方向之剖面。
與圖3(a)之階梯區域SR中之源極線DSLa、中間絕緣層SCO、源極線DSLb、及積層體LMsa之形成並行地，如圖4(a)所示，於記憶體區域MR中，於支持基板SS之上方，依次形成源極線DSLa、中間犧牲層SCN、源極線DSLb、及積層體LMsa。中間犧牲層SCN例如為氮化矽層等，且係之後置換為導電性多晶矽等而成為中間源極線BSL之部分。
如圖4(b)所示，自積層體LMsa之上表面，以貫通積層體LMsa、源極線DSLb、中間犧牲層SCN之方式進行蝕刻，形成到達源極線DSLa之複數個記憶體孔MHa。積層體LMsa之上表面係積層體LMsa之積層方向上之與源極線DSLa、中間犧牲層SCN、源極線DSLb為相反側之積層體LMsa之端部。
複數個記憶體孔MHa以例如具有Y方向之寬度、記憶體孔MHa之直徑、及記憶體孔MHa之XY剖面之面積自積層體LMsa之上表面側朝向下表面側變小之錐形狀之方式形成。
亦存在複數個記憶體孔MHa成為於積層體LMsa之上表面側之端部與下表面側之端部之間具有Y方向上之最大寬度之彎曲形狀之情形。於該情形時，複數個記憶體孔MHa以Y方向之寬度、以及記憶體孔MHa之直徑及XY剖面之面積自具有Y方向上之最大寬度之部分朝向下端部變小之方式形成。
如圖4(c)所示，例如利用非晶矽層等犧牲層來填充記憶體孔MHa內，形成複數個柱PLs。
接下來，圖5表示形成成為階梯部SP之其餘一部分之部分SPb之情形。圖5與上述圖3同樣，表示了製造中途之階梯區域SR之沿著X方向之剖面。
如圖5(a)所示，於形成之後成為階梯部SP之一部分之部分SPb之後，於階梯區域SR形成覆蓋階梯形狀之絕緣層51。
又，與圖4之記憶體區域ME中之柱PLs之形成並行地，於階梯區域SR之積層體LMsa，形成複數個柱狀部HRs。柱狀部HRs係於之後成為柱狀部HRa之部分。
於形成有柱狀部HRs之積層體LMsa上，形成作為複數個第1絕緣層之絕緣層NL與作為複數個第2絕緣層之絕緣層OL各1層地交替積層而成之積層體LMsb。積層體LMsb係於之後成為積層體LMb之部分。
於積層體LMsb上，形成覆蓋積層體LMsb之一部分之遮罩圖案72。遮罩圖案72例如係將光阻劑層等曝光、顯影而形成。遮罩圖案72於與形成於積層體LMsa之成為階梯部SP之一部分之部分SPb於積層方向重疊之位置具有端部。
如圖5(b)所示，與上述圖3(b)(c)之處理同樣，重複進行複數次遮罩圖案72之細化、與積層體LMsb之絕緣層NL及絕緣層OL之蝕刻。藉此，於遮罩圖案72之端部位置處，將絕緣層NL與絕緣層OL加工為階梯狀。於遍及積層體LMsb之積層方向之整體而形成階梯形狀之後，利用使用氧電漿等之灰化來去除遮罩圖案72。
接下來，圖6及圖7表示形成柱PL之情形。圖6及圖7與上述圖4同樣，表示了製造中途之記憶體區域MR之沿著Y方向之剖面。
與圖5(a)之階梯區域SR中之積層體LMsb之形成並行地，如圖6(a)所示，亦於記憶體區域MR之積層體LMsa上，形成積層體LMsb。又，於積層體LMsb上，形成覆蓋積層體LMsb之絕緣層52。
如圖6(b)所示，以自積層體LMsb之上表面，即積層體LMsb之與積層體LMsa為相反側之端部貫通絕緣層52及積層體LMsb之方式進行蝕刻，形成分別到達形成於積層體LMsa之柱PLs之複數個記憶體孔MHb。
複數個記憶體孔MHb以例如具有Y方向之寬度、記憶體孔MHb之直徑、及記憶體孔MHb之XY剖面之面積自積層體LMsb之上表面側朝向下表面側變小之錐形狀之方式形成。
亦存在複數個記憶體孔MHb成為於積層體LMsa之上表面側之端部與下表面側之端部之間具有Y方向上之最大寬度之彎曲形狀之情形。於該情形時，複數個記憶體孔MHb以Y方向之寬度、以及記憶體孔MHb之直徑及XY剖面之面積自具有Y方向上之最大寬度之部分朝向下端部變小之方式形成。
如圖7(a)所示，以經由記憶體孔MHb而將填充於記憶體孔MHa之犧牲層去除之方式進行蝕刻。藉此，形成貫通絕緣層52、積層體LMsb、LMsa、源極線DSLb、中間犧牲層SCN而到達源極線DSLa之複數個記憶體孔MH。
如圖7(b)所示，於記憶體孔MH內形成記憶體層ME。於記憶體層ME中，自記憶體孔MH之外周側起依次積層未圖示之阻擋絕緣層BK、電荷蓄積層CT、及隧道絕緣層TN。記憶體層ME亦形成於記憶體孔MH之底面。如上所述，阻擋絕緣層BK及隧道絕緣層TN例如為氧化矽層等，電荷蓄積層CT例如為氮化矽層等。
又，於記憶體層ME之內側，形成多晶矽層或非晶矽層等通道層CN。通道層CN亦隔著記憶體層ME而形成於記憶體孔MH之底面。又，於通道層CN之進而內側，填充氧化矽層等芯層CR。
根據以上，形成複數個柱PL。但是，於該階段中，記憶體層ME亦形成於中間犧牲層SCN之高度位置，覆蓋通道層CN之側面整體。
如上所述，分別包含柱PLa、PLb之複數個柱PL係藉由自積層體LMsa、LMsb之上表面側對積層體LMsa、LMsb等進行加工而形成。又，複數個柱PL之下端部成為底面由記憶體層ME及通道層CN覆蓋之封閉端。又，複數個柱PL之上端部成為記憶體層ME及通道層CN都開放之開放端。
根據複數個柱PL於積層體LMsa、LMsb之積層方向之一端側具有封閉端，於另一端側具有開放端，來判斷自積層體LMsa、LMsb之上下表面之哪一側進行加工。即，柱PL係自具有開放端之側朝向具有封閉端之側進行加工。
接下來，圖8及圖9表示於成為階梯部SP之階梯形狀形成觸點CC之情形。圖8及圖9與上述圖3及圖5同樣，表示了製造中途之階梯區域SR之沿著X方向之剖面。
如圖8(a)所示，於形成之後成為階梯部SP之其餘一部分之部分SPb之後，於階梯區域SR形成覆蓋階梯形狀整體之絕緣層51。於絕緣層51上，與記憶體區域MR同樣，形成絕緣層52。
又，與圖6及圖7之記憶體區域ME中之柱PL之形成並行地，於階梯區域SR之積層體LMsa、LMbs，形成複數個柱狀部HR。
與柱PL同樣，分別包含柱狀部HRa、HRb之複數個柱狀部HR亦藉由自積層體LMsa、LMsb之上表面側對積層體LMsa、LMsb等進行加工而形成。又，複數個柱狀部HR之下端部成為底面由虛設層MEd、CNd覆蓋之封閉端。又，複數個柱狀部HR之上端部成為虛設層MEd、CNd都開放之開放端。根據該情形可知，柱狀部HR係自具有開放端之側朝向具有封閉端之側進行加工。
如圖8(b)所示，形成貫通絕緣層52、51且到達被加工為階梯狀之各個絕緣層NL之上表面之複數個接觸孔CL。於圖8(b)中，由於要表示形成於階梯區域SR之柱狀部HR與接觸孔CL這兩者，故而表示的是於複數個絕緣層NL中每隔一個形成之接觸孔CL。然而，接觸孔CL實際上與所有絕緣層NL對應地形成。
如圖9(a)所示，形成覆蓋接觸孔CL之側壁之絕緣層56。
如圖9(b)所示，形成填充接觸孔CL側壁之絕緣層56之進而內側之導電層22。根據以上，形成分別連接於複數個絕緣層NL之複數個觸點CC。
接下來，圖10～圖12表示於積層體LMa、LMb形成周邊電路CBA之情形。圖10～圖12與上述圖4、圖6、及圖7同樣，表示了製造中途之記憶體區域MR之沿著Y方向之剖面。
如圖10(a)所示，於形成周邊電路CBA時，形成覆蓋積層體LMa、LMb上之絕緣層52之絕緣層53。
如圖10(b)所示，形成貫通絕緣層53且連接於柱PL之通道層CN之插塞CH。又，於絕緣層53上形成連接於插塞CH之位元線BL。又，形成覆蓋絕緣層53及位元線BL之絕緣層54，於絕緣層54中，形成露出於絕緣層54之上表面之複數個電極墊PDb。
又，於階梯區域SR中，與上述處理並行地，形成配置於絕緣層53中之插塞V0、及配置於絕緣層54中且與插塞V0連接之配線MX等(參照圖2)。插塞V0形成於分別與複數個觸點CC對應之位置，且與該等觸點CC連接。又，插塞V0亦形成於之後會形成板狀觸點LI之位置。
如圖11所示，另外於作為第2基板之半導體基板SB上，形成包含電晶體TR之周邊電路CBA。又，於半導體基板SB上，形成覆蓋周邊電路CBA之絕緣層40。於絕緣層40中，形成連接於周邊電路CBA之觸點、通孔、及配線等。又，於絕緣層40中形成露出於絕緣層40表面之複數個電極墊PDc。經由該等構成，記憶胞可電性連接於周邊電路CBA。
又，於形成有周邊電路CBA、絕緣層40、及複數個電極墊PDc等之半導體基板SB，使支持基板SS之形成有積層體LMsa、LMb等之面與之對向地配置。
又，將支持基板SS側之絕緣層54與半導體基板SB側之絕緣層40接合。該等絕緣層54、40例如可藉由預先利用電漿處理等進行活化來接合。又，於將絕緣層54、40接合時，以形成於絕緣層54之電極墊PDb與形成於絕緣層40之電極墊PDc重疊之方式，進行支持基板SS與半導體基板SB之位置對準。
於將絕緣層54、40接合之後，進行退火處理，使電極墊PDb、PDc例如藉由Cu-Cu接合而接合。根據以上，獲得貼合構造體。
然後，如圖12所示，藉由CMP(Chemical Mechanical Polishing，化學機械拋光)等，自貼合構造體去除支持基板SS而使源極線DSLa露出。此後，將重新露出之源極線DSLa側設為上表面而進行各種處理。
接下來，圖13及圖14表示形成源極線SL之情形。圖13及圖14表示了製造中途之記憶體區域MR之沿著Y方向之剖面。再者，於包括圖13及圖14於內之此後之圖式中，省略了半導體基板SB及周邊電路CBA等之絕緣層40下方之構造。
如圖13(a)所示，於記憶體區域MR之形成有板狀觸點LI之位置，形成貫通源極線DSLa且到達中間犧牲層SCN之複數個淺槽STs。
如圖13(b)所示，自複數個淺槽STs流入例如熱磷酸等之中間犧牲層SCN之去除液，而去除中間犧牲層SCN。藉此，於源極線DSLa、DSLb間形成間隙層GPs。又，柱PL外周部之記憶體層ME之一部分露出於間隙層GPs。
如圖14(a)所示，經由複數個淺槽STs而使藥液適當地流入至間隙層GPs內，去除露出於間隙層GPs之記憶體層ME。藉此，內側之通道層CN之一部分側壁露出於間隙層GPs。
如圖14(b)所示，自複數個淺槽STs注入例如非晶矽等之原料氣體，將間隙層GPs利用非晶矽等來填充。又，對半導體基板SB進行加熱處理，使填充於間隙層GPs內之非晶矽多晶化而形成包含多晶矽等之中間源極線BSL。
藉此，柱PL之通道層CN之一部分經由中間源極線BSL而於側面與源極線SL連接。
再者，作為虛設柱之柱狀部HR較佳為與源極線SL不具有導通。如上所述，於除了記憶體區域MR以外之階梯區域SR等中，於源極線DSLa及源極線DSLb間不配置中間犧牲層SCN，而配置有中間絕緣層SCO。因此，於圖13及圖14之處理時，於階梯區域SR中，不進行中間犧牲層SCN之去除、柱狀部HR之虛設層MEd之去除、及中間源極線BSL之形成等。
接下來，圖15及圖16表示形成字元線WL及板狀觸點LI之情形。圖15及圖16亦表示了製造中途之記憶體區域MR之沿著Y方向之剖面。
如圖15(a)所示，以自源極線SL之上表面貫通源極線SL、積層體LMsa、LMbs、絕緣層52之方式進行蝕刻，於形成有淺槽STs之位置形成到達絕緣層53之複數個狹縫ST。複數個狹縫ST於積層體LMsa、LMbs內亦於沿著X方向之方向延伸。
複數個狹縫ST例如以具有Y方向之寬度自源極線SL之上表面側朝向積層體LMsb之下表面側變小之錐形狀之方式形成。
亦存在複數個狹縫ST呈現於源極線SL之上表面側之端部與積層體LMsb之下表面側之端部之間具有Y方向上之最大寬度之彎曲形狀之情形。於該情形時，複數個狹縫ST以Y方向之寬度自具有Y方向上之最大寬度之部分朝向下端部變小之方式形成。
如圖15(b)所示，自貫通積層體LMsa、LMsb之狹縫ST向積層體LMsa、LMsb內部流入例如熱磷酸等之絕緣層NL之去除液，而去除積層體LMsa、LMsb之絕緣層NL。藉此，形成去除了絕緣層OL間之絕緣層NL之具有複數個間隙層GP之積層體LMga、LMgb。
再者，包含複數個間隙層GP之積層體LMga、LMgb成為脆弱之構造。於記憶體區域MR中，複數個柱PL支持此種脆弱之積層體LMga、LMgb。於階梯區域SR中，複數個柱狀部HR支持積層體LMga、LMgb。藉由此種柱PL及柱狀部HR之支持構造，來抑制其餘之絕緣層OL撓曲，或者積層體LMga、LMgb歪斜或倒塌。
如圖16(a)所示，自狹縫ST向積層體LMga、LMgb內部注入例如鎢或鉬等之導電材之原料氣體，利用導電材來填充積層體LMga、LMgb之間隙層GP而形成複數個字元線WL。藉此，形成複數個字元線WL與複數個絕緣層OL各1層地交替積層而成之積層體LM。
又，藉由亦於階梯區域SR中自絕緣層NL形成字元線WL，複數個觸點CC與對應於該等複數個觸點CC之複數個字元線WL成為電性連接之狀態。
如以上所述，亦將自中間犧牲層SCN形成中間源極線BSL之處理、及自絕緣層NL形成字元線WL之處理稱為替換處理。
如圖16(b)所示，於狹縫ST之於Y方向上相向之側壁形成絕緣層55，於絕緣層55之內側填充導電層21。藉此，形成板狀觸點LI。
板狀觸點LI於階梯區域SR中，經由形成於絕緣層53中之插塞V0，而與形成於絕緣層54中之配線MX電性連接。
如上所述，板狀觸點LI係藉由自源極線SL之上表面對積層體LMsa、LMsb等進行加工而形成。又，如此，板狀觸點LI與柱PL係相對於積層體LMsa、LMsb等自積層方向不同之側進行加工。
然後，於源極線DSLa上形成多晶矽層等而增加源極線DSLa。藉此，板狀觸點LI之上表面會由源極線DSLa覆蓋，可將板狀觸點LI之上表面與源極線SL電性連接。
又，於源極線SL上形成絕緣層60，形成貫通絕緣層60之插塞PG(參照圖2)。又，於絕緣層60上形成導電層20(參照圖1)。藉此，源極線SL與導電層20經由插塞PG而電性連接。
根據以上，製造實施方式之半導體記憶裝置1。
(概括) 三維非揮發性記憶體等半導體記憶裝置具有柱、支持積層體之柱狀部、用以進行替換處理之板狀部等。為了使半導體記憶裝置小型化，該等構成於積層體內高密度地配置。
成為該等柱、柱狀部、及板狀部之記憶體孔、孔、及狹縫通常自積層體之積層方向相同之側形成。然而，於形成記憶體孔、孔、及狹縫時，該等記憶體孔、孔、及狹縫有時成為錐形狀或彎曲形狀。因此，該等記憶體孔、孔、及狹縫寬度最大之部分於積層體之相同之階層位置排列配置，形成於狹縫附近之柱及柱狀部之最大寬度部分有時與狹縫之最大寬度部分接觸。
於形成狹縫時，狹縫接觸於柱及柱狀部，柱及柱狀部中所包含之電荷蓄積層等氮化矽層露出於狹縫內之情形時，有可能藉由替換處理來將氮化矽層置換為導電層，導致與柱及柱狀部附近之字元線短路。進而，若於狹縫內填埋導電層而形成板狀觸點，則亦有可能被替換之柱及柱狀部之導電層與板狀觸點短路。
於形成狹縫時，狹縫接觸於柱及柱狀部，柱及柱狀部中所包含之通道層等半導體層露出於狹縫內之情形時，亦有可能與填埋於狹縫內之導電層短路。
根據實施方式之半導體記憶裝置1，板狀觸點LI於積層體LM之積層方向之一端側具有Y方向上之最大寬度，柱PL及柱狀部HR於自積層體LM之上述一端側沿積層方向分隔之位置具有Y方向上之最大寬度。換言之，板狀觸點LI所具有之錐部分與柱PL及柱狀部HR所具有之錐部分，錐之朝向相反。
如此，於板狀觸點LI與柱PL及柱狀部HR中，於Y方向上寬度最大之部分配置於自積層體LM之相同之階層位置相互錯開之位置。藉此，可抑制複數個構成彼此之接觸。
根據實施方式之半導體記憶裝置1，板狀觸點LI具有Y方向上之寬度自積層體LMa之積層方向之一端側朝向積層體LMb之積層方向之另一端側變小之錐部分，柱PL具有：柱PLa，其於積層體LMa中沿積層方向延伸，且具有Y方向上之寬度自積層體LMa之一端側朝向另一端側變大之錐部分；及柱PLb，其於積層體LMb中沿積層方向延伸，且具有Y方向上之寬度自積層體LMb之一端側朝向另一端側變大之錐部分。
近年來，有時使用柱PL構成為2段且具有複數個柱PLa、PLb之雙層構造。即便於該情形時，該等柱PLa、PLb中之最大寬度部分亦均配置於與板狀觸點LI中之最大寬度部分自積層體LM之相同之階層位置錯開之位置。關於這點，於柱狀部HR構成為2段且具有複數個柱狀部HRa、HRb之情形時亦相同。藉此，可抑制複數個構成彼此之接觸。
根據實施方式之半導體記憶裝置1之製造方法，自積層體LMsa、LMsb之積層方向之一端側對積層體LMsa、LMsb進行加工，形成於積層體LMsa、LMsb中沿積層方向延伸之柱PL及柱狀部HR。又，自積層體LMsa、LMsb之積層方向之另一端側對積層體LMsa、LMsb進行加工，形成於積層體LMsa、LMsb之積層方向與沿著X方向之方向延伸之板狀觸點LI。
如此，藉由自不同側對積層體LMsa、LMsb進行加工而形成板狀觸點LI、柱PL及柱狀部HR，可將板狀觸點LI與柱PL及柱狀部HR之最大寬度部分配置於自積層體LM之相同之階層位置相互錯開之位置。藉此，可抑制複數個構成彼此之接觸。
根據實施方式之半導體記憶裝置1之製造方法，於形成柱PL時，利用支持基板SS來支持積層體LMsa、LMsb，且自作為積層體LMsa、LMsb之上表面之一端側對積層體LMsa、LMsb進行加工。於形成板狀觸點LI時，使積層體LMsa、LMsb之一端側經由周邊電路CBA而貼合於半導體基板SB，利用半導體基板SB來支持積層體LMsa、LMsb，且自作為積層體LMsa、LMsb之上表面之另一端側對積層體LMsa、LMsb進行加工。
如此，可藉由利用貼合技術，而自不同側對積層體LMsa、LMsb進行加工而形成板狀觸點LI、柱PL及柱狀部HR。
根據實施方式之半導體記憶裝置1之製造方法，於半導體基板SB上形成包含電晶體TR之周邊電路CBA，使積層體LMsa、LMsb之一端側經由周邊電路CBA而貼合於半導體基板SB。
如此，研究了例如使用貼合技術，來製造三維非揮發性記憶體等半導體記憶裝置之方法。藉由對利用貼合技術製造之半導體記憶裝置應用自不同側對積層體LMsa、LMsb進行加工而形成板狀觸點LI、柱PL及柱狀部HR之實施方式之方法，可不增加步驟數量地抑制複數個構成彼此之接觸，廉價地製造半導體記憶裝置1。
(其他變化例) 於上述實施方式中，柱PL於通道層CN之側面與源極線SL連接，但並不限定於此。例如，亦可按照去除柱底面之記憶體層而於通道層之下端部與源極線連接之方式構成柱。於該情形時，柱會於源極線側具有由通道層覆蓋端部之封閉端。
又，於上述實施方式中，半導體記憶裝置1具備板狀觸點LI。然而，亦可將替換處理後之狹縫ST利用例如絕緣層等來填充，形成不具有作為源極線觸點之功能之板狀部。即便於該情形時，亦可藉由利用上述方法抑制板狀部與柱PL及柱狀部HR之接觸，來解決替換處理時產生之上述問題。
再者，於由絕緣層等構成板狀部之情形時，亦可不進行增加上述源極線DSLa，覆蓋板狀部之上表面之處理。
又，於上述實施方式中，柱狀部HR具有與柱PL相同之層構造。然而，亦可利用具有與柱PL不同之層構造之柱狀部來支持積層體LMg等。作為與柱PL不同之層構造，可利用例如氧化矽層等單體之絕緣層來構成柱狀部。
於該情形時，有時藉由不完全地填充絕緣層，而於柱狀部之內部形成空隙。若具有空隙之柱狀部與狹縫ST接觸，柱狀部之空隙露出於狹縫ST內，則有可能於替換處理時於柱狀部之內部形成鎢層等導電層，而產生與周圍之字元線WL之短路。又，於自狹縫ST形成板狀觸點LI時，亦有可能於柱狀部之空隙內亦形成板狀觸點LI之導電層21，藉此，亦產生與周圍之字元線WL之短路。
因此，即便於利用絕緣層之單體等來構成柱狀部之情形時，藉由應用上述方法，亦可抑制柱狀部與板狀觸點LI之接觸，從而可抑制對半導體記憶裝置之電特性帶來影響。
又，於上述實施方式中，將絕緣層NL、OL分2次積層，而具有包含積層體LMa、LMb之雙層構造之積層體LM。然而，積層體既可具有單層構造，或者亦可具有三層以上之構造。藉由增加層級數量，可進而增加字元線WL之積層數量。
於積層體具有單層構造之情形時，板狀觸點具有Y方向上之寬度自積層體之一端側朝向另一端側變小之錐部分，柱及柱狀部具有Y方向上之寬度自積層體之一端側朝向另一端側變大之錐部分。於此種構成中，亦可於板狀觸點與柱及柱狀部中，將Y方向上寬度最大之部分配置於自積層體之相同之階層位置相互錯開之位置。
對本發明之幾個實施方式進行了說明，但該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他之各種方式實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及與其均等之範圍中。 [相關申請案]
本申請案享有以日本專利申請案2022-099738號(申請日：2022年6月21日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:半導體記憶裝置 21, 22:導電層 40, 50, 51, 52, 53, 54, 55, 56, 60, NL, OL:絕緣層 71, 72:遮罩圖案 BK:阻擋絕緣層 BKd, CNd, CRd, CTd, MEd, TNd:虛設層 BSL:中間源極線 CBA:周邊電路 CC:觸點 CH, PG, V0:插塞 CN:通道層 CR:芯層 CT:電荷蓄積層 DSLa, DSLb:源極線 HR, HRa, HRb, HRs:柱狀部 LI:板狀觸點 LM, LMa, LMb, LMga, LMgb, LMsa, LMsb:積層體 MC:記憶胞 ME:記憶體層 MH, MHa, MHb:記憶體孔 MR:記憶體區域 MX:配線 PDb, PDc:電極墊 PL, PLa, PLb, PLs:柱 SB:半導體基板 SCN:中間犧牲層 SCO:中間絕緣層 SL:源極線 SP:階梯部 SPa:部分 SR:階梯區域 SS:支持基板 ST:狹縫 STs:淺槽 TN:隧道絕緣層 TR:電晶體 WL:字元線 Wcr1, Wcr2, Wcrd1, Wcrd2, WLi1, WLi2, Wpl1, Wpl2, Wpl3, Wpl4:寬度
圖1係表示實施方式之半導體記憶裝置之概略之構成例之沿著X方向之剖視圖。 圖2(a)(b)(c)(d)係表示實施方式之半導體記憶裝置之一例構成之沿著Y方向之剖視圖。 圖3(a)(b)(c)係依次例示實施方式之半導體記憶裝置之製造方法之順序之一部分之圖。 圖4(a)(b)(c)係依次例示實施方式之半導體記憶裝置之製造方法之順序之一部分之圖。 圖5(a)(b)係依次例示實施方式之半導體記憶裝置之製造方法之順序之一部分之圖。 圖6(a)(b)係依次例示實施方式之半導體記憶裝置之製造方法之順序之一部分之圖。 圖7(a)(b)係依次例示實施方式之半導體記憶裝置之製造方法之順序之一部分之圖。 圖8(a)(b)係依次例示實施方式之半導體記憶裝置之製造方法之順序之一部分之圖。 圖9(a)(b)係依次例示實施方式之半導體記憶裝置之製造方法之順序之一部分之圖。 圖10(a)(b)係依次例示實施方式之半導體記憶裝置之製造方法之順序之一部分之圖。 圖11係依次例示實施方式之半導體記憶裝置之製造方法之順序之一部分之圖。 圖12係依次例示實施方式之半導體記憶裝置之製造方法之順序之一部分之圖。 圖13(a)(b)係依次例示實施方式之半導體記憶裝置之製造方法之順序之一部分之圖。 圖14(a)(b)係依次例示實施方式之半導體記憶裝置之製造方法之順序之一部分之圖。 圖15(a)(b)係依次例示實施方式之半導體記憶裝置之製造方法之順序之一部分之圖。 圖16(a)(b)係依次例示實施方式之半導體記憶裝置之製造方法之順序之一部分之圖。
21:導電層
40,50,52,53,54,55,60:絕緣層
BSL:中間源極線
CH,PG:插塞
CN:通道層
CR:芯層
DSLa,DSLb:源極線
LI:板狀觸點
LM,LMa,LMb:積層體
ME:記憶體層
OL:絕緣層
PDb,PDc:電極墊
PL,PLa,PLb:柱
SL:源極線
WL:字元線
WLi1,WLi2,Wpl1,Wpl2,Wpl3,Wpl4:寬度

Claims (10)

  1. 一種半導體記憶裝置，其具備： 積層體，其係導電層與絕緣層於上下方向交替地積層複數個； 板狀部，其沿著上述積層體之積層方向、及與上述積層方向交叉之第1方向延伸，且於與上述積層方向及上述第1方向交叉之第2方向上分割上述積層體；及 柱，其貫通上述積層體，且沿著上述積層方向延伸；其中 於上述板狀部中，在與位於上述積層體之最上方之導電層相同高度的上述板狀部之上述第2方向之寬度，大於在與位於上述積層體之最下方之導電層相同高度的上述板狀部之上述第2方向之寬度； 於上述柱中，在與位於上述積層體之最上方之導電層相同高度的上述柱之上述第2方向之寬度，小於在與位於上述積層體之最下方之導電層相同高度的上述柱之上述第2方向之寬度。
  2. 如請求項1之半導體記憶裝置，其中 上述柱包含： 第1位置，其在距上述柱之上端第1距離； 第2位置，其在距上述柱之上端較上述第1距離遠之第2距離； 第3位置，其在距上述柱之上端較上述第2距離遠之第3距離；及 第4位置，其在距上述柱之上端較上述第3距離遠之第4距離； 上述第1位置之上述第2方向之寬度小於上述第2位置之上述第2方向之寬度； 上述第3位置之上述第2方向之寬度小於上述第4位置之上述第2方向之寬度。
  3. 如請求項2之半導體記憶裝置，其中 上述柱係上述第2位置之上述第2方向之寬度大於上述第3位置之上述第2方向之寬度。
  4. 如請求項1之半導體記憶裝置，其中 上述柱與上述導電層之交叉部作為記憶胞發揮功能。
  5. 如請求項4之半導體記憶裝置，其中 上述柱包含電荷蓄積層； 經由上述導電層即字元線而對上述電荷蓄積層施加電壓。
  6. 如請求項1之半導體記憶裝置，其 於上述積層體之下方進而具備包含電晶體之周邊電路。
  7. 一種半導體記憶裝置，其具備： 積層體，其係導電層與絕緣層於上下方向交替地積層複數個； 板狀部，其沿著上述積層體之積層方向、及與上述積層方向交叉之第1方向延伸，且於與上述積層方向及上述第1方向交叉之第2方向上分割上述積層體；及 柱，其貫通上述積層體，且包含沿著上述積層方向延伸之芯層；其中 於上述板狀部中，在與位於上述積層體之最上方之導電層相同高度的上述板狀部之上述第2方向之寬度，大於在與位於上述積層體之最下方之導電層相同高度的上述板狀部之上述第2方向之寬度； 於上述芯層中，在與位於上述積層體之最上方之導電層相同高度的上述芯層之上述第2方向之寬度，小於在與位於上述積層體之最下方之導電層相同高度的上述芯層之上述第2方向之寬度。
  8. 一種半導體記憶裝置之製造方法，其係 形成複數個第1層與複數個第2層各1層地交替積層之積層體； 自上述積層體之積層方向之一端側蝕刻上述積層體，形成貫通上述積層體之至少一部分且沿著上述積層方向延伸之孔； 自上述積層方向之另一端側蝕刻上述積層體，形成貫通上述積層體之至少一部分且沿著上述積層方向、及與上述積層方向交叉之第1方向延伸之狹縫。
  9. 如請求項8之半導體記憶裝置之製造方法，其中 於形成上述積層體時， 將上述複數個第1及第2層積層於第1基板之上方； 於形成上述孔時， 自上述一端側蝕刻上述積層體； 於形成上述狹縫時， 於將上述積層體之上述一端側貼合於第2基板之後，自上述另一端側蝕刻上述積層體。
  10. 如請求項9之半導體記憶裝置之製造方法，其中 於將上述一端側貼合於上述第2基板時， 將上述一端側與形成有包含電晶體之周邊電路之上述第2基板經由上述周邊電路而貼合。
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