TWI801969B

TWI801969B - 半導體記憶裝置

Info

Publication number: TWI801969B
Application number: TW110130263A
Authority: TW
Inventors: 角田一晃; 鷲田一博
Original assignee: 日商鎧俠股份有限公司
Priority date: 2020-12-28
Filing date: 2021-08-17
Publication date: 2023-05-11
Also published as: US20220208782A1; TW202240865A; JP2022104020A; CN114695368A

Abstract

實施方式之半導體記憶裝置包含：第1積層體、複數個板狀部、及壁部。第1積層體交替地一層一層地積層有複數個導電層與複數個第1絕緣層，且包含複數個柱狀體，上述複數個柱狀體沿複數個導電層之積層方向貫通複數個導電層與複數個第1絕緣層，且於與導電層對向之部分形成記憶胞。包含第1絕緣材之複數個板狀部沿與積層方向交叉之第1方向延伸，將第1積層體分割成複數個區塊。包含第2絕緣材之壁部包含第1部分與第2部分。第1部分於與第1方向交叉之第2方向及積層方向上延伸，第2部分於第2方向及積層方向上延伸，第1部分與第2部分設置於積層方向上。第2部分係與第1部分中之於第2方向及積層方向上擴展之側面連接，且具有以較側面與積層方向所規定之角度大之角度相對於積層方向傾斜之外緣。

Description

半導體記憶裝置

本文敍述之實施方式係關於一種半導體記憶裝置。

具有三維構造之半導體記憶裝置中，存在具有積層體之半導體記憶裝置，上述積層體由複數個導電層與複數個絕緣層交替地一層一層地積層而成。於積層體中，形成沿其積層方向貫通之複數個記憶體柱，於記憶體柱與作為字元線之導電層對向之部分形成記憶胞。配置此種記憶胞之胞陣列區域被複數個板狀部分割成複數個區塊。

此處，導電層係藉由置換預先形成之複數個犧牲膜與複數個絕緣層交替地一層一層地積層而成之積層體中之犧牲膜而形成。此時，有時以迴繞板狀部之端部之方式將犧牲膜置換成導電層。換言之，有時導電層於板狀之端部附近呈連續狀。若產生上述情況，則會導致出現無法將胞陣列區域分割成區塊之事態。

根據一實施方式，提供一種能夠容易地將胞陣列區域分割成區塊之半導體記憶裝置。

根據一實施方式，提供一種半導體記憶裝置。該半導體記憶裝置具備：第1積層體、複數個板狀部及壁部。第1積層體係：交替地一層一層地積層有複數個導電層與複數個第1絕緣層，且包含複數個柱狀體，上述複數個柱狀體沿複數個導電層之積層方向貫通該等複數個導電層與複數個第1絕緣層，且於與複數個導電層中之至少1個對向之部分分別形成記憶胞。複數個板狀部於與積層方向交叉之第1方向上延伸，將第1積層體分割成複數個區塊，且包含第1絕緣材。壁部包括第1部分與第2部分，且包含第2絕緣材。第1部分於與第1方向交叉之第2方向及積層方向上延伸，第2部分於第2方向及積層方向上延伸，第1部分與第2部分設置於積層方向上。第2部分係與第1部分中之於第2方向及積層方向上擴展之側面連接，且具有外緣，上述外緣以較該側面與積層方向所規定之角度大之角度相對於積層方向傾斜。

以下，參照隨附圖式對本發明之非限定性之例示性實施方式進行說明。於隨附之所有圖式中，對相同或對應之構件或零件標註相同或對應之參照符號，並省略重複之說明。又，圖式並非為了表示構件或零件間或各種層之厚度間之相對比，因此，具體之厚度或尺寸可由業者參照以下之非限定性之實施方式來決定。

圖1係模式性地表示實施方式之半導體記憶裝置1之一例之俯視圖。如圖1所示，半導體記憶裝置1具有晶片形狀之基板Sub、周邊電路部(下述)、2個記憶體部10(亦稱為平面)及周圍部20。周邊電路部形成於基板Sub之上，2個記憶體部10形成於周邊電路部之上方，且沿著半導體記憶裝置1之長度方向(x方向)排列。又，於各記憶體部10，沿著x方向依序配置有壁部WP、胞陣列區域CA、階梯區域SA、另一胞陣列區域CA及另一壁部WP。周圍部20包圍記憶體部10之周圍。

又，於記憶體部10內設置有複數個板狀部ST。各板狀部ST沿x方向延伸，一端部位於記憶體部10之一側之壁部WP之內部，另一端部位於另一側之壁部WP內。板狀部ST將胞陣列區域CA、階梯區域SA及胞陣列區域CA分割成複數個區塊BLK(參照圖2)。又，板狀部ST亦沿z方向延伸，如下文所說明般，貫通構成記憶體部10之積層體，且於源極線(下述)內終止。於本實施方式中，板狀部ST具有襯墊層LL(圖2)及襯墊層LL內側之導電部EC。襯墊層LL由例如氧化矽等絕緣材料形成，導電部EC例如由鎢或鉬等金屬形成。導電部EC與源極線連接，可作為源極接點發揮功能。再者，板狀部ST亦可全部由氧化矽等絕緣材料形成。

以下，參照圖2至圖3B對胞陣列區域CA及階梯區域SA進行說明。圖2係胞陣列區域CA及階梯區域SA之局部放大俯視圖，相當於圖1中之區域EP。圖3A係沿著圖2中之L1-L1線之剖視圖，圖3B係沿著圖2中之L2-L2線之剖視圖。再者，於圖3A中，省略了源極線SL下方之構造與層間絕緣膜IL1上方之構造。

參照圖2，階梯區域SA於被板狀部ST分割之複數個區塊BLK之各者具有一組階梯部SR及貫通接點部C4A。階梯部SR與貫通接點部C4A於y方向上隔著1個板狀部ST，2個階梯部SR與2個貫通接點部C4A分別對稱地配置，如此對稱地配置之2個階梯部SR與2個貫通接點部C4A沿著y方向交替地排列。又，於胞陣列區域CA設置有沿z方向貫通積層體(下述)之複數個記憶體柱MP。記憶體柱MP於xy俯視下呈格子狀排列。

參照圖3A，於胞陣列區域CA設置有積層體SK，上述積層體SK由複數個導電層WL與複數個絕緣層OL於z方向上交替地一層一層地積層而成。複數個記憶體柱MP沿z方向貫通積層體SK之複數個導電層WL及複數個絕緣層OL，並且於設置於積層體SK下方之源極線SL內終止。於複數個導電層WL與記憶體柱MP對向之部分形成記憶胞MC。源極線SL可由例如導電性之多晶矽形成。

記憶體柱MP具有大致圓柱形狀，且具有自中心朝向外側依次形成之核心層COR、通道層CHN及記憶體膜MEM。即，以覆蓋形成於記憶體柱MP之中心部之核心層COR之側壁及底面之方式形成通道層CHN，以覆蓋通道層CHN之側壁及底面之方式形成記憶體膜MEM。但是，於源極線SL之特定深度處之通道層CHN之周圍未形成記憶體膜MEM，通道層CHN直接與源極線SL相接。此處，核心層COR可由例如氧化矽等形成，通道層CHN可由例如導電性之多晶矽或非晶矽等形成。又，如圖3A所示，記憶體膜MEM具有沿著自記憶體柱MP之中心朝向外側之方向依次形成之通道絕緣層TN、電荷儲存層CT及阻擋絕緣層BK。通道絕緣層TN及阻擋絕緣層BK可由例如氧化矽等形成，電荷儲存層CT可由例如氮化矽等形成。再者，藉由如上述般使作為記憶體柱MP之外側面之通道層CHN與源極線SL相接，而記憶體柱MP與源極線SL電性連接。

積層體SK之導電層WL與絕緣層OL亦沿著x方向於階梯區域SA延伸，於階梯區域SA中被加工成階梯狀。具體而言，於階梯區域SA中，以如下方式加工積層體SK之複數組導電層WL與絕緣層OL，即，若於z方向上更遠離源極線SL，則具有更短之x方向之延伸長度。藉此，形成階梯部SR。另一方面，積層體SK之導電層WL與絕緣層OL相對於階梯部SR於y方向之至少一側之沿著板狀部ST之區域於x方向上連續地延伸(參照圖2)。藉此，積層體SK之導電層WL於配置於階梯區域SA之x方向兩側之2個胞陣列區域CA中作為共通之字元線發揮功能。再者，積層體SK中之z方向之最下層及最上層之導電層WL亦可分別作為選擇閘極線發揮功能。

於階梯部SR之上方形成有層間絕緣膜IL1。層間絕緣膜IL1可由與絕緣層OL相同之絕緣材料(例如氧化矽)形成。藉此，層間絕緣膜IL1與絕緣層OL實際上成為一體化之絕緣膜，導電層WL於其中以不同長度沿x方向延伸，分別提供階面TRR。於各階面TRR連接貫通層間絕緣膜IL1(及絕緣層OL)之接點。

又，於層間絕緣膜IL1上形成有絕緣膜SO1。絕緣膜SO1可由例如氧化矽形成。

接下來，參照圖3B，於基板Sub之表層中，於由元件分離部STI劃分之區域形成有電晶體Tr。於基板Sub之上形成有層間絕緣膜IL2，且於其中形成有與電晶體Tr之擴散層(未圖示)等連接之通孔V、配線ML。由電晶體Tr、通孔V、配線ML及層間絕緣膜IL2形成周邊電路部PER。周邊電路部PER例如可包含列解碼器與感測放大器電路。列解碼器例如特定出包含作為動作對象之記憶胞之區域，感測放大器電路感測記憶胞所保存之資料。

於周邊電路部PER之上方，隔著源極線SL配置有積層體SK。板狀部ST貫通絕緣膜SO1及積層體SK，且於源極線SL內終止。於圖示之例中，於中央之板狀部ST與右側之板狀部ST之間設置有階梯部SR，於中央之板狀部ST與左側之板狀部ST之間設置有貫通接點部C4A。於階梯部SR中設置有貫通絕緣膜SO1及層間絕緣膜IL1且與導電層WL連接之接點CC。接點CC經由埋入於形成在絕緣膜SO1之上之絕緣膜SO2內之插塞CCP而連接於形成在絕緣膜SO2之上之上部配線UL。

如圖3B所示，貫通接點部C4A具有2個板狀體OST、設置於其等之間之積層體TSK、以及貫通積層體TSK及積層體TSK上之絕緣膜SO1之貫通接點C4。板狀體OST貫通絕緣膜SO1及積層體SK與積層體TSK之間，且在部分設置於源極線SL內之絕緣部IP內終止。又，如圖2所示，板狀體OST與板狀部ST同樣地沿x方向延伸，但較板狀部ST短，且停留於階梯區域SA之貫通接點部C4A內。又，板狀體OST由氧化矽形成。

於2個板狀體OST之間之積層體TSK，複數個氮化矽層SN與由例如氧化矽形成之絕緣層OL交替地一層一層地積層。如下文所說明般，積層體TSK之氮化矽層SN係所謂犧牲層，藉由將該等置換成導電層WL而形成積層體SK。但是，於2個板狀體OST之間，氮化矽層SN不被置換成導電層WL，而於此處殘留有積層體TSK。貫通接點C4貫通絕緣性之積層體TSK，因此，與導電層WL絕緣。

貫通接點C4由例如鎢或鉬等金屬形成，且於上端經由埋入於絕緣膜SO2中之插塞C4P而連接於上層配線UL。又，貫通接點C4之下端與周邊電路部PER內之配線ML連接。藉此，周邊電路部PER與導電層WL(字元線)經由貫通接點C4、插塞C4P、上層配線UL、插塞CCP及接點CC而相互電性連接。

再者，於圖3A及圖3B中，圖示出8層導電層WL，但導電層WL之數量並不限定於此，可適當決定。例如亦可形成48層導電層或64層、96層導電層。

接下來，參照圖4A及圖4B對壁部WP進行說明。圖4A係沿著圖1之L-L線之剖視圖，圖4B係與圖1之區域TP對應之俯視圖。再者，於圖4A中，方便起見，對壁部WP及積層體SK、TSK之上方之構造省略了圖示。又，亦對積層體SK內之導電層WL及絕緣層OL與積層體TSK內之絕緣層OL及氮化矽層SN省略圖示。

如圖4A所示，壁部WP具有漏斗狀之剖面形狀。為了便於說明，將壁部WP之上部稱為漏斗部WP1，將下部稱為立設部WP2。立設部WP2自源極線SL之上表面豎立，且沿z方向延伸。漏斗部WP1設置於立設部WP2上，於下端具有與立設部WP2之x方向之寬度相同之寬度，且寬度沿著z方向擴大。藉此，漏斗部WP1具有以較立設部WP2之yz側面(x方向側外緣)相對於z方向之角度大之角度傾斜之(x方向側)外緣形狀。於圖示之例中，立設部WP2之yz側面相對於z方向之角度為零度，但如下所述，立設部WP2通過蝕刻而形成，因此，立設部WP2越靠近源極線SL則越細，其結果，立設部WP2之yz側面亦可整體上相對於z方向略微傾斜。

即使於此種情形時，漏斗部WP1之外緣亦以較其yz側面整體之傾斜角度(即，立設部WP2之x方向側外緣之傾斜角度)大之角度θ(圖4A)相對於z方向傾斜。更具體而言，漏斗部WP1具有相互對向之2個外緣，且其等之對向距離沿著z方向變大。換言之，將漏斗部WP1之下端之x方向之寬度設為Wl(立設部WP2之x方向之寬度)，將上端之x方向之寬度設為Wu時，Wu＞Wl之關係成立。又，漏斗部WP1之2個外緣相對於漏斗部WP1之x方向上之中央相互對稱地配置。進而，壁部WP於胞陣列區域CA側(即漏斗部WP1之左側外緣)與積層體SK之導電層WL及絕緣層OL(圖4A中未圖示)相接。另一方面，壁部WP於周圍部20側(即漏斗部WP1之右側外緣)與積層體TSK之氮化矽層SN及絕緣層OL(圖4A中未圖示)相接。又，亦可認為壁部WP沿y方向與z方向延伸，並且於x方向上將半導體記憶裝置1之記憶體部10與周圍部20隔開。

進而，漏斗部WP1之圖中左側之外緣與參照圖3A所說明之階梯部SR同樣地，由具有積層體SK中之複數組導電層WL及絕緣層OL作為梯級之階梯規定。換言之，構成該階梯之階面之導電層WL於z方向上距離立設部WP2越遠，則於距離胞陣列區域CA越近之位置處終止。另一方面，漏斗部WP1之圖中右側之外緣由具有積層體TSK中之複數組氮化矽層SN及絕緣層OL作為梯級之階梯規定。構成該階梯之階面之氮化矽層SN於z方向上距離立設部WP2越遠，則於距離胞陣列區域CA越遠之位置處終止。藉由此種構成，漏斗部WP1之x方向之寬度沿著z方向階段性地變化。成為此種形狀之原因在於，如下文所說明般，壁部WP與階梯部SR藉由同一工序形成。

又，將立設部WP2之高度設為H時，H/Wl＞0.5之關係成立。即，立設部WP2之高度較其寬度(等於Wl)之一半大。如下文所說明般，立設部WP2藉由將用於立設部WP2之狹縫GPW(下述)利用例如氧化矽埋入而形成。當立設部WP2之高度與寬度之比H/Wl在0.5以下時，有埋入於狹縫GPW中之氧化矽會產生空隙或細小之間隙等之虞。因此，理想的是H/Wl＞0.5之關係成立。

接下來，參照圖4B，於壁部WP之左側配置有胞陣列區域CA，於本實施方式中，貫通積層體SK之記憶體柱MP(圖3A)於xy俯視下呈格子狀配置。又，於y方向上分割胞陣列區域CA之狹縫ST沿x方向延伸，其x方向端部位於壁部WP內。更詳細而言，狹縫ST之x方向端部於壁部WP之立設部WP2內終止。但是，狹縫ST之x方向端部亦可位於在x方向上超出立設部WP2之位置。換言之，只要狹縫ST沿x方向延伸，且其端部至少與立設部WP2相接即可。

再者，於與壁部WP藉由同一工序形成之階梯部SR中，其最下級中之yz剖面形狀亦可加工成與圖4A所示之壁部WP之剖面形狀大致相同。

繼而，參照圖5及圖6對階梯部SR及壁部WP之形成方法進行說明。圖5及圖6係對階梯部SR及壁部WP之形成方法進行說明之局部剖視圖。再者，於該等圖中，剖面圖(Aa)、(Ab)、…等表示階梯部SR之局部剖面，剖面圖(Ba)、(Bb)、…等表示壁部WP之局部剖面。又，階梯部SR之局部剖面對應於圖3A之階梯區域SA，壁部WP之局部剖面對應於圖4A。進而，為了便於圖示，有時不圖示形成階梯部SR及壁部WP之積層體TSK之所有層，說明各工序時圖示具有適當層數之積層體TSK。又，對積層體TSK內之絕緣層OL及氮化矽層SN亦省略圖示。進而，對蝕刻時使用之抗蝕膜模式性地圖示其上表面之位置。

參照圖5之剖面圖(Aa)及(Ba)，於形成於源極線SL(未圖示)上之積層體TSK之上表面形成有抗蝕膜RF1。抗蝕膜RF1於應形成階梯部SR之位置具有複數個開口OP1。又，抗蝕膜RF1於應形成壁部WP之位置具有開口OPW1。此處，將如下工序重複特定次數，即，使用抗蝕膜RF1對積層體TSK之一組絕緣層OL及氮化矽層SN進行蝕刻，使抗蝕膜RF1狹窄化(即，使開口OP1、OPW1擴大)，使用其抗蝕膜RF1對積層體TSK之又一組絕緣層OL及氮化矽層SN進行蝕刻。藉此，如圖5之剖面圖(Aa)及(Bb)所示，形成具有複數組氮化矽層SN及絕緣層OL作為梯級之階梯部SR1。此處，蝕刻可利用例如反應性離子蝕刻(RIE)法。

階梯部SR1具有自上表面US朝向底面LS降低之右降階梯RD、及自底面LS朝向另一上表面US升高之右升階梯RU。於階梯RD及RU處，積層體TSK內之絕緣層OL成為階面而露出。藉由重複進行蝕刻與狹窄化，階梯RD及RU於xz剖面內相對於開口OP1之x方向上之中心相互對稱。再者，藉由目前為止之工序所形成之階梯部SR1亦形成於供形成壁部WP之位置，該階梯部SR1(圖5之剖面圖(Ba))相當於漏斗部WP1。因此，漏斗部WP1之圖4A中之左側側面與右側側面亦同樣相對於開口OPW1之x方向上之中心對稱。

繼而，如圖5之剖面圖(Ab)及(Bb)所示，將抗蝕膜RF1去除，形成抗蝕膜RF2。抗蝕膜RF2具有開口OP2及OPW2。自圖5之剖面圖(Aa)所示之階梯部SR1之底面LS之大致中央經過右降階梯RD到達上表面US之大致中央之區域自開口OP2露出。又，用於壁部WP之開口OPW2具有與抗蝕膜RF1之初期(狹窄化前)之開口OPW1相同之寬度。使用抗蝕膜RF2對積層體TSK一次性進行蝕刻時，右降階梯RD整體上較右升階梯RU低。換言之，藉由重複進行上述蝕刻與狹窄化，而逐級形成之右降階梯RD被轉印至積層體TSK之下層。即便於該情形時，於階梯RD處，絕緣層OL亦作為階面而露出。

又，於抗蝕膜RF2之開口OPW2之下方形成與其開口尺寸大致相等之狹縫GPW。但是，有時會因製程條件之偏差或使用之蝕刻裝置之特性而導致狹縫GPW之寬度(x方向之長度)朝向下端變小或局部變大，又，亦有狹縫GPW彎曲之情形。於此種情形時，藉由將例如氧化矽埋入於狹縫GPW中而形成之壁部WP之立設部WP2亦同樣朝向下端變細、局部變粗或彎曲。儘管如此，亦仍然可認為壁部WP自源極線SL之上表面豎立，且沿z方向延伸。

繼而，如圖5之剖面圖(Ac)及(Bc)所示，於積層體TSK上形成抗蝕膜RF3而代替抗蝕膜RF2。抗蝕膜RF3具有開口OP3及OPW2。一組右降階梯RD及右升階梯RU隔一地自開口OP3露出。另一方面，開口OPW2具有與上述抗蝕膜RF2之開口OPW2相同之尺寸，且於相同位置開口。使用抗蝕膜RF3對積層體TSK進一步進行蝕刻時，如圖5之剖面圖(Ac)及(Bc)所示，自開口OP3露出之一組右降階梯RD及右升階梯RU整體上較鄰接之另一組右降階梯RD及右升階梯RU低。又，於抗蝕膜RF3之開口OPW2之下方，狹縫GPW被進一步蝕刻而變深。

再者，有時會於抗蝕膜RF3之開口OPW2與之前之蝕刻所使用之抗蝕膜RF2(圖5)之開口部OPW2之間產生位置偏移。於該情形時，亦可使藉由該蝕刻所形成之狹縫GPW之側面與藉由之前之蝕刻所形成之狹縫GPW之側面不連續地連接而產生階差。又，亦可考慮如上所述之位置偏移，將抗蝕膜RF3之開口OPW2之寬度(x方向之長度)設定得較抗蝕膜RF2之開口OPW2之寬度小。於該情形時，如圖7所示，狹縫GPW之寬度可沿著蝕刻之進行方向(z方向)以帶梯級S之方式變窄。圖7係表示壁部WP之形成方法之變化例之圖。又，如下文所說明般，藉由利用絕緣材料(例如氧化矽)將狹縫GPW埋入所形成之壁部WP之立設部WP2亦可於側面產生階差，且立設部WP2之寬度可朝向下方(朝向源極線SL(圖4A))以帶梯級之方式變窄。

繼而，如圖5之剖面圖(Ad)及(Bd)所示，於積層體TSK上形成抗蝕膜RF4而代替抗蝕膜RF3。抗蝕膜RF4具有開口OP4及OPW2。鄰接之四組右降階梯RD及右升階梯RU自開口OP4露出。另一方面，開口OPW2具有與上述抗蝕膜RF3之開口OPW2相同之尺寸，且於相同位置開口。使用抗蝕膜RF4對積層體TSK進一步進行蝕刻時，如圖5之剖面圖(Ad)及(Bd)所示，自開口OP4露出之四組右降階梯RD及右升階梯RU整體上變低。又，於抗蝕膜RF4之開口OPW2之下方，狹縫GPW被進一步蝕刻而變深。於該情形時，同樣可於藉由該蝕刻所形成之狹縫GPW之側面與藉由之前之蝕刻所形成之狹縫GPW之側面之間產生階差。又，狹縫GPW、進而壁部WP之立設部WP2之寬度亦可階段性地變窄。

繼而，如圖6之剖面圖(Aa)及(Ab)所示，於積層體TSK上形成抗蝕膜RF5而代替抗蝕膜RF4。抗蝕膜RF5具有開口OP5及OPW2。上文之四組右降階梯RD及右升階梯RU中之圖中左側之兩組右降階梯RD及右升階梯RU自開口OP5露出。另一方面，開口OPW2具有與上述抗蝕膜RF4之開口OPW2相同之尺寸，且於相同位置開口。使用抗蝕膜RF5對積層體TSK進一步進行蝕刻時，如圖6之剖面圖(Aa)及(Ba)所示，自開口OP5露出之兩組右降階梯RD及右升階梯RU整體上變低。此處，參照圖6之剖面圖(Aa)，右升階梯RU與右降階梯RD於x方向上交替地配置，右升階梯RU大體上構成同一個右升斜坡。藉由以上步驟，使積層體TSK內之所有絕緣層OL之一部分作為階面而露出，從而獲得階梯部TSR。又，於抗蝕膜RF5之開口OPW2之下方，狹縫GPW被進一步蝕刻而變深，並到達積層體TSK之下表面、即源極線SL(未圖示)之上表面。

繼而，如圖6之剖面圖(Ab)及(Bb)所示，於形成有階梯部TSR及狹縫GPW之積層體TSK之上方形成絕緣膜SO3。絕緣膜SO3可由例如氧化矽形成。藉此，階梯部TSR被絕緣膜SO3埋入，狹縫GPW亦同樣被絕緣膜SO3埋入。其後，藉由例如化學機械研磨(CMP)法將形成於積層體TSK之上表面之絕緣膜SO3去除。藉此，如圖6之剖面圖(Ac)及(Bc)所示，於具有階梯部TSR之積層體TSK之上方形成層間絕緣膜IL1，且壁部WP之漏斗部WP1之上表面露出。

繼而，於積層體TSK、層間絕緣膜IL1及壁部WP之上形成絕緣膜SO1(圖3B)之後，利用光微影技術與蝕刻技術，於胞陣列區域CA(圖2)形成用於記憶體柱MP之複數個孔(未圖示)。於該等孔內，藉由自內側面依次形成記憶體膜MEM、通道層CHN及核心層COR而形成記憶體柱MP(圖3A)。再者，此時，於階梯區域SA中，亦可與記憶體柱MP之形成並行地形成支持柱(未圖示)，該支持柱支撐在下述犧牲層與導電層之置換工序時去除犧牲層後之積層體TSK。

又，利用光微影技術與蝕刻技術，形成用於板狀部ST之狹縫GP(參照圖9)及用於板狀體OST之狹縫(未圖示)。將用於板狀體OST之狹縫利用例如氧化矽埋入，從而獲得板狀體OST。繼而，通過狹縫GP對積層體TSK內之氮化矽層SN進行蝕刻而將其去除，於藉由去除氮化矽層SN所形成之空間內埋入鎢或鉬等金屬，藉此形成導電層WL。藉此獲得具有階梯部SR之積層體SK(圖3A)。再者，於貫通接點部C4A內之2個板狀體OST間之區域，蝕刻被氧化矽所形成之板狀體OST阻擋，因此，氮化矽層SN不被蝕刻而殘留(圖3B)。即，於2個板狀體OST間殘留有積層體TSK。然後，用於板狀部ST之狹縫GP由襯墊層LL及導電部EC(圖2)埋入，從而獲得板狀部ST。

進而，形成貫通絕緣膜SO1及層間絕緣膜IL1並到達積層體SK之階面即導電層WL之接點CC(圖3A)，並形成貫通絕緣膜SO1及殘留於貫通接點部C4A之積層體TSK且到達周邊電路部PER之特定配線ML之貫通接點C4。於藉由以上步驟所獲得之構造之上形成絕緣膜SO2(圖3B)，將與接點CC之上端連接之插塞CCP及與貫通接點C4之上端連接之插塞C4P埋入至絕緣膜SO2中，並形成與該等插塞CCP、C4P連接之上部配線UL。

再者，形成層間絕緣膜IL1之後，亦可於其上再形成積層體TSK，並重複參照圖5及圖6所說明之工序。圖8係模式性地表示藉由重複此種工序而構成為2階之階梯部之剖視圖。圖8之剖面圖(a)中之區域T1中之階梯部TSR _t1與圖6之剖面圖(Ac)所示之階梯部TSR大致相同。於其右上方形成有與階梯部TSR _t1連續地延伸之階梯部TSR _t2、及將其埋入之層間絕緣膜IL3。又，與此並行地獲得與上述壁部WP相同之壁部WP _t1、及具有與壁部WP _t1大致相同之形狀且形成於其上之壁部WP _t2(圖8之剖面圖(b))。若如此藉由重複圖5及圖6之工序而形成階梯部TSR _t1、TSR _t2，則將積層體TSK之氮化矽層SN置換成導電層WL時，可使導電層WL(字元線)之數量為大致2倍，因此，記憶胞之數量亦可變成2倍。即，能夠增大半導體記憶裝置1之記憶容量。又，亦可藉由進一步重複圖5及圖6之工序而於層間絕緣膜IL3之上設置追加之階梯部。

接下來，參照比較例對實施方式之半導體記憶裝置1所發揮之效果進行說明。圖9A係模式性地表示比較例之半導體記憶裝置之胞陣列區域之端部中之積層體之氮化矽層之俯視圖，圖9B係模式性地表示實施方式之半導體記憶裝置1之胞陣列區域CA之端部中之積層體之氮化矽層之俯視圖。

如上所述，導電層WL藉由將鎢等金屬埋入至對積層體TSK中之氮化矽層SN進行蝕刻所產生之空間ES1內而形成。氮化矽層SN之蝕刻藉由自用於板狀部ST之狹縫GP注入蝕刻液而進行。於圖9A中，蝕刻不僅如箭頭AP所示於與狹縫GP之長度方向(x方向)正交之方向上進行，亦如箭頭AR所示，自狹縫GP之端部EGP呈大致半圓狀進行。因此，於不存在壁部WP之情形時，藉由氮化矽層SN被蝕刻去除所產生之空間ES1於x方向上超出狹縫GP之端部EGP而擴展。之後，藉由將金屬埋入至空間ES1內而形成導電層WL時，導電層WL亦同樣較狹縫GP之端部EGP於x方向上進一步延伸。於該情形時，一個區塊BLK中較狹縫GP之端部EGP於x方向上進一步延伸之導電層WL與鄰接之區塊BLK中較狹縫GP之端部EGP於x方向上進一步延伸之導電層WL接合。即，兩個區塊BLK之導電層WL導通，從而無法藉由板狀部ST將胞陣列區域CA分割成複數個區塊BLK。換言之，有損將區塊BLK電性分離之板狀部ST之作用。

另一方面，於本實施方式之半導體記憶裝置1中，如圖9B所示存在壁部WP。又，用於板狀部ST之狹縫GP沿x方向延伸，且其端部EGP位於壁部WP(於圖示之例中為立設部WP2)內。又，壁部WP由相對於氮化矽之蝕刻液具有耐蝕刻性之氧化矽形成。因此，可防止氮化矽層SN超出端部EGP地於x方向上被蝕刻。即，藉由將氮化矽層SN去除所形成之空間ES2亦同樣不會於x方向上超出狹縫GP之端部EGP。因此，即便形成導電層WL，亦維持區塊BLK間之電性分離。此處，可認為壁部WP使複數個導電層WL與複數個絕緣層OL交替地一層一層地積層而成之積層體SK(換言之，配置貫通其積層體SK之記憶體柱MP之胞陣列區域CA)之x方向端終止。

再者，為了於不設置壁部WP之情況下使得區塊BLK間不會因自氮化矽層SN置換來之導電層WL而產生導通，例如考慮於狹縫GP(板狀部ST)之端部EGP附近將積層體TSK加工成階梯狀而形成階梯部(虛設階梯部)。由此，可使積層體TSK中之氮化矽層SN階段性地遠離端部EGP，因此，可防止去除氮化矽層SN後之空間超出端部EGP地於x方向上延伸。因此，即便形成導電層WL，亦可防止區塊BLK間之電性導通。然而，由此必須進行如下工序，即，於端部EGP附近將積層體TSK之全層加工成階梯狀，於其上方及側方(即，沿x方向排列之2個記憶體部之間等)之區域形成例如氧化矽膜，並使其平坦化。因此，於階梯之級數(即，積層體TSK中之氮化矽層SN之數量)較多之情形時，必須利用相當之膜厚之氧化矽膜將大面積之區域埋入，從而導致材料成本增加。

但是，於本實施方式中，無須於狹縫GP(板狀部ST)之端部EGP附近將積層體TSK之全層加工成階梯狀，對積層體TSK之大部分層形成用於高度與寬度之比H/Wl超過0.5之立設部WP2之狹縫GPW(圖6(Ba))之後，利用少量絕緣材料將如此縱橫比較大之狹縫GPW內埋入即可。因此，亦無須於大面積之區域形成氧化矽膜，以及無需之後之對於相當量之膜厚之氧化矽膜之平坦化工序。即，根據本實施方式，不用增大材料成本或追加多餘之工序，可藉由低價且簡單之工序來實現區塊間之電性分離。

又，如圖4A所示，壁部WP貫通積層體TSK且於源極線SL之上表面附近終止，另一方面，如圖3B所示，板狀部ST於源極線SL內終止。即，用於板狀部ST之狹縫GP之底面位於較用於壁部WP之狹縫GPW(圖6之剖面圖(Ba))之底面深之位置。如上所述，用於板狀部ST之狹縫GP於形成階梯部TSR及壁部WP之後，以貫通層間絕緣膜IL1、積層體TSK及壁部WP之方式形成。即，根據本實施方式之製造方法，壁部WP與階梯部SR利用同一工序形成，然後形成用於板狀部ST之狹縫GP，因此，於壁部WP與板狀部ST之間產生各自之底面之高低差。因此，即便於板狀部ST全部由與壁部WP相同之氧化矽等絕緣材料形成之情形時，於本實施方式之半導體記憶裝置1中，亦可分別個別地確實地識別與壁部WP及板狀部ST對應之各部分。

又，於本實施方式中，壁部WP與階梯部SR同時形成，因此，無需用於形成壁部WP之另外之工序。即，可於不增加製造成本之情況下形成壁部WP。

進而，於本實施方式之半導體記憶裝置1中，複數個導電層WL與複數個絕緣層OL交替地一層一層地積層而成之積層體SK之沿y方向延伸之端部由積層體SK與壁部WP之抵接面規定。又，積層體SK之沿x方向延伸之端部由氮化矽層SN與導電層WL之界面規定，當通過用於板狀部ST之狹縫GP將氮化矽層SN去除時，氮化矽之蝕刻液未自y方向上之兩端之狹縫GP到達，從而上述氮化矽層SN未被去除而殘留，上述導電層WL通過該兩端之狹縫GP自氮化矽層SN置換而來。藉此，包圍記憶體部10(圖1)之周圍部20由複數個氮化矽層SN與複數個絕緣層OL交替地一層一層地積層而成之積層體TSK構成。此處，用以自形成有複數個半導體記憶裝置1之矽晶圓等半導體基板切出各半導體記憶裝置1之刻劃線可設定於周圍部20即積層體TSK內。即，無須於包含導電層WL之積層體SK內設定刻劃線，因此，可減少刻劃時之污染。

已對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。

作為變更之一例，考慮於壁部WP內形成貫通通孔等配線部。圖10係模式性地表示貫通壁部WP且於源極線SL內終止之貫通通孔之剖視圖。如圖所示，貫通通孔TV沿z方向貫通壁部WP且到達源極線SL。貫通通孔TV可藉由如下步驟形成，即，形成貫通壁部WP且於源極線SL內終止之孔，並利用例如鎢或鉬等金屬將該孔埋入。如上所述，壁部WP由例如氧化矽等絕緣材料形成，因此，貫通壁部WP之貫通通孔TV與周圍絕緣。並且，經由設置於貫通通孔TV之上端之插塞(未圖示)而與上部配線等連接。藉此，貫通通孔TV可作為源極接點發揮功能。除此以外，亦可於壁部WP內形成作為與源極線SL下層之導電性材料層、例如周邊電路部PER內之配線ML連接之配線部之貫通通孔。

[相關申請] 本申請享有於2020年12月28日提出申請之日本專利申請號2020-218986之優先權之利益，該日本專利申請之所有內容被引用於本申請中。

1:半導體記憶裝置 10:記憶體部 20:周圍部 AP:箭頭 AR:箭頭 BK:阻擋絕緣層 BLK:區塊 C4:貫通接點 C4A:貫通接點部 C4P:插塞 CA:胞陣列區域 CC:接點 CCP:插塞 CHN:通道層 COR:核心層 CT:電荷儲存層 EC:導電部 EGP:端部 EP:區域 ES1:空間 ES2:空間 GP:狹縫 GPW:狹縫 H:高度 IL1:層間絕緣膜 IL2:層間絕緣膜 IL3:層間絕緣膜 IP:絕緣部 LL:襯墊層 LS:底面 MC:記憶胞 MEM:記憶體膜 ML:配線 MP:記憶體柱 OL:絕緣層 OP1:開口 OP2:開口 OP3:開口 OP4:開口 OP5:開口 OPW1:開口 OPW2:開口 OST:板狀體 PER:周邊電路部 RD:右降階梯 RF1:抗蝕膜 RF2:抗蝕膜 RF3:抗蝕膜 RF4:抗蝕膜 RF5:抗蝕膜 RU:右升階梯 S:梯級 SA:階梯區域 SK:積層體 SL:源極線 SN:氮化矽層 SO1:絕緣膜 SO2:絕緣膜 SO3:絕緣膜 SR:階梯部 SR1:階梯部 ST:板狀部 STI:元件分離部 Sub:基板 T1:區域 TN:通道絕緣層 TP:區域 Tr:電晶體 TRR:階面 TSK:積層體 TSR:階梯部 TSR _t1:階梯部 TSR _t2:階梯部 TV:貫通通孔 UL:上層配線 US:上表面 V:通孔 WL:導電層 Wl:寬度 WP:壁部 WP1:漏斗部 WP2:立設部 WP _t1:壁部 WP _t2:壁部 Wu:寬度 x:方向 y:方向 z:方向 θ:角度

圖1係模式性地表示實施方式之半導體記憶裝置之一例之俯視圖。圖2係實施方式之半導體記憶裝置之胞陣列區域及階梯區域之局部放大俯視圖。圖3A係沿著圖2中之L1-L1線之剖視圖。圖3B係沿著圖2中之L2-L2線之剖視圖。圖4A係表示實施方式之半導體記憶裝置之壁部且沿著圖1之L-L線之剖視圖。圖4B係表示該壁部且與圖1之區域TP對應之俯視圖。圖5(Aa)～(Bd)係對實施方式之半導體記憶裝置之階梯部及壁部之形成方法進行說明之局部剖視圖。圖6(Aa)～(Bc)係對實施方式之半導體記憶裝置之階梯部及壁部之形成方法進行說明之局部剖視圖。圖7係表示實施方式之半導體記憶裝置之壁部之形成方法之變化例之圖。圖8(a)、(b)係模式性地表示構成為2階之階梯部之剖視圖。圖9A係模式性地表示比較例之半導體記憶裝置之胞陣列區域之端部處之積層體中之氮化矽層之俯視圖。圖9B係模式性地表示實施方式之半導體記憶裝置之胞陣列區域之端部處之積層體中之氮化矽層之俯視圖。圖10係模式性地表示形成於實施方式之半導體記憶裝置之壁部內之貫通通孔之剖視圖。

20:周圍部

CA:胞陣列區域

H:高度

SK:積層體

SL:源極線

TSK:積層體

W1:寬度

WP:壁部

WP1:漏斗部

WP2:立設部

Wu:寬度

x:方向

y:方向

z:方向

θ:角度

Claims

一種半導體記憶裝置，其包含：第1積層體，其交替地一層一層地積層有複數個導電層與複數個第1絕緣層，且包含複數個柱狀體，上述複數個柱狀體沿上述複數個導電層之積層方向貫通上述複數個導電層與複數個第1絕緣層，且於與上述複數個導電層中之至少1個對向之部分分別形成記憶胞；包含第1絕緣材之複數個板狀部，其等於與上述積層方向交叉之第1方向上延伸，將上述第1積層體分割成複數個區塊；及包含第2絕緣材之壁部，其包含第1部分與第2部分，上述第1部分於與上述第1方向交叉之第2方向及上述積層方向上延伸，上述第2部分於上述第2方向及上述積層方向上延伸，上述第1部分與第2部分設置於上述積層方向上，上述第2部分係與上述第1部分中之於上述第2方向及上述積層方向上擴展之側面連接，且具有以較該側面與上述積層方向所規定之角度大之角度相對於上述積層方向傾斜之外緣。
如請求項1之半導體記憶裝置，其中上述複數個板狀部之上述第1方向之端部與上述壁部之上述第1部分連接。
如請求項1之半導體記憶裝置，其中於將上述第1部分之沿著上述積層方向之長度設為H，且將上述第1部分之上述第2部分側之端部之上述第1方向之尺寸設為 Wl時，H/Wl>0.5之關係成立。
如請求項1之半導體記憶裝置，其中上述第2部分之上述第1方向上之尺寸朝遠離上述第1部分之方向而階梯狀變大。
如請求項1之半導體記憶裝置，其中上述壁部之上述第2部分具有與第1階梯部及第2階梯部對應之形狀的上述外緣，上述第1階梯部及第2階梯部朝向該第2部分之上述第1方向上之中央而自兩側降低。
如請求項5之半導體記憶裝置，其中上述第1階梯部及上述第2階梯部相對於上述第2部分之上述中央相互對稱。
如請求項6之半導體記憶裝置，其中上述第1階梯部包含上述第1積層體中之上述複數個導電層與上述複數個第1絕緣層中之至少一組導電層及第1絕緣層來作為梯級。
如請求項7之半導體記憶裝置，其進而包含：第2積層體，其交替地一層一層地積層有複數個第2絕緣層與複數個第3絕緣層；且上述第2階梯部包含上述第2積層體中之上述複數個第2絕緣層與上述複數個第3絕緣層中之至少一組第2絕緣層及第3絕緣層作為梯級。
如請求項7之半導體記憶裝置，其中上述第1階梯部中包含之上述導電層及上述第1絕緣層以外之上述複數個導電層及上述複數個第1絕緣層與上述第1部分之上述第1階梯部側之第1側面相接。
如請求項1之半導體記憶裝置，其中於上述第1積層體內配置上述複數個柱狀體而形成上述記憶胞之胞陣列區域之上述第1方向之端部由上述壁部規定。
如請求項10之半導體記憶裝置，其進而包含：階梯區域，其配置於相對於上述胞陣列區域而與上述壁部處於上述第1方向之相反側，且設置有包含上述第1積層體之上述複數個導電層作為階面之第3階梯部。
如請求項11之半導體記憶裝置，其中於上述第3階梯部之上述階面各者連接有接點。
如請求項11之半導體記憶裝置，其進而包含：第2積層體，其交替地一層一層地積層有複數個第2絕緣層與複數個第3絕緣層；且上述第2積層體配置於相對於上述壁部而與上述胞陣列區域處於上述第1方向之相反側、及上述胞陣列區域之上述第2方向上之兩側。
如請求項1之半導體記憶裝置，其中上述壁部之上述第1部分沿著上述積層方向於上述側面具有梯級。
如請求項1之半導體記憶裝置，其中上述第1部分之上述第1方向之尺寸沿著遠離上述第2部分之方向階段性地變小。
如請求項1之半導體記憶裝置，其進而包含：導電性材料層，其於其上方設置有上述第1積層體；且上述壁部之上述第1部分之上述積層方向之下端與上述導電性材料層相接。
如請求項1之半導體記憶裝置，其進而包含：導電性材料層，其係與上述第1積層體中之上述複數個導電層及上述複數個第1絕緣層不同之層，且設置於上述壁部之上述第1部分側；及配線部，其沿上述積層方向貫通上述壁部，且連接於上述導電性材料層。
一種半導體記憶裝置，其包含第1積層體，其交替地一層一層地積層有複數個導電層與複數個第1 絕緣層，且包含複數個柱狀體，上述複數個柱狀體沿上述複數個導電層之積層方向貫通該等複數個導電層及複數個第1絕緣層且於與上述複數個導電層中之至少1個對向之部分分別形成記憶胞，並且於與上述積層方向交叉之第1方向上之形成上述記憶胞之至少2個區域之間配置有上述複數個導電層經加工成階梯狀之區域；包含絕緣材料之複數個板狀部，其等沿上述第1方向延伸，將上述第1積層體分割成複數個區塊；壁部，其具有於與上述第1方向交叉之第2方向及上述積層方向上擴展且彼此於上述第1方向上對向之第1外緣及第2外緣，包含絕緣材料，且上述複數個導電層各者與上述第1外緣相接，上述複數個板狀部之端部連接於上述第1外緣；及第2積層體，其交替地一層一層地積層有複數個第2絕緣層與複數個第3絕緣層，且與上述壁部之上述第2外緣相接；上述壁部包含：於上述積層方向上連接之第1部分與第2部分；上述壁部之上述第1外緣及上述第2外緣係：於上述第2部分，相較於上述第1部分而相對於上述積層方向較大幅地傾斜。
如請求項18之半導體記憶裝置，其中上述壁部之上述第2部分之上述第1方向上之尺寸隨著遠離上述第1部分而呈階梯狀變大。
如請求項19之半導體記憶裝置，其中上述第1積層體包含將上述複數個導電層與上述複數個第1絕緣層中之至少一組導電層及第1絕緣層作為梯級之第1階梯部，且上述第1階梯部中包含之上述導電層及上述第1絕緣層於上述壁部之上述第2部分抵接於上述壁部之上述第1外緣；且上述第2積層體包含將上述複數個第2絕緣層與上述複數個第3絕緣層中之至少一組第2絕緣層及第3絕緣層作為梯級之第2階梯部，且上述第2階梯部中包含之上述第2絕緣層及上述第3絕緣層於上述壁部之上述第2部分抵接於上述壁部之上述第2外緣。