CN108630662B - 半导体存储装置及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置具备衬底、第1积层体、柱状部、第2绝缘膜及第2积层体。所述第1积层体设置在所述衬底上的第1区域内。所述第2绝缘膜设置在所述衬底上的第2区域内，且在所述第1积层体的积层方向上具有第1厚度。所述第2积层体设置在所述第2绝缘膜上。在所述第2积层体中，交替积层有第1膜及第3绝缘膜。所述第2积层体的多个第1膜中最上层的第1膜距所述衬底的上表面在所述积层方向上位于第1距离处。所述第1厚度为所述第1距离的30％以上的厚度。

Description

半导体存储装置及其制造方法
相关申请案
本申请案享有以日本专利申请案2017-56413号(申请日：2017年3月22日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
一般而言，实施方式涉及一种半导体存储装置及其制造方法。
背景技术
提出有三维构造的半导体存储装置，其在隔着绝缘膜积层多个电极膜而成的积层体形成有存储器孔，且在该存储器孔的侧壁隔着电荷累积膜而设置有通道。电极膜作为存储单元的控制栅极发挥功能，可通过增加电极膜的积层数而增加存储单元数。
随着电极膜的积层数增加，存储器孔的纵横比提高，因此积层体与存储器孔的形成是阶段性地进行。为了形成贯通上下积层体的存储器孔，而形成对准标记及位置偏移量测量标记，进行下积层体与上积层体的位置对准。在这种形成对准标记及位置偏移量测量标记的步骤中，期望降低成本。
发明内容
实施方式提供一种提高生产性且降低制造成本的半导体存储装置及其制造方法。
实施方式的半导体存储装置具备衬底、第1积层体、柱状部、第2绝缘膜及第2积层体。所述第1积层体设置在所述衬底上的第1区域内。在所述第1积层体中，交替积层有第1绝缘膜及电极膜。所述柱状部设置在所述第1积层体内，且在所述第1积层体的积层方向上延伸。所述柱状部具有沿所述衬底上表面的第1方向的宽度扩宽而得的连结部分。所述第2绝缘膜设置在所述衬底上的第2区域内，且在所述积层方向上具有第1厚度。所述第2积层体设置在所述第2绝缘膜上。在所述第2积层体中，交替积层有第1膜及第3绝缘膜。所述第2积层体的多个第1膜中最上层的第1膜距所述衬底的上表面在所述积层方向上位于第1距离处。所述第1厚度为所述第1距离的30％以上的厚度。
附图说明
图1是表示第1实施方式的半导体存储装置的俯视图。
图2是表示第1实施方式的半导体存储装置的制造方法的截面图。
图3是表示第1实施方式的半导体存储装置的制造方法的截面图。
图4是表示第1实施方式的半导体存储装置的制造方法的截面图。
图5是表示第1实施方式的半导体存储装置的制造方法的截面图。
图6是表示第1实施方式的半导体存储装置的制造方法的截面图。
图7是表示第1实施方式的半导体存储装置的制造方法的截面图。
图8是表示第1实施方式的半导体存储装置的制造方法的截面图。
图9是图8的区域B的放大图。
图10是表示第1实施方式的半导体存储装置的制造方法的截面图。
图11是表示第1实施方式的半导体存储装置的制造方法的截面图。
图12是表示第1实施方式的半导体存储装置的制造方法的截面图。
图13是表示第1实施方式的半导体存储装置的制造方法的截面图。
图14是表示第1实施方式的半导体存储装置的制造方法的截面图。
图15是表示第1实施方式的半导体存储装置的制造方法的截面图。
图16是表示第1实施方式的半导体存储装置的制造方法的截面图。
图17是表示第1实施方式的半导体存储装置的制造方法的截面图。
图18是表示第1实施方式的半导体存储装置的制造方法的截面图。
图19是表示第2实施方式的半导体存储装置的制造方法的截面图。
图20是表示第2实施方式的半导体存储装置的制造方法的截面图。
图21是表示第2实施方式的半导体存储装置的制造方法的截面图。
图22是表示第2实施方式的半导体存储装置的制造方法的截面图。
图23是表示第2实施方式的半导体存储装置的制造方法的截面图。
图24是表示第2实施方式的半导体存储装置的制造方法的截面图。
图25是表示第3实施方式的半导体存储装置的制造方法的截面图。
图26是表示第4实施方式的半导体存储装置的制造方法的截面图。
具体实施方式
下面，参照附图对本发明的各实施方式进行说明。
另外，附图为示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小比例等未必与现实情况相同。此外，也有相同部分在不同附图中以彼此不同的尺寸或比例表示的情况。
另外，在本申请案的说明书与各图中，对与相关于已给出的图而叙述的要素相同的要素附上相同符号并适当省略详细说明。
(第1实施方式)
图1是表示半导体存储装置1的俯视图。
另外，在本实施方式中，设置有包含硅等的衬底10(参照图2等)。下面，在本说明书中，为了便于说明而采用XYZ正交坐标系。将相对于衬底10的上表面10a平行且相互正交的2个方向设为“X方向”及“Y方向”，且将相对于上表面10a垂直的方向设为“Z方向”。
如图1所示，在半导体存储装置1设置有单元区域Rc、周边区域Rp、划线区域Rs。
在单元区域Rc设置有包含多个存储单元的存储单元阵列。从Z方向观察，单元区域Rc的形状例如为矩形。例如，单元区域Rc的X方向两端被加工为阶梯状。
周边区域Rp位于单元区域Rc的周围。从Z方向观察，周边区域Rp的形状例如为框状。在周边区域Rp设置有行解码器或读出放大器等周边电路。周边区域Rp内的周边电路经由设置在单元区域Rc内的阶梯状端部的接点而与存储单元阵列电连接。
在划线区域Rs中，半导体存储装置1被单片化为多个半导体存储装置1a。在划线区域Rs形成有用以将半导体存储装置1单片化为多个半导体存储装置1a的切割线。多个半导体存储装置1a是通过在具有衬底10的晶片上形成构造体，且对晶片及构造体进行切割而制造成的。即，沿切割线对划线区域Rs进行切割，由此多个半导体存储装置1a得以分别具有单元区域Rc及周边区域Rp。
在图1所示的例子中，切割线沿周边区域Rp的外缘形成。此外，在划线区域Rs的区域A内形成有下述对准标记Ma。
首先，使用图2～图10对单元区域Rc的存储单元阵列的制造方法的流程进行简单说明。
图2～图8及图10是表示第1实施方式的半导体存储装置的制造方法的截面图。
图9是图8的区域B的放大图。
首先，如图2所示，在包含硅的衬底10上，通过例如CVD(Chemical VaporDeposition，化学气相沉积)法沿Z方向交替积层绝缘膜40及牺牲膜50而形成积层体15a。另外，是以积层体15a的最上层成为绝缘膜40的方式交替积层绝缘膜40及牺牲膜50。
绝缘膜40例如由氧化硅形成。牺牲膜50由可在牺牲膜50与绝缘膜40之间取得蚀刻选择比的材料形成，例如由氮化硅形成。例如，绝缘膜40及牺牲膜50分别是以50层至55层的积层数构成。
其次，如图3所示，通过使用掩膜的光刻法、及RIE(Reactive Ion Etching，反应性离子蚀刻)等蚀刻处理在积层体15a内形成多个贯通孔51a。
其次，如图4所示，在贯通孔51a内沉积非晶硅等而形成牺牲膜52。牺牲膜52也可由将非晶硅结晶化而成的多晶硅形成。继而，通过RIE等蚀刻处理将贯通孔51a内且位于积层体15a的最上层的绝缘膜40上的牺牲膜52除去。继而，从贯通孔51a的上表面实施湿式蚀刻，从而将积层体15a的最上层的绝缘膜40的一部分除去。由此，贯通孔51a上部的宽度扩宽。
继而，以埋入至贯通孔51a上部的宽度扩宽后的部分的方式沉积非晶硅等之后，进行回蚀，由此在贯通孔51a的上部再次形成牺牲膜52。由于贯通孔51a上部的宽度扩宽，所以牺牲膜52具有上部的宽度扩宽而得的连结部分52a。连结部分52a位于积层体15a的最上层的绝缘膜40内。例如，连结部分52a的上表面52s与最上层的绝缘膜40的上表面位于同一平面上。
其次，如图5所示，通过例如CVD法使牺牲膜50及绝缘膜40沿Z方向交替积层而形成积层体15b。另外，是以积层体15b的最上层成为绝缘膜40的方式交替积层牺牲膜50及绝缘膜40。由此，形成具有积层体15a及积层体15b的积层体15。积层体15a相当于积层体15的下段部分，积层体15b相当于积层体15的上段部分。
此处，积层体15的从上数起第2个牺牲膜50a距衬底10的上表面10a在Z方向上位于距离d1处。在图5所示的例子中，距离d1在积层体15中相当于从最下层的绝缘膜40a至从上数起第2个牺牲膜50a为止的厚度W1。例如，距离d1为6.0微米以上7.0微米以下。
其次，如图6所示，通过使用掩膜的光刻法、及RIE等蚀刻处理在积层体15b内形成多个贯通孔51b。在贯通孔51b的形成中，进行使用下述对准标记Ma的位置对准。贯通孔51b贯通积层体15b并到达牺牲膜52的连结部分52a。
其次，如图7所示，经由贯通孔51b而将贯通孔51a内的牺牲膜52除去。通过牺牲膜52的除去而形成包含贯通孔51a及贯通孔51b的存储器孔MH。
其次，如图8所示，在存储器孔MH内形成柱状部CL。柱状部CL具有上部的宽度扩宽而得的连结部分CLa。连结部分CLa位于积层体15a的最上层的绝缘膜40内。
例如，如图9所示，通过例如CVD法在存储器孔MH的内表面上依序沉积氧化硅而形成阻挡绝缘膜23，沉积氮化硅而形成电荷累积膜22，沉积氧化硅而形成隧道绝缘膜21。继而，通过实施RIE从存储器孔MH的底面上将隧道绝缘膜21、电荷累积膜22及阻挡绝缘膜23除去，而使衬底10露出。之后，沉积硅而形成通道20，沉积氧化硅而形成芯部25。由此，在存储器孔MH内形成柱状部CL。柱状部CL具有芯部25、通道20、隧道绝缘膜21、电荷累积膜22及阻挡绝缘膜23。此外，通道20与衬底10相接。
其次，如图10所示，在积层体15内形成沿X方向及Z方向延伸的多个狭缝(未图示)。通过经由狭缝的蚀刻处理将牺牲膜50除去。通过牺牲膜50的除去而形成空洞，使钨等金属经由狭缝沉积而埋入至空洞内。由此，在积层体15内，牺牲膜50被置换为电极膜70。电极膜70为字线，作为存储单元的控制栅极发挥功能。
另外，积层体15的从上数起第2个牺牲膜50a被置换为多个电极膜70中最上层的电极膜70a。即，最上层的电极膜70a距衬底10的上表面10a在Z方向上位于距离d1处。即，距离d1在积层体15中相当于从最下层的绝缘膜40a至从上数起第2个电极膜70a为止的厚度W1。
按照如上操作而制造半导体存储装置1。
以上为半导体存储装置1的制造方法的简单流程，但在本实施方式中，为了如图6的步骤那样在牺牲膜52的连结部分52a的正上方形成贯通孔51b，而提前在划线区域Rs内形成对准标记Ma。关于对准标记Ma的形成，使用图11～图18进行说明。
图11～图18表示图1中的划线区域Rs的区域A的截面。此外，图11～图18的虚线表示衬底10及衬底10上的构造体通过形成在划线区域Rs内的切割线被左右分断。
首先，如图11所示，交替积层绝缘膜40及牺牲膜50而形成积层体15a。例如，划线区域Rs内的积层体15a的形成是与图2的步骤中所述的单元区域Rc内的积层体15a的形成同时进行。
其次，如图12所示，例如通过使用掩膜的光刻法、及RIE等蚀刻处理将积层体15a除去。例如，积层体15a的除去是与将单元区域Rc的端部加工为阶梯状的步骤同时进行，在将端部加工为阶梯状时，不用掩膜覆盖划线区域Rs而将积层体15a除去。由此，在衬底10上形成空洞53。
其次，如图13所示，通过例如CVD法在空洞53内形成绝缘膜30。绝缘膜30例如由氧化硅形成。绝缘膜30例如由TEOS(tetraethoxysilane，四乙氧基硅烷)形成。绝缘膜30相当于下段部分。
其次，如图14所示，通过使用掩膜的光刻法、及RIE等蚀刻处理在绝缘膜30内形成多个贯通孔54。例如，划线区域Rs内的贯通孔54的形成是与图3的步骤中所述的单元区域Rc内的贯通孔51a的形成同时进行。
其次，如图15所示，在贯通孔54内沉积非晶硅等而形成牺牲膜55。牺牲膜55也可由将非晶硅结晶化而成的多晶硅形成。牺牲膜55的形状例如为柱状。继而，通过RIE等蚀刻处理将位于贯通孔54上部的牺牲膜55除去。继而，从贯通孔54的上表面实施湿式蚀刻，从而将绝缘膜30的一部分除去。由此，贯通孔54上部的宽度扩宽。
继而，以埋入至贯通孔54上部的宽度扩宽后的部分的方式沉积非晶硅等之后，进行回蚀，由此在贯通孔54的上部再次形成牺牲膜55。由于贯通孔54上部的宽度扩宽，所以牺牲膜55具有上部的宽度扩宽而得的宽幅部分55a。例如，划线区域Rs内的牺牲膜55的形成是与图4的步骤中所述的单元区域Rc内的牺牲膜52的形成同时进行。该情况下，例如牺牲膜55的宽幅部分55a的上表面55s与牺牲膜52的连结部分52a的上表面52s位于同一平面上。
其次，如图16所示，通过实施湿式蚀刻而对绝缘膜30进行回蚀。由此，将绝缘膜30的一部分除去，使包含宽幅部分55a的牺牲膜55的一部分从绝缘膜30露出。绝缘膜30在Z方向上具有厚度W2。此外，在牺牲膜55中，从绝缘膜30露出的部分在Z方向上具有厚度W3。
其次，如图17所示，通过例如CVD法在露出的牺牲膜55及绝缘膜30上使牺牲膜50及绝缘膜40沿Z方向交替积层而形成积层体15b。由此，形成具有绝缘膜30及积层体15b的积层体15A。绝缘膜30相当于积层体15A的下段部分，积层体15b相当于积层体15A的上段部分。另外，在如图17的斜线部分那样从绝缘膜30露出的牺牲膜55的部分间，可埋入牺牲膜50及绝缘膜40，也可形成空隙。
例如，划线区域Rs内的积层体15b的形成是与图5的步骤中所述的单元区域Rc内的积层体15b的形成同时进行。另外，由于未在划线区域Rs内形成狭缝，所以与单元区域Rc内的积层体15b不同，划线区域Rs内的积层体15b的牺牲膜50未被置换为电极膜70而留存下来。
积层体15b从最下层的牺牲膜50b至从上数起第2个牺牲膜50a为止在Z方向上具有厚度W4。此外，积层体15b的从上数起第2个牺牲膜50a距衬底10的上表面10a在Z方向上位于距离d1(厚度W1)处。在图17所示的例子中，距离d1(厚度W1)相当于绝缘膜30的厚度W2与积层体15b的一部分的厚度W4之和。
例如，厚度W2为距离d1(厚度W1)的30％以上的厚度。例如，厚度W2为2.5微米以上3.0微米以下。例如，厚度W4为距离d1(厚度W1)的30％以上的厚度。例如，厚度W4为3.0微米以上3.5微米以下。
通过形成露出的牺牲膜55，当形成积层体15b时会在积层体15b形成级差S1。级差S1是对准标记Ma。在图17所示的例子中，划线区域Rs的X方向的两侧形成有牺牲膜55，因此形成有2个级差S1。通过该2个级差S1而在积层体15b形成凹部。级差S1的宽度W5大致等于露出的牺牲膜55的Z方向的厚度W3。
其次，如图18所示，在积层体15b上形成硬质掩膜等掩膜60。由于在积层体15b形成有级差S1，所以当在积层体15b上形成掩膜60时会在掩膜60形成级差S2。即，以级差S1转印的方式在掩膜60形成级差S2。在图18所示的例子中，形成有2个级差S2，通过该2个级差S2而在掩膜60形成凹部。
之后，根据形成在掩膜60上的级差S2，在所述图6的步骤中进行用以形成贯通孔51b的位置对准。例如，根据级差S1(级差S2)来决定牺牲膜55与级差S1间的距离，且根据该距离、及牺牲膜52与牺牲膜55间的距离来进行位置对准。然后，通过使用掩膜60的光刻法、及RIE等蚀刻处理在牺牲膜52的连结部分52a的正上方形成贯通孔51b。
其次，对本实施方式的效果进行说明。
本实施方式的半导体存储装置1中，在划线区域Rs内，绝缘膜30上设置有具有作为对准标记Ma的级差S1的积层体15b。由于该级差S1设置在划线区域Rs内，所以在单元区域Rc中，可抑制在积层体15的下段部分(积层体15a)及上段部分(积层体15b)形成存储器孔MH时的位置偏移。此外，由于会读取通过对积层体15A的下段部分(绝缘膜30)进行加工而形成的级差S1(级差S2)，所以即便在掩膜60不是由光透过型材料形成的情况下，也可抑制存储器孔MH形成时的位置偏移。由此，可抑制因存储器孔MH的位置偏移而无法实现电导通从而导致良率下降的情况。因此，可提高半导体存储装置1的生产性。
此外，在形成该级差S1时，如图15所示的那样，实施湿式蚀刻，由此除去绝缘膜30的一部分而扩宽贯通孔54上部的宽度，如图16所示的那样，实施湿式蚀刻，由此进而除去绝缘膜30的一部分而使贯通孔54内的牺牲膜55的一部分露出。
另一方面，例如在划线区域Rs中，下段部分及上段部分均是由氧化硅膜及氮化硅膜交替积层而形成，于在上段部分上形成级差来作为用以形成存储器孔MH的对准标记的情况下，通过实施RIE等蚀刻处理而对下段部分进行加工。即，由于在下段部分积层有氧化硅膜及氮化硅膜，所以为了形成级差，先除去下段部分的一部分来扩宽贯通孔上部的宽度而形成牺牲膜之后，再通过实施干式蚀刻进而除去下段部分的一部分而使贯通孔内的牺牲膜的一部分露出。因此，在对由氧化硅膜及氮化硅膜积层而成的下段部分进行加工的情况下，有因在蚀刻中使用干式蚀刻而导致制造成本升高的顾虑。
在本实施方式中，划线区域Rs的下段部分是由氧化硅膜等绝缘膜30构成，因此可在下段部分的加工中使用湿式蚀刻。由此，与利用干式蚀刻对氧化硅膜及氮化硅膜进行加工的情况相比，可降低步骤内的成本从而降低制造成本。
(第2实施方式)
图19～图24是表示第2实施方式的半导体存储装置的制造方法的截面图。
图19～图24表示图1中的划线区域Rs的区域A的截面。
在本实施方式的半导体存储装置2中，设置有积层体15a来代替绝缘膜30。除此以外的构成与第1实施方式相同，因此省略其他构成的详细说明。
在本实施方式中，为了如图6的步骤那样在牺牲膜52的连结部分52a的正上方形成贯通孔51b，而提前在划线区域Rs内形成对准标记Ma。关于对准标记Ma的形成，使用图19～图24进行说明。图19～图24的虚线表示衬底10及衬底10上的构造体通过形成在划线区域Rs内的切割线被左右分断。
首先，如图19所示，交替积层绝缘膜40及牺牲膜50而形成积层体15a。
其次，如图20所示，通过使用掩膜的光刻法、及RIE等蚀刻处理在积层体15a内形成多个贯通孔54。
其次，如图21所示，在贯通孔54内形成牺牲膜55，且将位于贯通孔54上部的牺牲膜55除去。继而，将积层体15a的最上层的绝缘膜40的一部分除去。继而，在贯通孔54上部的宽度扩宽后的部分再次形成牺牲膜55。由于贯通孔54上部的宽度扩宽，所以牺牲膜55具有上部的宽度扩宽而得的宽幅部分55a。
其次，如图22所示，通过RIE等蚀刻处理从上表面将积层体15a的一部分除去。由此，以形成有牺牲膜55的积层体15a的部分留存的方式露出牺牲膜50的一部分。通过一部分的除去而在积层体15a形成具有宽度W6的级差S3。
其次，如图23所示，以覆盖级差S3的方式在露出的牺牲膜50及牺牲膜55上使牺牲膜50及绝缘膜40沿Z方向交替积层而形成积层体15b。由此，形成具有积层体15a及积层体15b的积层体15。积层体15a相当于积层体15的下段部分，积层体15b相当于积层体15的上段部分。
由于在积层体15a形成有级差S3，所以当形成积层体15b时会在积层体15b形成级差S4。级差S4是对准标记Ma。在图23所示的例子中，划线区域Rs的X方向的两侧形成有级差S3，因此形成有2个级差S4。级差S4的宽度W7大致等于级差S3的宽度W6。
其次，如图24所示，在积层体15b上形成硬质掩膜等掩膜60。由于在积层体15b形成有级差S4，所以当在积层体15b上形成掩膜60时会在掩膜60形成级差S5。之后，根据形成在掩膜60上的级差S5，在所述图6步骤中进行用以形成贯通孔51b的位置对准。
其次，对本实施方式的效果进行说明。
本实施方式的半导体存储装置2中，在划线区域Rs内，积层体15a上设置有具有作为对准标记Ma的级差S4的积层体15b。由于该级差S4设置在划线区域Rs内，所以在单元区域Rc中，可抑制在积层体15的下段部分(积层体15a)及上段部分(积层体15b)形成存储器孔MH时的位置偏移。此外，由于会读取通过对积层体15的下段部分(积层体15a)进行加工而形成的级差S4(级差S5)，所以即便在掩膜60不是由光透过型材料形成的情况下，也可抑制存储器孔MH形成时的位置偏移。由此，可抑制因存储器孔MH的位置偏移而无法实现电导通从而导致良率下降的情况。因此，可提高半导体存储装置2的生产性。
(第3实施方式)
图25是表示第3实施方式的半导体存储装置的制造方法的截面图。
图25表示图1中的划线区域Rs的区域A的截面，图25的截面图相当于图18的截面图。
在本实施方式的半导体存储装置3中，设置有积层体15c。除积层体15c以外的构成与第1实施方式相同，因此省略其他构成的详细说明。
如图25所示，在划线区域Rs设置有积层体15c。积层体15c位于衬底10与绝缘膜30之间。积层体15c具有牺牲膜50c、50d及绝缘膜40b。牺牲膜50c、绝缘膜40b及牺牲膜50d依序位于衬底10上。积层体15c的上表面15s(牺牲膜50d的上表面)例如与周边区域Rp内的周边电路的配线层的上表面位于同一平面上。该情况下，周边电路的配线层例如为开关元件的栅极配线层。
具有牺牲膜50c、绝缘膜40b及牺牲膜50d的积层体15c是代替图11及图12所示的步骤中的积层体15a而形成。在衬底10上形成积层体15c之后，在积层体15c上形成绝缘膜30。例如，是以使积层体15c的Z方向的厚度与绝缘膜30的Z方向的厚度之和大致等于图17所示的步骤中的绝缘膜30的厚度W2的方式，在积层体15c上形成绝缘膜30。另外，在本实施方式中，图14以后的步骤与第1实施方式相同。
本实施方式的效果与所述第1实施方式相同。
(第4实施方式)
图26是表示第4实施方式的半导体存储装置的制造方法的截面图。
图26的截面图相当于图4的截面图。
在本实施方式的半导体存储装置4中，未设置连结部分52a。其他构成与第1实施方式相同，因此省略详细说明。
如图26所示，在图4所示的步骤中省略形成连结部分52a的步骤。即，于如图3所示的那样在积层体15a内形成多个贯通孔51a之后，如图26所示的那样在贯通孔51a内沉积非晶硅等而形成牺牲膜52。
之后，进行图5～图10所示的步骤。
另外，在划线区域Rs内的贯通孔54及牺牲膜55的形成是与单元区域Rc内的贯通孔51a及牺牲膜52的形成同时进行的情况下，例如不形成宽幅部分55a。即，于如图14所示的那样在绝缘膜30内形成多个贯通孔54之后，在贯通孔54内沉积非晶硅等而形成牺牲膜55。
之后，进行图16～图18所示的步骤。
本实施方式的效果与所述第1实施方式相同。
根据以上说明的实施方式，可实现提高生产性且降低制造成本的半导体存储装置。
如上所述，作为一例而说明了如下情况，即，在各实施方式的半导体存储装置中，为了于在单元区域Rc内的积层体的下段部分及上段部分形成存储器孔时，抑制存储器孔的位置偏移，而在划线区域Rs形成级差来作为对准标记；但并不限定于此。例如在以多个阶段形成周边区域Rp的周边电路(例如晶体管)的接触孔的情况下，也可使用各实施方式的级差来作为对准标记。该情况下，可抑制周边区域Rp的接触孔形成时的位置偏移。
以上，对本发明的几个实施方式进行了说明，但这些实施方式是作为示例提出的，并未意图限定发明的范围。这些新颖的实施方式能够以其他各种方式加以实施，且能够在不脱离发明要旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明范围及要旨中，并且包含在权利要求书中所记载的发明及其等效物的范围内。

Claims (16)

1.一种半导体存储装置，其特征在于具备：
衬底；
第1积层体，设置在所述衬底上的第1区域内，且是由第1绝缘膜及电极膜交替积层而成；
柱状部，设置在所述第1积层体内，在所述第1积层体的积层方向上延伸，且具有沿所述衬底上表面的第1方向的宽度扩宽而得的连结部分；
第2绝缘膜，设置在所述衬底上的第2区域内，且在所述积层方向上具有第1厚度；
柱状部件，设置在所述第2绝缘膜内，在所述积层方向上延伸，且上表面位于较所述第2绝缘膜的上表面靠上；及
第2积层体，设置在所述第2绝缘膜上，是由第1膜及第3绝缘膜交替积层而成，且设置有级差；且
所述第2积层体的多个第1膜中最上层的第1膜距所述衬底的上表面在所述积层方向上位于第1距离处，
所述第1厚度为所述第1距离的30％以上的厚度。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述第2积层体在所述积层方向上从最下层至多个第1膜中最上层的第1膜为止具有第2厚度，且
所述第2厚度为所述第1距离的30％以上的厚度。
3.根据权利要求1所述的半导体存储装置，其特征在于：
所述柱状部件包含与所述第1膜及所述第3绝缘膜不同的材料。
4.根据权利要求1所述的半导体存储装置，其特征在于：
所述柱状部件包含硅。
5.根据权利要求1所述的半导体存储装置，其特征在于：
所述柱状部件具有所述第1方向的宽度扩宽而得的宽幅部分，且
所述连结部分的上表面与所述宽幅部分的上表面位于同一平面上。
6.根据权利要求1所述的半导体存储装置，其特征在于：
所述第1绝缘膜及所述第3绝缘膜包含氧化硅，且
所述第1膜包含氮化硅。
7.根据权利要求1所述的半导体存储装置，其特征在于：
所述第1积层体具有所述柱状部的所述连结部分所处的第3积层体、及设置在所述第3积层体上的第4积层体，且
所述柱状部具有通道、及设置在所述通道的侧面的电荷累积膜。
8.根据权利要求1所述的半导体存储装置，其特征在于：
所述第2区域设置在所述第1区域的周围，且
设置有周边电路的第3区域位于所述衬底上的所述第1区域与所述第2区域之间。
9.一种半导体存储装置，其特征在于具备：
衬底；
第1积层体，设置在所述衬底上的第1区域内，且是由第1绝缘膜及电极膜交替积层而成；
柱状部，设置在所述第1积层体内，在所述第1积层体的积层方向上延伸；
第2绝缘膜，设置在所述衬底上的第2区域内，且在所述积层方向上具有第1厚度；
柱状部件，设置在所述第2绝缘膜内，在所述积层方向上延伸，且上表面位于较所述第2绝缘膜的上表面靠上；及
第2积层体，设置在所述第2绝缘膜上，且是由第1膜及第3绝缘膜交替积层而成，且设置有级差；且
所述第2积层体的多个第1膜中最上层的第1膜距所述衬底的上表面在所述积层方向上位于第1距离处，
所述第1厚度为所述第1距离的30％以上的厚度。
10.根据权利要求9所述的半导体存储装置，其特征在于：
所述第2积层体在所述积层方向上从最下层至多个第1膜中最上层的第1膜为止具有第2厚度，且
所述第2厚度为所述第1距离的30％以上的厚度。
11.根据权利要求9所述的半导体存储装置，其特征在于：
所述柱状部件包含与所述第1膜及所述第3绝缘膜不同的材料。
12.根据权利要求9所述的半导体存储装置，其特征在于：
所述柱状部件包含硅。
13.根据权利要求9所述的半导体存储装置，其特征在于：
所述第1绝缘膜及所述第3绝缘膜包含氧化硅，且
所述第1膜包含氮化硅。
14.根据权利要求9所述的半导体存储装置，其特征在于：
所述柱状部具有通道、及设置在所述通道的侧面的电荷累积膜。
15.一种半导体存储装置的制造方法，其特征在于具备如下步骤：
在衬底上的第1区域及第2区域，交替积层第1绝缘膜及第1膜而形成第1积层体；
将所述第2区域的所述第1积层体除去而在所述第2区域形成空洞；
在所述第2区域的所述空洞内形成第2绝缘膜；
在所述第1区域及第2区域的所述第1积层体内，形成沿所述第1积层体的积层方向延伸的多个第1贯通孔；
将所述第1区域的所述第1积层体的最上层的第1绝缘膜的一部分、及所述第2区域的所述第2绝缘膜的一部分除去，而扩宽所述多个第1贯通孔上部的宽度；
在所述多个第1贯通孔内形成所述第2膜；
将所述第2区域的所述第2绝缘膜的一部分除去而使所述第2膜的上部露出；
在所述第1区域的所述第1积层体及所述第2膜上、以及所述第2区域的所述第2绝缘膜及所述第2膜上，交替积层第3绝缘膜及第3膜，而形成在所述第2区域中具有级差的第2积层体；及
根据所述第2区域的所述级差，在所述第1区域的所述第2积层体内形成沿所述积层方向延伸且位于所述多个第1贯通孔上的多个第2贯通孔。
16.根据权利要求15所述的半导体存储装置的制造方法，其特征在于还具备如下步骤：
经由所述多个第2贯通孔而将所述多个第1贯通孔内的所述第2膜除去，在所述第1积层体及所述第2积层体内形成沿所述积层方向延伸的多个第3贯通孔；及
在所述多个第3贯通孔内形成半导体层。
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