TWI644398B - Semiconductor memory device and method of manufacturing same - Google Patents
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Abstract
實施形態之半導體記憶裝置具備基板、第1積層體、柱狀部、第2絕緣膜及第2積層體。上述第1積層體設置於上述基板上之第1區域內。上述第2絕緣膜設置於上述基板上之第2區域內，且於上述第1積層體之積層方向具有第1厚度。上述第2積層體設置於上述第2絕緣膜上。於上述第2積層體中，交替積層第1膜及第3絕緣膜。上述第2積層體之複數個第1膜中最上層之第1膜位在於上述積層方向與上述基板之上表面相隔第1距離之處。上述第1厚度為上述第1距離之30%以上之厚度。
Description
一般而言，實施形態係關於一種半導體記憶裝置及其製造方法。
提出有三維構造之半導體記憶裝置，其於隔著絕緣膜積層複數個電極膜而成之積層體形成有記憶體孔，且於該記憶體孔之側壁隔著電荷蓄積膜而設置有通道。電極膜作為記憶胞之控制閘極發揮功能，可藉由增加電極膜之積層數而增加記憶胞數。 隨著電極膜之積層數增加，記憶體孔之縱橫比提高，因此積層體與記憶體孔之形成係階段性地進行。為了形成貫通上下積層體之記憶體孔，而形成對準標記及位置偏移量測量標記，進行下積層體與上積層體之位置對準。於這種形成對準標記及位置偏移量測量標記之步驟中，期望降低成本。
實施形態提供一種提高生產性且降低製造成本之半導體記憶裝置及其製造方法。 實施形態之半導體記憶裝置具備基板、第1積層體、柱狀部、第2絕緣膜及第2積層體。上述第1積層體設置於上述基板上之第1區域內。於上述第1積層體中，交替積層第1絕緣膜及電極膜。上述柱狀部設置於上述第1積層體內，且於上述第1積層體之積層方向延伸。上述柱狀部具有沿上述基板上表面之第1方向之寬度擴寬之連結部分。上述第2絕緣膜設置於上述基板上之第2區域內，且於上述積層方向具有第1厚度。上述第2積層體設置於上述第2絕緣膜上。於上述第2積層體中，交替積層第1膜及第3絕緣膜。上述第2積層體之複數個第1膜中最上層之第1膜位在於上述積層方向與上述基板之上表面相隔第1距離之處。上述第1厚度為上述第1距離之30%以上之厚度。
下面，參照附圖對本發明之各實施形態進行說明。 另外，附圖為模式性或概念性之圖，各部分之厚度與寬度之關係、部分間之大小比例等未必與現實情形相同。此外，亦有相同部分於不同附圖中以彼此不同之尺寸或比例表示之情形。 另外，於本申請案之說明書與各圖中，對與已述圖中所述者相同之要素附上相同符號並適當省略詳細說明。 (第1實施形態) 圖1係表示半導體記憶裝置1之俯視圖。 另外，於本實施形態中，設置有包含矽等之基板10(參照圖2等)。下面，於本說明書中，為了便於說明而採用XYZ正交座標系。將相對於基板10之上表面10a平行且相互正交之2個方向設為「X方向」及「Y方向」，且將相對於上表面10a垂直之方向設為「Z方向」。 如圖1所示，於半導體記憶裝置1設置有胞區域Rc、周邊區域Rp、劃線區域Rs。 於胞區域Rc設置有包含複數個記憶胞之記憶胞陣列。從Z方向觀察，胞區域Rc之形狀例如為矩形。例如，胞區域Rc之X方向兩端被加工為階梯狀。 周邊區域Rp位於胞區域Rc之周圍。從Z方向觀察，周邊區域Rp之形狀例如為框狀。於周邊區域Rp設置有列解碼器或讀出放大器等周邊電路。周邊區域Rp內之周邊電路經由設置於胞區域Rc內之階梯狀端部之接點而與記憶胞陣列電連接。 於劃線區域Rs中，半導體記憶裝置1被單片化為複數個半導體記憶裝置1a。於劃線區域Rs形成有用以將半導體記憶裝置1單片化為複數個半導體記憶裝置1a之切割線。複數個半導體記憶裝置1a係藉由於具有基板10之晶片上形成構造體，且對晶片及構造體進行切割而製造成者。即，沿切割線對劃線區域Rs進行切割，由此複數個半導體記憶裝置1a得以分別具有胞區域Rc及周邊區域Rp。 於圖1所示之例子中，切割線沿周邊區域Rp之外緣形成。此外，於劃線區域Rs之區域A內形成有下述對準標記Ma。 首先，使用圖2～圖10對胞區域Rc之記憶胞陣列之製造方法之流程進行簡單說明。 圖2～圖8及圖10係表示第1實施形態之半導體記憶裝置之製造方法之剖面圖。 圖9係圖8之區域B之放大圖。 首先，如圖2所示，於包含矽之基板10上，藉由例如CVD(Chemical VaporDeposition，化學氣相沈積)法沿Z方向交替積層絕緣膜40及犧牲膜50而形成積層體15a。另外，係以積層體15a之最上層成為絕緣膜40之方式交替積層絕緣膜40及犧牲膜50。 絕緣膜40例如由氧化矽形成。犧牲膜50由可於犧牲膜50與絕緣膜40之間取得蝕刻選擇比之材料形成，例如由氮化矽形成。例如，絕緣膜40及犧牲膜50分別係以50層至55層之積層數構成。 其次，如圖3所示，藉由使用掩膜之光刻法、及RIE(Reactive Ion Etching，反應性離子蝕刻)等蝕刻處理於積層體15a內形成複數個貫通孔51a。 其次，如圖4所示，於貫通孔51a內沈積非晶矽等而形成犧牲膜52。犧牲膜52亦可由將非晶矽結晶化而成之多晶矽形成。繼而，藉由RIE等蝕刻處理，將貫通孔51a內且位於積層體15a之最上層之絕緣膜40之犧牲膜52去除。繼而，從貫通孔51a之上表面實施濕式蝕刻，將積層體15a之最上層之絕緣膜40之一部分去除。由此，貫通孔51a上部之寬度擴寬。 繼而，以埋入貫通孔51a上部之寬度擴寬後之部分之方式沈積非晶矽等之後，進行回蝕，由此於貫通孔51a之上部再次形成犧牲膜52。由於貫通孔51a上部之寬度擴寬，因此犧牲膜52具有上部之寬度經擴寬之連結部分52a。連結部分52a位於積層體15a之最上層之絕緣膜40內。例如，連結部分52a之上表面52s與最上層之絕緣膜40之上表面位於同一平面上。 其次，如圖5所示，藉由例如CVD法將犧牲膜50及絕緣膜40沿Z方向交替積層而形成積層體15b。此外，以積層體15b之最上層為絕緣膜40之方式交替積層犧牲膜50及絕緣膜40。由此，形成具有積層體15a及積層體15b之積層體15。積層體15a相當於積層體15之下段部分，積層體15b相當於積層體15之上段部分。 此處，積層體15之從上起第2層犧牲膜50a位在於Z方向與基板10之上表面10a相隔距離d1之處。於圖5所示之例子中，距離d1於積層體15中相當於從最下層之絕緣膜40a至從上起第2層犧牲膜50a之厚度W1。例如，距離d1為6.0微米以上7.0微米以下。 其次，如圖6所示，藉由使用掩膜之光刻法、及RIE等蝕刻處理，於積層體15b內形成複數個貫通孔51b。於貫通孔51b之形成中，進行使用下述對準標記Ma之位置對準。貫通孔51b貫通積層體15b而到達犧牲膜52之連結部分52a。 其次，如圖7所示，經由貫通孔51b而將貫通孔51a內之犧牲膜52去除。藉由去除犧牲膜52，而形成包含貫通孔51a及貫通孔51b之記憶體孔MH。 其次，如圖8所示，於記憶體孔MH內形成柱狀部CL。柱狀部CL具有上部之寬度經擴寬之連結部分CLa。連結部分CLa位於積層體15a之最上層之絕緣膜40內。 例如，如圖9所示，藉由例如CVD法於記憶體孔MH之內表面上依序沈積氧化矽而形成阻擋絕緣膜23，沈積氮化矽而形成電荷蓄積膜22，沈積氧化矽而形成隧道絕緣膜21。繼而，藉由實施RIE，從記憶體孔MH之底面上將隧道絕緣膜21、電荷蓄積膜22及阻擋絕緣膜23去除，使基板10露出。之後，沈積矽而形成通道20，沈積氧化矽而形成芯部25。由此，於記憶體孔MH內形成柱狀部CL。柱狀部CL具有芯部25、通道20、隧道絕緣膜21、電荷蓄積膜22及阻擋絕緣膜23。此外，通道20與基板10相接。 其次，如圖10所示，於積層體15內形成沿X方向及Z方向延伸之複數個狹縫(未圖示)。藉由經由狹縫之蝕刻處理將犧牲膜50去除。藉由犧牲膜50之去除而形成空腔，使鎢等金屬經由狹縫沈積而埋入至空腔內。由此，於積層體15內，犧牲膜50被置換為電極膜70。電極膜70為字線，作為記憶胞之控制閘極發揮功能。 另外，積層體15之從上起第2層犧牲膜50a被置換為複數個電極膜70中最上層之電極膜70a。即，最上層之電極膜70a位在於Z方向與基板10之上表面10a相隔距離d1之處。即，距離d1於積層體15中相當於從最下層之絕緣膜40a至從上起第2層電極膜70a之厚度W1。 按照如上操作而製造半導體記憶裝置1。 以上為半導體記憶裝置1之製造方法之簡單流程，但於本實施形態中，為了如圖6之步驟那樣於犧牲膜52之連結部分52a之正上方形成貫通孔51b，而提前於劃線區域Rs內形成對準標記Ma。關於對準標記Ma之形成，使用圖11～圖18進行說明。 圖11～圖18表示圖1中之劃線區域Rs之區域A之剖面。此外，圖11～圖18之虛線表示基板10及基板10上之構造體藉由形成於劃線區域Rs內之切割線被左右分斷。 首先，如圖11所示，交替積層絕緣膜40及犧牲膜50而形成積層體15a。例如，劃線區域Rs內之積層體15a之形成係與圖2之步驟中上述之胞區域Rc內之積層體15a之形成同時進行。 其次，如圖12所示，例如藉由使用掩膜之光刻法、及RIE等蝕刻處理將積層體15a去除。例如，積層體15a之去除係與將胞區域Rc之端部加工為階梯狀之步驟同時進行，於將端部加工為階梯狀時，不用掩膜覆蓋劃線區域Rs而將積層體15a去除。由此，於基板10上形成空腔53。 其次，如圖13所示，藉由例如CVD法於空腔53內形成絕緣膜30。絕緣膜30例如由氧化矽形成。絕緣膜30例如由TEOS(tetraethoxysilane，四乙氧基矽烷)形成。絕緣膜30相當於下段部分。 其次，如圖14所示，藉由使用掩膜之光刻法、及RIE等蝕刻處理於絕緣膜30內形成複數個貫通孔54。例如，劃線區域Rs內之貫通孔54之形成係與圖3之步驟中上述之胞區域Rc內之貫通孔51a之形成同時進行。 其次，如圖15所示，於貫通孔54內沈積非晶矽等而形成犧牲膜55。犧牲膜55亦可由將非晶矽結晶化而成之多晶矽形成。犧牲膜55之形狀例如為柱狀。繼而，藉由RIE等蝕刻處理，將位於貫通孔54上部之犧牲膜55去除。繼而，從貫通孔54之上表面實施濕式蝕刻，從而將絕緣膜30之一部分去除。由此，將貫通孔54上部之寬度擴寬。 繼而，以埋入貫通孔54上部之寬度擴寬後之部分之方式沈積非晶矽等之後，進行回蝕，由此於貫通孔54之上部再次形成犧牲膜55。由於貫通孔54上部之寬度擴寬，因此犧牲膜55具有上部之寬度經擴寬之寬幅部分55a。例如，劃線區域Rs內之犧牲膜55之形成係與圖4之步驟中所述之胞區域Rc內之犧牲膜52之形成同時進行。該情形下，例如犧牲膜55之寬幅部分55a之上表面55s與犧牲膜52之連結部分52a之上表面52s位於同一平面上。 其次，如圖16所示，藉由實施濕式蝕刻而對絕緣膜30進行回蝕。由此，將絕緣膜30之一部分去除，包含寬幅部分55a之犧牲膜55之一部分從絕緣膜30露出。絕緣膜30於Z方向上具有厚度W2。此外，於犧牲膜55中，從絕緣膜30露出之部分於Z方向上具有厚度W3。 其次，如圖17所示，藉由例如CVD法於露出之犧牲膜55及絕緣膜30上，使犧牲膜50及絕緣膜40沿Z方向交替積層而形成積層體15b。由此，形成具有絕緣膜30及積層體15b之積層體15A。絕緣膜30相當於積層體15A之下段部分，積層體15b相當於積層體15A之上段部分。另外，於如圖17之斜線部分般，於犧牲膜55中，於從絕緣膜30露出之部分間，可埋入犧牲膜50及絕緣膜40，亦可形成空隙。 例如，劃線區域Rs內之積層體15b之形成係與圖5之步驟中上述之胞區域Rc內之積層體15b之形成同時進行。另外，由於未於劃線區域Rs內形成狹縫，因此與胞區域Rc內之積層體15b不同，劃線區域Rs內之積層體15b之犧牲膜50未被置換為電極膜70而留下。 積層體15b於Z方向具有從最下層之犧牲膜50b至從上起第2層犧牲膜50a之厚度W4。此外，積層體15b之從上起第2層犧牲膜50a位在於Z方向與基板10之上表面10a相隔距離d1(厚度W1)之處。於圖17所示之例子中，距離d1(厚度W1)相當於絕緣膜30之厚度W2與積層體15b之一部分之厚度W4之和。 例如，厚度W2為距離d1(厚度W1)之30%以上之厚度。例如，厚度W2為2.5微米以上3.0微米以下。例如，厚度W4為距離d1(厚度W1)之30%以上之厚度。例如，厚度W4為3.0微米以上3.5微米以下。 藉由形成露出之犧牲膜55，當形成積層體15b時，會於積層體15b形成階差S1。階差S1係對準標記Ma。於圖17所示之例子中，於劃線區域Rs之X方向之兩側形成有犧牲膜55，因此形成2個階差S1。藉由該2個階差S1而於積層體15b形成凹部。階差S1之寬度W5大致等於露出之犧牲膜55之Z方向之厚度W3。 其次，如圖18所示，於積層體15b上形成硬質掩膜等掩膜60。由於在積層體15b形成有階差S1，因此當於積層體15b上形成掩膜60時會於掩膜60形成階差S2。即，以階差S1轉印之方式於掩膜60形成階差S2。於圖18所示之例子中，形成有2個階差S2，藉由該2個階差S2而於掩膜60形成凹部。 之後，根據形成於掩膜60上之階差S2，於上述圖6之步驟中進行用以形成貫通孔51b之位置對準。例如，根據階差S1(階差S2)來決定犧牲膜55與階差S1間之距離，且根據該距離、及犧牲膜52與犧牲膜55間之距離來進行位置對準。然後，藉由使用掩膜60之光刻法、及RIE等蝕刻處理於犧牲膜52之連結部分52a之正上方形成貫通孔51b。 其次，對本實施形態之效果進行說明。 本實施形態之半導體記憶裝置1中，於劃線區域Rs內，絕緣膜30上設置有具有作為對準標記Ma之階差S1之積層體15b。由於該階差S1設置於劃線區域Rs內，因此於胞區域Rc中，可抑制於積層體15之下段部分(積層體15a)及上段部分(積層體15b)形成記憶體孔MH時之位置偏移。此外，由於會讀取藉由對積層體15A之下段部分(絕緣膜30)進行加工而形成之階差S1(階差S2)，因此即便於掩膜60不是由光透過型材料形成之情形下，亦可抑制記憶體孔MH形成時之位置偏移。由此，可抑制因記憶體孔MH之位置偏移而無法實現電導通從而導致良率下降之情形。因此，可提高半導體記憶裝置1之生產性。 此外，於形成該階差S1時，如圖15所示般，實施濕式蝕刻，由此去除絕緣膜30之一部分而擴寬貫通孔54上部之寬度，如圖16所示般，實施濕式蝕刻，由此進而去除絕緣膜30之一部分而使貫通孔54內之犧牲膜55之一部分露出。 另一方面，例如於劃線區域Rs中，下段部分及上段部分均係由氧化矽膜及氮化矽膜交替積層而形成，於於上段部分上形成階差來作為用以形成記憶體孔MH之對準標記之情形下，藉由實施RIE等蝕刻處理而對下段部分進行加工。即，由於在下段部分積層有氧化矽膜及氮化矽膜，因此為了形成階差，先去除下段部分之一部分來擴寬貫通孔上部之寬度而形成犧牲膜之後，再藉由實施乾式蝕刻進而去除下段部分之一部分而使貫通孔內之犧牲膜之一部分露出。因此，於對由氧化矽膜及氮化矽膜積層而成之下段部分進行加工之情形下，有因於蝕刻中使用乾式蝕刻而導致製造成本升高之顧慮。 於本實施形態中，劃線區域Rs之下段部分係由氧化矽膜等絕緣膜30構成，因此可於下段部分之加工中使用濕式蝕刻。由此，與利用乾式蝕刻對氧化矽膜及氮化矽膜進行加工之情形相比，可降低步驟內之成本從而降低製造成本。 (第2實施形態) 圖19～圖24係表示第2實施形態之半導體記憶裝置之製造方法之剖面圖。 圖19～圖24表示圖1中之劃線區域Rs之區域A之剖面。 於本實施形態之半導體記憶裝置2中，設置有積層體15a來代替絕緣膜30。除此以外之構成與第1實施形態相同，因此省略其他構成之詳細說明。 於本實施形態中，為了如圖6之步驟那樣於犧牲膜52之連結部分52a之正上方形成貫通孔51b，而提前於劃線區域Rs內形成對準標記Ma。關於對準標記Ma之形成，使用圖19～圖24進行說明。圖19～圖24之虛線表示基板10及基板10上之構造體藉由形成於劃線區域Rs內之切割線被左右分斷。 首先，如圖19所示，交替積層絕緣膜40及犧牲膜50而形成積層體15a。 其次，如圖20所示，藉由使用掩膜之光刻法、及RIE等蝕刻處理於積層體15a內形成複數個貫通孔54。 其次，如圖21所示，於貫通孔54內形成犧牲膜55，且將位於貫通孔54上部之犧牲膜55去除。繼而，將積層體15a之最上層之絕緣膜40之一部分去除。繼而，於貫通孔54上部之寬度擴寬後之部分再次形成犧牲膜55。由於貫通孔54上部之寬度擴寬，因此犧牲膜55具有上部之寬度擴寬而得之寬幅部分55a。 其次，如圖22所示，藉由RIE等蝕刻處理從上表面將積層體15a之一部分去除。由此，以形成有犧牲膜55之積層體15a之部分留存之方式露出犧牲膜50之一部分。藉由一部分之去除而於積層體15a形成具有寬度W6之階差S3。 其次，如圖23所示，以覆蓋階差S3之方式於露出之犧牲膜50及犧牲膜55上使犧牲膜50及絕緣膜40沿Z方向交替積層而形成積層體15b。由此，形成具有積層體15a及積層體15b之積層體15。積層體15a相當於積層體15之下段部分，積層體15b相當於積層體15之上段部分。 由於在積層體15a形成有階差S3，因此當形成積層體15b時會於積層體15b形成階差S4。階差S4係對準標記Ma。於圖23所示之例子中，劃線區域Rs之X方向之兩側形成有階差S3，因此形成有2個階差S4。階差S4之寬度W7大致等於階差S3之寬度W6。 其次，如圖24所示，於積層體15b上形成硬質掩膜等掩膜60。由於在積層體15b形成有階差S4，因此當於積層體15b上形成掩膜60時會於掩膜60形成階差S5。之後，根據形成於掩膜60上之階差S5，於上述圖6步驟中進行用以形成貫通孔51b之位置對準。 其次，對本實施形態之效果進行說明。 本實施形態之半導體記憶裝置2中，於劃線區域Rs內，積層體15a上設置有具有作為對準標記Ma之階差S4之積層體15b。由於該階差S4設置於劃線區域Rs內，因此於胞區域Rc中，可抑制於積層體15之下段部分(積層體15a)及上段部分(積層體15b)形成記憶體孔MH時之位置偏移。此外，由於會讀取藉由對積層體15之下段部分(積層體15a)進行加工而形成之階差S4(階差S5)，因此即便於掩膜60不是由光透過型材料形成之情形下，亦可抑制記憶體孔MH形成時之位置偏移。由此，可抑制因記憶體孔MH之位置偏移而無法實現電導通從而導致良率下降之情形。因此，可提高半導體記憶裝置2之生產性。 (第3實施形態) 圖25係表示第3實施形態之半導體記憶裝置之製造方法之剖面圖。 圖25表示圖1中之劃線區域Rs之區域A之剖面，圖25之剖面圖相當於圖18之剖面圖。 於本實施形態之半導體記憶裝置3中，設置有積層體15c。除積層體15c以外之構成與第1實施形態相同，因此省略其他構成之詳細說明。 如圖25所示，於劃線區域Rs設置有積層體15c。積層體15c位於基板10與絕緣膜30之間。積層體15c具有犧牲膜50c、50d及絕緣膜40b。犧牲膜50c、絕緣膜40b及犧牲膜50d依序位於基板10上。積層體15c之上表面15s(犧牲膜50d之上表面)例如與周邊區域Rp內之周邊電路之配線層之上表面位於同一平面上。該情形下，周邊電路之配線層例如為開關元件之閘極配線層。 具有犧牲膜50c、絕緣膜40b及犧牲膜50d之積層體15c係代替圖11及圖12所示之步驟中之積層體15a而形成。於基板10上形成積層體15c之後，於積層體15c上形成絕緣膜30。例如，係以使積層體15c之Z方向之厚度與絕緣膜30之Z方向之厚度之和大致等於圖17所示之步驟中之絕緣膜30之厚度W2之方式，於積層體15c上形成絕緣膜30。另外，於本實施形態中，圖14以後之步驟與第1實施形態相同。 本實施形態之效果與上述第1實施形態相同。 (第4實施形態) 圖26係表示第4實施形態之半導體記憶裝置之製造方法之剖面圖。 圖26之剖面圖相當於圖4之剖面圖。 於本實施形態之半導體記憶裝置4中，未設置連結部分52a。其他構成與第1實施形態相同，因此省略詳細說明。 如圖26所示，於圖4所示之步驟中省略形成連結部分52a之步驟。即，於如圖3所示般於積層體15a內形成複數個貫通孔51a之後，如圖26所示般於貫通孔51a內沈積非晶矽等而形成犧牲膜52。 之後，進行圖5～圖10所示之步驟。 另外，於劃線區域Rs內之貫通孔54及犧牲膜55之形成係與胞區域Rc內之貫通孔51a及犧牲膜52之形成同時進行之情形下，例如不形成寬幅部分55a。即，於如圖14所示般於絕緣膜30內形成複數個貫通孔54之後，於貫通孔54內沈積非晶矽等而形成犧牲膜55。 之後，進行圖16～圖18所示之步驟。 本實施形態之效果與上述第1實施形態相同。 根據以上說明之實施形態，可實現提高生產性且降低製造成本之半導體記憶裝置。 如上所述，作為一例而說明瞭如下情形，即，於各實施形態之半導體記憶裝置中，當於胞區域Rc內之積層體之下段部分及上段部分形成記憶體孔時，為了抑制記憶體孔之位置偏移，而於劃線區域Rs形成階差來作為對準標記；但並不限定於此。例如於以複數個階段形成周邊區域Rp之周邊電路(例如電晶體)之接觸孔之情形下，亦可使用各實施形態之階差來作為對準標記。該情形下，可抑制周邊區域Rp之接觸孔形成時之位置偏移。 以上，對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例提出者，並未意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種方式加以實施，且能夠於不脫離發明要旨之範圍內進行各種省略、替換、變更。該等實施形態及其變化包含於發明範圍及要旨中，並且包含於申請專利範圍中所記載之發明及其等效物之範圍內。 相關申請案 本申請案享有以日本專利申請案2017-56413號(申請日：2017年3月22日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1 半導體記憶裝置 1a 半導體記憶裝置 10 基板 10a 上表面 15 積層體 15A 積層體 15a 積層體 15b 積層體 20 通道 21 隧道絕緣膜 22 電荷蓄積膜 23 阻擋絕緣膜 25 芯部 30 絕緣膜 40 絕緣膜 40a 絕緣膜 50 犧牲膜 50a 犧牲膜 51a 貫通孔 51b 貫通孔 52 犧牲膜 52a 連結部分 52s 上表面 53 空腔 54 貫通孔 55 犧牲膜 55a 寬幅部分 55s 上表面 60 掩膜 70 電極膜 70a 電極膜 A 區域 B 區域 CL 柱狀部 CLa 連結部分 d1 距離 Ma 對準標記 MH 記憶體孔 Rc 胞區域 Rp 周邊區域 Rs 劃線區域 S1 階差 S2 階差 S3 階差 S4 階差 S5 階差 W1 厚度 W2 厚度 W3 厚度 W4 厚度 W5 厚度 W6 厚度 W7 厚度 X 方向 Y 方向 Z 方向
圖1係表示第1實施形態之半導體記憶裝置之俯視圖。 圖2係表示第1實施形態之半導體記憶裝置之製造方法之剖面圖。 圖3係表示第1實施形態之半導體記憶裝置之製造方法之剖面圖。 圖4係表示第1實施形態之半導體記憶裝置之製造方法之剖面圖。 圖5係表示第1實施形態之半導體記憶裝置之製造方法之剖面圖。 圖6係表示第1實施形態之半導體記憶裝置之製造方法之剖面圖。 圖7係表示第1實施形態之半導體記憶裝置之製造方法之剖面圖。 圖8係表示第1實施形態之半導體記憶裝置之製造方法之剖面圖。 圖9係圖8之區域B之放大圖。 圖10係表示第1實施形態之半導體記憶裝置之製造方法之剖面圖。 圖11係表示第1實施形態之半導體記憶裝置之製造方法之剖面圖。 圖12係表示第1實施形態之半導體記憶裝置之製造方法之剖面圖。 圖13係表示第1實施形態之半導體記憶裝置之製造方法之剖面圖。 圖14係表示第1實施形態之半導體記憶裝置之製造方法之剖面圖。 圖15係表示第1實施形態之半導體記憶裝置之製造方法之剖面圖。 圖16係表示第1實施形態之半導體記憶裝置之製造方法之剖面圖。 圖17係表示第1實施形態之半導體記憶裝置之製造方法之剖面圖。 圖18係表示第1實施形態之半導體記憶裝置之製造方法之剖面圖。 圖19係表示第2實施形態之半導體記憶裝置之製造方法之剖面圖。 圖20係表示第2實施形態之半導體記憶裝置之製造方法之剖面圖。 圖21係表示第2實施形態之半導體記憶裝置之製造方法之剖面圖。 圖22係表示第2實施形態之半導體記憶裝置之製造方法之剖面圖。 圖23係表示第2實施形態之半導體記憶裝置之製造方法之剖面圖。 圖24係表示第2實施形態之半導體記憶裝置之製造方法之剖面圖。 圖25係表示第3實施形態之半導體記憶裝置之製造方法之剖面圖。 圖26係表示第4實施形態之半導體記憶裝置之製造方法之剖面圖。
Claims (16)
- 一種半導體記憶裝置，其具備：基板；第1積層體，其設置於上述基板上之第1區域內，且由第1絕緣膜及電極膜交替積層而成；柱狀部，其設置於上述第1積層體內，於上述第1積層體之積層方向延伸，且具有沿上述基板上表面之第1方向之寬度擴寬而得之連結部分；第2絕緣膜，其設置於上述基板上之第2區域內，且於上述積層方向具有第1厚度；柱狀部件，其設置於上述第2絕緣膜內，於上述積層方向延伸，且上表面位於較上述第2絕緣膜之上表面更為上方；及第2積層體，其設置於上述第2絕緣膜上，由第1膜及第3絕緣膜交替積層而成，且設置有階差；且上述第2積層體之複數個第1膜中最上層之第1膜位在於上述積層方向與上述基板之上表面相隔第1距離之處，上述第1厚度為上述第1距離之30%以上之厚度。
- 如請求項1之半導體記憶裝置，其中上述第2積層體於上述積層方向具有從最下層至複數個第1膜中最上層之第1膜之第2厚度，且上述第2厚度為上述第1距離之30%以上之厚度。
- 如請求項1之半導體記憶裝置，其中上述柱狀部件包含與上述第1膜 及上述第3絕緣膜不同之材料。
- 如請求項1之半導體記憶裝置，其中上述柱狀部件包含矽。
- 如請求項1之半導體記憶裝置，其中上述柱狀部件具有上述第1方向之寬度擴寬之寬幅部分，且上述連結部分之上表面與上述寬幅部分之上表面位於同一平面上。
- 如請求項1之半導體記憶裝置，其中上述第1絕緣膜及上述第3絕緣膜包含氧化矽，且上述第1膜包含氮化矽。
- 如請求項1之半導體記憶裝置，其中上述第1積層體具有上述柱狀部之上述連結部分所在之第3積層體、及設置於上述第3積層體上之第4積層體，且上述柱狀部具有通道、及設置於上述通道之側面之電荷蓄積膜。
- 如請求項1之半導體記憶裝置，其中上述第2區域設置於上述第1區域之周圍，且設置有周邊電路之第3區域位於上述基板上之上述第1區域與上述第2區域之間。
- 一種半導體記憶裝置，其具備： 基板；第1積層體，其設置於上述基板上之第1區域內，且由第1絕緣膜及電極膜交替積層而成；柱狀部，其設置於上述第1積層體內，於上述第1積層體之積層方向延伸；第2絕緣膜，其設置於上述基板上之第2區域內，且於上述積層方向具有第1厚度；柱狀部件，其設置於上述第2絕緣膜內，於上述積層方向延伸，且上表面位於較上述第2絕緣膜之上表面更為上方；及第2積層體，其設置於上述第2絕緣膜上，由第1膜及第3絕緣膜交替積層而成，且設置有階差；且上述第2積層體之複數個第1膜中最上層之第1膜位在於上述積層方向與上述基板之上表面相隔第1距離之處，上述第1厚度為上述第1距離之30%以上之厚度。
- 如請求項9之半導體記憶裝置，其中上述第2積層體於上述積層方向具有從最下層至複數個第1膜中最上層之第1膜之第2厚度，且上述第2厚度為上述第1距離之30%以上之厚度。
- 如請求項9之半導體記憶裝置，其中上述柱狀部件包含與上述第1膜及上述第3絕緣膜不同之材料。
- 如請求項9之半導體記憶裝置，其中上述柱狀部件包含矽。
- 如請求項9之半導體記憶裝置，其中上述第1絕緣膜及上述第3絕緣膜包含氧化矽，且上述第1膜包含氮化矽。
- 如請求項9之半導體記憶裝置，其中上述柱狀部具有通道、及設置於上述通道之側面之電荷蓄積膜。
- 一種半導體記憶裝置之製造方法，其具備如下步驟：於基板上之第1區域及第2區域，交替積層第1絕緣膜及第1膜而形成第1積層體；將上述第2區域之上述第1積層體去除而於上述第2區域形成空腔；於上述第2區域之上述空腔內形成第2絕緣膜；於上述第1區域及第2區域之上述第1積層體內，形成沿上述第1積層體之積層方向延伸之複數個第1貫通孔；將上述第1區域之上述第1積層體之最上層之第1絕緣膜之一部分、及上述第2區域之上述第2絕緣膜之一部分去除，而擴寬上述複數個第1貫通孔上部之寬度；於上述複數個第1貫通孔內形成上述第2膜；將上述第2區域之上述第2絕緣膜之一部分去除而使上述第2膜之上部露出；於上述第1區域之上述第1積層體及上述第2膜上、以及上述第2區域之上述第2絕緣膜及上述第2膜上，交替積層第3絕緣膜及第3膜，而形成 於上述第2區域中具有階差之第2積層體；及基於上述第2區域之上述階差，於上述第1區域之上述第2積層體內，形成沿上述積層方向延伸且位於上述複數個第1貫通孔上之複數個第2貫通孔。
- 如請求項15之半導體記憶裝置之製造方法，其更具備如下步驟：經由上述複數個第2貫通孔而將上述複數個第1貫通孔內之上述第2膜去除，於上述第1積層體及上述第2積層體內形成沿上述積層方向延伸之複數個第3貫通孔；及於上述複數個第3貫通孔內形成半導體層。
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