TW201606943A - 記憶元件及其製造方法 - Google Patents

Abstract

一種記憶元件包括多數個閘極柱結構與多數個介電柱沿著相同方向交替設置，且埋入於堆疊層中，將堆疊層分隔成多數個堆疊結構。

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。

隨著科技日新月異，電子元件的進步增加了對更大儲存能力的需要。為了增加儲存能力，記憶元件變得更小而且積集度更高。因此，三維記憶元件已逐漸受到業界的高度關注。

然而，隨著三維記憶元件的積集度提高，由於高高寬比（High aspect ratio）與複合膜堆疊（Complex film stack）所導致垂直閘極（Vertical gate）製程上的缺陷也隨之增加。上述缺陷包括位元線通道的彎曲（BL channel bending）與字元線橋接（WL bridge）的現象等等。因此，如何發展出一種高積集度之記憶元件及其製造方法，以避免位元線通道的彎曲與字元線橋接的現象將成為未來重要的一門課題。

本發明提供一種記憶元件及其製造方法，其可解決垂直閘極製程上位元線通道的彎曲與字元線橋接的問題。

本發明提供一種記憶元件及其製造方法，其可應用在電荷捕捉記憶體（Charge trapping memory）、非揮發記憶體（Non-volatile memory）以及嵌入式記憶體（Embedded memory）。

本發明提供一種記憶元件，包括多數個閘極柱結構與多數個介電柱沿著相同方向交替設置，且埋入於堆疊層中，將堆疊層分隔成多數個堆疊結構。

在本發明的一實施例中，上述記憶元件包括基底、多數個字元線、多數個隔離結構、上述堆疊結構、上述閘極柱結構以及上述介電柱。基底具有多數個第一區與多數個第二區，其中第一區與第二區沿著第一方向相互交替。多數個字元線位於基底上，每一字元線沿著第一方向延伸，且橫越第一區與第二區。多數個隔離結構位於相鄰兩個字元線之間的基底上，每一隔離結構沿著第一方向延伸，且橫越第一區與第二區。堆疊結構位於第二區的字元線與隔離結構上，每一堆疊結構沿著第二方向延伸。多數個閘極柱結構位於第一區內，每一閘極柱結構沿著第三方向延伸。每一閘極柱結構包括導體柱與電荷儲存層。每一導體柱的底部與所對應的字元線電性連接。每一電荷儲存層位於所對應的導體柱周圍，以電性隔離所對應的堆疊結構以及導體柱。第一方向與第二方向不同，且與第三方向不同。介電柱位於第一區中的隔離結構上。介電柱沿著第三方向延伸且與閘極柱結構沿著第二方向相互交替，以電性隔離閘極柱結構與堆疊結構。

在本發明的一實施例中，相鄰兩個第一區的閘極柱結構與介電柱之間的第二區的堆疊結構的側壁的形狀包括鋸齒狀或波浪狀。

在本發明的一實施例中，上述每一堆疊結構包括多數個絕緣層與多數個導體層，其中絕緣層與導體層沿著第三方向交互堆疊。

在本發明的一實施例中，上述每一堆疊結構兩側的該些閘極柱結構構成為雙閘極（Dual Gate）結構。

本發明提供一種記憶元件的製造方法，其步驟如下。提供基底，基底具有多數個第一區與多數個第二區。第一區與第二區沿著第一方向相互交替。於基底上形成多數個字元線。每一字元線沿著第一方向延伸，且橫越第一區與第二區。於每一字元線之間形成隔離結構。每一隔離結構沿著第一方向延伸，且橫越第一區與第二區。字元線與隔離結構沿著第二方向相互交替。於基底上形成堆疊層。於第一區的字元線上的堆疊層中形成多數個第一孔洞，以暴露字元線的頂面。於每一第一孔洞中形成閘極柱結構。每一閘極柱結構沿著第三方向延伸。每一閘極柱結構包括導體柱與電荷儲存層。每一導體柱的底部與所對應的字元線電性連接。每一電荷儲存層位於所對應的導體柱周圍，以電性隔離所對應的堆疊層以及導體柱。上述第一方向與第二方向不同，且與第三方向不同。於第一區的隔離結構上的堆疊層中形成多數個第二孔洞，以暴露出隔離結構的頂面。第二孔洞與閘極柱結構沿著第二方向相互交替。每一第二孔洞與其相鄰的閘極柱結構互相接觸，使得堆疊層於第二區中形成多數個堆疊結構。上述堆疊結構沿著第二方向延伸。於每一第二孔洞中形成介電柱。上述介電柱沿著第三方向延伸，且與閘極柱結構沿著第二方向相互交替，以電性隔離閘極柱結構與堆疊結構。

在本發明的一實施例中，於每一第一孔洞中形成所對應的閘極柱結構的步驟如下。於基底上形成電荷儲存材料層。電荷儲存材料層覆蓋堆疊層的頂面、第一孔洞的側壁以及字元線的頂面。進行非等向性蝕刻製程，移除部分電荷儲存材料層，以暴露堆疊層與字元線的頂面，以於每一第一孔洞的側壁上形成電荷儲存層。之後，於每一第一孔洞中形成導體柱，使得每一電荷儲存層位於所對應的導體柱周圍。

在本發明的一實施例中，於每一第二孔洞中形成所對應的介電柱的步驟如下。於基底上形成介電材料層。上述介電材料層填入第二孔洞中。之後，對介電材料層進行平坦化製程，以暴露出閘極柱結構與堆疊結構的頂面。

在本發明的一實施例中，上述每一堆疊結構包括多數個絕緣層與多數個導體層。上述絕緣層與導體層沿著第三方向交互堆疊。

本發明提供一種記憶元件的製造方法，包括在基底上形成堆疊層，將多數個閘極柱結構與多數個介電柱埋入於堆疊層中。閘極柱結構與介電柱沿著相同方向交替設置，將堆疊層分隔成多數個堆疊結構。

在本發明的一實施例中，上述將多數個閘極柱結構與多數個介電柱埋入於該堆疊層中的步驟如下。於堆疊層中形成多數個第一孔洞。於第一孔洞中形成閘極柱結構。於堆疊層中形成多數個第二孔洞，其中每一第二孔洞與其相鄰的該閘極柱結構互相交替。於第二孔洞中形成介電柱。

在本發明的一實施例中，上述於第一孔洞中形成閘極柱結構的步驟包括：於每一第一孔洞中形成電荷儲存層；以及於每一第一孔洞中的電荷儲存層上形成導體柱。

基於上述，本發明利用個別的蝕刻製程與沉積製程，於堆疊層中嵌入多數個閘極柱結構與多數個介電柱，使得堆疊層被分隔成多數個堆疊結構（例如是做為位元線）。因此，本發明實施例的記憶元件及其製造方法便可避免位元線通道的彎曲與字元線橋接的問題，以提升產品的可靠度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1E為依照本發明實施例所繪示的記憶元件之製造流程的上視示意圖。圖2A至圖2E分別為沿圖1A至圖1E之A-A’線的剖面示意圖。

請同時參照圖1A與圖2A，基底100例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator，SOI）。半導體例如是IVA族的原子，例如矽或鍺。半導體化合物例如是IVA族的原子所形成之半導體化合物，例如是碳化矽或是矽化鍺，或是IIIA族原子與VA族原子所形成之半導體化合物，例如是砷化鎵。基底100具有多數個第一區R1與多數個第二區R2。第一區R1與第二區R2在第二方向D2延伸，且沿著第一方向D1相互交替。第二方向D2與第一方向D1不同。在一實施例中，第一方向D1與第二方向D2實質上垂直。

接著，於基底100上形成多數個字元線104。每一字元線104沿著第一方向D1延伸，且橫越第一區R1與第二區R2。具體來說，先於基底100上形成字元線材料層（未繪示）。之後，對字元線材料層進行微影製程與蝕刻製程，以於基底100上形成多數個字元線104。上述蝕刻製程可例如是乾式蝕刻製程。乾式蝕刻製程可例如是反應性離子蝕刻法（Reactive Ion Etching，RIE）。字元線104的材料可包括多晶矽、金屬矽化物、金屬或其組合，其形成方法可利用化學氣相沈積法來形成。金屬矽化物可例如是矽化鎢或矽化鈷、矽化鎳、矽化鈦、矽化銅、矽化鉬、矽化鉭、矽化鉺、矽化鋯、或矽化鉑。

然後，於相鄰的兩個字元線104之間形成隔離結構105。每一隔離結構105沿著第一方向D1延伸，且橫越第一區R1與第二區R2。具體地說，於基底100上形成隔離結構材料層（未繪示）。之後，對隔離結構材料層進行回蝕刻製程，以於每一字元線104之間形成隔離結構105。隔離結構105配置於相鄰兩個字元線104之間，且字元線104與隔離結構105沿著第二方向相互交替，其使得每一字元線104彼此電性隔離。隔離結構105的材料包括氧化矽或介電常數低於4的低介電常數材料層，其形成方法可利用化學氣相沈積法來形成。

請同時參照圖1B與圖2B，於基底100上形成堆疊層106。堆疊層106包括多數個絕緣層106a與多數個導體層106b，其中絕緣層106a與導體層106b沿著第三方向D3交互堆疊。第三方向D3與第一方向D1不同，且與第二方向D2不同。在一實施例中，第三方向D3實質上垂直於第一方向D1與第二方向D2，且第一方向D1實質上垂直於第二方向D2。

在一實施例中，導體層106b的數目可包括8層、16層、32層或更多層。同樣地，絕緣層106a配置於相鄰兩個導體層106b之間，因此，絕緣層106a亦可包括8層、16層、32層或更多層。在一實施例中，絕緣層106a的材料可包括氧化矽、氮化矽或其組合，其形成方法可利用化學氣相沈積法來形成。導體層106b的材料可包括是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可利用化學氣相沈積法。

請同時參照圖1C與圖2C，對堆疊層106進行微影製程與蝕刻製程，以於第一區R1的字元線104上的堆疊層106中形成多數個第一孔洞10。第一孔洞10沿著第三方向延伸，暴露出在第一區R1的字元線104。在一實施例中，第一孔洞10的形狀可例如是圓形、方形、矩形或任意形狀，只要在經過上述微影製程與蝕刻製程之後，能夠貫穿堆疊層106至字元線104即可。每一第一孔洞10的尺寸可大於或等於所對應的字元線104的寬度，只要每一第一孔洞10不與另一第一孔洞10互相連通即可。上述蝕刻製程可例如是乾式蝕刻製程。乾式蝕刻製程可例如是反應性離子蝕刻法。

請同時參照圖1D與圖2D，於每一第一孔洞10中形成一個閘極柱結構108。每一閘極柱結構108沿著第三方向D3延伸。每一閘極柱結構108包括電荷儲存層110與導體柱112（例如是做為控制閘極）。每一導體柱112的底部與所對應的字元線104電性連接。因此，每一導體柱112可當作與所對應的字元線104的延伸，其具有字元線的作用。每一電荷儲存層110位於所對應的導體柱112周圍，以使所對應的堆疊層106的多數個導體層106b以及導體柱112電性隔離。具體來說，於每一第一孔洞10中形成所對應的閘極柱結構108的步驟如下。首先，於基底100上形成電荷儲存材料層（未繪示）。電荷儲存材料層覆蓋堆疊層106的頂面、第一孔洞10的側壁以及字元線104的頂面。接著，在電荷儲存材料層上形成導體材料層。之後，進行化學機械研磨製程或非等向性蝕刻製程，移除部分電荷儲存材料層與導體材料層至暴露出堆疊層106與字元線104的頂面，以於每一第一孔洞10的側壁上形成電荷儲存層110與導體柱112。在一實施例中，電荷儲存材料層的材料可包括氧化層、氮化層或其任意組合的複合層，此複合層可為三層或更多層，本發明並不限於此。電荷儲存材料層的形成方法可以是化學氣相沈積法、熱氧化法等。舉例來說，電荷儲存材料層可包括氧化層/氮化層/氧化層（ONO）、氧化層/氮化層/氧化層/氮化層（ONON）等複合層。在一實施例中，導體材料層的材料可包括多晶矽、金屬矽化物、金屬或其組合，其形成方法可利用化學氣相沈積法來形成。金屬矽化物可例如是矽化鎢或矽化鈷、矽化鎳、矽化鈦、矽化銅、矽化鉬、矽化鉭、矽化鉺、矽化鋯、或矽化鉑。

請同時參照圖1E與圖2E，於第一區R1的隔離結構105上的堆疊層106中形成多數個介電柱116。介電柱116沿著第三方向D3延伸，且與閘極柱結構108沿著第二方向D2相互交替，以電性隔離閘極柱結構108與堆疊結構114。

具體來說，首先，對堆疊層106進行微影製程與蝕刻製程，以於第一區R1的隔離結構105上的堆疊層106中形成多數個第二孔洞20。第二孔洞20暴露出隔離結構105的表面，且沿著第三方向延伸。第二孔洞20與閘極柱結構108沿著第二方向D2相互交替。每一第二孔洞20的側壁裸露出與其相鄰的閘極柱結構108。在一實施例中，第二孔洞20的形狀可例如是圓形、方形、矩形或任意形狀，只要在經過上述微影製程與蝕刻製程之後，能夠貫穿堆疊層106至隔離結構105的頂面即可。每一第二孔洞20的尺寸可大於或等於所對應的隔離結構105的寬度，只要每一第二孔洞20可裸露出所對應的閘極柱結構108即可。在一實施例中，上述蝕刻製程可例如是乾式蝕刻製程。乾式蝕刻製程可例如是反應性離子蝕刻法。

接著，於基底100上形成介電材料層（未繪示），介電材料層填入第二孔洞20中。介電材料層的材料可包括氧化矽、氮化矽或其組合，其形成方法可利用化學氣相沈積法來形成。然後，對介電材料層進行平坦化製程，以暴露出閘極柱結構108與堆疊結構114的頂面，其使得第二孔洞20中形成多數個介電柱116。在一實施例中，平坦化製程可例如是化學機械研磨（Chemical-Mechanical Polishing，CMP）製程。

換言之，藉由在第一區R1中的堆疊層106之中嵌入介電柱116與閘極柱結構108，可將堆疊層106分隔成多數個堆疊結構114。堆疊結構114沿著第二方向D2延伸，位於相鄰兩個第一區R1中的介電柱116與閘極柱結構108之間，且橫越多數個字元線104與多數個隔離結構105。當介電柱116與閘極柱結構108任一者不是呈矩形且尺寸不同時，堆疊結構114的側壁不是平面，其側壁形狀包括鋸齒狀或波浪狀。

請同時參照圖1E與圖2E，本發明實施例之記憶元件包括基底100、多數個字元線104、多數個隔離結構105、多數個閘極柱結構108、多數個堆疊結構114（例如是做為多數個位元線）以及多數個介電柱116。

基底100具有多數個第一區R1與多數個第二區R2。第一區R1與第二區R2沿著第一方向D1相互交替。多數個字元線104位於基底100上。每一字元線104沿著第一方向D1延伸，且橫越第一區R1與第二區R2。多數個隔離結構105位於相鄰兩個字元線104之間的基底100上。每一隔離結構105沿著第一方向D1延伸，且橫越第一區R1與第二區R2。每一堆疊結構114沿著第二方向D2延伸，且橫越於第二區R2的字元線104與隔離結構105。每一堆疊結構114包括多數個絕緣層114a與多數個導體層114b。絕緣層114a與導體層114b沿著第三方向D3交互堆疊（如圖2E所示）。

多數個閘極柱結構108位於第一區R1內。每一閘極柱結構108沿著第三方向D3延伸。每一閘極柱結構108包括電荷儲存層110與導體柱112（例如是做為控制閘極）。每一導體柱112的底部與所對應的字元線104電性連接。每一電荷儲存層110位於所對應的導體柱112周圍，以電性隔離所對應的堆疊結構114以及導體柱112。第一方向D1與第二方向D2不同，且與第三方向D3不同。在一實施例中，第三方向D3實質上垂直於第一方向D1與第二方向D2，且第一方向D1實質上垂直於第二方向D2。多數個介電柱116位於第一區R1中的隔離結構105上。介電柱116沿著第三方向D3延伸且與閘極柱結構108沿著第二方向D2相互交替，以電性隔離閘極柱結構108與堆疊結構114。

如圖1E與圖2E所示，由於導體柱112可視為字元線104的延伸，而且每一堆疊結構114（例如是做為位元線）位於相鄰兩個導體柱112（例如是做為控制閘極）之間。因此，字元線104可利用堆疊結構114的兩側面的閘極柱結構108當作雙閘極結構（Dual Gate）來控制本發明之記憶元件的操作。比起單面控制來說，本發明的記憶元件利用堆疊結構114的兩側面的雙面控制可使得記憶元件的操作更為精準。

綜上所述，本發明利用個別的蝕刻製程與沉積製程，在堆疊層中嵌入多個閘極柱結構與多個介電柱，將堆疊層分隔成多個多數個堆疊結構（例如是做為位元線）。由於閘極柱結構與介電柱是分別藉由在堆疊層開孔的蝕刻製程與回填材料層來形成，因此，在堆疊結構中開出第一孔洞之後，相鄰的兩個第一孔洞之間還有剩餘的堆疊層可在第一方向與第二方向提供支撐。而在堆疊結構中開出第二孔洞時，閘極柱結構可以在第一方向提供支撐。而且介電柱可電性隔離閘極柱結構以及堆疊結構。如此一來，本發明實施例之記憶元件及其製造方法便可避免由於堆疊結構的高高寬比而導致位元線通道的彎曲與字元線橋接的問題，進而提升產品的可靠度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20‧‧‧孔洞
100‧‧‧基底
102‧‧‧隔離層
104‧‧‧字元線
105‧‧‧隔離結構
106‧‧‧堆疊層
106a、114b‧‧‧導體層
106b、114a‧‧‧絕緣層
108‧‧‧閘極柱結構
110‧‧‧電荷儲存層
112‧‧‧導體柱
114‧‧‧堆疊結構
116‧‧‧介電柱
D1、D2、D3‧‧‧方向
R1、R2‧‧‧區

圖1A至圖1E為依照本發明實施例所繪示的記憶元件之製造流程的上視示意圖。 圖2A至圖2E分別為沿圖1A至圖1E之A-A’線的剖面示意圖。

20‧‧‧孔洞

104‧‧‧字元線

105‧‧‧隔離結構

108‧‧‧閘極柱結構

114‧‧‧堆疊結構

116‧‧‧介電柱

D1、D2‧‧‧方向

R1、R2‧‧‧區

Claims (12)

1. 一種記憶元件，包括： 多數個閘極柱結構與多數個介電柱沿著一相同方向交替設置，且埋入於一堆疊層中，將該堆疊層分隔成多數個堆疊結構。
2. 如申請專利範圍第1項所述的記憶元件，更包括： 一基底，具有多數個第一區與多數個第二區，其中該些第一區與該些第二區沿著一第一方向相互交替； 多數個字元線，位於該基底上，其中每一字元線沿著該第一方向延伸，且橫越該些第一區與該些第二區； 多數個隔離結構，位於相鄰兩個字元線之間的該基底上，其中每一隔離結構沿著該第一方向延伸，且橫越該些第一區與該些第二區； 該些堆疊結構，位於該些第二區的該些字元線與該些隔離結構上，每一堆疊結構沿著一第二方向延伸，且橫越該些字元線與該些隔離結構； 該些閘極柱結構，位於該些第一區內，每一閘極柱結構沿著一第三方向延伸，其中每一閘極柱結構包括： 一導體柱，每一導體柱的底部與所對應的該字元線電性連接；以及 一電荷儲存層，每一電荷儲存層位於所對應的該導體柱周圍，以電性隔離所對應的該堆疊結構以及該導體柱，其中該第一方向與該第二方向不同，且與該第三方向不同；以及 該些介電柱，位於該些第一區中的該些隔離結構上，該些介電柱沿著該第三方向延伸且與該些閘極柱結構沿著該第二方向相互交替，以電性隔離該些閘極柱結構與該些堆疊結構。
3. 如申請專利範圍第2項所述的記憶元件，其中相鄰兩個第一區的該些閘極柱結構與該些介電柱之間的該第二區的該堆疊結構的側壁的形狀包括鋸齒狀或波浪狀。
4. 如申請專利範圍第2項所述的記憶元件，其中每一堆疊結構包括多數個絕緣層與多數個導體層，其中該些絕緣層與該些導體層沿著該第三方向交互堆疊。
5. 如申請專利範圍第1項所述的記憶元件，其中每一堆疊結構兩側的該些閘極柱結構構成雙閘極結構。
6. 一種記憶元件的製造方法，包括： 提供一基底，該基底具有多數個第一區與多數個第二區，其中該些第一區與該些第二區沿著一第一方向相互交替； 於該基底上形成多數個字元線，每一字元線沿著該第一方向延伸，且橫越該些第一區與該些第二區； 於每一字元線之間形成一隔離結構，每一隔離結構沿著該第一方向延伸，且橫越該些第一區與該些第二區，其中該些字元線與該些隔離結構沿著一第二方向相互交替； 於該基底上形成一堆疊層； 於該些第一區的該些字元線上的該堆疊層中形成多數個第一孔洞，以暴露該些字元線的頂面； 於每一第一孔洞中形成一閘極柱結構，每一閘極柱結構沿著一第三方向延伸，其中每一閘極柱結構包括： 一導體柱，每一導體柱的底部與所對應的該字元線電性連接；以及 一電荷儲存層，每一電荷儲存層位於所對應的該導體柱周圍，以電性隔離所對應的該堆疊層以及該導體柱，其中該第一方向與該第二方向不同，且與該第三方向不同； 於該些第一區的該些隔離結構上的該堆疊層中形成多數個第二孔洞，以暴露出該些隔離結構的頂面，其中該些第二孔洞與該些閘極柱結構沿著該第二方向相互交替， 每一第二孔洞與其相鄰的該閘極柱結構互相接觸，使得該堆疊層於該些第二區中形成多數個堆疊結構，其中該些堆疊結構沿著該第二方向延伸；以及 於每一第二孔洞中形成一介電柱，該些介電柱沿著該第三方向延伸，且與該些閘極柱結構沿著該第二方向相互交替，以電性隔離該些閘極柱結構與該些堆疊結構。
7. 如申請專利範圍第6項所述的記憶元件的製造方法，其中於每一第一孔洞中形成所對應的該閘極柱結構的步驟包括： 於該基底上形成一電荷儲存材料層，該電荷儲存材料層覆蓋該堆疊層的頂面、該些第一孔洞的側壁以及該些字元線的頂面； 進行非等向性蝕刻製程，移除部分該電荷儲存材料層，以暴露該堆疊層與該些字元線的頂面，以於每一第一孔洞的側壁上形成一電荷儲存層；以及 於每一第一孔洞中形成一導體柱，使得每一電荷儲存層位於所對應的該導體柱周圍。
8. 如申請專利範圍第6項所述的記憶元件的製造方法，於每一第二孔洞中形成所對應的該介電柱的步驟包括： 於該基底上形成一介電材料層，該介電材料層填入該些第二孔洞中；以及 對該介電材料層進行平坦化製程，以暴露出該些閘極柱結構與該些堆疊結構的頂面。
9. 如申請專利範圍第6項所述的記憶元件的製造方法，其中每一堆疊結構包括多數個絕緣層與多數個導體層，其中該些絕緣層與該些導體層沿著該第三方向交互堆疊。
10. 一種記憶元件的製造方法，包括： 在一基底上形成一堆疊層；以及 將多數個閘極柱結構與多數個介電柱埋入於該堆疊層中，該些閘極柱結構與該些介電柱沿著一相同方向交替設置，將該堆疊層分隔成多數個堆疊結構。
11. 如申請專利範圍第10項所述的記憶元件的製造方法，其中將多數個閘極柱結構與多數個介電柱埋入於該堆疊層中的步驟包括： 於該堆疊層中形成多數個第一孔洞； 於該些第一孔洞中形成該些閘極柱結構； 於該堆疊層中形成多數個第二孔洞，其中每一第二孔洞與其相鄰的該閘極柱結構互相交替；以及 於該些第二孔洞中形成該些介電柱。
12. 如申請專利範圍第11項所述的記憶元件的製造方法，其中於該些第一孔洞中形成該些閘極柱結構的步驟包括： 於每一第一孔洞中形成一電荷儲存層；以及 於每一第一孔洞中的該電荷儲存層上形成一導體柱。