TWI483385B

TWI483385B - 半導體結構製造方法及製成之結構

Info

Publication number: TWI483385B
Application number: TW101150313A
Authority: TW
Inventors: Shih Hung Chen
Original assignee: Macronix Int Co Ltd
Priority date: 2012-12-27
Filing date: 2012-12-27
Publication date: 2015-05-01
Also published as: TW201426979A

Description

半導體結構製造方法及製成之結構

本發明之實施例是有關於半導體結構製造方法及其製成之結構，且特別是有關於一種利用自對準雙圖案製程(Self-Aligned Double-Patterning Process)製造半導體結構之方法。

非揮發性記憶體元件在設計上有一個很大的特性是，當記憶體元件失去或移除電源後仍能保存資料狀態的完整性。目前業界已有許多不同型態的非揮發性記憶體元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行記憶胞平面的堆疊以達到具有更高儲存容量的記憶體結構。例如已有一些多層薄膜電晶體堆疊之反及閘(NAND)型快閃記憶體結構被提出。

在提出的一些三維記憶體結構中，除了有單閘極(Single-Gate)之記憶胞，還包括了雙閘極(double gate)之記憶胞，和環繞式閘極(surrounding gate)之記憶胞等等，使元件的開關速度與電流趨動都得以提升。然而，在追求尺寸微縮的電子世代，記憶胞中的電荷捕捉複合層(如ONO複合層)占的空間越多，縮小記憶胞尺寸時的考量和困難就越多，對記憶胞縮小越不利。因此，比起單閘極記憶胞，雙閘極和環繞式閘極記憶胞中其電荷捕捉複合層(如ONO複合層)占較大空間會限制記憶胞尺寸微縮的能力。再者，對非揮發性記憶體元件而言，電荷捕捉複合層本身就不容易縮小，若其厚度減至太薄，電荷保存能力(Charge retention)會有問題。因此縮小記憶胞尺寸時仍須使電荷捕捉複合層具有足以良好保存電荷的厚度。另外，縮小記憶胞尺寸不僅只是考慮電荷捕捉複合層，整體上需搭配考量其他元件的設計規則也多，雙閘極和環繞式閘極記憶胞的元件設計複雜度較高也限制了三維記憶體尺寸微縮的發展，若要使其兼具小尺寸和良好的各種電子特性，其高度的設計困難度勢必耗費許多時間和大幅增加製造成本。

據此，相關設計者無不期望可以建構出一三維記憶體結構，不但具有許多堆疊平面而達到更高的儲存容量，更具有小尺寸和優異的電子特性(如具有良好的資料保存可靠性)，使縮小的記憶體結構仍然可以被穩定和快速的如進行抹除和編程等操作。再者，三維記憶體在製程上是否因結構細長(ex：深寬比過高)而容易在製造中產生崩塌也是需要注意的項目之一。因此設計者也希望能透過不過度複雜的步驟和低製造成本，就能製造出操作快速穩定且結構穩固的三維記憶體結構。

本發明係有關於一種半導體結構之製造方法及製成之結構。此揭露之實施例係利用自對準雙圖案製程(Self-Aligned Double-Patterning Process)，迅速且簡易地進行半導體結構之製作，所製作之結構亦十分穩固。

根據本發明之一實施例，提出一種半導體結構之製造方法，包括提供一基板，基板上具有一導體層；形成一暫置層(dummy layer)於導體層上，並對暫置層與下方該導體層之至少一部份進行圖案化，以形成複數個溝槽(trenches)；填入一第一介電層於溝槽處，以形成複數個第一介電件於溝槽；移除暫置層，以裸露出第一介電件之部份；形成一第二介電層於裸露出之第一介電件，並圖案化第二介電層以於裸露出之第一介電件之兩側各形成一間隙壁(spacer)；和依據間隙壁對導體層進行圖案化，以於第一介電件之兩側各形成一圖案化導體部。

根據本發明之一實施例，提出一種半導體結構，包括一基板和複數個堆疊結構，垂直形成於一基板上，各堆疊結構包括複數個導電層和複數個絕緣層交錯堆疊於基板上方；和一頂導電層(top conducting layers)位於導電層上方，且頂導電層包括兩個圖案化頂導電部(patterned top conducting layers)且相隔一間距設置。

根據本發明之一實施例，又提出一種半導體結構，包括一基板和形成於基板上之一導體層。導體層包括具有複數個上部圖案(upper patterns)之一上部(upper portion)，和具有複數個下部圖案(lower patterns)且位於上部下方之一下部(lower portion)，其中上部圖案之密度是下部圖案之密度的兩倍。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

在此揭露內容之實施例中，係提出半導體結構製造方法及其製成之結構，利用自對準雙圖案製程(Self-Aligned Double-Patterning Process)進行半導體結構之製作。本揭露可應用在任一二維或三維半導體結構。以下係提出相關實施例，以說明本揭露所提出之半導體結構製造方法及其製成之結構。然而實施例中之敘述，如細部結構、製造步驟和材料應用等等，僅為舉例說明之用，並非對本發明欲保護之範圍做限縮。

第1A~1F圖繪示依照本發明第一實施例之半導體結構之製造方法的流程剖面圖。如第1A圖所示，提供一基板10，例如是為一底板上形成有一氧化層(如二氧化矽)，基板10上係形成有一導體層11(如多晶矽)，並於導體層11上形成一暫置層(dummy layer)12。一實施例中，例如是沈積一暫置氧化層(dummy oxide layer)或其他材料於導體層11上。

對暫置層12與下方導體層11之至少一部份進行圖案化。一實施例中，例如是利用圖案化光阻層(patterned PR)13對暫置層12與導體層11進行蝕刻，以形成複數個溝槽(trenches)14，如第1B圖所示。之後去除圖案化光阻13。在此實施例中，溝槽14係暴露出基板10表面，但本揭露並不僅限於此，在其他實施例中亦可圖案化一部份的導體層11。對雙圖案製程來說，至此係形成核心圖案(core pattern)之反調圖形(reverse tone)。

如第1C圖所示，形成一第一介電層15並填入該些溝槽14處，以形成複數個第一介電件15a、15b、15c、15d於該些溝槽14。實際製作時，例如是沉積第一介電層 15於暫置層12上並填入該些溝槽14，再平坦化如回蝕(etch back)或化學機械研磨(CMP)第一介電層15至與暫置層12之表面實質上齊平即可。一實施例中，第一介電層15例如是一硬質遮罩層(hardmask layer)，其材料例如是氮化層(nitrite layer)如SiN、或是其他材料。

移除暫置層12，以裸露出第一介電件15a、15b、15c、15d之一部份，如第1D圖所示。一實施例中，暫置層12例如是暫置氧化物(dummy oxide)，可採用浸泡氫氟酸或乾蝕刻等回蝕方法去除暫置層12。在此實施例中，移除暫置層12係暴露出導體層11之上表面11a，但本揭露並不僅限於此。至此，第一介電件15a、15b、15c、15d可作為雙圖案製程之核心圖案(core pattern)。

形成一第二介電層16於裸露出之第一介電件15a、15b、15c、15d上，並蝕刻第二介電層16以於裸露出之第一介電件15a/15b/15c/15d之兩側各形成一間隙壁(spacer)16’。實施例中，如第1E圖所示，等向性沈積第二介電層16於導體層11上並覆蓋第一介電件15a/15b/15c/15d。之後對第二介電層16進行圖案化(如蝕刻)，以裸露出第一介電件15a/15b/15c/15d之頂面和導體層11之上表面11a，使第一介電件15a/15b/15c/15d之兩側表面處各形成一間隙壁(spacer)16’。一實施例中，第二介電層16例如是一硬質遮罩層(hardmask layer)，其材料例如是氮化層(nitrite layer)如SiN、或是其他材料。第一介電層15和第二介電層16的材料可以相同或不同。

依據該些間隙壁16’對導體層11進行圖案化，以於第一介電件15a/15b/15c/15d之兩側各形成一圖案化導體部11’，如第1F圖所示。

再者，作為雙圖案製程之核心圖案的第一介電件15a、15b、15c、15d可依實際應用製程條件所需而保留於結構中或移除。

根據上述製程可獲得一雙圖案(double pattern)結構。對於高度較高、或寬度較窄或深寬比(aspect ratio，深度h/寬度w)較大的圖形而言，特別是3D立體堆疊半導體結構，在圖案化製程中容易發生倒塌。而利用本揭露之雙圖案製程，則可避免因圖形過於細長而倒塌的問題，提高產品良率。一實施例中，圖案化導體部11’之一深寬比(Aspect ratio，=h/w)係在10或10以上，但本揭露之應用並不僅限於以此深寬比。另外，若如第1F圖所示之兩圖案化導體部11’夾置第一介電件15a/15b/15c/15d，則結構更為堅固，在後續元件多道製程中亦不易崩壞。

第2A~2C圖分別繪示三種3D立體堆疊半導體結構之剖面圖。第2A~2C圖中係包括一頂導電層(top conductive layer)21t、複數個導電層21和複數絕緣層232交錯堆疊形成於基板20上，且間隙壁26’形成於第一介電件25a/25b/25c兩側和形成於頂導電層21t上。第2A~2C圖結構之製程係類似於第1A~1F圖之製程，主要是將第1A圖中的單一導體層置換為如第2A~2C圖所示之堆疊層。第2A圖中，第一介電件25a係貫穿堆疊層。第2B圖中，第一介電件25b係貫穿頂導電層21t。第2C圖中，第一介電件25c係貫穿頂導電層21t和下方的兩層導電層 21。第2B和2C圖中，第一介電件僅局部貫穿堆疊層，使圖案化後的頂導電層21t密度是下方第一介電件未貫穿的導電層密度的兩倍。本揭露並不特別限制第一介電件的實際貫穿位置，而是視實際應用時需形成雙圖案的位置而定，可以是如第2A~2C圖所示之第一介電件25a/25b/25c或是其他變化之態樣。

本揭露之雙圖案製程除了如上述應用於單一層的導體層，亦可是立體交錯堆疊的導電層和絕緣層。以下係提出其中一種3D記憶體結構以及應用本揭露之方法製作該3D記憶體結構之流程。

請同時參照第3A圖和第3B圖。第3A圖係為依照本揭露一應用例之三維記憶體結構之上視圖。第3B圖係為依第3A圖之剖面線3B-3B所繪示之三維記憶體結構之剖面示意圖。其中，第3A圖和第3B圖例如分別呈現一xy平面和一zy平面。此實施例中，三維記憶體結構係具有複數個堆疊結構31-34，垂直(如沿著z方向)形成於基板30。如第3A圖所示，三維記憶體結構例如是包括兩相對(對向)交錯設置之一第一指狀堆疊件F1和一第二指狀堆疊件F2。第一指狀堆疊件F1至少包括一第一堆疊結構31和一第二堆疊結構32，兩者例如是在xy平面上朝-x方向延伸；第二指狀堆疊件F2至少包括一第三堆疊結構33和一第四堆疊結構34，兩者例如是於xy平面上朝+x方向延伸，第三堆疊結構33係延伸於第一堆疊結構31和第二堆疊結構32之間，第二堆疊結構32係延伸於第三堆疊結構33和第四堆疊結構34之間。如第3B圖所示，第一至第四堆疊結構31-34中，每個堆疊結構沿著z方向自底層往頂層依序包括一底部閘極(bottom gate)35、複數個閘極(gate)31G/32G/33G/34G(作為字元線)和複數個閘極絕緣層(gate insulator)312/322/332/342交錯堆疊於底部閘極35上方、和兩選擇線(selection lines)314/324/334/344和315/325/335/345獨立地位於閘極31G/32G/33G/34G之上方。各堆疊結構之底部閘極35係相互連接形成例如是一U形底部閘極35(U-shaped bottom gate，UBG)，以作為一通道閘極(pass gate)。同一堆疊結構的兩選擇線係分隔地和獨立控制地位於閘極31G/32G/33G/34G之上方。實施例中，閘極和選擇線係由導電材料製成，例如是重摻雜之多晶矽，選擇線該層之厚度不限制地例如是大於各閘極層之厚度。實施例之三維記憶體結構更包括電荷捕捉複合層(charge trapping multilayers)36(例如是ONO複合層或ONONO複合層)，位於堆疊結構31-34外圍並延伸至底部閘極35上。電荷捕捉複合層36在兩相鄰堆疊結構之間例如是呈一U形剖面(第3B圖)。實施例之三維記憶體結構更包括複數個超薄通道(ultra-thin channels)370、371、371’、372、372’、373、373’和374，位於電荷捕捉複合層36外側和襯裡式地位於該些堆疊結構之間(lined between the stacked structures)。該些超薄通道係於電荷捕捉複合層36外側並向下延伸，兩相鄰堆疊結構之相對側面的兩個超薄通道(如371+371’、372+372’、373+373’)係構成一超薄U形通道。第3B圖中箭號表示電流在超薄U形通道中的流動方向。

實施例中，各堆疊結構中的兩條選擇線係為兩條串列選擇線(string selection line，SSL)或是兩條接地選擇線(ground selection line，GSL)，且兩相鄰堆疊結構間的電荷捕捉複合層36分別與一條SSL和一條GSL對應連接。例如第一堆疊結構31的選擇線314、315和第二堆疊結構32的選擇線324、325例如是接地選擇線GSL，則第三堆疊結構33的選擇線334、335和第四堆疊結構34的選擇線344、345是串列選擇線SSL。而相鄰的兩堆疊結構例如第一堆疊結構31和第三堆疊結構33，其電荷捕捉複合層36(超薄通道371和371’旁)分別與一條接地選擇線GSL(315)和一條串列選擇線SSL(334)對應連接。相鄰的一條串列選擇線SSL和一條接地選擇線GSL可作為對應超薄U形通道的一組開關，例如相鄰的接地選擇線GSL(315)和串列選擇線SSL(334)可用以選擇打開第一堆疊結構31和第三堆疊結構33之間的超薄U形通道(371+371’)。實施例中，各閘極31G/32G/33G/34G之厚度為一通道長度(channel length)Lch如第3B圖標示，通道寬度(channel width)Wch如第3A圖標示。實施例之三維記憶體結構更包括複數個字元線選擇器(Word line selectors，WLS)380、381、383’、382、382’、383、383’和384，分別設置於第一至第四堆疊結構之各堆疊結構之尾端之兩側，並分別連接電荷捕捉複合層36。

第4A~4K圖繪示依照本發明第二實施例之一種3D記憶體結構之製造方法的部份流程剖面圖。如第4A圖所示，提供一基板40，並於基板40上係形成有一複合式之堆疊層(類似第1A圖中的導體層11)，包括複數導電層41和複數絕緣層412交錯堆疊形成於基板40上，以及一頂導電層41t(之後形成選擇線圖案)和一底導電層41b(之後形成底部閘極圖案)。並於堆疊層上形成一暫置層(dummy layer)42。例如是沈積一暫置氧化層(dummy oxide layer)或其他材料。

對暫置層42與下方複合式之堆疊層之至少一部份進行圖案化。此實施例中，形成一圖案化光阻層(patterned PR)43於暫置層上42，如第4B圖所示。利用圖案化光阻43對暫置層42與頂導電層(top conductive layer)41t進行蝕刻，以形成複數個溝槽(trenches)44，如第4C圖所示。所形成之該些溝槽44係裸露出一頂絕緣層(top insulating layer)412t。至此溝槽44圖案係為自對準雙圖案製程中核心圖案之反調圖形(reverse tone)。

如第4D圖所示，移除圖案化光阻層43。

如第4E圖所示，形成一第一介電層45並填入該些溝槽44處，以形成複數個第一介電件45a、45b、45c、45d於溝槽44處。一實施例中，第一介電層45例如是一硬質遮罩層(hardmask layer)，其材料例如是氮化層(nitrite layer)如SiN、或是其他材料。之後，平坦化第一介電層45如利用回蝕(etch back)或化學機械研磨(CMP)等方法，使第一介電層45至與暫置層42之表面實質上齊平，如第4F圖所示。其中，所形成的第一介電件45a、45b、45c、45d之底部係與頂絕緣層412t接觸

移除暫置層42，以裸露出第一介電件45a、45b、 45c、45d之一部份和頂導電層41t之表面，如第4G圖所示。若使用暫置氧化物(dummy oxide)，可採用浸泡氫氟酸或乾蝕刻等回蝕方法去除暫置層42。至此，突出的第一介電件45a、45b、45c、45d相當於此雙圖案製程之核心圖案(core pattern)。

等向性的形成一第二介電層46於裸露出之第一介電件45a、45b、45c、45d上，以形成一間隙層(spacer layer)，如第4H圖所示。第二介電層46之材料例如是SiN或是其他材料。

請同時參考第3A和3B圖以及第4I和4I'圖。第4I'圖係為第4I圖之上視圖。此實施例中，三維記憶體結構更包括複數條層接線(layer contact lines)分別形成於第一指狀堆疊件F1和一第二指狀堆疊件F2之一側的層接區域Ac，層接線例如是垂直字元線(along y direction)的方向設置，層接線上有複數個層接點(layer contacts)，分別與底部閘極、閘極和選擇線之各層耦接，訊號可透過該些層接點傳送至對應之各層。在形成第二介電層46後，係沉積圖案化光阻以覆蓋如第4I'圖所示之兩層接區域Ac以保護未蝕刻區域。之後，蝕刻第二介電層46以於裸露出之第一介電件45a/45b/45c/45d之兩側各形成一間隙壁(spacer)46’，如第4I圖所示。蝕刻後係裸露出第一介電件45a/45b/45c/45d之頂面和頂導電層41t之上表面。

依據該些間隙壁46’對下方堆疊層進行圖案化，以形成複數個堆疊結構垂直形成於基板40上，並裸露出底導電層41b'之部份，其中第一介電件45a/45b/45c/45d之兩側各形成一圖案化頂導電部(patterned top conductive portion)41t'，如第4J圖所示。第4J'圖係為第4J圖之上視圖。

之後，移除層接區域Ac處的圖案化光阻，和移除間隙壁46’與第一介電件45a/45b/45c/45d，如第4K圖所示。第4K'圖係為第4K圖之上視圖。此時的圖案化頂導電部41t'即為第3A和3B圖中之選擇線SSL/GSL。

對照第3A和3B圖，第4K圖中各堆疊結構包括：底導電層41b'係作為底部閘極(bottom gate)35，其中各堆疊結構之底部閘極35係相互連接；導電層41和絕緣層412分別作為複數個閘極31G/32G/33G/34G和複數個閘極絕緣層312，係交錯堆疊於底部閘極35上方；和兩圖案化頂導電部41t'係作為兩條選擇線(selection lines)SSL/GSL分隔地位於閘極上方且獨立控制。

根據實施例所提出之此雙圖案製程，所製得的圖案化頂導電部41t'之密度是下方導電層41之密度的兩倍。

第4L~4N-2圖繪示如第4A~4K圖所示之3D記憶體結構之後續部份製程之剖面圖。請同時參照第4L和4L'圖。第4L'圖係為第4L圖之上視圖。於如第4K圖所示之步驟後，係可全面性覆蓋一光阻51並圖案化該光阻51以移除不需要的區域，如第4L'圖所示之各堆疊結構之末端。

請同時參照第4M和4M'圖。第4M'圖係為第4M圖之上視圖。之後進行蝕刻，移除各堆疊結構之末端不需要區域的導電層。移除後該些不需要區域係裸露出基板40，如第4M'圖所示。

之後，移除光阻51。請同時參照第4N-1,4N-2和4N'圖。第4N'圖係為第4N-1和4N-2圖之上視圖。第4N-1和4N-2圖係分別為第4N'圖中沿剖面線N-1和N-2所繪示之剖面圖。

上述兩實施例係以單一材料層作為暫置層12/42，但本發明並不以此為限制，實際應用時亦可根據製程狀況所需而採用兩層或兩層以上的材料層作為暫置層。第5A~5F圖繪示依照本發明第三實施例之另一種3D記憶體結構之製造方法的部份流程剖面圖。第三實施例中與第二實施例相同之元件係沿用相同標號，且內容不再贅述。

第三實施例和第二實施例製程步驟極為類似。和第二實施例不同的是，第三實施例中暫置層42例如是包括一介電層420形成於頂導電層41t上和一氧化層421形成於介電層420上。介電層420的材料例如是氮化層(如SiN)，可與前述第一第二介電層材料相同或不同。在形成第一介電件45a、45b、45c、45d後，係移除氧化層421而裸露出介電層420(第5C圖)。之後同樣進行沉積間隙層46(第5D圖)，蝕刻間隙層46(第5E圖)和依間隙壁46’對下方介電層420進行圖案化(第5F圖)等步驟。之後可再對下方堆疊層進行圖案化(如第4J圖所示)和進行其他後續等相關製程步驟，在此不再贅述。

上述實施例所提出之半導體結構之製造方法僅為舉例說明之用，通常領域知識者當可參考實施例和根據其領域之知識，適當的變化和調整實施例，本發明並不僅限於上述舉例步驟。實施例利用間隙壁自對準雙圖案製程(Spacer Self-Aligned Double-Patterning Process,SADP)對導體層之上部進行雙圖案製作，所製得的上部圖案密度係為下部圖案密度的兩倍。根據上述實施例，可迅速、簡易且精確地完成雙圖案製程，所製得的圖案亦無崩壞之虞。此實施例之方法亦十分適合應用於尺寸日益微縮之三維記憶體結構之製作上，以製得十分穩固的小尺寸三維結構。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、20、30、40‧‧‧基板

11‧‧‧導體層

11a‧‧‧導體層之上表面

11’‧‧‧圖案化導體部

12、42‧‧‧暫置層

13、43‧‧‧圖案化光阻層

14、44‧‧‧溝槽

15、45‧‧‧第一介電層

15a、15b、15c、15d、25a、25b、25c、45a、45b、45c、45d‧‧‧第一介電件

16、46‧‧‧第二介電層

16’、26’、46’‧‧‧間隙壁

21、41‧‧‧導電層

21t、41t‧‧‧頂導電層

31‧‧‧第一堆疊結構

32‧‧‧第二堆疊結構

33‧‧‧第三堆疊結構

34‧‧‧第四堆疊結構

35‧‧‧底部閘極

31G/32G/33G/34G‧‧‧閘極

312/322/332/342‧‧‧閘極絕緣層

314/324/334/344、315/325/335/345‧‧‧選擇線

36‧‧‧電荷捕捉複合層

370、371、371’、372、372’、373、373’、374‧‧‧超薄通道

371+371、372+372’、373+373’‧‧‧超薄U形通道

380、381、381’、382、382’、383、383’、384‧‧‧字元線選擇器

41t'‧‧‧圖案化頂導電部

41b、41b'‧‧‧底導電層

232、412‧‧‧絕緣層

412t‧‧‧頂絕緣層

420‧‧‧介電層

421‧‧‧氧化層

51‧‧‧光阻

h‧‧‧深度

w‧‧‧寬度

F1‧‧‧第一指狀堆疊件

F2‧‧‧第二指狀堆疊件

SSL‧‧‧串列選擇線

GSL‧‧‧接地選擇線

Lch‧‧‧字元線的通道長度

Wch‧‧‧字元線的通道寬度

Ac‧‧‧層接區域

第1A~1F圖繪示依照本發明第一實施例之半導體結構之製造方法的流程剖面圖。

第2A~2C圖分別繪示三種3D立體堆疊半導體結構之剖面圖。

第3A圖係為依照本揭露一應用例之三維記憶體結構之上視圖。

第3B圖係為依第3A圖之剖面線3B-3B所繪示之三維記憶體結構之剖面示意圖。

第4A~4K圖繪示依照本發明第二實施例之一種3D記憶體結構之製造方法的部份流程剖面圖。其中，第4I' 圖係為第4I圖之上視圖；第4J'圖係為第4J圖之上視圖；和第4K'圖係為第4K圖之上視圖。

第4L~4N-2圖繪示如第4A~4K圖所示之3D記憶體結構之後續部份製程之剖面圖。其中，第4L'圖係為第4L圖之上視圖；第4M'圖係為第4M圖之上視圖；第4N'圖係為第4N-1和4N-2圖之上視圖；第4N-1和4N-2圖係分別為第4N'圖中沿剖面線N-1和N-2所繪示之剖面圖。

第5A~5F圖繪示依照本發明第三實施例之另一種3D記憶體結構之製造方法的部份流程剖面圖。

10‧‧‧基板

11’‧‧‧圖案化導體部

15a、15b、15c、15d‧‧‧第一介電件

16’‧‧‧間隙壁

h‧‧‧深度

w‧‧‧寬度

Claims

一種半導體結構之製造方法，包括：提供一基板，該基板上具有一導體層；形成一暫置層(dummy layer)於該導體層上，並對該暫置層與下方該導體層之至少一部份進行圖案化，以形成複數個溝槽(trenches)；填入一第一介電層於該些溝槽處，以形成複數個第一介電件於該些溝槽；移除該暫置層，以裸露出該些第一介電件之部份，其中該些第一介電件之頂面高於該導體層之上表面；形成一第二介電層於裸露出之該些第一介電件，並圖案化該第二介電層以於裸露出之該些第一介電件之兩側各形成一間隙壁(spacer)；和依據該些間隙壁對該導體層進行圖案化，以於該些第一介電件之兩側各形成一圖案化導體部。
如申請專利範圍第1項所述之製造方法，其中在依據該些間隙壁對該導體層進行圖案化之步驟中，所形成之該些圖案化導體部之一深寬比(Aspect ratio，=h/w)係在10或10以上。
如申請專利範圍第1項所述之製造方法，其中該導體層是一堆疊層，包括複數導電層和複數絕緣層交錯堆疊形成於該基板上。
如申請專利範圍第1項所述之製造方法，係依據該些間隙壁對該堆疊層進行圖案化，以形成複數個堆疊結構垂直形成於該基板上，並裸露出一底導電層之部份，其中該些第一介電件之兩側各形成一圖案化頂導電部(patterned top conductive portion)，其中各該堆疊結構包括：該底導電層係作為一底部閘極(bottom gate)，其中該些堆疊結構之該些底部閘極係相互連接；該些導電層和該些絕緣層分別作為複數個閘極(gate)和複數個閘極絕緣層(gate insulator)，係交錯堆疊於該底部閘極上方；和兩該圖案化頂導電部係作為兩條選擇線(selection lines)分隔地位於該些閘極上方且獨立控制。
一種半導體結構，包括：一基板；複數個堆疊結構，垂直形成於一基板上，各該堆疊結構包括：複數個導電層和複數個絕緣層交錯堆疊於該基板上方；和一頂導電層(top conducting layers)位於該些導電層上方，且該頂導電層包括兩個圖案化頂導電部(patterned top conducting portions)，其中各兩個該堆疊結構相隔一間距設置，且該間距處更包括一介電材料形成的一介電件，該介電件之頂面高於兩該個圖案化頂導電部的上表面。
如申請專利範圍第5項所述之半導體結構，其中各該圖案化導體部之一深寬比(Aspect ratio)係在10或10以上。
一種半導體結構，包括：一基板；一導體層，形成於該基板上，該導體層包括：一上部(upper portion)，具有複數個上部圖案(upper patterns)，其中複數個介電件係分別穿過該些上部圖案；和一下部(lower portion)，位於該上部下方，具有複數個下部圖案(lower patterns)，其中該些上部圖案之密度是該些下部圖案之密度的兩倍。
如申請專利範圍第7項所述之半導體結構，其中該上部之厚度大於該下部之厚度。
如申請專利範圍第7項所述之半導體結構，其中各該上部圖案之一深寬比(Aspect ratio)係在10或10以上。