KR100941619B1 - 고성능 낸드 플래시 메모리 셀 스트링 및 셀 소자 및스위칭 소자 - Google Patents
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Abstract
본 발명은 평탄 채널 플래시 메모리 셀 스트링 , 셀 소자 및 스위칭 소자에 관한 것이다. 상기 플래시 메모리 셀 스트링은 다수 개의 셀 소자 및 상기 셀 소자의 끝단에 연결되는 스위칭 소자를 구비한다. 상기 셀 소자는 반도체 기판, 반도체 기판에 순차적으로 적층되는 투과 절연막, 전하 저장 노드, 컨트롤 절연막 및 제어 전극을 구비한다. 상기 전하저장노드는 도전성 물질로 이루어지며 "I"형 또는 "T"형의 구조로 형성된다. 전술한 구조를 갖는 전하저장노드는 상기 제어전극과의 커플링 비를 증가시키고 셀 사이의 cross-talk을 줄이게 된다.
본 발명에 의하여 NAND 플래시 메모리의 셀 소자의 축소화 특성과 성능을 개선하고, 필요시 제어 전극 및 전하 저장 노드로부터의 fringing 전계를 통해 채널의 반전층을 유기해서 셀과 셀 사이 또는 셀 string이 전기적으로 연결되도록 한다.
NAND 플래시, 소스/드레인, non-overlap, 메모리, 고집적, fringing 전계, 나노소자, I 형, T 형, 전하저장노드
Description
본 발명은 NAND 플래시 메모리 셀 스트링, 셀 소자 및 스위칭 소자에 관한 것으로서, 보다 상세하게는 전하 저장 노드의 구조를 변형하여 축소화 특성과 성능을 개선하고 메모리 용량을 향상시키는 플래시 메모리 셀 스트링, 셀 소자 및 스위칭 소자에 관한 것이다.
최근 플래시 메모리는 가전 및 휴대용 전자기기에서 그 수요가 급속히 증가하고 있고, 또한 지속적인 용량의 증가를 요구하고 있다. 향후 20 nm 급까지 셀 소자의 축소화가 예상되고 있다.
낸드 (NAND) 플래시 메모리의 집적도는 IT 기술의 발전에 따라 계속 증가되는 것이 요구되고 있다. 낸드 플래시 메모리의 집적도는 셀 소자의 집적도에 의해 크게 좌우된다. 최근, 셀 소자의 게이트 길이가 50 nm 이하로 줄어들고 있고, 메모리 용량은 수십 기가 비트에 이르고 있다. 이러한 추세 속에서 기존의 플로팅 게이트를 이용하여 높은 커플링 효과와 작은 cross-talk을 갖는 유자형(U-shape) 플로 팅 폴리 전극을 가지는 다중 레벨(multi-level) 셀(U-shape floating-poly cell for MLC(multi-level cell) NAND flash memroy devices, in the 13th Korean Conference on Semiconductors, p. 103, 2006)이 삼성전자에 의해 발표가 되었다. 그러나 셀의 축소화에 따라 'U'자형(U-shape) 플로팅 폴리 전극을 형성하기 위해서는 채널 폭 방향의 피치가 약 100 nm 이상 되어 문제가 된다. 또한 축소화에 따라 유자형 구조 및 기존의 구조는 약 45 nm 게이트 길이 이하에서 심각한 짧은채널효과을 보인다. 또한 다중 레벨 (multi-level) 셀의 요구가 증가되고 있는데, 셀 소자의 축소화에 따른 심각한 짧은채널효과는 다중 레벨 셀의 구현에 있어 문턱전압 산포를 크게 하거나 축소화에 따른 프로그램 상태에서 누설 전류를 흐르게 하기 때문에 큰 어려움이 예상되고 있다. 향후 계속해서 셀 면적이 줄어들어야 집적도를 향상시킬 수 있는데, 이를 위한 대안이 고려되어야 한다. 기존의 플로팅 폴리 전극을 갖는 소자의 집적도를 높이기 위한 다양한 연구가 수행되었다.
셀 소자의 축소화에 있어서 짧은채널효과를 억제하고 문턱전압의 산포를 줄이기 위해 평탄채널 소자에서 비대칭 소스/드레인 구조를 갖는 SONOS (or TANOS: TaN-AlO-SiN-Oxide-Si) 셀 소자 (K. T. Park et al, A 64-cell NAND flash memory with asymmetric S/D structure for sub-40 nm technology and beyond, in Technical Digest of Symposium on VLSI Technology, p. 24, 2006)가 삼성전자에 의해 발표되었다. 셀 소자의 게이트를 중심으로 한쪽은 소스나 드레인에 해당하는 영역이 있고 다른 쪽에는 소스나 드레인이 없는 구조이다. 소스나 드레인이 없는 영역에 제어 전극으로부터의 fringing 전계를 이용하여 반전층이 형성되도록 하여 짧은채널효과를 억제하는 구조이다. 비록 기존의 소스/드레인 영역을 갖는 평탄 채널을 갖는 SONOS 셀 소자에 비해 축소화 특성은 개선되지만, 셀 소자의 소스/드레인 중 어느 한쪽은 제어전극과 겹치는 형태로 형성되기 때문에 40 nm 이하의 채널길이에서 짧은채널효과를 보이며, 궁극적으로 평탄채널 구조가 갖는 축소화 한계에 직면하게 된다.
기존의 평탄채널 구조에서 발생하는 짧은채널효과를 줄이기 위해 채널을 함몰시키고 저장전극으로 도전성 플로팅 게이트를 적용한 플래시 소자구조(S.-P. Sim et al, Full 3-dimensional NOR flash cell with recessed channel and cylindrical floating gate - A scaling direction for 65 nm and beyond, in Technical Digest of Symposium on VLSI Technology, p. 22, 2006)가 삼성전자에 의해 발표되었다. 소자 축소화에 따라 함몰영역의 폭이 축소화되어야 하고 이에 따라 소자 특성 저항 및 소자의 불균일성이 증가하게 된다.
본 발명자는 한국특허 (출원번호: 10-2006-0121143, 명칭 : 고집적 플래시 메모리 셀 스트링, 셀 소자, 및 그 제조 방법)에서 본 발명에서와 같이 소스/드레인이 없는 셀 소자로 구성된 셀 스트링을 제안하였다. 상기 특허를 기반으로 하여 본 특허에서는 변형된 형태를 보인다. 본 특허에서는 낸드 플래시 메모리에서 도전성 제어전극의 구조를 개선하여 커플링 비 (coupling ratio)를 개선하고 셀 사이의 cross-talk을 줄이고자 하였다.
이와 같이, 상기와 같은 기존의 발표된 소자들이 갖는 문제점인 축소화에 따른 짧은채널효과를 억제하고 성능을 개선할 수 있는 새로운 구조의 고집적/고성능 플래시 메모리 소자의 개발이 필요하다.
상기한 문제점을 해결하기 위한 본 발명의 목적은 축소화 특성이 우수하고 전하 저장 노드의 변형을 통해 성능이 개선되는 평탄 채널 구조의 플래시 메모리 셀 소자, 셀 스트링 및 스위칭 소자를 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징은 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 적어도 하나 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 관한 것으로서,
상기 셀 소자는 반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;을 구비하며,
상기 셀 소자는 소스/드레인을 포함하지 아니하며,
상기 전하 저장 노드는 다수 개의 층으로 이루어지며 상기 전하 저장 노드에서 서로 인접한 층의 면적 또는 체적은 서로 상이하며
상기 스위칭 소자는 반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막위에 형성된 제어 전극; 및 소스/드레인;을 구비하며,
상기 스위칭 소자의 소스/드레인은 셀 소자와 연결되는 쪽에는 형성되지 아니하고 셀 소자와 연결되지 않는 쪽에만 형성된다.
본 발명의 제2 특징에 따른 플래시 메모리의 셀 스트링의 셀 소자는 반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막위에 순차적으로 형성된 전하 저장 노드 및 컨트롤 절연막; 상기 컨트롤 절연막위에 형성된 제어 전극; 상기 제어 전극과 겹치지 않도록 형성되는 소스/드레인;을 구비하며,
상기 전하 저장 노드는 다수 개의 층으로 이루어지며 상기 전하 저장 노드에서 인접한 층의 면적 또는 체적은 서로 상이하며
스위칭 소자는 반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막위에 형성된 제어 전극; 및 소스/드레인;을 구비하며,
상기 스위칭 소자의 소스/드레인은 상기 스위칭 소자의 제어전극과 겹치지 않도록 형성된다.
본 발명의 제3 특징에 따른 플래시 메모리의 셀 스트링의 셀 소자는 반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막위에 순차적으로 형성된 전하 저장 노드 및 컨트롤 절연막; 상기 컨트롤 절연막위에 형성된 제어 전극; 상기 제어 전극과 겹치지 않도록 형성되는 소스/드레인;을 구비하며, 상기 전하 저장 노드는 다수 개의 층으로 이루어지며 상기 전하 저장 노드에서 인접한 층의 면적 또는 체적은 서로 상이하며
상기 스위칭 소자는 반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막위에 형성된 제어 전극; 및 소스/드레인;을 구비하며,
상기 스위칭 소자의 소스/드레인은 셀 소자와 연결되는 쪽 및 셀 소자와 연결되지 않는 쪽의 모두에 형성되며, 셀 소자와 연결되는 쪽의 소스/드레인은 상기 스위칭 소자의 제어전극과 겹치지 않게 형성되며, 셀 소자와 연결되지 않는 쪽의 소스/드레인은 상기 스위칭 소자의 제어전극과 겹치도록 형성한다.
전술한 제1 내지 제3 특징에 따른 플래시 메모리 셀 스트링은 상기 셀 소자와 상기 스위칭 소자의 제어전극의 측면에 형성된 절연성 스페이서를 더 구비하거나,
상기 셀 소자 및 상기 스위칭 소자의 제어 전극의 측면에 형성된 절연성 스페이서, 및 상기 절연성 스페이서들의 사이에 형성되며 큰 유전상수를 갖는 물질로 이루어진 절연막을 더 구비하는 것이 바람직하다.
전술한 제2 내지 제3 특징에 따른 플래시 메모리 셀 스트링의 스위칭 소자의 소스/드레인은 셀 소자의 소스/드레인보다 더 높은 농도로 도핑되는 것이 바람직하다.
전술한 제1 내지 제3 특징에 따른 플래시 메모리 셀 스트링의 스위칭 소자는 제어전극 아래에 형성된 게이트 절연막을 더 구비하고, 상기 스위칭 소자의 게이트 절연막은 셀 소자의 투과 절연막, 전하 저장노드 및 컨트롤 절연막과 동일하게 형성되거나, 한층 또는 다층의 절연막으로 형성되는 것이 바람직하다.
전술한 제1 내지 제3 특징에 따른 플래시 메모리 셀 스트링의 투과 절연막은 한층 또는 다층의 절연막으로 형성되며, 상기 투과 절연막이 다층의 절연막으로 형성되는 경우 상기 투과 절연막에서 인접한 층은 유전상수 또는 밴드갭이 다른 물질들로 이루어지는 것이 바람직하다.
전술한 제1 내지 제3 특징에 따른 플래시 메모리 셀 스트링의 전하 저장 노 드는 도전성 물질로 이루어지며, 상기 전하 저장 노드에서 인접한 층은 식각 선택비가 다른 물질로 구성되는 것이 바람직하다.
전술한 제1 내지 제3 특징에 따른 플래시 메모리 셀 스트링의 컨트롤 절연막은 단층 또는 다층으로 형성되며, 상기 컨트롤 절연막이 다층으로 형성되는 경우 상기 컨트롤 절연막에서 인접한 층은 유전상수 또는 밴드갭이 다른 물질들로 이루어지는 것이 바람직하다.
전술한 제1 내지 제3 특징에 따른 플래시 메모리 셀 스트링의 제어전극은 단층 또는 다층으로 형성되며, 상기 제어 전극이 다층으로 형성되는 경우 상기 제어 전극에서 인접한 층은 일함수가 다른 물질들로 이루어지는 것을 특징으로 하며,
상기 제어전극을 구성하는 물질은 고농도로 도우핑된 Si, 폴리 Si, 폴리 Ge, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼서 Ge, 아몰퍼스 SiGe, 금속산화물, 금속, 금속질화물, 실리사이드 중에서 하나 또는 둘 이상으로 이루어지는 것이 바람직하다.
전술한 제1 내지 제3 특징에 따른 플래시 메모리 셀 스트링에 있어서, 제어전극 아래에 채널이 형성되는 영역의 도우핑 농도는 채널이 형성되지 않는 영역의 도우핑 농도보다 높은 것이 바람직하다.
전술한 제1 내지 제3 특징에 따른 플래시 메모리 셀 스트링의 전하 저장 노드는 워드 라인 방향을 따라 자른 단면이 "I" 또는 "T"자형으로 이루어지거나, "I" 또는 "T"자형이 수직으로 반복 배치되는 형태로 이루어지는 것이 바람직하다.
본 발명의 제4 특징은 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 스위칭 소자에 관한 것으로서,
상기 스위칭 소자는 반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드 및 제어 전극; 및 상기 셀 소자와 연결되는 쪽에는 형성되지 않고 셀 소자와 연결되지 않는 쪽에만 형성되는 소스/드레인;을 구비하며,
상기 전하 저장 노드는 다수 개의 층으로 이루어지며 상기 전하 저장 노드에서 인접한 층의 면적 또는 체적은 서로 상이한 것을 특징으로 한다.
본 발명의 제5 특징에 따른 플래시 메모리 셀 스트링의 스위칭 소자는
반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드 및 제어 전극; 및 상기 셀 소자와 연결되는 쪽 및 상기 셀 소자와 연결되지 않는 쪽에 모두 형성된 소스/드레인;을 구비하며,
상기 전하 저장 노드는 다수 개의 층으로 이루어지며 상기 전하 저장 노드에서 인접한 층의 면적 또는 체적은 서로 상이한 것을 특징으로 하며, 상기 소스/드레인은 상기 제어 전극과 겹치지 않게 형성되는 것을 특징으로 한다.
본 발명의 제6 특징에 따른 플래시 메모리 셀 스트링의 스위칭 소자는
반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드 및 제어 전극; 및 셀 소자와 연결되는 쪽 및 상기 셀 소자와 연결되지 않는 쪽에 모두 형성된 소스/드레인;을 구비하며,
상기 전하 저장 노드는 다수 개의 층으로 이루어지며 상기 전하 저장 노드에 서 인접한 층의 면적 또는 체적은 서로 상이한 것을 특징으로 하며,
상기 셀 소자와 연결되는 쪽의 소스/드레인은 제어 전극과 겹치지 않게 형성되고, 상기 셀 소자와 연결되지 않는 쪽의 소스/드레인은 제어 전극과 겹치도록 형성되는 것을 특징으로 한다.
전술한 제4 내지 제6특징에 따른 스위칭 소자의 전하 저장 노드는 도전성 물질로 이루어지며, 상기 전하 저장 노드에서 인접한 층은 식각 선택비가 다른 물질로 구성되는 것이 바람직하며,
상기 전하 저장 노드는 워드 라인 방향 및/또는 셀 스트링 방향을 따라 자른 단면이 "I" 또는 "T"자형으로 이루어지거나, "I" 또는 "T"자형이 수직으로 반복 배치되는 형태로 이루어지는 것이 바람직하다.
본 발명의 제7 특징은 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 셀 소자에 관한 것으로서, 상기 셀 소자는 반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;을 구비하며,
상기 전하 저장 노드는 다수 개의 층으로 이루어지며 상기 전하 저장 노드에서 인접한 층의 면적이나 체적은 서로 상이한 것을 특징으로 하며, 상기 셀 소자는 소스/드레인을 포함하지 않는 것을 특징으로 한다.
본 발명의 제8 특징에 따른 플래시 메모리의 셀 스트링에서의 상기 셀 소자는, 반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막 위 에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 및 상기 제어 전극과 겹치지 않도록 형성되는 소스/드레인;을 구비하며,
상기 전하 저장 노드는 다수 개의 층으로 이루어지며 상기 전하 저장 노드에서 인접한 층의 면적이나 체적은 서로 상이한 것을 특징으로 한다.
전술한 제7 특징 내지 제8 특징에 따른 플래시 메모리 셀 스트링의 셀 소자의 전하 저장 노드는 도전성 물질로 이루어지며, 상기 전하 저장 노드에서 인접한 층은 식각 선택비가 다른 물질로 구성되며, 상기 전하 저장 노드는 워드 라인 방향 및/또는 셀 스트링 방향을 따라 자른 단면이 "I" 또는 "T"자형으로 이루어지거나, "I" 또는 "T"자형이 수직으로 반복 배치되는 형태로 이루어지는 것이 바람직하다.
본 발명에 의하여, 하나의 셀 스트링을 구성하는 낸드 플래시 메모리 셀 소자들이 소스/드레인 영역을 제거하거나 소스/드레인 영역이 존재하더라도 제어전극과 겹치지 않도록 함으로써, 40 nm 이하의 게이트 길이에서도 짧은채널효과를 기존의 소스/드레인이 있는 평탄채널 구조의 셀에 비해 더 억제하여 축소화 특성을 개선하게 된다.
또한 본 발명에 따른 셀 소자가 전하 저장 노드의 구조를 변형시킴으로써, 플로팅 전극의 구조를 개선하게 되고 축소화에 따라 문제가 발생되는 제어전극과 플로팅 전극 사이의 커플링 비를 개선할 수 있게 된다. 이들 장점과 더불어 다음과 같은 추가의 장점이 있다.
첫째, 셀 소자와 더불어 셀 스트링을 선택하는 소자에서도 같은 소스 또는 드레인이 제어전극 또는 게이트 전극과 겹치지 않게 하여 집적도를 높일 수 있다. 따라서, 본 발명에 의하여 셀 스트링 자체의 집적도가 향상된다.
둘째, 본 발명에서 어떤 셀 스트링에 있는 셀 소자의 소스/드레인이 없거나 제어전극과 겹치지 않은 구조를 갖고 있기 때문에 GIDL (Gate Induced Drain Leakage)이 상대적으로 적어 off 상태의 전류를 더욱 줄일 수 있으며, 소스/드레인이 없는 경우 소스/드레인과 기판 사이의 접합 누설전류가 생기지 않고, 비록 소스/드레인이 제어전극과 겹치지 않는 형태로 존재하더라도 폭이 좁기 때문에 접합에 의한 누설전류가 줄어든다.
셋째, 도전성 플로팅 전극의 구조를 개선하여 셀과 셀 사이의 cross-talk을 줄여 문턱전압의 산포를 줄일 수 있다.
넷째, 제어전극과 플로팅 전극 사이의 커플링 비가 크기 때문에 program/erase 시간을 단축하고, 또한 채널에 대한 제어전극의 통제력을 높일 수 있다.
< 제1 실시예 >
이하, 첨부된 도면을 참조하여 본 발명의 제1 실시예에 따른 플래시 메모리 셀 스트링의 셀 소자의 구조 및 동작에 대하여 구체적으로 설명한다. 이하 도면에서 본 발명의 주요 특징을 분명하게 보이기 위해 일부 절연층, 콘택(contact), 금속 배선 등을 도면에서 제외하였다.
도 1은 본 발명의 제1 실시예에 따른 셀 소자의 전하 저장 노드의 구조를 설 명하기 위하여 셀 소자들이 2ㅧ2의 배열형태로 나열된 상태를 도시한 단면도들이다. 도 1의 (a)에서 A-A' 방향은 워드 라인 방향을 나타내며, B-B' 방향은 셀 스트링 방향을 나타낸다. 도 1의 (a) 및 (b)는 셀 어레이의 일부인 어레이에 대한 평면도 및 워드라인 방향을 따라 자른 단면도를 각각 도시한 것이며, 도 1의 (c)는 셀 스트링 방향으로 자른 단면도를 도시한 것이다. 이하, 도 1의 (a) 내지 (c)를 참조하여, 본 발명의 제1 실시예에 따른 셀 소자의 전하 저장 노드(8)의 구조에 대하여 설명한다.
도 1의 (b)를 참조하면, 각 셀 소자의 제어 전극(10)은 워드라인을 따라 서로 연결되어 있으며, 반도체 기판(1)에 형성된 바디(6)에 셀 소자가 형성되며, 바디들 사이에 형성된 격리 절연막(19)에 의해 각 셀 소자간의 전기적 격리가 이루어진다.
도 1의 (a)를 참조하면, 본 발명의 제1 실시예에 따른 셀 소자는 반도체 기판(1), 반도체 기판위에 형성되는 투과 절연막(7), 투과 절연막위에 순차적으로 형성되는 전하 저장 노드(8), 컨트롤 절연막(9) 및 제어 전극(10)을 구비한다.
본 발명에 따른 셀 소자의 전하 저장 노드(8)는 도전성 물질로 이루어지므로, 제어전극(10)의 전압과 커플링되어 상기 전하저장노드의 측면에서도 프린징 전계가 나와 반전층('D')의 유기를 도울 수 있다. 상기 반전층은 플래시 메모리 동작에서 소스/드레인 영역을 대신할 수 있다. 이와 같은 반전층이 소스/드레인의 기능을 수행함으로써 소스/드레인을 형성하지 않아도 되며, 그 결과 소자의 축소화를 도모할 수 있게 된다.
본 발명의 제1 실시예에 따른 셀 소자의 전하 저장 노드(8)는 제1 층(12), 제2 층(13) 및 제3 층(14)으로 구성되며, 제2층(13)의 폭이 제1 층의 폭과 제3 층의 폭보다 작게 형성함으로써, 전체적으로 "I"자 형태로 이루어지게 된다. 따라서, 제어 전극과 전하 저장 노드(8) 사이의 커패시턴스 면적을 넓게 형성함으로써, 전하 저장 노드와 제어 전극간의 커플링비를 증가시킨다. 커플링 비가 증가하면 같은 제어 전극(10) 전압에 대해 도전성 전하 저장 노드를 통한 프린징 전계가 증가하고, 결과적으로 반전층('D') 형성이 더 쉬워진다. 또한 제2 층의 면적을 제3 층보다 작게 형성하여 인접한 셀 소자간의 커패시턴스 면적을 감소시킴으로써, 인접한 셀 소자간의 크로스톡을 감소시킨다.
전하 저장 노드의 제1층, 제2층 및 제3층을 구성하는 물질은 모두 도전성 물질로 이루어지되, 전하 저장 노드에서 인접한 층은 식각 선택비가 서로 다른 물질로 이루어진다. 예를 들어, 상기 전하저장노도는 제1층과 제3층은 폴리실리콘으로 구성되며, 제2층은 폴리 SiGe으로 구성될 수 있다.
이와 같이 'I'형상의 전하 저장 노드를 제조하는 과정을 간단하게 설명한다. 먼저, 터널링 절연막(7)까지 형성한 후, 전하 저장 노드의 제1층, 제2층 및 제3층을 구성하는 물질들을 순차적으로 적층한다. 전하저장노드를 정의하기 위한 마스크를 사용하여 제1층, 제2층 및 제3층을 식각한다. 식각된 측면을 통해 습식 또는 건식으로 제2층을 선택적으로 식각하고 컨트롤 절연막(9)을 형성한 뒤, 제어전극(10)을 형성한다. 이렇게 형성된 셀 소자는 도 1에 도시된 바와 같은 구조로 제조될 수 있다.
본 발명의 제1 실시예에 설명된 것과 같이, 전하 저장 노드(8)를 "I" 자형으로 구현함으로써, 제어전극(10)과 전하저장노드(8) 사이의 커플링 비(coupling ratio)를 높일 수 있게 되어, 프로그램(Program)이나 이레이즈(Erase) 속도를 개선할 수 있다. 또한 커플링 비의 증가는 짧은채널효과를 억제할 수 있고, 문턱전압을 낮출 수 있으며, 인접한 셀 소자들 사이의 크로스톡(cross-talk)을 줄일 수 있게 된다. 또한 같은 제어 전극의 전압에 대해 전하 저장 노드의 측면에서 나오는 프린징 전계를 크게 하여 반전층('D')을 쉽게 유기할 수 있다.
도 1의 (c)는 셀 스트링 방향을 따라 자른 단면도이다. 도 5에서 보인 셀 스트링의 셀 소자에 대한 단면구조와 유사하지만, 전하 저장 노드(8)가 제1층(12), 제2층(13) 및 제3층(14)으로 구성되어 있음을 알 수 있다.
도 2는 제1 실시예에 따른 전하 저장 노드의 다른 실시 형태를 예시적으로 도시한 것으로, 셀 스트링 방향을 따라 자른 단면도이다. 도 2를 참조하면, 제1 실시예에 따른 전하 저장 노드는 워드 라인 방향 뿐 만 아니라 셀 스트링 방향을 따라 제2층을 더 식각하여, 제2층의 폭이 제1층의 폭과 제3층의 폭보다 작게 형성되는 것을 특징으로 한다. 도 1의 (c)와 도 2의 단면도를 비교해 보면, 인접한 셀 소자들의 제2 층들간의 이격 거리('d')가 도 2에서 더 멀게 형성되어 있음을 알 수 있다. 따라서, 워드 라인 방향 및 셀 스트링 방향을 따라 전하저장노드의 제2층의 폭을 제1층 및 제3층의 폭보다 작게 형성함으로써, 셀 소자와 셀 소자 사이의 크로스톡을 보다 더 줄일 수 있게 된다.
< 제2 실시예 >
이하, 도 3을 참조하여, 본 발명의 제2 실시예에 따른 셀 소자의 구조를 설명한다. 도 3의 (a)와 (b)는 제2 실시예에 따른 셀 소자를 워드 라인 방향을 따라 도시한 단면도이다. 도 3에 도시된 바와 같이, 제2 실시예는 전술한 제1 실시예의 전하저장노드를 반복적으로 추가하여 확장시킨 구조이다.
도 3의 (a)에 도시된 셀 소자의 전하 저장 노드는 "I"자형이 2층으로 구성된 형상으로서, 제1층(12), 제2층(13), 제3층(14), 제4층(15) 및 제5층(16)으로 구성되며, 제2층과 제4층의 폭이 제1층, 제3층 및 제5층의 폭보다 작게 형성되는 것을 특징으로 한다. 또한, 제2층과 제4층을 구성하는 물질과 제1층, 제3층 및 제5층을 구성하는 물질은 각각 식각 선택비가 상이한 것이 바람직하다.
도 3의 (b)에 도시된 셀 소자의 전하 저장 노드는 "I"자형이 3층으로 구성된 형상으로서, 제1층(12), 제2층(13), 제3층(14), 제4층(15), 제5층(16), 제6층(17) 및 제7층(18)으로 구성되며, 제2층과 제4층과 제6층의 폭이 제1층, 제3층, 제5층 및 제7층의 폭보다 작게 형성되는 것을 특징으로 한다. 또한, 제2층, 제4층 및 제6층을 구성하는 물질과 제1층, 제3층, 제5층 및 제7층을 구성하는 물질은 각각 식각 선택비가 상이한 것이 바람직하다.
이와 같이, 전하 저장 노드를 다층의 "I"자형으로 구현함으로써, 제어전극(10)과 전하저장노드 사이의 커플링 비를 더욱 개선시킬 수 있게 되며, 그 결과 커플링 비의 증가로 인하여 소자의 특성을 더욱 개선할 수 있게 된다.
본 실시예에서는 전하 저장 노드에 대한 2층 및 3층의 구조만을 설명하였으 나, 여기에 한정하는 것은 아니며 3층이상의 다층으로도 구성될 수 있다.
< 제3 실시예 >
이하, 도 4를 참조하여 본 발명의 제3 실시예에 따른 셀 소자의 구조에 대하여 구체적으로 설명한다. 도 4의 (a) 내지 (c)는 제3 실시예에 따른 셀 소자들에 대한 다양한 실시 형태를 예시적으로 도시한 단면도들이다. 제3 실시예에 따른 셀 소자의 구조는 제1 실시예의 셀 소자의 구조와 전체적으로 유사하며, 다만 전하 저장 노드의 구조만이 상이하다. 따라서, 제1 실시예와 중복되는 설명은 생략하며, 전하 저장 노드의 구조에 대해서만 설명한다.
도 4의 (a)를 참조하면, 제3 실시예에 따른 셀 소자의 전하 저장 노드는 터널 절연막(7)위에 제1층(42) 및 제2층(43)이 순차적으로 구성되며, 제1층의 폭이 제2층의 폭보다 작게 형성되어 전체적으로 영문자 "T"자형으로 형성되는 것을 특징으로 한다. 따라서, 제어 전극과 전하 저장 노드 사이의 커패시턴스 면적을 넓게 형성함으로써, 전하 저장 노드와 제어 전극간의 커플링비를 증가시킨다. 또한 제1 층(42)의 면적을 제2 층보다 작게 형성하여 인접한 셀 소자간의 커패시턴스 면적을 감소시킴으로써, 인접한 셀 소자간의 크로스톡을 감소시킨다.
제3 실시예에 따른 전하 저장 노드는 반도체 기판과 인접한 제1층(42)의 면적을 작게 형성하여 반도체 기판(1)의 바디(6)와 전하저장노드 사이의 커패시턴스를 감소시킨다. 또한 제3 실시예에 따른 전하 저장 노드는 제어 전극과 커패시턴스 면적을 넓게 형성함으로써, 제어전극(10)과 상기 전하저장노드 사이의 커플링 비를 크게 하여, 셀 소자의 특성을 개선할 수 있다. 도 4에서 바디(6)의 상부 표면의 폭보다 전하 저장 노드의 제1 층(42)의 바닥 폭이 작게 표현되어 있지만 필요에 따라 거의 같거나 더 크게 형성할 수 있다.
도 4의 (b) 및 (c)는 제3 실시예에 따른 셀 소자의 전하 저장 노드의 다른 실시 형태들을 도시한 단면도이다. 도 4의 (b)는 전하 저장 노드의 'T'자형 구조를 2층으로 반복 배치한 실시 형태이며, 도 4의 (c)는 3층이상으로 반복 배치한 실시 형태이다. 이와 같이, 전하 저장 노드를 반복적으로 배치하여 다층으로 형성하여 커플링 비를 더욱 증가시킬 수 있게 된다.
< 제4 실시예>
도 5의 (a)와 (b)는 본 발명의 제4 실시예에 따른 플래시 메모리 셀 스트링에 대한 단면도를 도시한 것이다. 도 5의 (a)를 참조하면, 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀 스트링(500)은 다수 개의 셀 소자(Cell Transistors)(300, 301, 302, 303) 및 제1 스위칭 소자(390), 제2 스위칭 소자(391)를 구비한다.
상기 셀 소자(300)는 반도체 기판(1), 반도체 기판위에 형성되는 투과 절연막(7), 투과 절연막위에 순차적으로 형성되는 전하 저장 노드(8), 컨트롤 절연막(9) 및 제어 전극(10)을 구비한다. 본 발명의 제4 실시예에 따른 셀 소자는 전술한 제1 실시예 내지 제3 실시예에 설명된 셀 소자의 구조 중 하나를 선택적으로 사용할 수 있다. 본 발명에 따른 셀 소자의 전하 저장 노드(8)는 도전성 물질로 이루 어지므로, 제어전극(10)의 전압이 커플링되어 상기 전하저장노드의 측면에서도 프린징 전계가 나와 반전층('D')의 유기를 도울 수 있다. 상기 반전층은 플래시 메모리 동작에서 소스/드레인 영역을 대신할 수 있다. 이와 같은 반전층이 소스/드레인의 기능을 수행함으로써 소스/드레인을 형성하지 않아도 되며, 그 결과 소자의 축소화 특성 향상 및 성능 개선을 도모할 수 있게 된다.
상기 스위칭 소자(390)는 반도체 기판(1), 반도체 기판위에 형성되는 투과 절연막(7), 투과 절연막위에 순차적으로 형성되는 전하 저장 노드, 컨트롤 절연막 및 제어 전극, 소스/드레인(2)을 구비한다.
도 5의 (a)에서 스위칭 소자(390, 391)의 소스/드레인은 셀 소자와 연결되는 쪽에는 형성되지 아니하며 셀 소자와 연결되지 않는 쪽에만 형성된다. 상기 스위칭 소자의 소스/드레인은, 파선으로 된 원으로 표시된 ‘A'와 'B'에 도시된 것과 같이, 제어 전극과 겹치지 않도록 형성된다. 'D'로 표시된 것은 반전층을 의미하며, 제어전극(10)에 읽기를 위한 구동 전압이 인가되었을 때, 상기 반전층은 제어전극(10)과 전하저장노드(8)의 측면에서 프린징(fringing) 전계가 발생되어 반도체 기판의 표면에 유기되는 것이다.
상기 스위칭 소자(390, 391)의 터널링 절연막, 전하 저장 노드 및 컨트롤 절연막은 게이트 절연막으로 작용된다. 상기 스위칭 소자의 터널링 절연막, 전하 저장 노드, 컨트롤 절연막 및 제어전극은 셀 소자의 터널링 절연막, 전하 저장 노드, 컨트롤 절연막 및 제어전극과 동일하게 형성되는 것이 바람직하다. 한편, 제4 실시예의 스위칭 소자의 다른 실시 형태는 터널링 절연막, 전하 저장 노드, 컨트롤 절 연막을 대신하여 단층 또는 다층의 절연막을 구비하고, 상기 단층 또는 다층 절연막은 게이트 절연막으로 작용한다.
상기 스위칭 소자의 전하 저장 노드의 구조 및 물질은 셀 소자의 전하 저장 노드와 동일한 구조 및 물질로 형성될 수 있다. 따라서, 셀 소자의 전하 저장 노드가 "I"형 또는 "T"형의 구조로 형성되는 경우, 스위칭 소자의 전하 저장 노드도 "I"형 또는 "T"형의 구조로 형성된다. 또한, 상기 스위칭 소자의 전하 저장 노드를 다층으로 구성하는 경우, 전하저장노드에서 인접한 층은 식각 선택비가 상이한 물질들로 이루어지는 것이 바람직하다.
도 5의 (b)는 본 발명의 제4 실시예에 따른 플래시 메모리 셀 스트링(501)의 다른 실시 형태로서, 다수 개의 셀 소자 및 제1 스위칭 소자(392)와 제2 스위칭 소자(393)을 구비한다. 도 5의 (a)와 (b)의 차이점은 스위칭 소자이다. 도 5의 (b)에서 스위칭 소자(392, 393)는 셀 소자와 연결되는 쪽에는 소스/드레인이 형성되지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽에만 소스/드레인이 형성되며, 상기 스위칭 소자의 소스/드레인은 스위칭 소자의 제어 전극과 겹치도록 형성되는 것을 특징으로 한다. 도 5의 (b)에서 파선으로 된 원으로 표시된 'A'와 'B'영역은 스위칭 소자의 소스/드레인이 제어 전극과 겹치도록 형성된 것을 도시하고 있다.
도 6은 도 5에서 보인 셀 스트링에서 2개의 셀 소자에 대하여 도시한 확대 단면도이다. 도 6에서 점선으로 표시된 화살표는 제어전극(10)과 전하저장노드(8)의 측면에서 나오는 프린징 전계를 나타낸다.
본 발명의 제4 실시예에 따른 셀 스트링의 셀 소자는 스페이서 및 추가의 절연막을 더 구비하여 반전층의 유기가 보다 쉽게 발생될 수 있도록 한다. 도 7은 본 발명에 따라 제어 전극의 측벽에 스페이서(21) 및 추가의 제2 절연막(22)이 형성된 셀 소자들을 도시한 단면도이다. 도 7을 참조하여, 본 발명에 따라 스페이서 및 추가의 절연막을 형성하는 과정을 개략적으로 설명한다. 먼저, 전하 저장 노드(8), 컨트롤 절연막(9) 및 제어 전극(10) 형성 후에, 제어 전극(10)의 측벽에 스페이서(21)를 형성하고 셀 소자들의 사이에 유전 상수가 큰 제2 절연막(22)을 형성한 후 결과물의 전체에 제3 절연막(23)을 형성하여 소자 구조를 구현한다. 스페이서(21)의 유전 상수 및 제2 절연막(22)의 유전 상수는 조정할 수 있으며, 상기 유전 상수의 조정을 통해 프린징 전계에 의한 반전층('D')을 보다 쉽게 유기할 수 있도록 한다.
< 제5 실시예 >
도 8은 본 발명의 제5 실시예에 따른 셀 스트링을 도시한 단면도들이다. 제5 실시예에 따른 셀 스트링은 제4 실시예에 따른 셀 스트링의 구조와 전체적으로 유사하며, 다만 셀 소자들이 소스/드레인을 구비하는 점이 상이하다. 이하, 제4 실시예와 중복되는 설명은 생략한다.
제5 실시예에 따른 셀 스트링의 셀 소자의 전하 저장 노드는 전술한 제1 실시예 내지 제3 실시예의 전하 저장 노드 중 하나를 선택하여 구성될 수 있다.
제5 실시예에 따른 셀 스트링의 셀 소자의 소스/드레인(24)은 셀 소자의 제 어전극과 겹치지 않게 형성된다. 제어전극(10)과 상기 소스/드레인 사이의 겹치지 않는 거리, 즉 이격거리('f')는 0.1 nm ~ 100 nm이다. 상기 소스/드레인의 접합깊이는 2 nm ~ 100 nm 범위에서 형성될 수 있다. 도 8의 (a)에서 스위칭 소자(394, 395)는 ‘A'와 ’B'의 원형 파선에서 표시된 것과 같이 스위칭 소자의 소스/드레인이 제어전극과 겹치지 않게 형성되어 있다.
도 8의 (b)는 제5 실시예에 따른 셀 스트링의 스위칭 소자의 다른 실시 형태를 도시한 단면도이다. 도 9의 (b)에서 스위칭 소자(396, 397)는 'A'와 'B'의 원형 파선에서 표시된 것과 같이 스위칭 소자의 제어전극과 겹치도록 형성되어 있다.
도 8의 (a) 및 (b)에 도시된 바와 같이, 제5 실시예에 따른 셀 소자의 소스/드레인(24)을 제어전극(10)과 겹치지 않도록 형성함으로써, 짧은채널효과를 억제하면서 스트링을 통해 전류가 흘러야 하는 경우 전류가 잘 흐를 수 있게 할 수 있다.
본 발명의 제5 실시예에 따른 셀 스트링의 스위칭 소자의 소스/드레인은 셀 소자의 소스/드레인보다 더 높은 농도로 도핑시켜, 짧은채널효과를 억제하는 것이 바람직하다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 셀 스트링, 셀 소자, 및 스위칭 소자는 NAND 플래시 메모리 소자의 집적도와 성능을 향상시키는 것으로서, 메모리 분야에 널리 사용될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 셀 소자를 설명하기 위하여 도시한 도면들이다. 도 1의 (a)는 셀 스트링과 워드라인의 일부에 대한 평면도를 보인 것으로, 예로서 2×2 어레이에 대한 평면도이며, 도 1의 (b)는 A-A' 방향인 워드 라인을 따라 자른 단면도이며, 도 1의 (c)는 B-B' 방향인 셀 스트링 방향으로 자른 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 셀 소자의 전하 저장 노드의 다른 실시 형태를 도시한 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 셀 소자의 전하 저장 노드들을 도시한 단면도들이다.
도 4는 본 발명의 제3 실시예에 따른 셀 소자를 도시한 단면도들로서, 도 4의 (a)는 "T"형 구조에 대한 단면도이며, 도 4의 (b)는 “T"형 구조가 2 층으로 된 것이며, 도 4의 (c)는 "T"형 구조가 다층으로 적층된 구조에 대한 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 셀 스트링을 도시한 단면도들로서, 도 5의 (a)는 셀 스트링의 가장자리에 있는 스위칭 소자의 소스/드레인이 제어 전극과 겹치지 않게 형성된 것이고, 도 5의 (b)는 스위칭 소자의 소스/드레인이 제어 전극과 겹치도록 형성된 단면도이다.
도 6은 도 5의 셀 스트링의 단면도에서 일부의 셀에 대하여 도시한 확대 단면도이다.
도 7은 본 발명의 제4 실시예에 따른 셀 스트링의 셀 소자의 다른 실시 형태 를 도시한 단면도이다.
도 8은 본 발명의 제5 실시예에 따른 셀 스트링을 도시한 단면도들로서, 도 8의 (a)는 스위칭 소자의 셀과 인접하지 않은 소스/드레인이 게이트 전극 또는 제어전극과 겹치지 않게 형성된 것을 도시한 단면도이며, 도 8의 (b)는 상기 소스/드레인이 게이트 전극 또는 제어전극과 겹치게 형성된 것을 도시한 단면도이다.
< 도면의 주요부분에 대한 부호의 설명 >
500, 501, 502, 503 : 셀 스트링
390, 391, 392, 393, 394, 395, 396, 397 : 스위칭 소자
200, 201, 202, 203, 300, 301, 302, 303 : 셀 소자
1 : 반도체 기판
2, 3 : 스위칭 소자의 소스/드레인
6 : 바디
7 : 투과 절연막
8 : 전하저장노드
9 : 컨트롤 절연막
10 : 제어전극
12, 42 : 제1 층
13, 43 : 제2 층
14, 44 : 제3 층
15, 45 : 제4 층
16, 46 : 제5 층
17, 47 : 제6 층
18 : 제7 층
19 : 격리 절연막
20 : 워드 라인
21 : 스페이서
22 : 제1 절연막
23 : 제2 절연막
24 : 셀 소자의 소스/드레인
'D' : 반전층
Claims (25)
- 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 적어도 하나 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서,상기 셀 소자는반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;을 구비하며,상기 셀 소자는 소스/드레인을 포함하지 아니하며,상기 전하 저장 노드는 다수 개의 층으로 이루어지며 상기 전하 저장 노드에서 인접한 층의 면적 또는 체적은 서로 상이하며,상기 스위칭 소자는반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막위에 형성된 제어 전극; 및 소스/드레인;을 구비하며,상기 스위칭 소자의 소스/드레인은 셀 소자와 연결되는 쪽에는 형성되지 아니하고 셀 소자와 연결되지 않는 쪽에만 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 적어도 하나 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서,상기 셀 소자는반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막위에 순차적으로 형성된 전하 저장 노드 및 컨트롤 절연막; 상기 컨트롤 절연막위에 형성된 제어 전극; 상기 제어 전극과 겹치지 않도록 형성되는 소스/드레인;을 구비하며,상기 전하 저장 노드는 다수 개의 층으로 이루어지며 상기 전하 저장 노드에서 인접한 층의 면적 또는 체적은 서로 상이하며,상기 스위칭 소자는반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막위에 형성된 제어 전극; 및 소스/드레인;을 구비하며,상기 스위칭 소자의 소스/드레인은 상기 스위칭 소자의 제어전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 적어도 하나 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서,상기 셀 소자는반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막위에 순차적으로 형성된 전하 저장 노드 및 컨트롤 절연막; 상기 컨트롤 절연막위에 형성된 제어 전극; 상기 제어 전극과 겹치지 않도록 형성되는 소스/드레인;을 구비하며, 상기 전하 저장 노드는 다수 개의 층으로 이루어지며 상기 전하 저장 노드에서 인접한 층의 면적 또는 체적은 서로 상이하며,상기 스위칭 소자는반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막위에 형성된 제어 전극; 및 소스/드레인;을 구비하며,상기 스위칭 소자의 소스/드레인은 셀 소자와 연결되는 쪽 및 셀 소자와 연결되지 않는 쪽의 모두에 형성되며, 셀 소자와 연결되는 쪽의 소스/드레인은 상기 스위칭 소자의 제어전극과 겹치지 않게 형성되며, 셀 소자와 연결되지 않는 쪽의 소스/드레인은 상기 스위칭 소자의 제어전극과 겹치도록 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 삭제
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 플래시 메모리 셀 스트링은, 상기 셀 소자 및 상기 스위칭 소자의 제어 전극의 측면에 절연성 스페이서를 더 구비하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제2항 내지 제3항 중 어느 한 항에 있어서, 상기 스위칭 소자의 소스/드레인은 셀 소자의 소스/드레인보다 높은 농도로 도핑되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 스위칭 소자는 제어전극 아래에 형성된 게이트 절연막을 더 구비하고,상기 스위칭 소자의 게이트 절연막은 셀 소자의 투과 절연막, 전하 저장노드 및 컨트롤 절연막과 동일하게 형성되거나, 한층 또는 다층의 절연막으로 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 투과 절연막은 한층 또는 다층의 절연막으로 형성되며, 상기 투과 절연막이 다층의 절연막으로 형성되는 경우 투과 절연막에서 인접한 층은 유전상수 또는 밴드갭이 다른 물질들로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 전하 저장 노드는 도전성 물질로 이루어지며, 상기 전하 저장 노드에서 인접한 층은 식각 선택비가 다른 물질로 구성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 컨트롤 절연막은 단층 또는 다층으로 형성되며, 상기 컨트롤 절연막이 다층으로 형성되는 경우 컨트롤 절연막에서 인접한 층은 유전상수 또는 밴드갭이 다른 물질들로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어전극은 단층 또는 다층으로 형성되며, 상기 제어 전극이 다층으로 형성되는 경우 제어 전극에서 인접한 층은 일함수가 다른 물질들로 이루어지는 것을 특징으로 하며,상기 제어전극을 구성하는 물질은 고농도 도우핑된 Si, 폴리 Si, 폴리 Ge, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼서 Ge, 아몰퍼스 SiGe, 금속산화물, 금속, 금속질화물, 실리사이드 중에서 하나 또는 둘 이상으로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어전극 아래에 채널이 형성되는 영역의 도우핑 농도는 채널이 형성되지 않는 영역의 도우핑 농도보다 높은 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 전하 저장 노드는 워드 라인 방향을 따라 자른 단면에서 "I" 또는 "T"자형으로 이루어지거나, "I" 또는 "T"자형이 수직으로 반복 배치되는 형태로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 제13항에 있어서, 상기 전하 저장 노드는 셀 스트링 방향을 따라 자른 단면에서 "I" 또는 "T"자형으로 이루어지거나, "I" 또는 "T"자형이 수직으로 반복 배치되는 형태로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링.
- 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 스위칭 소자에 있어서,상기 스위칭 소자는반도체 기판;상기 반도체 기판위에 형성된 투과 절연막;상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 및상기 셀 소자와 연결되는 쪽에는 형성되지 않고 셀 소자와 연결되지 않는 쪽에만 형성되는 소스/드레인;을 구비하며,상기 전하 저장 노드는 다수 개의 층으로 이루어지며 상기 전하 저장 노드에서 인접한 층의 면적 또는 체적이 상이한 것을 특징으로 하는 플래시 메모리 셀 스 트링의 스위칭 소자.
- 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 스위칭 소자에 있어서,상기 스위칭 소자는반도체 기판;상기 반도체 기판위에 형성된 투과 절연막;상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 및상기 셀 소자와 연결되는 쪽 및 상기 셀 소자와 연결되지 않는 쪽에 모두 형성된 소스/드레인;을 구비하며,상기 전하 저장 노드는 다수 개의 층으로 이루어지며 상기 전하 저장 노드에서 인접한 층의 면적 또는 체적과 상이하며, 상기 소스/드레인은 상기 제어 전극과 겹치지 않게 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 스위칭 소자.
- 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 스위칭 소자에 있어서,상기 스위칭 소자는반도체 기판;상기 반도체 기판위에 형성된 투과 절연막;상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 및상기 셀 소자와 연결되는 쪽 및 상기 셀 소자와 연결되지 않는 쪽에 모두 형성된 소스/드레인;을 구비하며,상기 전하 저장 노드는 다수 개의 층으로 이루어지며 상기 전하 저장 노드에서 인접한 층의 면적 또는 체적과 상이하며,상기 셀 소자와 연결되는 쪽의 소스/드레인은 제어 전극과 겹치지 않게 형성되고, 상기 셀 소자와 연결되지 않는 쪽의 소스/드레인은 제어 전극과 겹치도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 스위칭 소자.
- 제15항 내지 제17항 중 어느 한 항에 있어서, 상기 전하 저장 노드는 도전성 물질로 이루어지며, 상기 전하 저장 노드에서 인접한 층은 식각 선택비가 다른 물질로 구성되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 스위칭 소자.
- 제15항 내지 제17항 중 어느 한 항에 있어서, 상기 전하 저장 노드는 워드 라인 방향을 따라 자른 단면에서 "I" 또는 "T"자형으로 이루어지거나, "I" 또는 "T"자형이 수직으로 반복 배치되는 형태로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링의 스위칭 소자.
- 제19항에 있어서, 상기 전하 저장 노드는 셀 스트링 방향을 따라 자른 단면에서 "I" 또는 "T"자형으로 이루어지거나, "I" 또는 "T"자형이 수직으로 반복 배치되는 형태로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링의 스위칭 소자.
- 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 셀 소자에 있어서,상기 셀 소자는반도체 기판;상기 반도체 기판위에 형성된 투과 절연막;상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;을 구비하며,상기 전하 저장 노드는 다수 개의 층으로 이루어지며 상기 전하 저장 노드에서 인접한 층의 면적 또는 체적은 서로 상이하며,상기 셀 소자는 소스/드레인을 포함하지 않는 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자.
- 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 셀 소자에 있어서,상기 셀 소자는반도체 기판;상기 반도체 기판위에 형성된 투과 절연막;상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 및상기 제어 전극과 겹치지 않도록 형성되는 소스/드레인;을 구비하며,상기 전하 저장 노드는 다수 개의 층으로 이루어지며 상기 전하 저장 노드에서 인접한 층의 면적 또는 체적과 서로 상이한 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자.
- 제21항 내지 제22항 중 어느 한 항에 있어서, 상기 전하 저장 노드는 도전성 물질로 이루어지며, 상기 전하 저장 노드에서 인접한 층은 식각 선택비가 다른 물질로 구성되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자.
- 제21항 내지 제22항 중 어느 한 항에 있어서, 상기 전하 저장 노드는 워드 라인 방향을 따라 자른 단면에서 "I" 또는 "T"자형으로 이루어지거나, "I" 또는 "T"자형이 수직으로 반복 배치되는 형태로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자.
- 제24항에 있어서, 상기 전하 저장 노드는 셀 스트링 방향을 따라 자른 단면에서 "I" 또는 "T"자형으로 이루어지거나, "I" 또는 "T"자형이 수직으로 반복 배치 되는 형태로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자.
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