KR20090059681A - 플래시 메모리 셀 스트링, 셀 소자, 및 그 제조 방법 - Google Patents

플래시 메모리 셀 스트링, 셀 소자, 및 그 제조 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 셀 스트링 및 그 제조방법에 관한 것이다. 상기 플래시 메모리 셀 스트링은 다수 개의 셀 소자 및 상기 셀 소자의 끝단에 연결되는 스위칭 소자를 구비한다. 상기 셀 소자는 반도체 기판, 반도체 기판에 순차적으로 적층되는 투과 절연막, 전하 저장 노드, 컨트롤 절연막 및 제어 전극을 구비하고, 소스/드레인 영역은 형성되지 않는다. 상기 플래시 메모리 셀 스트링에서 상기 셀 소자와 셀 소자의 사이의 반도체 기판에는 매몰 절연막을 구비하여, 소스/드레인 기능을 수행하는 반전층이 쉽게 형성되도록 한다. 상기 스위칭 소자는 셀 소자와 연결된 쪽에 소스 또는 드레인 영역을 구비하지 않으며, 셀 소자와 연결되지 않은 쪽에 소스 또는 드레인 영역을 구비한다.
본 발명에 의하여 NAND 플래시 메모리의 셀 소자의 축소화 특성과 성능을 개선하고, 필요시 제어 전극 및 전하 저장 노드로부터의 fringing 전계를 통해 채널의 반전층을 유기해서 셀과 셀 사이 또는 셀 스트링이 전기적으로 연결되도록 한다.
NAND 플래시, 소스/드레인, non-overlap, 메모리, 고집적, fringing 전계, 나노소자, I형, T형, 전하저장노드, 매몰 절연막

Description

플래시 메모리 셀 스트링, 셀 소자, 및 그 제조 방법{Flash memory device, cell string and fabricating method thereof}
본 발명은 NAND 플래시 메모리 셀 소자, 스위칭 소자, 셀 스트링 및 그 제조방법에 관한 것으로서, 보다 상세하게는 MOS 기반 플래시 메모리 소자의 축소화 특성과 성능을 개선하고 메모리 용량을 늘리기 위한 새로운 NAND 플래시 메모리 셀 소자 구조 및 셀 스트링에 관한 것이다.
최근 플래시 메모리는 가전 및 휴대용 전자기기에서 그 수요가 급속히 증가하고 있고, 또한 지속적인 용량의 증가를 요구하고 있다. 향후 20 nm 급까지 셀 소자의 축소화가 예상되고 있다.
낸드 (NAND) 플래시 메모리의 집적도는 IT 기술의 발전에 따라 계속 증가되는 것이 요구되고 있다. 낸드 플래시 메모리의 집적도는 셀 소자의 집적도에 의해 크게 좌우된다. 최근, 셀 소자의 게이트 길이가 50 nm 이하로 줄어들고 있고, 메모리 용량은 수십 기가 비트에 이르고 있다. 이러한 추세 속에서 기존의 플로팅 게이트를 이용하여 높은 커플링 효과와 작은 cross-talk을 갖는 유자형(U-shape) 플로팅 폴리 전극을 가지는 다중 레벨(multi-level) 셀(U-shape floating-poly cell for MLC(multi-level cell) NAND flash memroy devices, in the 13th Korean Conference on Semiconductors, p. 103, 2006)이 삼성전자에 의해 발표가 되었다. 그러나 셀의 축소화에 따라 유자형(U-shape) 플로팅 폴리 전극을 형성하기 위해서는 채널 폭 방향의 피치가 약 100 nm 이상 되어 문제가 된다. 또한 축소화에 따라 유자형 구조 및 기존의 구조는 약 45 nm 게이트 길이 이하에서 심각한 짧은채널효과을 보인다. 또한 다중 레벨 (multi-level) 셀의 요구가 증가되고 있는데, 셀 소자의 축소화에 따른 심각한 짧은채널효과는 다중 레벨 셀을 구현에 있어 문턱전압 산포를 크게 하기 때문에 큰 어려움이 예상되고 있다. 향후 계속해서 게이트 길이가 줄어들어야 집적도를 향상시킬 수 있는데, 이를 다른 대안이 고려되어야 한다. 기존의 플로팅 폴리 전극을 갖는 소자의 집적도를 높이기 위하여 다양한 연구가 진행이 되고, 개발이 되었다. 이러한 연구 결과의 예로써 FinFET, 함몰형 채널 소자 등과 같은 3차원 구조를 가지는 메모리 셀들이 있고, 질화막 또는 절연성 저장 전극을 사용하는 SONOS, NFGM 등의 플래시 메모리 소자가 있다. 위와 같은 소자들은 기존의 플로팅 폴리 전극을 가지는 플래시 메모리의 축소화 문제점을 해결하는 하나의 방안이 되고 있다. 그러나 이러한 개선된 소자들 역시 40 nm 급 또는 그 이하의 게이트 길이에 대해서는 짧은채널효과에 의해 특성이 크게 저하되거나 축소화가 불가능한 문제에 직면하게 된다.
셀 소자의 게이트 길이를 40 nm 또는 그 이하로 줄일 경우 발생하는 짧은채널효과를 억제하고 문턱전압의 산포를 줄이기 위해 평탄채널 소자에서 비대칭 소스/드레인 구조를 갖는 SONOS (or TANOS: TaN-AlO-SiN-Oxide-Si) 셀 소자 (K. T. Park et al, A 64-cell NAND flash memory with asymmetric S/D structure for sub-40 nm technology and beyond, in Technical Digest of Symposium on VLSI Technology, p. 24, 2006)가 삼성전자에 의해 발표되었다. 셀 소자의 게이트를 중심으로 한쪽은 소스나 드레인에 해당하는 영역이 있고 다른 쪽에는 소스나 드레인이 없는 구조이다. 소스나 트레인이 없는 영역에 제어 전극으로부터의 fringing 전계를 이용하여 반전층을 형성되도록 하여 짧은채널효과를 억제하는 구조이다. 비록 기존의 소스/드레인 영역을 갖는 평탄 채널을 갖는 SONOS 셀 소자에 비해 축소화 특성은 개선되지만, 셀 소자의 소스/드레인 중 어느 한쪽은 제어전극과 겹치는 형태로 형성되기 때문에 40 nm 이하의 채널길이에서 짧은채널효과를 보이며, 궁극적으로 평탄채널 구조가 갖는 축소화 한계에 직면하게 된다.
기존의 평탄채널 구조에서 발생하는 짧은채널효과를 줄이기 위해 채널을 함몰시키고 저장전극으로 도전성 플로팅 게이트를 적용한 플래시 소자구조(S.-P. Sim et al, Full 3-dimensional NOR flash cell with recessed channel and cylindrical floating gate - A scaling direction for 65 nm and beyond, in Technical Digest of Symposium on VLSI Technology, p. 22, 2006)가 삼성전자에 의해 발표되었다. 소자 축소화에 따라 함몰영역의 폭이 축소화되어야 하고 이에 따라 소자 특성 저항 및 소자의 불균일성이 증가하게 된다.
본 발명자는 한국특허 (출원번호: 10-2006-0121143, 명칭 : 고집적 플래시 메모리 셀 스트링, 셀 소자, 및 그 제조 방법)에서 본 발명에서와 같이 소스/드레인이 없는 셀 소자로 구성된 셀 스트링을 제안하였다. 상기 특허를 기반으로 하여 본 특허에서는 변형된 형태를 보인다. 본 특허에서는 매몰 절연막을 형성하여 read 동작에서 on 전류 특성을 개선하고자 하였다.
이와 같이, 상기와 같은 기존의 발표된 소자들이 갖는 문제점인 축소화에 따른 짧은채널효과와 성능저하를 억제할 수 있는 새로운 구조의 고집적/고성능 플래시 메모리 소자를 개발할 필요성이 요구되었다.
전술한 문제점들을 해결하기 위한 본 발명의 목적은 축소화 특성 및 성능이 우수하고 기존의 평탄 채널 구조를 갖는 플래시 메모리 셀 소자, 플래시 메모리 셀 스트링 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 전술한 플래시 메모리 셀 스트링 및 셀 소자에 있어 소스/드레인이 없어도 읽기 전류를 증가시키는 구조를 제공하고, 소자의 특성을 개선하는 전하저장노드의 구조를 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 특징은 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 적어도 하나 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 관한 것으로서, 상기 플래시 메모리의 셀 스트링의 상기 셀 소자는
반도체 기판; 상기 반도체 기판위에 형성되며 상기 반도체 기판과 다른 반도체로 형성되는 제1 반도체 박막; 상기 제1 반도체 박막위에 형성되며 상기 반도체 기판과 같은 반도체로 형성되는 제2 반도체 박막; 상기 제2 반도체 박막 위에 형성되는 투과 절연막; 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 상기 셀 소자와 셀 소자의 사이의 제1 반도체 박막에 형성되는 매몰 절연막;을 구비하며, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 않는다.
본 발명의 다른 특징에 따른 플래시 메모리의 셀 스트링에 있어서, 셀 소자는 반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 및 상기 셀 소자와 셀 소자 사이의 반도체 기판에 형성되는 매몰 절연막; 을 포함하고, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 않는다.
본 발명의 또 다른 특징에 따른 플래시 메모리의 셀 스트링에 있어서, 셀 소자는 반도체 기판; 상기 반도체 기판위에 형성되며 상기 반도체 기판과 다른 반도체로 형성되는 제1 반도체 박막; 상기 제1 반도체 박막위에 형성되며 상기 반도체 기판과 같은 반도체로 형성되는 제2 반도체 박막; 상기 제2 반도체 박막 위에 형성되는 투과 절연막; 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 상기 제1 반도체 박막에 형성되는 매몰 절연막; 을 구비하며, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 아니하며, 상기 매몰 절연막은 상기 셀 스트링의 셀 소자 영역의 제1 반도체 박막에 전체적으로 형성된다.
본 발명의 또 다른 특징에 따른 플래시 메모리의 셀 스트링에 있어서, 셀 소자는 반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 및 상기 반도체 기판에 형성되는 매몰 절연막; 을 포함하고, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 아니하며, 상기 매몰 절연막은 상기 셀 스트링의 셀 소자 영역의 반도체 기판에 전체적으로 형성된다.
전술한 특징들에 따른 플래시 메모리 셀 스트링의 스위칭 소자는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 제어 전극과 겹치지 않도록 형성되거나, 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 제어 전극과 겹치도록 형성될 수 있다.
전술한 특징에 따른 플래시 메모리 셀 스트링에 있어서, 상기 셀 소자 및 상기 스위칭 소자의 제어 전극의 측면에 절연성 스페이서를 형성하거나, 상기 셀 소자 및 상기 스위칭 소자의 제어 전극의 측면에 절연성 스페이서를 형성하고 상기 절연성 스페이서들의 사이에 절연막을 형성할 수 있다.
본 발명의 다른 특징에 따른 플래시 메모리는, 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지며,
상기 셀 소자는 반도체 기판; 상기 반도체 기판위에 형성되며 상기 반도체 기판과 다른 반도체로 형성되는 제1 반도체 박막; 상기 제1 반도체 박막위에 형성되며 상기 반도체 기판과 같은 반도체로 형성되는 제2 반도체 박막; 상기 제2 반도체 박막 위에 형성되는 투과 절연막; 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 상기 제2 반도체 박막의 표면에 형성되는 소스 및 드레인 영역; 상기 셀 소자와 셀 소자의 사이의 제1 반도체 박막에 형성되되, 상기 소스 및 드레인 영역의 하부에 형성되는 매몰 절연막; 을 구비하고, 상기 소스 및 드레인 영역은 상기 제어 전극과 겹치지 않도록 형성된다.
본 발명의 또 다른 특징에 따른 플래시 메모리의 셀 스트링의 셀 소자는 반 도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막위에 순차적으로 형성된 저장 노드 및 컨트롤 절연막; 상기 컨트롤 절연막위에 형성된 제어 전극; 상기 반도체 기판의 표면에 형성되는 소스 및 드레인 영역; 셀 소자와 셀 소자 사이의 반도체 기판에 형성되되 상기 소스 및 드레인 영역의 하부에 형성되는 매몰 절연막;을 구비하고, 상기 소스 및 드레인 영역은 상기 제어 전극과 겹치지 않도록 형성된다.
본 발명의 또 다른 특징에 따른 플래시 메모리의 셀 스트링의 스위칭 소자는, 상기 셀 소자와 연결되는 쪽의 소스 또는 드레인이 형성되지 아니하고, 셀 소자와 연결되지 않는 쪽에만 소스 또는 드레인이 형성되는 것을 특징으로 하며,
상기 스위칭 소자의 제어 전극의 양쪽의 반도체 기판에 매몰 절연막을 형성하거나, 스위칭 소자의 제어 전극을 기준으로 셀 소자와 연결되는 쪽의 반도체 기판에 매몰 절연막을 형성하거나, 스위칭 소자의 제어 전극을 기준으로 셀 소자와 연결되지 않는 쪽의 반도체 기판에 매몰 절연막을 형성한다.
본 발명의 또 다른 특징에 따른 플래시 메모리의 셀 스트링의 스위칭 소자는, 셀 소자와 연결되는 쪽 및 상기 셀 소자와 연결되지 않는 쪽에 모두 소스 또는 드레인 영역을 구비하고, 상기 소스 또는 드레인 영역은 제어 전극과 겹치지 않게 형성되는 것을 특징으로 하며, 상기 스위칭 소자의 제어 전극의 양쪽의 반도체 기판에 매몰 절연막을 형성하거나, 스위칭 소자의 제어 전극을 기준으로 셀 소자와 연결되는 쪽의 반도체 기판에 매몰 절연막을 형성하거나, 스위칭 소자의 제어 전극을 기준으로 셀 소자와 연결되지 않는 쪽의 반도체 기판에 매몰 절연막을 형성한 다.
본 발명의 또 다른 특징에 따른 플래시 메모리의 셀 스트링의 스위칭 소자는, 셀 소자와 연결되는 쪽 및 상기 셀 소자와 연결되지 않는 쪽에 모두 소스 또는 드레인 영역을 구비하고, 상기 셀 소자와 연결되는 쪽의 소스 또는 드레인은 제어 전극과 겹치지 않게 형성되고, 상기 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 제어 전극과 겹치도록 형성되는 것을 특징으로 하며,
상기 스위칭 소자의 제어 전극 양쪽에 있는 반도체 기판에 매몰 절연막을 형성하거나, 스위칭 소자의 제어 전극을 기준으로 셀 소자와 연결되는 쪽의 반도체 기판에 매몰 절연막을 형성하거나, 스위칭 소자의 제어 전극을 기준으로 셀 소자와 연결되지 않는 쪽의 반도체 기판에 매몰 절연막을 형성한다.
본 발명의 또 다른 특징에 따른 플래시 메모리 소자의 제조 방법은,
(a) 반도체 기판위에 SiGe 박막 및 실리콘 박막을 순차적으로 형성하는 단계와;
(b) 상기 반도체 기판, SiGe 박막 및 실리콘 박막에 소자격리영역을 형성하는 단계와;
(c) 상기 결과물위에 투과 절연막을 형성하는 단계와;
(d) 상기 결과물위에 전하저장 노드를 형성하는 단계와;
(e) 상기 결과물위에 컨트롤 절연막 및 제어전극을 순차적으로 형성하는 단계와;
(f) 상기 제어전극 사이의 SiGe 박막에 매몰 절연막을 형성하는 단계와;
(g) 셀 소자 영역을 제외한 영역에서 소스/드레인 영역을 형성하는 단계와;
(h) 상기 결과물 위에 층간 절연막을 형성하는 단계와;
(i) 셀 소자를 제외한 영역의 소자에서 콘택이 필요한 곳에 콘택(contact)을 형성하고 금속층을 순차적으로 형성하는 단계를 포함한다.
본 발명의 또 다른 특징에 따른 플래시 메모리 소자의 제조 방법은,
(a) 반도체 기판에 소자격리영역을 형성하는 단계와;
(b) 상기 결과물위에 투과 절연막을 형성하는 단계와;
(c) 상기 결과물위에 전하저장 노드를 형성하는 단계와;
(d) 상기 결과물위에 컨트롤 절연막 및 제어전극을 순차적으로 형성하는 단계와;
(e) 상기 제어전극 사이의 반도체 기판에 매몰 절연막을 형성하는 단계와;
(f) 셀 소자 영역을 제외한 영역에서 소스/드레인 영역을 형성하는 단계와;
(g) 상기 결과물 위에 층간 절연막을 형성하는 단계와;
(h) 셀 소자 영역을 제외한 영역의 소자에서 콘택이 필요한 곳에 콘택(contact)을 형성하고 금속층을 순차적으로 형성하는 단계를 포함한다.
이상에서와 같이, 낸드 플래시 메모리라는 특수성 하에서 하나의 셀 스트링을 구성하는 낸드 플래시 메모리 셀이 소스/드레인 영역이 없거나 소스/드레인 영역이 제어전극과 겹치지 않은 평탄채널 구조의 셀 소자를 구성하여 40 nm 이하의 게이트 길이에서도 짧은채널효과를 기존의 소스/드레인이 있는 평탄채널 구조의 셀 에 비해 더 억제하여 축소화 특성을 개선하는 장점을 갖고 있다. 이들 장점과 더불어 다음과 같은 추가의 장점이 있다.
첫째, 셀 소자와 더불어 셀 스트링을 선택하는 소자에서도 같은 소스 또는 드레인이 제어전극 (또는 게이트 전극)과 겹치지 않게 하여 집적도를 높일 수 있다. 즉, 셀 스트링 자체의 집적도가 향상된다.
둘째, 본 발명에서 어떤 셀 스트링에 있는 셀 소자의 소스/드레인이 없거나 제어전극과 겹치지 않은 구조를 갖고 있기 때문에 GIDL (Gate Induced Drain Leakage)이 상대적으로 매우 적어 off 상태의 전류를 더욱 줄일 수 있으며, 소스/드레인이 없는 경우 소스/드레인과 기판 사이의 접합 누설전류가 생기지 않고, 비록 소스/드레인이 제어전극과 겹치지 않는 형태로 존재하더라도 폭이 좁기 때문에 접합에 의한 누설전류가 줄어든다.
셋째, 기존의 평탄채널 구조를 이용하기 때문에 메모리 소자 개발 비용이 감소한다.
넷째, 기판 내부의 절연층을 형성하여 절연층과 기판 사이의 계면 전하를 이용하여 fringing 전계에 의한 채널의 반전층 형성이 용이 하도록 도와주어 on 상태의 전류를 좀 더 크게 할 수 있다.
이하, 도 12를 참조하여 본 발명의 효과 중 하나를 설명한다.
도 12는 본 발명의 효과 중 하나를 설명하기 위해 준비되었다. y 축은 채널폭이 20 nm인 셀 소자의 읽기 동작의 드레인 전류를 표시하였다. x 축은 상기 스위칭 소자의 소스 또는 드레인에 인가되는 전압이다. 이 도면에서 상기 매몰 절연막 의 두께는 10 nm이고 폭은 25 nm이다. 상기 제어전극의 길이는 25 nm, 그리고 제어전극과 인접한 제어전극 사이의 거리는 25 nm이다. 상기 실리콘 박막의 두께는 15 nm이고 매몰 절연막의 가장자리에는 5ㅧ1010 cm-2의 계면전하가 있다고 가정하였다. 이 도면에서 셀 스트링의 모든 셀은 지워진 상태이다. 셀 스트링에서 하나의 셀의 제어전극에 0 V를 인가하고 나머지 셀의 제어전극에는 4.5 V의 pass 전압을 인가하였다. 결과적으로 이 셀 스트링에는 전류가 잘 흘러야 한다. 즉, 가능한 한 큰 전류가 흐르는 것이 바람직하다. 도 12에서 인접한 셀 사이에 매몰 절연막을 형성한 경우 open circle 형의 심볼로 표시되어 있고, 매몰 절연막이 없는 경우 solid circle 심볼로 표시되어 있다. Open circle 심볼로 표시된 전류가 본 발명의 결과이며, 매몰 절연막이 없는 경우에 비해 0.3 V의 전압 이상에서 약 4배 정도 더 큰 전류를 보이고 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 고집적 NAND 플래시 메모리 셀 스트링의 구조 및 동작에 대하여 구체적으로 설명한다. 이하 도면에서 본 발명의 주요 특징을 분명하게 보이기 위해 절연층, 콘택(contact), 금속 배선 등을 도면에서 제외하였다.
도 1의 (a)와 (b)는 본 발명의 바람직한 실시예에 따른 NAND 플래시 메모리 셀 스트링에 대한 단면도를 도시한 것이다. 도 1의 (a)를 참조하면, 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀 스트링(500)은 다수 개의 셀 소자(Cell Transistors)(100, 101, 102, 103) 및 제1 스위칭 소자(180), 제2 스위칭 소자(181)을 구비한다. 도 1의 (b)를 참조하면, 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀 스트링(501)은 다수 개의 셀 소자 (100, 101, 102, 103) 및 제1 스위칭 소자(182), 제2 스위칭 소자(183)을 구비한다. 도 1의 (a)와 (b)의 차이점은 스위칭 소자에 있다. 도 1의 (a)에서 스위칭 소자(180, 181)는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 파선으로 된 원으로 표시된 'A'와 'B'에서 보인 것과 같이 제어 전극과 겹치지 않도록 형성되어 있다. 도 1의 (b)에서 스위칭 소자(182, 183)는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 파선으로 된 원으로 표시된 'A'와 'B'에서 보인 것과 같이 제어 전극과 겹치도록 형성되어 있다. 도 1의 (a)와 (b)에서, 반도체 기판(1)의 표면 근처에는 SiGe 층(4)과 매몰 절연막(5)이 형성되어 있다. 이들 영역 위에는 반도체 박막(6)이 형성되어 있고, 바람직하게는 실리콘 박막이다. 'D'로 표시된 것은 반전층을 의미하며, 제어전극(10)에 읽기를 위한 전압이 주어졌을 때 제어전극(10)의 측면에서 프린징(fringing) 전계가 나와 유기되는 것이다. 만약 전하저장노드(8)가 도전성 물질로 되어 있다면 제어전극(10)의 전압이 커플링되어 상기 전하저장노드의 측면에서도 프린징 전계가 나와 반전층('D') 유기를 도울 수 있다. 상기 반전층은 플래시 메모리 동작에서 소스/드레인 영역을 대신할 수 있다. 기존의 셀 스트링에서, 소스/드레인 영역은 인접한 셀과 셀 사이 또는 인접한 제어전 극(10)과 제어전극(10) 사이의 반도체에 형성되되 제어전극과 겹치게 형성된다. 상기 소스/드레인을 제거하고 그 역할을 유기된 반전층('D')으로 대치함으로써 소자의 축소화 특성을 크게 개선할 수 있다. 특히, 인접한 셀과 셀 사이 또는 인접한 제어전극(10)과 제어전극(10) 사이의 반도체 기판에 형성된 매몰 절연막(5)은 상기 반전층이 쉽게 형성될 수 있도록 하여, 상기 셀 스트링을 통해 전류가 흘러야 할 경우 전류의 크기를 크게 증가시킬 수 있는 특징이 있다. 특히, 상기 셀 소자 및 스위칭 소자가 n 형 MOSFET으로 구성되는 경우, 상기 매몰 절연막과 상기 반도체 기판의 계면에 존재하는 양의 계면전하는 상기 반전층 유기를 더욱 쉽게 한다. 상기 반도체 박막(6)은 도우핑을 낮게 하여 채널에서의 캐리어 이동도를 증가시켜, 셀 소자가 모두 turn-on되었을 때 높은 전류가 흐르도록 할 수 있다.
도 2는 본 발명의 도 1과 유사한 구조를 갖는 셀 스트링을 보이고 있다. 도 2의 (a)에서는 스위칭 소자(280, 281)의 제어전극(10)을 기준으로 셀 소자와 인접하지 않는 쪽의 소스 또는 드레인이 제어전극과 겹치지 않게 형성되어 있다. 도 2의 (b)에서는 스위칭 소자(282, 283)의 제어전극(10)을 기준으로 셀 소자와 인접하지 않는 쪽의 소스 또는 드레인이 제어전극과 겹치게 형성되어 있다. 도 2에서는 도 1의 구조에서 보인 SiGe 층(4)이 제거되어 있다. 소자가 turn-on될 때, 반전층('D') 형성은 도 1에서 설명한 것과 같은 원리에 의해 형성된다. 매몰 절연막(5)은 도 1에서 언급된 것과 같이 반전층('D')이 쉽게 형성될 수 있도록 하여, 상기 셀 스트링을 통해 전류가 흘러야 할 경우 전류의 크기를 크게 증가시킬 수 있는 특징이 있다. SiGe 층이 없다는 것을 제외하면 도 1의 특징의 거의 그대로 적용된다. 여기서 SiGe 층의 유무는 전기적으로나 공정 측면에서 영향을 미칠 수 있으나, 본 발명의 특징에는 큰 영향이 없다. 특히, 제작공정에서 SiGe 층이 실리콘에 비해 식각이 잘 되기 때문에, 이러한 성질을 이용하여 매몰 절연막(5)을 효과적으로 구현할 수 있는 특징이 있다.
도 3의 (a)와 (b)는 각각 도 1과 도 2에서 보인 셀 스트링에서 2개의 셀 소자에 대한 단면을 보인다. 도 3의 (a)와 (b)에서 점선으로 표시된 화살표는 제어전극(10)과 도전성 전하저장노드(8)의 측면에서 나오는 프린징 전계를 나타낸다. 만약 도전성 전하저장노드(8) 대신 질화막과 같은 절연성 전하저장노드를 적용하는 경우는 주로 제어전극(10)에서 프린징 전계가 나온다. 셀에 대한 설명은 도 1과 2에서 설명된 내용이 그대로 적용된다.
도 4는 도 1에 보여진 셀 스트링의 구조를 변형한 구조를 도시한 단면도이다. 도 4의 (a)와 (b)는 도 1의 (a)와 (b)에 각각 대응되는 것으로, 차이점은 스위칭 소자의 제어전극(10)을 기준으로 셀 소자와 인접하지 않는 영역에 매몰 절연막(5)이 형성되어 있다는 것이다. 기본적으로, 도 4의 (a)에서 스위칭 소자(184, 185)는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 파선으로 된 원으로 표시된 'A'와 'B'에서 보인 것과 같이 제어 전극과 겹치지 않도록 형성되어 있다. 도 4의 (b)에서 스위칭 소자(186, 187)는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 파선으로 된 원으로 표시 된 'A'와 'B'에서 보인 것과 같이 제어 전극과 겹치도록 형성되어 있다.
도 5의 (a), (b), (c)는 셀 어레이의 일부인 2ㅧ2 어레이에 대한 평면도, 워드라인 방향의 단면도, 셀 스트링 방향의 단면도를 각각 보이고 있다. 도 5의 (a)에서는 워드라인(20)은 일례로 스트링과 수직하는 방향으로 각 셀의 제어전극(10)이 연결되어 구성되어 있다. 도 5의 (b)는 워드라인(20) 방향으로 자른 단면도인데, 전하저장노드는 특성이 다른 도전성 물질(12, 13, 14)로 구성되며, 영문자 "I"와 유사하게 형성되어 있다. 영역 13의 물질은 영역 12와 14의 물질과 다른 특성을 갖는다. 예를 들어, 상기 전하저장노도는 영역 12와 14의 물질을 폴리실리콘으로, 그리고 영역 13을 폴리 SiGe으로 구성될 수 있다.
이하, 전술한 구조를 형성하기 위한 제조공정을 간단히 설명한다. 터널링 절연막(7)을 형성하고 영역 12, 13, 14의 물질들을 순차적으로 적층한다. 전하저장노드를 정의하기 위한 마스크를 사용하여 영역 12, 13, 14를 식각한다. 식각된 측면을 통해 습식 또는 건식으로 SiGe 층을 선택적으로 식각하고 컨트롤 절연막을 형성한 뒤, 제어전극을 형성한다. 그리고 워드라인(20)을 따라 자르면 도 5의 (b)와 같은 단면이 얻어진다. 도 5의 (b)에서 보인 것과 같이 도전성 전하저장노드를 "I" 형으로 구현함으로써, 제어전극(10)과 도전성 전하저장노드 사이의 커플링 비(coupling ratio)를 높일 수 있기 때문에 프로그램이나 이레이즈 속도를 개선할 수 있다. 또한 커플링 비의 증가는 짧은채널효과를 억제할 수 있고, 문턱전압을 낮출 수 있으며, 인접한 셀 사이의 크로스톡(cross-talk) 영향을 줄일 수 있는 특징이 있다. 도 5의 (b)에서 영역 19는 소자의 격리를 위한 영역이다. 도 5의 (c)는 셀 스트링 방향으로 자른 단면을 보이고 있다. 도 1에서 보인 셀 스트링의 셀 소자에 대한 단면구조와 유사하지만, 전하저장노드의 구성이 다르다. 즉, 도 1에서 영역 8은 전하저장노드를 대표적으로 표시하기 위해 준비된 것이다. 도 5에서는 3층으로 구성되어 있다. 도 5에 보인 "I" 형 전하저장노드는 도 1에서 보인 셀 스트링에 구현하였지만, 도 2나 도 4에 보인 셀 스트링에서도 그대로 적용할 수 있다. 도 5의 (d)는 상기 제어전극을 형성하고 측면에서 드러나는 SiGe 층을 선택적으로 일부 식각하면 형성되는 구조를 보이고 있다. 만약 이와 같은 구조를 형성하면 제어전극과 전하저장노드 (도 5에서는 12, 13, 14로 구성됨) 사이의 커플링 비는 조금 떨어지지만, 인접한 셀 사이의 cross-talk을 더 줄일 수 있다. 이와 같은 구조는 이하 도면의 도전성 전하저장노드의 구조에 모두 적용될 수 있다.
도 5의 (b)에서 셀 소자 및 스위칭 소자의 채널이 형성되는 영역과 반도체 기판(1) 사이의 패터닝된 반도체 영역을 바디라 한다. 상기 바디의 폭은 표면에서 반도체 기판(1)으로 갈수록 전체적으로 일정하거나 증가하거나 또는 바디의 상부에서는 일정하다가 반도체 기판의 하부로 갈수록 점차 증가할 수 있다. 상기 바디와 반도체 기판(1)이 만나는 코너는 집적에 문제가 없도록 하되, 바람직하게는 둥글게 할 수 있다. 바디의 폭이 표면에서부터 반도체 기판(1)으로 갈수록 선형적으로 또는 비선형적으로 증가되는 경우, 바디의 저항을 줄일 수 있으며, 이로 인해 낸드 플래시 동작 중 지우기 동작에 유리하게 작용할 수 있다. 도 5의 (b)에서 상기 바디는 그 폭이 반도체 기판(1)으로 갈수록 선형적으로 증가하는 형태로 구성되어 있다. 상기 바디의 구조는 본 특허의 모든 셀 소자 및 스위칭 소자에 적용된다.
도 6의 (a)와 (b)는 도 5의 (b)에 보인 "I" 형 전하저장노드를 확장시킨 구조를 보이고 있다. 도 5의 (b)에서는 "I" 형 구조를 단일층으로 구현한 것이지만, 도 6의 (a)에서는 2층의 "I"형을 구현하였고, 도 6의 (b)에서는 다층의 "I"형 전하저장노드를 구현하였다. 다층의 "I"형을 구현하면 제어전극(10)과 도전성의 전하저장노드 사이의 커플링 비를 더욱 개선시킬 수 있다. 앞서 언급했듯이 커플링 비의 증가는 소자의 특성을 더욱 개선할 수 있다.
도 7의 (a), (b), (c)는 도 5의 (b), 도 6의 (a)와 (b)와 유사한 구조의 도전성 전하저장노드의 구조를 제공한다. 도 7의 (a)에서 2층의 도전성 물질로 구성된 전하저장노드는 영문자 "T"와 유사한 모양을 갖고 있다. 도 6에서는 도 5의 (b)나 도 6의 (a)와 (b)에서 존재하는 영역 12의 도전성 박막을 제거하여, 패터닝된 반도체 박막(6) 영역과 전하저장노드 사이의 커패시턴스를 줄이고 있으며, 동시에 제어전극(10)과 전하저장노드 사이에 커패시턴스가 형성되는 면적을 크게 하고 있다. 따라서 제어전극(10)과 상기 도전성 전하저장노드 사이의 커플링 비를 크게 하여, 셀 소자의 특성을 개선할 수 있다. 도 7의 (b)와 (c)에서는 상기 "T"형의 도전성 전하저장노드를 2 층, 그리고 다층으로 형성하여 상기 커플링 비를 더욱 증가시키고 있다.
상기 도 6과 도 7에서 도전성 전하저장노드의 구조를 "I"형이나 "T"형으로 구현함으로써, 상기 도전성 전하저장노드의 채널 폭 방향으로의 면적을 효과적으로 줄여 셀과 셀 사이의 cross-talk을 줄일 수 있다. 패턴된 반도체 표면과 필드 절연막(19)의 표면 높이 차이에 따라 상기 "T"형이나 "I"형 전하저장노드의 구조가 변 형될 수 있음은 당연하다. 예를 들어 상기 필드 절연막의 표면 높이가 상기 패턴된 반도체 높이보다 높은 경우, 폴리실리콘을 먼저 형성하고 후속 층을 형성하여 전하저장노드를 패턴하면 첫 번째 폴리실리콘의 형상이 "T"와 유사할 수 있다.
도 8의 (a)를 참조하면, 도 1에서 보인 셀 스트링에서 일부의 셀 소자에 추가의 절연막을 형성한 구조에 대한 단면을 볼 수 있다. 도시된 제어 전극(10) 형성 후에, 제어 전극(10)의 측벽에 스페이서(21)를 형성하고 셀 소자들의 사이에 유전 상수가 큰 제2 절연막(22)을 형성한 후 결과물의 전체에 제3 절연막(23)을 형성하여 소자 구조를 구현한다. 스페이서(21)의 유전 상수 및 제2 절연막(22)의 유전 상수는 조정할 수 있으며, 상기 유전 상수의 조정을 통해 프린징 전계에 의한 반전층('D')을 보다 쉽게 유기할 수 있도록 한다. 도 8의 (b)에서는 도 2에서 보인 셀 스트링에서 일부의 셀 소자에 추가의 절연막을 형성한 구조에 대한 단면을 보이고 있다. 도 8의 (a)에 대한 설명이 그대로 적용된다.
도 9는 셀 스트링에 대한 단면으로, 도 1에 보인 셀 스트링 구조와 유사한 구조를 보이고 있다. 차이점으로 셀 소자의 소스/드레인(24)이 제어전극과 겹치지 않게 형성되어 있다. 제어전극(10)과 상기 소스/드레인 사이의 겹치지 않는 거리, 즉, 이격거리는 0.1 nm ~ 100 nm이다. 상기 소스/드레인의 접합깊이는 2 nm ~ 100 nm 범위에서 형성될 수 있다. 도 9의 (a)에서 스위칭 소자(188, 189)는 'A'와 'B'의 원형 파선에서 표시된 것과 같이 스위칭 소자의 소스/드레인이 제어전극과 겹치지 않게 형성되어 있다. 도 9의 (b)에서 스위칭 소자(190, 191)는 'A'와 'B'의 원형 파선에서 표시된 것과 같이 스위칭 소자의 제어전극과 겹치도록 형성되어 있다. 도 9에서 셀 소자에 소스/드레인(24)를 제어전극과 겹치지 않게 형성하여 짧은채널효과를 억제하면서 스트링을 통해 전류가 흘러야 하는 경우 전류가 잘 흐를 수 있게 할 수 있다.
전술한 특징을 갖는 본 발명에 따른 플래시 메모리 셀 소자 및 셀 스트링은 아래에 기술된 특징들을 추가로 구비할 수 있다.
상기 스위칭 소자에 있어서, 셀 소자와 연결되지 않은 쪽의 소스 또는 드레인 영역(2, 3)은 셀 소자의 소스 및 드레인 영역(24)보다 더 높은 농도로 도우핑될 수 있다.
상기 스위칭 소자의 제어전극 아래에 형성되는 게이트 절연막은 셀 소자와 동일한 투과 절연막(7), 전하저장노드(8) 및 컨트롤 절연막(9)으로 구성되거나, 한층 또는 다층의 절연막으로 형성될 수 있다.
상기 투과절연막(7)은 한층 또는 다층의 절연막으로 형성되며, 다층의 절연막으로 형성되는 경우 다양한 유전상수와 밴드갭을 가진 물질들로 이루어질 수 있다.
상기 전하저장노드(8)는 한층 또는 한층 이상의 도전성 물질로 형성될 수 있다. 상기 전하저장노드가 다층으로 형성되는 경우, 상기 전하저장노드는 식각 선택비가 다른 2종류 또는 그 이상의 도전성 물질로 구성되며, 식각율이 큰 반도체 물질을 선택적으로 더 식각하여, 워드라인 방향의 셀 단면에서 한층 또는 다층의 "T"형 또는 "I"형으로 구성될 수 있다.
또한, 상기 전하저장노드(8)는 한층 또는 두층 이상의 절연박막으로 형성되 고, 상기 절연박막은 질화막 또는 금속산화물을 포함하며, 다층의 절연물질로 형성된 전하저장노드는 유전상수나 밴드갭이 다른 물질로 형성될 수 있다.
상기 컨트롤 절연막(9)은 단층 또는 다층의 절연막으로 구성될 수 있으며, 다층으로 구성되는 경우 유전상수나 밴드갭이 다른 물질들로 구성될 수 있다.
상기 제어전극(10)은 단층이나 다층의 도전성 물질로 구성되고, 다층으로 구성되는 경우 다른 일함수로 구성될 수 있으며, 상기 제어전극을 구성하는 물질로는 높은 농도의 p형이나 n형으로 도우핑된 Si, 폴리 Si, 폴리 Ge, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼스 Ge, 아몰퍼스 SiGe, 금속산화물, 금속, 금속질화물, 실리사이드 중에서 하나 또는 하나 이상으로 구성될 수 있다.
상기 셀 소자의 소스/드레인(24) 및 스위칭 소자의 소스 또는 드레인을 포함하는 셀 스트링에 있어서, 상기 소스 및 드레인 영역은 셀 소자 및/또는 스위칭 소자에 존재하되 상기 소스 및 드레인 영역의 인접한 제어 전극과의 이격 거리는 0.1 nm ~ 100 nm이며, 상기 소스 및 드레인 접합의 깊이는 반도체 기판의 표면으로부터 2 nm ~ 100 nm 범위에서 형성될 수 있다.
상기 제어전극(10) 아래에 형성되는 채널의 도우핑 농도는 채널이 아닌 부분의 도우핑 농도보다 높게 형성하여, 짧은채널효과를 억제할 수 있다.
상기 매몰 절연막(5)의 길이는 인접한 제어전극 사이의 거리보다 길거나 짧게 형성될 수 있다.
셀 소자 및 스위칭 소자에 있어서, 상기 바디의 폭은 채널이 형성되는 표면에서 반도체 기판(1)으로 갈수록 일정하거나 증가하거나 또는 바디의 상부에서는 일정하다가 하부로 갈수록 점차 증가할 수 있으며, 상기 바디와 반도체 기판(1)이 만나는 코너는 집적에 문제가 없도록 하되, 바람직하게는 둥글게 할 수 있다.
상기 매몰 절연막(5) 위에 단결정 반도체 박막(6)이 형성되고, 상기 반도체 박막의 두께는 1 nm ~ 100 nm 범위에서 형성될 수 있다.
스위칭 소자의 게이트 길이 또는 제어전극 길이는 셀 소자의 그것에 비해 유사하거나 길게 형성하여, 스위칭 소자에서 짧은채널효과가 적게 발생되도록 하는 것이 바람직하다. 왜냐하면, 셀 소자와는 달리 스위칭 소자에서 짧은 채널 효과가 발생하는 경우, 스위칭 소자를 통해 특정 셀 스트링이 선택되고 특정 셀을 읽을 때, 선택되지 않은 셀 스트링의 누설전류가 상기 선택된 셀 스트링을 통해 흐르는 전류에 더해질 수 있기 때문이다. 이렇게 되면 상기 선택된 셀에 저장된 정보를 정확히 읽을 수 없게 된다.
이하, 본 발명의 다른 특징에 따른 플래시 메모리의 셀 스트링의 스위칭 소자의 구조 및 동작에 대하여 구체적으로 설명한다. 본 발명에 따른 플래시 메모리의 셀 스트링은 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되며, 상기 스위칭 소자는 상기 셀 소자와 연결되는 쪽의 소스 또는 드레인은 형성되지 아니하고, 셀 소자와 연결되지 않는 쪽에만 소스 또는 드레인이 형성된다. 상기 스위칭 소자에 있어서, 상기 셀 소자와 연결되지 않는 쪽에 형성된 소스 또는 드레인은 제어 전극과 겹치거나 겹치지 않도록 형성될 수 있다.
본 발명에 따른 플래시 메모리의 셀 스트링에서에서 스위칭 소자의 다른 실시 형태는 상기 셀 소자와 연결되는 쪽 및 상기 셀 소자와 연결되지 않는 쪽에 모 두 소스 또는 드레인 영역을 구비하고, 상기 소스 또는 드레인 영역은 제어 전극과 겹치지 않게 형성된다.
본 발명에 따른 플래시 메모리의 셀 스트링에서의 스위칭 소자의 또 다른 실시 형태는 상기 셀 소자와 연결되는 쪽 및 상기 셀 소자와 연결되지 않는 쪽에 모두 소스 또는 드레인 영역을 구비하고, 상기 셀 소자와 연결되는 쪽의 소스 또는 드레인은 제어 전극과 겹치지 않게 형성되고, 상기 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 제어 전극과 겹치도록 형성된다. 다른 특징은 전술한 스위칭 소자와 동일하다.
전술한 여러 실시 형태의 스위칭 소자들은 제어전극 양쪽의 반도체 영역에 매몰 절연막을 형성하되, 제어전극과 겹치거나 겹치지 않게 형성하거나, 제어전극을 기준으로 하여 셀 소자와 연결되는 쪽의 반도체 영역에 매몰 절연막을 형성하거나 셀 소자와 연결되지 않는 쪽의 반도체 영역에 매몰 절연막을 형성할 수 있다.
이하, 전술한 구조를 갖는 플래시 메모리의 셀 스트링을 제조하는 과정 중 주요 공정에 대하여 설명한다.
지금부터는 본 발명의 구조를 구현할 수 있는 주요 공정에 대해 간단히 언급한다. 이하, 도 10을 참조하여 본 발명의 주요공정단계를 순차적으로 설명한다. 먼저 도 1의 셀 스트링에 보인 본 발명의 구조에 대한 주요 공정단계는 다음과 같다.
(a) 먼저, 반도체 기판(1)에 SiGe 박막(4)을 형성하고 실리콘 박막(6)을 형성한 후, (b) 상기 반도체 기판, SiGe 박막 및 실리콘 박막에 필드 절연막(19)이라 불리는 소자격리영역을 형성하며, (c) 상기 결과물위에 투과 절연막(7)을 형성하 며, (d) 상기 결과물위에 전하저장 노드(8)를 형성하며, (e) 상기 결과물위에 컨트롤 절연막(9) 및 제어전극(10)을 순차적으로 형성한다. (f) 다음, 상기 제어전극 사이의 반도체 영역에 매몰 절연막을 형성하며, (g) 셀 소자 영역을 제외한 영역의 소자에 소스/드레인 영역을 형성한 후, (h) 상기 결과물 위에 층간 절연막을 형성하며, (i) 셀 소자를 제외한 영역의 소자에서 콘택이 필요한 곳에 콘택(contact)을 형성하고 금속층을 순차적으로 형성하는 단계로 제조된다. 이후에도 필요에 따라 추가의 절연막, 비아홀(via hole) 형성, 금속 배선 층을 형성할 수 있다.
상기 (f) 단계 이후에 상기 제어 전극의 측벽에 유전상수가 큰 절연막 스페이서를 형성하여 프린징 전계에 의한 반전층 유기를 쉽게 하는 단계를 더 구비하거나,
또는 상기 (f) 단계 이후에 상기 제어 전극의 측벽에 절연막 스페이서를 형성하고, 셀 소자의 소스/드레인 영역 형성을 위한 이온주입을 하여, 상기 제어 전극과 겹치지 않는 소스/드레인 영역을 형성하는 단계를 더 구비할 수도 있다.
상기 (f) 단계를 구현하는 공정은 도 10에서 자세히 설명된다. 도 10의 (a)는 제어전극(10)까지 형성된 후의 3차원 사시도를 보이고 있다. 여기서 추가로 소자격리영역인 필드 절연막(19)을 식각하되, SiGe 층(4)의 측면이 드러나도록 한다. 그 단계가 도 10의 (b)에 보여진다. 이 상태에서 상기 SiGe 층의 측면을 선택적으로 식각하여 제어전극(10)과 인접한 제어전극(10) 사이의 반도체 영역에서 SiGe 층이 제거되도록 한다. 그 단계가 도 10의 (c)에 보여진다. 얇은 열산화막을 성장하고 절연막을 증착하여 제거된 SiGe 층 자리를 메워서 매몰 절연막(5)을 형성할 수 있다. 또는 상기 도 10의 (c) 단계에서 절연막을 증착하여 상기 매몰 절연막을 형성할 수 있다. 만약 전하저장노드(8)에 SiGe 층이 포함되어 있다면, 상기 (f) 단계 후 얇은 절연막을 이용한 스페이서를 형성하여 전하저장노드(8)의 드러난 면을 가린 후, 이후의 공정을 수행할 수 있다.
이하, 도 11을 참조하여, 도 2에 도시된 본 발명에 특징에 따른 셀 스트링의 제조 공정에 대하여 설명한다. 먼저 도 2의 셀 스트링에 보인 본 발명의 구조에 대한 주요 공정단계는 다음과 같다.
(a) 반도체 기판에 소자격리영역인 필드절연막(19)을 형성하고, (b) 상기 결과물위에 투과 절연막(7)을 형성하고, (c) 상기 결과물위에 전하저장 노드(8)를 형성하며, (d) 상기 결과물위에 컨트롤 절연막(9) 및 제어전극(10)을 순차적으로 형성한다. (e) 다음, 상기 제어전극 사이의 반도체 영역에 매몰 절연막을 형성하며, (f) 셀 소자 영역을 제외한 영역의 소자에 소스/드레인 영역을 형성한 후, (g) 상기 결과물 위에 층간 절연막을 형성하며, (h) 셀 소자를 제외한 영역의 소자에서 콘택이 필요한 곳에 콘택(contact)을 형성하고 금속층을 순차적으로 형성하는 단계로 제조된다. 이후에도 필요에 따라 추가의 절연막, 비아홀(via hole) 형성, 금속 배선 층을 형성할 수 있다.
상기 (e) 단계를 구현하는 공정은 도 11에서 자세히 설명된다. 도 11의 (a)는 셀 스트링 방향의 단면도로서, 상기 단계 (d)의 제어전극(10)까지 형성된 결과물의 표면에 제4 절연막(25)을 이용한 스페이서를 형성한 단면을 보이고 있다. 도 11의 (b)에서 보인 것과 같이 실리콘 기판(1)을 식각한다. 다음, 도 11의 (c)에 도 시된 바와 같이, 질화막 스페이서(26)을 제4 절연막(25)의 측벽에 형성한다. 다음, 도 11의 (d)와 같이, 매몰 절연막(5)이 될 절연막을 형성하고 질화막 스페이서(26)을 제거한다. 상기 질화막 스페이서를 제거하면, 식각된 반도체 기판의 측면의 일부가 드러난다. 도 11의 (e)와 같이, 드러난 반도체 기판을 씨앗(seed)으로 하여 측면으로 에피층(epi-layer)을 성장시켜 매몰 절연막(5) 위에 반도체 박막(11)을 형성한다.
전술한 과정에 의해, 매몰 절연막(5) 및 반도체 박막(11)을 형성한 후, 셀 소자 영역을 제외한 영역에서 소스/드레인 영역을 형성하며, 상기 결과물 위에 층간 절연막을 형성하며, 셀 소자를 제외한 영역의 소자에서 콘택이 필요한 곳에 콘택(contact)을 형성하고 금속층을 순차적으로 형성하는 단계로 제조된다.
한편, 전술한 매몰 절연막 및 반도체 박막을 형성한 후, 상기 제어 전극의 측벽에 유전상수가 큰 절연막 스페이서를 형성하여 프린징 전계를 이용한 반전층이 쉽게 형성되도록 하는 단계를 더 구비하거나, 상기 제어 전극의 측벽에 절연막 스페이서를 형성하고, 셀 소자의 소스/드레인 영역 형성을 위한 이온주입을 하여, 상기 제어 전극과 겹치지 않는 소스/드레인 영역을 형성하는 단계를 더 구비할 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리 고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 플래시 메모리 셀 스트링 및 셀 소자, 그 제조 방법은 반도체 낸드 플래시 메모리 분야에 널리 사용될 수 있다.
도 1은 본 발명의 바람직한 실시 예에 따른 플래시 메모리 셀 및 스트링을 보이기 위한 단면도이다. 도 1의 (a)는 셀 스트링의 가장자리에 있는 스위칭 소자에서 소스/드레인이 제어 전극과 겹치지 않게 형성된 것이고, 도 1의 (b)는 소스/드레인이 제어 전극과 겹치도록 형성된 단면도이다.
도 2는 본 발명의 또 다른 바람직한 실시 예에 따른 단면도로, 셀과 셀 사이의 실리콘 표면에서 반전층 형성을 돕는 절연층 만 포함되어 있다. 도 2의 (a)는 셀 스트링의 가장자리에 있는 스위칭 소자에서 소스/드레인이 제어 전극과 겹치지 않게 형성된 것이고, 도 2의 (b)는 소스/드레인이 제어 전극과 겹치도록 형성된 단면도이다.
도 3의 (a), (b)는 도 1, 2에 보인 스트링의 단면도에서 일부의 셀에 대한 단면을 보이고 있다. 셀 소자가 turn-on될 때, 화살표로 표시된 개략적인 프린징(fringing) 전계가 제어전극 및 플로팅 전극의 측면에 형성되어 셀과 셀 사이의 실리콘 표면에 반전층을 유기한다.
도 4는 도 1에 보인 본 발명의 스트링 구조의 변형된 구조를 보인다. 셀 스트링의 양단에 있는 스위칭 소자에서 셀과 인접하지 않은 소스/드레인 영역 아래에 절연막이 형성되어 있다. 도 4의 (a)는 스위칭 소자에서 셀과 인접하지 않은 소스/드레인이 게이트 전극 또는 제어전극과 겹치지 않게 형성된 것을 보이고 있으며, 도 4의 (b)는 상기 소스/드레인이 게이트 전극 또는 제어전극과 겹치게 형성되어 있다.
도 5는 본 발명에서 플로팅 전극의 구조가 변형된 예를 보이기 위해 준비되었다. 도 5의 (a)는 셀 스트링과 워드라인의 일부에 대한 평면도로서, 예로서 2ㅧ2 어레이에 대한 평면도이다. 도 5의 (b)는 워드 라인을 따라 자른 단면을 보이고 있다. 도 5의 (c)와 (d)는 셀 스트링 방향으로 자른 단면을 보이고 있다.
도 6은 도 5의 (b)에서 보인 것과 같은 방향의 단면도를 보이나, 플로팅 전극이 다르게 구비되어 있다. 도 6의 (a)는 도 5의 (b)에서 보인 "I" 형 구조에 또 하나의 "I" 형 구조를 적층한 것을 보이고 있다. 도 6의 (b)는 "I" 형 구조가 위로 3 층으로 적층된 구조를 보이고 있다.
도 7은 변형된 플로팅 전극의 구조에 대한 단면을 보인다. 도 7의 (a)는 "T"형 구조에 대한 단면이고, 도 7의 (b)는 "T"형 구조가 적층된 것이며, 도 7의 (c)는 "T"형 구조가 다층으로 적층된 구조에 대한 단면을 보인다.
도 8은 도 1, 2에서 보인 스트링의 단면에 대한 일부를 보인 것으로, 셀과 셀의 주변에 유전상수가 다른 절연물질을 형성한 구조를 보인다. 도 8의 (a), (b)는 도 1, 2에 보인 셀의 일부에 해당하나, 추가로 셀과 셀 사이에 유전상수가 다른 절연물질이 형성되어 있다. 절연물질에 화살표로 표시된 것은, 셀 소자가 turn-on될 때, 제어전극이나 플로팅 전극의 측면에 형성되는 프린징 필드를 도식적으로 나타낸 것이다.
도 9는 도 4에 보인 본 발명의 구조의 변형된 구조에 대한 단면을 보이고 있다. 셀 소자의 제어전극과 겹치지 않게 형성된 소스/드레인 영역이 형성된 단면을 보이고 있다. 도 9의 (a)는 스위칭 소자에서 셀과 인접하지 않은 소스/드레인이 게 이트 전극 또는 제어전극과 겹치지 않게 형성된 것을 보이고 있다. 도 9의 (b)는 상기 소스/드레인이 게이트 전극 또는 제어전극과 겹치게 형성되어 있다.
도 10은 도 1에 보인 본 발명의 구조를 구현하기 위한 핵심 공정단계를 보인다. 셀 스트링에서 하나의 셀 소자만을 기준으로 해서 주요 공정을 보였다.
도 11은 도 2에 보인 본 발명의 변형된 구조에 대한 핵심 공정단계를 보인다.
도 12는 본 발명의 효과를 보이기 위해 준비된 간략한 셀 소자 스트링의 특성을 보인다. 소자가 turn-on되었을 때, 스트링을 통해 흐르는 드레인 전류를 보인다.
< 도면의 주요부분에 대한 부호의 설명 >
500, 501, 502, 503, 504, 505, 506, 507 : 셀 스트링
180, 181, 182, 183, 184, 185, 186, 187, 188, 189, 190, 191, 280, 281, 282, 283 : 스위칭 소자
100, 101, 102, 103, 200, 201, 202, 203, 300, 301, 302, 303 : 셀 소자
1 : 반도체 기판 2, 3 : 스위칭 소자의 소스/드레인
4 : SiGe 층 5 : 제1 절연막 (또는 매몰 절연막)
6 : 반도체 박막 7 : 투과 절연막
8 : 전하저장노드 9 : 블록킹 절연막 (또는 컨트롤 절연막)
10 : 제어전극 11 : 제2 반도체 박막
12 : 제1 폴리실리콘 13 : 제1 폴리 SiGe
14 : 제2 폴리실리콘 15 : 제2 폴리 SiGe
16 : 제3 폴리실리콘 17 : 제3 폴리 SiGe
18 : 제4 폴리실리콘 19 : 필드 절연막
20 : 워드라인 21 : 스페이서
22 : 제2 절연막 23 : 제3 절연막
24 : 셀 소스/드레인 25 : 제4 절연막
26 : 질화막 스페이서
'D' : 반전층

Claims (37)

  1. 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서,
    상기 셀 소자는
    반도체 기판,
    상기 반도체 기판위에 형성되며 상기 반도체 기판과 다른 반도체로 형성되는 제1 반도체 박막;
    상기 제1 반도체 박막위에 형성되며 상기 반도체 기판과 같은 반도체로 형성되는 제2 반도체 박막;
    상기 제2 반도체 박막 위에 형성되는 투과 절연막;
    상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;
    상기 셀 소자와 셀 소자의 사이의 제1 반도체 박막에 형성되는 매몰 절연막;을 구비하며,
    상기 셀 소자는 소스 및 드레인 영역을 포함하지 않는 것을 특징으로 하는 플래시 메모리의 셀 스트링.
  2. 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배 치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서,
    상기 셀 소자는
    반도체 기판;
    상기 반도체 기판위에 형성된 투과 절연막;
    상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 및
    상기 셀 소자와 셀 소자 사이의 반도체 기판에 형성되는 매몰 절연막;
    을 포함하고, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 않는 것을 특징으로 하는 플래시 메모리의 셀 스트링.
  3. 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서,
    상기 셀 소자는
    반도체 기판,
    상기 반도체 기판위에 형성되며 상기 반도체 기판과 다른 반도체로 형성되는 제1 반도체 박막;
    상기 제1 반도체 박막위에 형성되며 상기 반도체 기판과 같은 반도체로 형성되는 제2 반도체 박막;
    상기 제2 반도체 박막 위에 형성되는 투과 절연막;
    상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;
    상기 제1 반도체 박막에 형성되는 매몰 절연막;
    을 구비하며, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 아니하며, 상기 매몰 절연막은 상기 셀 스트링의 셀 소자 영역의 제1 반도체 박막에 전체적으로 형성되는 것을 특징으로 하는 것을 특징으로 하는 플래시 메모리의 셀 스트링.
  4. 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서,
    상기 셀 소자는
    반도체 기판;
    상기 반도체 기판위에 형성된 투과 절연막;
    상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 및
    상기 반도체 기판에 형성되는 매몰 절연막;
    을 포함하고, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 아니하며, 상기 매몰 절연막은 상기 셀 스트링의 셀 소자 영역의 반도체 기판에 전체적으로 형성되는 것을 특징으로 하는 것을 특징으로 하는 플래시 메모리의 셀 스트링.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 스위칭 소자는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 스위칭 소자는 인접한 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 제어 전극과 겹치도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 셀 소자 및 상기 스위칭 소자의 제어 전극의 측면에 절연성 스페이서를 형성하거나,
    상기 셀 소자 및 상기 스위칭 소자의 제어 전극의 측면에 절연성 스페이서를 형성하고 상기 절연성 스페이서들의 사이에 절연막을 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  8. 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서,
    상기 셀 소자는
    반도체 기판,
    상기 반도체 기판위에 형성되며 상기 반도체 기판과 다른 반도체로 형성되는 제1 반도체 박막;
    상기 제1 반도체 박막위에 형성되며 상기 반도체 기판과 같은 반도체로 형성되는 제2 반도체 박막;
    상기 제2 반도체 박막 위에 형성되는 투과 절연막;
    상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;
    상기 제2 반도체 박막의 표면에 형성되는 소스 및 드레인 영역;
    상기 셀 소자와 셀 소자의 사이의 제1 반도체 박막에 형성되되, 상기 소스 및 드레인 영역의 하부에 형성되는 매몰 절연막;
    을 구비하고, 상기 소스 및 드레인 영역은 상기 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  9. 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서,
    상기 셀 소자는
    반도체 기판,
    상기 반도체 기판위에 형성된 투과 절연막,
    상기 투과 절연막위에 순차적으로 형성된 저장 노드 및 컨트롤 절연막,
    상기 컨트롤 절연막위에 형성된 제어 전극,
    상기 반도체 기판의 표면에 형성되는 소스 및 드레인 영역,
    셀 소자와 셀 소자 사이의 반도체 기판에 형성되되 상기 소스 및 드레인 영역의 하부에 형성되는 매몰 절연막
    을 구비하고, 상기 소스 및 드레인 영역은 상기 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
  10. 제8항 내지 제9항 중 어느 한 항에 있어서, 상기 스위칭 소자의 소스/드레인 영역은 제어전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  11. 제8항 내지 제9항 중 어느 한 항에 있어서, 상기 스위칭 소자에 있어서, 셀 소자와 연결되는 쪽의 소스 또는 드레인 영역은 상기 스위칭 소자의 제어전극과 겹치지 않게 형성되며, 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 그 소자의 제어전극과 겹치도록 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  12. 제8항 내지 제9항 중 어느 한 항에 있어서, 상기 제어전극의 측면에 절연성 스페이서를 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  13. 제8항 내지 제9항 중 어느 한 항에 있어서, 상기 스위칭 소자의 소스 및 드레인 영역은 셀 소자의 소스 및 드레인 영역보다 더 높은 농도로 도핑되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  14. 제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 스위칭 소자의 제어전극 아래에 형성되는 게이트 절연막은 셀 소자와 동일한 투과 절연막, 전하 저장노드 및 컨트롤 절연막으로 구성되거나, 한층 또는 다층의 절연막으로 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  15. 제1항, 제2항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 투과 절연막은 한층 또는 다층의 절연막으로 형성되며, 다층의 절연막으로 형성되는 경우 서로 다른 유전상수와 밴드갭을 가진 물질들로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  16. 제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 전하저장노드는 한층 또는 한층 이상의 도전성 물질로 형성되고,
    상기 전하저장노드가 다층으로 형성되는 경우, 식각 선택비가 다른 2 종류 또는 그 이상의 도전성 물질로 구성되되, 식각 선택비가 큰 반도체 물질을 셀 스트 링 방향이나 워드라인 방향 또는 양 방향 모두에서 선택적으로 더 식각하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  17. 제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 전하저장노드는 한층 또는 한층 이상의 절연박막으로 형성되고, 상기 절연박막은 질화막 또는 금속산화물을 포함하며,
    상기 다층의 절연물질로 형성된 전하저장노드는 유전상수나 밴드갭이 서로 다른 물질들로 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  18. 제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 컨트롤 절연막은 단층 또는 다층의 절연막으로 구성될 수 있으며, 다층으로 구성되는 경우 유전상수나 밴드갭이 서로 다른 물질들로 구성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  19. 제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 제어전극은 단층이나 다층의 도전성 물질로 구성되고, 다층으로 구성되는 경우 서로 다른 일함수를 갖는 도전성 물질들로 구성될 수 있으며,
    상기 제어전극을 구성하는 물질로는 높은 농도의 p 형이나 n 형으로 도우핑된 Si, 폴리 Si, 폴리 Ge, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼서 Ge, 아몰퍼스 SiGe, 금속산화물, 금속, 금속질화물, 실리사이드 중에서 하나 또는 둘 이상으로 이루어 지는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  20. 제8항, 제9항 중 어느 한 항에 있어서, 상기 소스 및 드레인 영역은 셀 소자 및/또는 스위칭 소자에 존재하되 상기 소스 및 드레인 영역의 인접한 제어 전극과의 이격 거리는 0.1 nm ~ 100 nm이며, 상기 소스 및 드레인 접합의 깊이는 반도체 기판의 표면으로부터 2 nm ~ 100 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 셀 스트링.
  21. 제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 제어전극 아래에 형성되는 채널의 도우핑 농도는 채널이 아닌 부분의 도우핑 농도보다 높게 형성하 는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  22. 제1항, 제2항, 제3항, 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 상기 매몰 절연막 위에 단결정 반도체 박막이 형성되고, 상기 반도체 박막의 두께는 1 nm ~ 100 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 셀 스트링.
  23. 제1항, 제2항, 제3항, 제4항, 제8항 및 제9항 중 어느 한 항에 있어서, 상기 바디의 폭은 채널이 형성되는 표면에서 반도체 기판으로 가면서 일정하거나 선형 또는 비선형으로 변하거나 또는 바디의 상부에서는 일정하다가 하부에서 점차 증가하도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  24. 제1항, 제2항, 제3항, 제4항, 제8항 및 제9항 중 어느 한 항에 있어서, 상기 스위칭 소자의 제어전극 길이는 셀 소자의 제어 전극의 길이와 같거나 길게 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링.
  25. 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 스위칭 소자에 있어서,
    상기 스위칭 소자는,
    상기 셀 소자와 연결되는 쪽의 소스 또는 드레인이 형성되지 아니하고,
    셀 소자와 연결되지 않는 쪽에만 소스 또는 드레인이 형성되는 것을 특징으로 하며,
    상기 스위칭 소자의 제어 전극의 양쪽의 반도체 기판에 매몰 절연막을 형성하거나, 스위칭 소자의 제어 전극을 기준으로 셀 소자와 연결되는 쪽의 반도체 기판에 매몰 절연막을 형성하거나, 스위칭 소자의 제어 전극을 기준으로 셀 소자와 연결되지 않는 쪽의 반도체 기판에 매몰 절연막을 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링의 스위칭 소자
  26. 제25항에 있어서, 상기 셀 소자와 연결되지 않는 쪽에 형성된 소스 또는 드레인은 제어 전극과 겹치거나 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 스위칭 소자.
  27. 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 스위칭 소자에 있어서,
    상기 스위칭 소자는 상기 셀 소자와 연결되는 쪽 및 상기 셀 소자와 연결되지 않는 쪽에 모두 소스 또는 드레인 영역을 구비하고, 상기 소스 또는 드레인 영역은 제어 전극과 겹치지 않게 형성되는 것을 특징으로 하며,
    상기 스위칭 소자의 제어 전극의 양쪽의 반도체 기판에 매몰 절연막을 형성하거나, 스위칭 소자의 제어 전극을 기준으로 셀 소자와 연결되는 쪽의 반도체 기판에 매몰 절연막을 형성하거나, 스위칭 소자의 제어 전극을 기준으로 셀 소자와 연결되지 않는 쪽의 반도체 기판에 매몰 절연막을 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링의 스위칭 소자.
  28. 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 스위칭 소자에 있어서,
    상기 스위칭 소자는 상기 셀 소자와 연결되는 쪽 및 상기 셀 소자와 연결되지 않는 쪽에 모두 소스 또는 드레인 영역을 구비하고,
    상기 셀 소자와 연결되는 쪽의 소스 또는 드레인은 제어 전극과 겹치지 않게 형성되고,
    상기 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인 영역은 제어 전극과 겹치도록 형성되는 것을 특징으로 하며,
    상기 스위칭 소자의 제어 전극의 양쪽의 반도체 기판에 매몰 절연막을 형성하거나, 스위칭 소자의 제어 전극을 기준으로 셀 소자와 연결되는 쪽의 반도체 기판에 매몰 절연막을 형성하거나, 스위칭 소자의 제어 전극을 기준으로 셀 소자와 연결되지 않는 쪽의 반도체 기판에 매몰 절연막을 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링의 스위칭 소자.
  29. 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 셀 소자에 있어서,
    상기 셀 소자는
    반도체 기판,
    상기 반도체 기판위에 형성된 투과 절연막,
    상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극,
    상기 제어 전극의 양측의 반도체 기판에 형성되는 매몰 절연막;
    을 포함하고, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 않는 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자.
  30. 다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 셀 소자에 있어서,
    상기 셀 소자는
    반도체 기판,
    상기 반도체 기판위에 형성된 투과 절연막,
    상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극,
    상기 제어 전극과 겹치지 않도록 상기 반도체 기판에 형성되는 소스 및 드레인 영역,
    상기 제어 전극의 양측의 반도체 기판에 형성되는 매몰 절연막,
    을 포함하는 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자.
  31. 제29항 내지 제30항 중 어느 한 항에 있어서, 상기 전하저장노드는 한층 또는 한층 이상의 도전성 물질로 형성되고,
    상기 전하저장노드가 다층으로 형성되는 경우, 식각 선택비가 다른 2 종류 또는 그 이상의 도전성 물질로 구성되되, 식각 선택비가 큰 반도체 물질을 셀 스트링 방향이나 워드라인 방향 또는 양 방향 모두에서 선택적으로 더 식각하는 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자.
  32. 제29항 내지 제30항 중 어느 한 항에 있어서, 상기 전하저장노드는 한층 또는 2층 이상의 절연박막으로 형성되고, 상기 절연박막은 질화막 또는 금속산화물을 포함하며,
    상기 전하저장노드가 다층의 절연물질로 형성되는 경우 유전상수나 밴드갭이 서로 다른 물질들로 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자.
  33. 제29항 내지 제30항 중 어느 한 항에 있어서, 상기 제어전극 아래의 반도체 영역에 단결정의 반도체 박막이 매몰되어 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자.
  34. (a) 반도체 기판위에 SiGe 박막 및 실리콘 박막을 순차적으로 형성하는 단계와;
    (b) 상기 반도체 기판, SiGe 박막 및 실리콘 박막에 소자격리영역을 형성하는 단계와;
    (c) 상기 결과물위에 투과 절연막을 형성하는 단계와;
    (d) 상기 결과물위에 전하저장 노드를 형성하는 단계와;
    (e) 상기 결과물위에 컨트롤 절연막 및 제어전극을 순차적으로 형성하는 단계와;
    (f) 상기 제어전극 사이의 SiGe 박막에 매몰 절연막을 형성하는 단계와;
    (g) 셀 소자 영역을 제외한 영역에서 소스/드레인 영역을 형성하는 단계와;
    (h) 상기 결과물 위에 층간 절연막을 형성하는 단계와;
    (i) 셀 소자를 제외한 영역의 소자에서 콘택이 필요한 곳에 콘택(contact)을 형성하고 금속층을 순차적으로 형성하는 단계
    를 포함하는 플래시 메모리 소자 제조방법.
  35. 제34항에 있어서, 상기 (f) 단계 이후에 상기 제어 전극의 측벽에 절연막 스페이서를 형성하는 단계를 형성하는 단계를 더 구비하거나,
    상기 (f) 단계 이후에 상기 제어 전극의 측벽에 절연막 스페이서를 형성하고, 셀 소자의 소스/드레인 영역 형성을 위한 이온주입을 하여, 상기 제어 전극과 겹치지 않는 소스/드레인 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
  36. (a) 반도체 기판에 소자격리영역을 형성하는 단계와;
    (b) 상기 결과물위에 투과 절연막을 형성하는 단계와;
    (c) 상기 결과물위에 전하저장 노드를 형성하는 단계와;
    (d) 상기 결과물위에 컨트롤 절연막 및 제어전극을 순차적으로 형성하는 단계와;
    (e) 상기 제어전극 사이의 반도체 기판에 매몰 절연막을 형성하는 단계와;
    (f) 셀 소자 영역을 제외한 영역에서 소스/드레인 영역을 형성하는 단계와;
    (g) 상기 결과물 위에 층간 절연막을 형성하는 단계와;
    (h) 셀 소자 영역을 제외한 영역의 소자에서 콘택이 필요한 곳에 콘택(contact)을 형성하고 금속층을 순차적으로 형성하는 단계
    를 포함하는 플래시 메모리 소자 제조방법.
  37. 제36항에 있어서, 상기 (e) 단계 이후에 상기 제어 전극의 측벽에 절연막 스페이서를 형성하는 단계를 형성하는 단계를 더 구비하거나,
    상기 (e) 단계 이후에 상기 제어 전극의 측벽에 절연막 스페이서를 형성하고, 셀 소자의 소스/드레인 영역 형성을 위한 이온주입을 하여, 상기 제어 전극과 겹치지 않는 소스/드레인 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100927863B1 (ko) * 2008-02-04 2009-11-23 경북대학교 산학협력단 고집적 낸드 플래시 메모리 셀 소자 및 셀 스트링
KR100941619B1 (ko) * 2008-02-04 2010-02-11 경북대학교 산학협력단 고성능 낸드 플래시 메모리 셀 스트링 및 셀 소자 및스위칭 소자

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5498011B2 (ja) * 2008-11-13 2014-05-21 株式会社東芝 不揮発性半導体記憶装置
KR101039803B1 (ko) 2009-12-24 2011-06-09 고려대학교 산학협력단 플로팅 바디 비휘발성 메모리 소자 및 그 제조 방법
US8536639B2 (en) * 2011-10-20 2013-09-17 Peking University I-shape floating gate for flash memory device and fabricating the same
KR101430415B1 (ko) * 2012-06-09 2014-08-14 서울대학교산학협력단 게이트 다이오드 구조를 갖는 메모리 셀 스트링 및 이를 이용한 메모리 어레이
US9218886B2 (en) * 2013-12-10 2015-12-22 SanDisk Technologies, Inc. String dependent parameter setup
US9691473B2 (en) 2015-09-22 2017-06-27 Sandisk Technologies Llc Adaptive operation of 3D memory
US9401216B1 (en) 2015-09-22 2016-07-26 Sandisk Technologies Llc Adaptive operation of 3D NAND memory

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814854A (en) 1996-09-09 1998-09-29 Liu; David K. Y. Highly scalable FLASH EEPROM cell
US7662701B2 (en) * 2003-05-21 2010-02-16 Micron Technology, Inc. Gettering of silicon on insulator using relaxed silicon germanium epitaxial proximity layers
US20050145923A1 (en) 2004-01-06 2005-07-07 Chiou-Feng Chen NAND flash memory with enhanced program and erase performance, and fabrication process
KR20060084105A (ko) * 2005-01-17 2006-07-24 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 제조방법
JP2008053361A (ja) * 2006-08-23 2008-03-06 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
JP4300228B2 (ja) * 2006-08-28 2009-07-22 株式会社東芝 不揮発性半導体記憶装置
KR100856701B1 (ko) 2006-12-04 2008-09-04 경북대학교 산학협력단 고집적 플래시 메모리 셀 스트링，셀 소자，및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100927863B1 (ko) * 2008-02-04 2009-11-23 경북대학교 산학협력단 고집적 낸드 플래시 메모리 셀 소자 및 셀 스트링
KR100941619B1 (ko) * 2008-02-04 2010-02-11 경북대학교 산학협력단 고성능 낸드 플래시 메모리 셀 스트링 및 셀 소자 및스위칭 소자

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