JP2008047729A - 半導体記憶装置 - Google Patents

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Abstract

【課題】トンネル絶縁膜の膜質の劣化を防止し、且つメモリセルアレイ及び周辺回路の動作速度の低下を防止する不揮発性半導体記憶装置を提供する。
【解決手段】複数個のメモリセルトランジスタ及びそのメモリセルトランジスタを選択する選択トランジスタを配置したメモリセルアレイと、メモリセルアレイを制御する周辺回路とを備える半導体記憶装置であって、メモリセルトランジスタは、ゲート絶縁膜１２と、ゲート絶縁膜１２上の浮遊ゲート電極１３と、浮遊ゲート電極１３上に配置され、半導体記憶装置のデータ書込み及びデータ消去動作における電界印加時の通過電荷量がゲート絶縁膜１２より多い電極間絶縁膜１４と、電極間絶縁膜１４上の制御ゲート電極１５とを備える。
【選択図】図１

Description

本発明は、半導体記憶装置に係り、特に浮遊ゲート電極と制御ゲート電極との間に電極間絶縁膜を挟んだゲート電極構造を有するメモリセルトランジスタを備えた半導体記憶装置に関する。
不揮発性半導体記憶装置のメモリセルアレイ及び周辺回路のトランジスタは、半導体基板表面の素子分離絶縁膜で囲まれた素子形成領域に、拡散層で挟まれたチャネル領域を有する。メモリセルアレイのメモリセルトランジスタのチャネル領域上に、ゲート絶縁膜を介して浮遊ゲート電極が設けられる。更に、浮遊ゲート電極上に、電極間絶縁膜を介して制御ゲート電極が設けられる。そして、メモリセルトランジスタ全体は層間絶縁膜で覆われる。一方、周辺回路のトランジスタ（以下において、「周辺回路トランジスタ」という。）のチャネル領域上に、ゲート絶縁膜を介してゲート電極が設けられる。そして、周辺回路トランジスタ全体は層間絶縁膜で覆われる。又、メモリセルトランジスタを選択する、メモリセルアレイの選択トランジスタも周辺回路トランジスタと同様の構成である。
不揮発性半導体記憶装置の製造においては、製造工程を簡略化して製造コストを下げるために、メモリセルトランジスタのゲート絶縁膜と周辺回路トランジスタのゲート絶縁膜を同一工程で形成する。更に、周辺回路トランジスタのゲート電極は、メモリセルトランジスタの浮遊ゲート電極及び制御ゲート電極として用いられる２層の導電層を電気的に接続して形成される。
一般に、不揮発性半導体記憶装置のデータ書き込み及びデータ消去動作は、メモリセルトランジスタの制御ゲート電極と半導体基板の間に電圧を印加して行う。つまり、半導体基板内のチャネル領域と浮遊ゲート電極との間でゲート絶縁膜（トンネル絶縁膜）を介して電荷を移動させて、メモリセルトランジスタのしきい値を変動させることにより、データ書き込み及びデータ消去動作が行われる。
不揮発性半導体記憶装置では、データ書き込み及びデータ消去動作時にトンネル絶縁膜を多量の高エネルギーの電荷が通過する。そのため、トンネル絶縁膜中に電荷捕獲準位が形成されて電荷が捕獲されたり、リーク電流が発生したりして不揮発性半導体記憶装置のトンネル絶縁膜の膜質が劣化する。データ書き込み及びデータ消去動作を繰り返すことによって、トンネル絶縁膜の絶縁性が低下し、不揮発性半導体記憶装置の重要な機能である浮遊ゲート電極の電荷保持が困難になる。トンネル絶縁膜の膜質が劣化する問題を回避するため、シリコン酸化膜（ＳｉＯ2膜）或いはシリコン酸窒化膜（ＳｉＯＮ膜）からなるトンネル絶縁膜の膜厚は、典型的には８ｎｍ以上と厚く設定される。その結果、周辺回路トランジスタのゲート絶縁膜厚も厚くなり、周辺回路の動作速度が低下する問題があった。更に、不揮発性半導体記憶装置のメモリセルアレイの動作電圧が２０Ｖ程度と高くなり、絶縁耐圧不良や消費電力増大等の問題があった。これら問題は不揮発性半導体記憶装置の微細化が進むにつれて顕著になり、チャネル長或いはチャネル幅が１００ｎｍ未満になると特に重大である。
上記の問題を解決するために、制御ゲート電極と浮遊ゲート電極との間で電荷を移動させてデータ書き込み及びデータ消去動作を行うメモリ、例えばスケーラブル・トゥー・トランジスタ・メモリデバイス（SCALABLE TWO TRANSISTOR MEMORY DEVICE)等が提案されている（例えば、特許文献１参照。）。しかし、上記の制御ゲート電極と浮遊ゲート電極との間で電荷を移動させるデバイスは、制御ゲート電極と浮遊ゲート電極間での電荷移動を制御する新たなゲート電極が必要である。そのため、製造工程が複雑である。更に、新たに付加したゲート電極と制御ゲート電極間の寄生容量のため、高速動作に適さないという問題があった。
米国特許第６４７５８５７Ｂ１号明細書
本発明は、トンネル絶縁膜の膜質の劣化を防止し、且つメモリセルアレイ及び周辺回路の動作速度の低下を防止する半導体記憶装置を提供する。
本発明の一態様によれば、複数個のメモリセルトランジスタ及びそのメモリセルトランジスタを選択する選択トランジスタを配置したメモリセルアレイと、メモリセルアレイを制御する周辺回路とを備える半導体記憶装置であって、メモリセルトランジスタは、（イ）ゲート絶縁膜と、（ロ）ゲート絶縁膜上の浮遊ゲート電極と、（ハ）浮遊ゲート電極上に配置され、半導体記憶装置のデータ書込み及びデータ消去動作における電界印加時の通過電荷量がゲート絶縁膜より多い電極間絶縁膜と（ニ）電極間絶縁膜上の制御ゲート電極とを備える半導体記憶装置が提供される。
本発明によれば、トンネル絶縁膜の膜質の劣化を防止し、且つメモリセルアレイ及び周辺回路の動作速度の低下を防止する半導体記憶装置を提供できる。
次に、図面を参照して、本発明の第１乃至第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
又、以下に示す第１乃至第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体記憶装置は、図１及び図２に示すように、複数個のメモリセルトランジスタとそのメモリセルトランジスタを選択する選択トランジスタとを列方向に配列してなるメモリセルカラムＣＣを行方向に複数本並列配置したメモリセルアレイ１０と、メモリセルアレイ１０を制御する周辺回路２０を備える半導体記憶装置である。図１（ａ）及び図１（ｂ）は、図２に示したビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・方向に沿った切断面で見た場合のメモリセルトランジスタ及び周辺回路２０が有する周辺回路トランジスタの断面図であるので、図２を先に説明する。
即ち、本発明の第１の実施の形態に係る半導体記憶装置は、図２に示すように、列方向に配列された複数のビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・と、このビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・と直交する行方向に配列された複数のワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・を有するメモリセルアレイ１０を備える。そして、メモリセルアレイ１０には、ワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・のいずれかによって電荷蓄積状態を制御されるメモリセルトランジスタが図２の列方向に配置される。図２の場合は、列方向に３２個のメモリセルトランジスタが配列されてメモリセルカラムＣＣを構成した場合を示している。このメモリセルカラムＣＣの配列の両端には、列方向に隣接して配置され、メモリセルカラムＣＣに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線ＳＧＤ、ＳＧＳが接続されている。
図３は、図２に示したメモリセルアレイ１０の等価回路に対応するレイアウトパターン構成図である。図３に示すように、ビット線側選択トランジスタのドレイン端子は、ビアＢＣを介してビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・に接続する。ソース線側選択トランジスタのソース端子は、ビアＳＣを介して、図２に示したセルソース線ＣＳに接続する。
又、図２に示す半導体記憶装置の周辺回路２０は、ビット線駆動回路２１、カラムデコーダ２２、ワード線駆動回路２３、ロウデコーダ２４を含む。ビット線駆動回路２１は、メモリセルアレイ１０のビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・に接続される。ワード線駆動回路２３は、メモリセルアレイ１０のワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・に接続される。カラムデコーダ２２はビット線駆動回路２１に接続され、ロウデコーダ２４はワード線駆動回路２３に接続される。
第１の実施の形態に係る半導体記憶装置のメモリセルアレイ１０が有するメモリセルトランジスタは、図１（ａ）に示すように、ゲート絶縁膜１２と、ゲート絶縁膜１２上の浮遊ゲート電極１３と、浮遊ゲート電極１３上に配置され、半導体記憶装置のデータ書込み及びデータ消去動作における電界印加時の通過電荷量がゲート絶縁膜１２より多い電極間絶縁膜１４と、電極間絶縁膜１４上の制御ゲート電極１５とを備える。又、半導体基板１１の上部の一部に、ドレイン領域１１１とソース領域１１２が、ゲート電極が配置された領域を挟んでそれぞれ配置される。メモリセルトランジスタ全体は図示を省略する層間絶縁膜で覆われる。ここで「通過電荷量」は、導電層に挟まれた絶縁膜に電界を加えた場合に絶縁膜を通過する電荷量である。
周辺回路２０が有する周辺回路トランジスタのゲート絶縁膜の膜厚及び材料は、メモリセルトランジスタのゲート絶縁膜と同一である。図１（ｂ）に示すように、周辺回路トランジスタは、ゲート絶縁膜１２と、浮遊ゲート電極１３と同一レベルの第１導電層、電極間絶縁膜１４と同一レベルの絶縁膜、その絶縁膜中の開口部で第１導電層と電気的に導通した制御ゲート電極１５と同一レベルの第２導電層がこの順で積層されたゲート電極とを備える。尚、説明を分かりやすくするために、周辺回路トランジスタの第１導電層、第２導電層、及び第１導電層と第２導電層間の絶縁膜を、浮遊ゲート電極１３、制御ゲート電極１５及び電極間絶縁膜１４として説明する。周辺回路トランジスタ全体は図示を省略する層間絶縁膜で覆われる。又、メモリセルアレイ１０が有する選択トランジスタも図１（ｂ）に示す構造である。
メモリセルトランジスタをより詳細に説明すれば、半導体基板１１と浮遊ゲート電極１３が対向する面積Ｓ１と、浮遊ゲート電極１３と制御ゲート電極１５が対向する面積Ｓ２はほぼ同等である。そして、半導体基板１１と浮遊ゲート電極１３の間に設けられたゲート絶縁膜（トンネル絶縁膜）１２は、例えば厚さ５．４ｎｍのシリコン酸化膜からなる。又、浮遊ゲート電極１３と制御ゲート電極１５の間に設けられた電極間絶縁膜１４は、第１絶縁膜１４１、第２絶縁膜１４２及び第３絶縁膜１４３が積層された構造を有する。例えば、第１絶縁膜１４１は厚さ１．３ｎｍのシリコン酸化膜、第２絶縁膜１４２は厚さ８ｎｍのアルミナ膜（Ａｌ2Ｏ3膜）、第３絶縁膜１４３は厚さ１．３ｎｍのシリコン酸化膜が採用可能である。なお、電極間絶縁膜１４を構成する３層積層膜は、化学気相成長（ＣＶＤ）法や原子層成長（ＡＬＤ）法等を用いて、下層膜から順に堆積して形成することができる。
上記に例示した３層積層膜からなる電極間絶縁膜１４のシリコン酸化膜換算膜厚（以下において、単に「換算膜厚」という。）Ｔｅｆｆは５．４ｎｍ程度である。ここで、換算膜厚Ｔｅｆｆは、着目する絶縁膜の電気容量値と同等の電気容量値を示すシリコン酸化膜の厚さで定義され、シリコン酸化膜の誘電率を着目する絶縁膜の単位面積あたりの電気容量で除した値となる。
シリコン酸化膜と上記に例示したシリコン酸化膜／アルミナ膜／シリコン酸化膜からなる３層積層膜の電気伝導特性の例を図４に示す。図４は、シリコン酸化膜或いは３層積層膜に電圧を印加した場合に流れるリーク電流密度を測定した結果である。図４の横軸は、シリコン酸化膜及び３層積層膜に印加する電圧Ｖを換算膜厚Ｔｅｆｆで割った換算電界Ｅｅｆｆであり、横軸はリーク電流密度である。図４において、曲線Ａは厚さ１．３ｎｍのシリコン酸化膜、厚さ８ｎｍのアルミナ膜及び厚さ１．３ｎｍのシリコン酸化膜からなる３層積層膜のリーク電流密度であり、曲線Ｂは厚さ１ｎｍのシリコン酸化膜、厚さ９．６ｎｍのアルミナ膜及び厚さ１ｎｍのシリコン酸化膜からなる３層積層膜のリーク電流密度であり、曲線Ｃは厚さ５．４ｎｍのシリコン酸化膜のリーク電流密度である。
図４に示したように、曲線Ａ及び曲線Ｂで示した３層積層膜のリーク電流密度は、高電界印加時においては曲線Ｃで示したシリコン酸化膜のリーク電流密度より高く、低電界印加時においてはシリコン酸化膜のリーク電流密度より低い。つまり、電極間絶縁膜１４の構造を、シリコン酸化膜より高誘電率でポテンシャル障壁高さが低いアルミナ膜をシリコン酸化膜の中間に配置する３層積層構造にすることによって、電極間絶縁膜１４の電気伝導効率を高電界印加時にはシリコン酸化膜より高く、低電界印加時にはシリコン酸化膜より低くできる。ここで、「電気伝導効率」とは、導電層に挟まれた絶縁膜に電界を加えた場合における絶縁膜を介しての電荷の移動しやすさである。
したがって、データ書き込み及びデータ消去動作時の印加電界において電極間絶縁膜１４の電気伝導効率がゲート絶縁膜１２よりも高くなるようにゲート絶縁膜１２の材料と電極間絶縁膜１４の材料の組み合わせを選択することによって、半導体基板１１と制御ゲート電極１５の間に高電圧を印加した場合に、ゲート絶縁膜１２を介する半導体基板１１内のチャネル領域と浮遊ゲート電極１３との間での電荷移動が起こらず、電極間絶縁膜１４を介する浮遊ゲート電極１３と制御ゲート電極１５との間での電荷移動が起こる。
具体的には、半導体基板１１と制御ゲート電極１５の間に１０Ｖ以上の電圧を印加すれば、電極間絶縁膜１４とゲート絶縁膜１２の容量値が略同一の場合は容量分割によって電極間絶縁膜１４とゲート絶縁膜１２にそれぞれ５Ｖ以上の電圧が印加される。電極間絶縁膜１４及びゲート絶縁膜１２それぞれの換算電界は９．３ＭＶ／ｃｍ以上となり、図４に示した電気伝導特性から、電極間絶縁膜１４のリーク電流密度はゲート絶縁膜１２の３倍以上になる。３倍程度のリーク電流の差があれば、制御ゲート電極１５と浮遊ゲート電極１３間で電荷移動する半導体記憶装置として十分な高速動作を実現できる。更には、半導体基板１１と制御ゲート電極１５の間に１３Ｖ以上の電圧を印加すれば、電極間絶縁膜１４とゲート絶縁膜１２にそれぞれ６．５Ｖ以上の電圧が印加される。電極間絶縁膜１４及びゲート絶縁膜１２それぞれの換算電界は１２ＭＶ／ｃｍ以上となり、図４に示した電気伝導特性から、電極間絶縁膜１４のリーク電流密度はゲート絶縁膜１２のリーク電流密度の１０倍以上になる。１０倍程度のリーク電流の差があれば、大電流が流れることによるゲート絶縁膜１２の膜質劣化を回避しながら、半導体記憶装置として十分な高速動作を実現することができるので、より望ましい。
以下に、電極間絶縁膜１４の電気伝導特性を、図５〜図９に示したエネルギーバンド図を用いて説明する。図５は、誘電率ε１、ポテンシャル障壁高さφ1の絶縁膜Ｉ１及びＩ３の間に、高誘電率且つ低ポテンシャル障壁高さの絶縁膜Ｉ２（誘電率ε２、ポテンシャル障壁高さφ２）を配置し、図１に示した電極間絶縁膜１４と同様の積層構成にした絶縁膜ＩＳの、印加電界無しでのエネルギーバンド図である。ここで、誘電率及びポテンシャル障壁高さの関係は、ε１＜ε２、且つφ１＞φ２である。シリコン酸化膜よりも誘電率が高い酸化物材料では、ほとんどの材料が、誘電率がシリコン酸化膜より高く且つポテンシャル障壁高さがシリコン酸化膜より低いという上記の関係を満たす。絶縁膜ＩＳの換算膜厚Ｔｅｆｆを一定とすれば、絶縁膜Ｉ２の膜厚ｄ２は厚いため、図５中の黒丸で表示した電荷が絶縁膜ＩＳをトンネル伝導する経路の距離は、図５に点線矢印で表示したように長くなり、絶縁膜ＩＳの電気伝導効率は低くなる。
図５に示すエネルギーバンド図にハッチングを付して表示したように、印加電界が無い場合の高誘電率絶縁膜部分である絶縁膜Ｉ２のポテンシャル障壁は矩形である。矩形のポテンシャル障壁に対するトンネル確率は、近似的に障壁高さの平方根と障壁厚さの積で表される。そのため、以下の式（１）の関係を満たす高誘電率絶縁膜材料を選択し、シリコン酸化膜の単一層である絶縁膜ＩＳの中間部分を選択した高誘電率絶縁膜材料で置き換えることによって、絶縁膜ＩＳの電気伝導効率を下がる：

(ε２／ε１）×（φ２）1/2 ＜（φ１）1/2 ・・・（１）

シリコン酸化膜よりも誘電率が高い酸化物材料では、ほとんどの材料で式（１）の関係が満たされる。
図６に、絶縁膜Ｉ１〜Ｉ３からなる絶縁膜ＩＳに印加する電界が弱い場合のエネルギーバンド図を示す。図６にハッチングを付して表示したように、印加電界が弱い場合の高誘電率絶縁膜部分である絶縁膜Ｉ２のポテンシャル障壁は、電荷注入側が高く、電荷出力側が低い台形形状となる。図６中に黒丸で表示した電荷が絶縁膜ＩＳをトンネル伝導する経路の距離は点線矢印で表示したように長く、トンネル伝導距離は長い。そのため、印加電界が弱い場合に絶縁膜ＩＳの電気伝導効率を低くできる。
図７に、絶縁膜Ｉ１〜Ｉ３からなる絶縁膜ＩＳに印加する電界が強い場合のエネルギーバンド図を示す。図７にハッチングを付して表示したように、印加電界が強い場合の絶縁膜Ｉ２のポテンシャル障壁は、絶縁膜Ｉ２の途中で０となる三角形状になる。図７に示したように、黒丸で表示した電荷が絶縁膜ＩＳをトンネル伝導する経路の距離は実線矢印で表示したように短い。つまり、トンネル伝導距離が短くなって、絶縁膜ＩＳの電気伝導効率は高くなる。更に、絶縁膜Ｉ２の電荷注入側に絶縁膜Ｉ２より低誘電率である絶縁膜Ｉ１が存在するため、絶縁膜Ｉ１部分のポテンシャル低下量Δφ1は大きい。ポテンシャル低下量Δφ1が大きくなるのは、図７中のポテンシャル障壁の傾きに相当する低誘電率絶縁膜部分の電界が、ガウスの定理によって高誘電率絶縁膜部分よりも大きくなるためである。その結果、図７に示すようにポテンシャル障壁の実質的な高さはφ2−Δφ1に減少し、絶縁膜ＩＳの電気伝導効率は飛躍的に大きくなる。比較のために、図８に絶縁膜がポテンシャル障壁高さφ1の絶縁膜Ｉ１の単層である場合を示す。図８に示したポテンシャル障壁はハッチングを付して表示したように三角形状であるが、図７に示したポテンシャル障壁に比べて平均的なポテンシャル障壁高さが高い。
なお、必ずしも電極間絶縁膜１４を高誘電率絶縁膜の両側に低誘電率絶縁膜が配置された３層積層膜にする必要はない。図９のエネルギーバンド図に示すように、絶縁膜Ｉ２の片側に接して誘電率が絶縁膜Ｉ２より低い絶縁膜Ｉ１が配置されていれば、低誘電率である絶縁膜Ｉ１が配置された側の電極からの電荷注入に対して高電界印加時に電気伝導効率を高く、低電界印加時に電気伝導効率を低い電気伝導特性を実現できる。したがって、データ書き込み動作だけを高速で行いたい場合には、電極間絶縁膜１４の制御ゲート電極１５側の界面に低誘電率絶縁膜を配置すればよい。つまり、電極間絶縁膜１４は第２絶縁膜１４２と第３絶縁膜１４３で構成される。データ消去動作だけを高速で行いたい場合には、電極間絶縁膜１４の浮遊ゲート電極１３側の界面に低誘電率絶縁膜を配置すればよい。つまり、電極間絶縁膜１４は第１絶縁膜１４１と第２絶縁膜１４２で構成される。
又、低誘電率且つ高ポテンシャル障壁高さの絶縁膜材料としては、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜（Ｓｉ3Ｎ4膜）等が代表的なものであり、これらの積層膜でもよい。高誘電率且つ低ポテンシャル障壁高さの絶縁膜材料としては、アルミナ膜、タンタル酸化膜（Ｔａ2Ｏ5膜）、ハフニウム酸化膜（ＨｆＯ2膜）、ランタン酸化膜（Ｌａ2Ｏ3膜）等が代表的なものであり、これらの積層膜でもよいし、混合物でもよい。即ち、ε1＜ε2且つφ1＞φ2を満たす絶縁材料の組み合わせならば、どのような低誘電率且つ高ポテンシャル障壁高さの絶縁膜材料と高誘電率且つ低ポテンシャル障壁高さの絶縁膜材料の組み合わせの積層構造であっても、電極間絶縁膜１４に採用可能である。
電極間絶縁膜１４の電気伝導効率を上げるには、低誘電率且つ高ポテンシャル障壁高さの絶縁膜の厚さを、シリコン酸化膜の場合は０．８〜２．７ｎｍ、シリコン酸窒化膜の場合は１〜５ｎｍ程度（換算膜厚Ｔｅｆｆは１〜３ｎｍ程度）、シリコン窒化膜の場合は２．４ｎｍ以上（換算膜厚Ｔｅｆｆは１．２ｎｍ以上）に設定することが望ましい。特に、シリコン酸化膜の場合は１．０〜１．６ｎｍがより望ましく、その場合、電極間絶縁膜１４の電気伝導効率は約５桁向上する。即ち、第１の実施の形態に半導体記憶装置によれば、低誘電率膜の単一層である場合に比較して電極間絶縁膜１４の電気伝導効率が飛躍的に向上し、半導体基板１１と制御ゲート電極１５の間に電圧を印加した場合に電極間絶縁膜１４を介して制御ゲート電極１５と浮遊ゲート電極１３との間で電荷移動をさせることができる。
上記では電極間絶縁膜１４の低誘電率絶縁膜材料とゲート絶縁膜１２の材料が同一の場合を説明したが、材料が同一の場合に限らないのは勿論である。電極間絶縁膜１４のリーク電流密度がゲート絶縁膜１２のリーク電流密度の例えば３倍以上であればよい。又、ゲート絶縁膜１２と電極間絶縁膜１４の換算膜厚Ｔｅｆｆが一定の場合を示したが、換算膜厚Ｔｅｆｆが一定の場合に限らないのは勿論である。なお、ゲート絶縁膜１２と電極間絶縁膜１４の換算膜厚Ｔｅｆｆが互いに異なる場合は、ゲート絶縁膜１２と電極間絶縁膜１４の換算膜厚をそれぞれ換算膜厚Ｔｅｆｆ１、Ｔｅｆｆ２としたときに、容量分割によってゲート絶縁膜１２と電極間絶縁膜１４に印加される電圧の比がＴｅｆｆ１：Ｔｅｆｆ２になることに注意する必要がある。即ち、ある電界におけるゲート絶縁膜１２の電気伝導効率に比べて、Ｔｅｆｆ１／Ｔｅｆｆ２倍の電界における電極間絶縁膜１４の電気伝導効率が大きくなるように、換算膜厚Ｔｅｆｆ１、Ｔｅｆｆ２、データ書き込み及びデータ消去動作時の印加電界を設定すれば、電極間絶縁膜１４を介して制御ゲート電極１５と浮遊ゲート電極１３との間で電荷移動をさせることができる。
浮遊ゲート電極１３の上界面または制御ゲート電極１５の下界面に凸曲面を設けて電極間絶縁膜１４の電荷注入側の電界を上げ、電極間絶縁膜１４の電気伝導効率を上げることもできる。即ち、電極間絶縁膜１４の通過電荷量をゲート絶縁膜１２より多くできる。例えば、チャネル長方向又はチャネル幅方向のどちらか一方の断面において導電層形状が凸曲面となる場合は、電極間絶縁膜１４の換算膜厚Ｔｅｆｆと凸曲面の曲率Ｒとの比Ｒ／Ｔｅｆｆは２以下が望ましい。比Ｒ／Ｔｅｆｆが２以下の場合、電荷注入側界面近傍の電界が２０％以上増加し、電荷注入効率が１００倍以上増大する。更には、比Ｒ／Ｔｅｆｆは１以下が望ましい。比Ｒ／Ｔｅｆｆが１以下の場合、電荷注入側界面近傍の電界が４０％以上増加し、電荷注入効率が一万倍以上増大する。更に、チャネル長方向及びチャネル幅方向の両断面において凸曲面となる導電層形状にすれば、電荷注入効率は更に増大するので望ましい。
以下に、半導体基板１１と制御ゲート電極１５の間に電圧を印加した場合に、電極間絶縁膜１４を介して制御ゲート電極１５と浮遊ゲート電極１３との間で電荷移動をさせる条件について説明する。半導体基板１１と制御ゲート電極１５の間に印加電圧Ｖｃｇを印加した場合、印加電圧Ｖｃｇはゲート絶縁膜１２及び電極間絶縁膜１４に分割して印加される。即ち、ゲート絶縁膜１２及び電極間絶縁膜１４に印加される電圧をそれぞれＶ１及びＶ２とすると、Ｖｃｇ＝Ｖ１＋Ｖ２である。このときの電圧分割係数βを、β＝Ｖ２／Ｖｃｇと定義する。つまり電圧分割係数βは、半導体基板１１と制御ゲート電極１５間に印加した印加電圧Ｖｃｇのうち、電極間絶縁膜１４に印加されて電極間絶縁膜１４を介する制御ゲート電極１５と浮遊ゲート電極１３間での電荷移動に寄与する電圧の割合である。したがって、Ｖ１＝（１−β）×Ｖｃｇ、V２＝β×Ｖｃｇである。そして、半導体基板１１と浮遊ゲート電極１３間の電気容量をＣ１、浮遊ゲート電極１３と制御ゲート電極１５間の電気容量をＣ２とすると、以下の式（２）が成立する：

β＝Ｃ１／（Ｃ１＋Ｃ２） ・・・（２）

ここで、ゲート絶縁膜１２及び電極間絶縁膜１４の換算膜厚をそれぞれＴｅｆｆ１及びＴｅｆｆ２、リーク電流密度をそれぞれＪ１及びＪ２とする。電極間絶縁膜１４を介して制御ゲート電極１５と浮遊ゲート電極１３との間で電荷移動をさせるには、半導体基板１１と制御ゲート電極１５の間に印加電圧Ｖｃｇが印加されたときに、電極間絶縁膜１４を流れるリーク電流量（Ｓ２×Ｊ２）がゲート絶縁膜１２を流れるリーク電流量（Ｓ１×Ｊ１）よりも大きければよい。面積Ｓ１は半導体基板１１とゲート絶縁膜１２が対向する面積、面積Ｓ２は浮遊ゲート電極１３と制御ゲート電極１５が対向する面積である。なお、高速なメモリ動作と信頼性を確保するためには、電極間絶縁膜１４を流れるリーク電流量とゲート絶縁膜１２を流れるリーク電流量の差が大きい方が望ましく、典型的には１０倍以上の差があることが望ましい。
半導体基板１１や浮遊ゲート電極１３、制御ゲート電極１５の界面形状が平坦な場合は、ゲート絶縁膜１２に印加される電界Ｅ１は、以下の式（３）で表される：

Ｅ１＝（１−β）×Ｖｃｇ／Ｔｅｆｆ１
＝｛Ｃ２／（Ｃ１＋Ｃ２）｝×Ｖｃｇ／Ｔｅｆｆ１ ・・・（３）

又、電極間絶縁膜１４に印加される電界Ｅ２は、以下の式（４）で表される：

Ｅ２＝β×Ｖｃｇ／Ｔｅｆｆ２
＝｛Ｃ１／（Ｃ１＋Ｃ２）｝×Ｖｃｇ／Ｔｅｆｆ ・・・（４）

電気容量Ｃ１と電気容量Ｃ２の比は、近似的に以下の式（５）で表される：

Ｃ１／Ｃ２＝（Ｓ１×Ｔｅｆｆ２）／（Ｓ２×Ｔｅｆｆ１） ・・・（５）

したがって、電界Ｅ１及び電界Ｅ２は、以下の式（６）及び式（７）で表される：

Ｅ１＝｛Ｓ２／（Ｓ１×Ｔｅｆｆ２＋Ｓ２×Ｔｅｆｆ１）｝×Ｖｃｇ ・・・（６）
Ｅ２＝｛Ｓ１／（Ｓ１×Ｔｅｆｆ２＋Ｓ２×Ｔｅｆｆ１）｝×Ｖｃｇ ・・・（７）

電極間絶縁膜１４を介して制御ゲート電極１５と浮遊ゲート電極１３との間で電荷移動をさせるには、電極間絶縁膜１４に式（４）或いは式（７）で表される電界Ｅ２が印加されたときのリーク電流密度Ｊ２と面積Ｓ２の積が、ゲート絶縁膜１２に式（３）或いは式（６）で表される電界Ｅ１が印加されたときのリーク電流密度Ｊ１と面積Ｓ１の積よりも大きくなるように、印加電圧Ｖｃｇに応じてゲート絶縁膜１２及び電極間絶縁膜１４の材料、膜厚、及びメモリセルトランジスタの形状（面積Ｓ１、Ｓ２）を選択すればよい。第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタは、図１に示したように面積Ｓ１と面積Ｓ２は同等である。そのため、印加電圧Ｖｃｇに応じてゲート絶縁膜１２及び電極間絶縁膜１４の材料、膜厚を選択すればよい。
半導体基板１１や浮遊ゲート電極１３、制御ゲート電極１５の界面の形状が凸曲面形状であるために電荷注入界面の電界が増大する場合を以下に説明する。ここで、界面の形状が平坦な場合の電界に対する凸曲面形状の場合の電界の比を電界増大係数γと定義し、ゲート絶縁膜１２及び電極間絶縁膜１４の電界増大係数をそれぞれγ1、γ2とする。ゲート絶縁膜１２に印加される電界Ｅ１ａ及び電極間絶縁膜１４に印加される電界Ｅ２ａは、以下の式（８）及び式（９）で表される：

Ｅ１ａ＝γ1×｛Ｃ２／（Ｃ１＋Ｃ２）｝×Ｖｃｇ／Ｔｅｆｆ１ ・・・（８）
Ｅ２ａ＝γ２×｛Ｃ１／（Ｃ１＋Ｃ２）｝×Ｖｃｇ／Ｔｅｆｆ２ ・・・（９）

電極間絶縁膜１４を介して制御ゲート電極１５と浮遊ゲート電極１３との間で電荷移動をさせるには、電極間絶縁膜１４に電界Ｅ２ａを印加したときのリーク電流密度Ｊ２と面積Ｓ２の積が、ゲート絶縁膜１２に電界Ｅ１ａを印加したときのリーク電流密度Ｊ１と面積Ｓ１の積よりも大きくなるように、ゲート絶縁膜１２及び電極間絶縁膜１４の材料、膜厚、メモリセルトランジスタの形状（面積Ｓ１、Ｓ２及び界面の曲面形状）、及び印加電圧Ｖｃｇを選択すればよい。
ここで、電界増大係数γは、凸曲面形状が曲率Ｒの同心球面の場合は、γ＝１＋Ｔｅｆｆ／Ｒで表され、曲率Ｒの同心筒面の場合は、γ＝１／｛Ｒ／Ｔｅｆｆ×ln（１＋Ｔｅｆｆ／Ｒ）｝で表される。
なお、図１に示したセルトランジスタのゲート絶縁膜１２の膜厚は、浮遊ゲート電極１３に蓄積された電荷が長期間放置されても半導体基板１１側に抜けない厚さに設定されるのが望ましい。ゲート絶縁膜１２の膜厚の典型的な下限は、シリコン酸化膜の場合は５ｎｍ程度、シリコン酸窒化膜の場合は５〜８ｎｍ（換算膜厚Ｔｅｆｆは４．５ｎｍ程度）、シリコン窒化膜の場合は８ｎｍ程度（換算膜厚Ｔｅｆｆは４ｎｍ程度）である。既に述べたように関連技術のトンネル絶縁膜の典型的な厚さはシリコン酸化膜又はシリコン酸窒化膜の場合で８ｎｍ以上であるため、ゲート絶縁膜１２の膜厚を関連技術よりも薄く設定することが可能となり、データ書き込み及びデータ消去動作時の印加電圧を下げることができる。例えば、図１に示したセルトランジスタでは１０Ｖ程度の印加電圧でデータ書き込み及び消去動作が可能である。１０Ｖ程度の動作電圧は、関連技術の約半分である。即ち、第１の実施の形態に係る半導体記憶装置によれば、消費電力の低減やメモリの高集積化に伴う絶縁耐圧不良等の問題を回避することが可能となる。
第１の実施の形態に係る半導体記憶装置の動作方式は、浮遊ゲート電極１３が負に帯電した状態を関連技術のメモリセルトランジスタが正に帯電した状態“１”、正に帯電した状態を関連技術のメモリセルトランジスタが負に帯電した状態“０”とみなすことにより、関連技術の半導体記憶装置の動作と同じ方式が使える。あるいは、データ書き込み及びデータ消去動作時の印加電界を変更して、関連技術と逆方向の電界を加えることでデータ書き込みとデータ消去動作を行ってもよい。
以上に説明したように、第１の実施の形態に係る半導体記憶装置においては、複雑なトランジスタ構造や複雑な製造工程を導入することなく、浮遊ゲート電極１３と制御ゲート電極１５との間で電荷を移動させるメモリセルトランジスタを実現できる。つまり、浮遊ゲート電極１３と制御ゲート電極１５間での電荷移動を制御する新たなゲート電極が不要であり、複雑な製造工程が不要である。更に、新たに負荷するゲート電極と制御ゲート電極１５間の寄生容量がないため、高速動作に適さないという問題が生じない。更に、電極配線の寄生容量を増加させることなく、データ書き込み動作及び消去動作に伴うゲート絶縁膜１２の膜質劣化を回避して、メモリセルトランジスタの高信頼化を実現できる。同時に、周辺回路トランジスタのゲート絶縁膜（トンネル絶縁膜）１２の膜厚を厚くする必要がないため、周辺回路の動作速度が低下する問題を回避できる。又、選択トランジスタのゲート絶縁膜１２の膜厚を厚くする必要がないため、メモリセルトランジスタ選択の動作速度が低下する問題を回避できる。
なお、電極間絶縁膜１４を介して制御ゲート電極１５と浮遊ゲート電極１３間の電荷移動が行われるため、電極間絶縁膜１４の膜質劣化は起こりえる。しかし、電極間絶縁膜１４中に電荷が捕獲されたとしても、チャネル領域から電荷捕獲準位までの距離が長いのでメモリセルトランジスタ特性への影響は小さく、半導体記憶装置の特性上の問題とならない。上記の説明では、注入電荷が電子の例を示したが、勿論ホールの場合でも適宜変形して第１の実施の形態に係る半導体記憶装置による上記の効果を得ることができる。
図１０〜図１５を用いて、本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。図１０〜図１５のそれぞれにおいて、図（ａ）はメモリセルトランジスタのチャネル長方向（図２のビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・方向）に沿った切断面におけるメモリセルトランジスタの工程断面図、図（ｂ）は、メモリセルトランジスタのチャネル幅方向（図２のワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・方向）の工程断面図、図（ｃ）は周辺回路トランジスタのチャネル長方向の工程断面図である。尚、選択トランジスタも周辺回路トランジスタと同様の工程で形成される。
（イ）先ず、図１０に示すように、ｐ型シリコン基板からなる半導体基板１１の表面に、熱酸化法とラジカル窒化法を用いて、シリコン酸窒化膜のメモリセルトランジスタ及び周辺回路トランジスタのゲート絶縁膜１２を厚さ６ｎｍ程度形成する。次に、減圧ＣＶＤ法等を用いて、ゲート絶縁膜１２の全面に浮遊ゲート電極１３としてリン（Ｐ）等のｎ型不純物をドープしたドープドシリコン多結晶膜を５０ｎｍ程度形成する。更に、浮遊ゲート電極１３上にフォトレジスト膜を塗布し、フォトリソグラフィ技術によりフォトレジスト膜を露光現像し、素子形成領域パターン用のエッチングマスク（図示せず）を形成する。このエッチングマスクを用いて、反応性イオンエッチング（ＲＩＥ）法で浮遊ゲート電極１３、ゲート絶縁膜１２、半導体基板１１の一部を順次エッチング除去して、素子分離領域となる溝を形成する。エッチングマスク除去後に、塗布法と化学的機械的研磨（ＣＭＰ）法を用いて、溝内にシリコン酸化膜等を埋め込んで、素子分離絶縁膜１６を形成する。図１０（ｃ）には図示を省略しているが、周辺回路２０の領域においても素子分離絶縁膜１６が形成されていることは勿論である。
（ロ）この後、図１１に示すように、全面に減圧ＣＶＤ法で第１絶縁膜１４１としてシリコン酸化膜を厚さ１．３ｎｍ程度、第２絶縁膜１４２としてアルミナ膜を厚さ８ｎｍ程度、第３絶縁膜１４３としてシリコン酸化膜を厚さ１．３ｎｍ程度順次堆積して、電極間絶縁膜１４を形成する。次いで、フォトレジスト膜５０を全面に塗布し、フォトリソグラフィ技術によりフォトレジスト膜５０を露光現像し、後に周辺回路トランジスタのゲート電極ができる領域において、図１１（ｃ）に示すようにフォトレジスト膜５０に開口部５５を形成する。
（ハ）続いて、フォトレジスト膜５０をエッチングマスクとして電極間絶縁膜１４をＲＩＥ法でエッチングし、周辺回路トランジスタのゲート電極形成予定領域に図１２（ｃ）に示すような開口部１４５を形成する。その後、フォトレジスト膜５０を除去する。
（ニ）引き続き制御ゲート電極１５となるリン等をドープしたドープドシリコン多結晶層を、減圧ＣＶＤ法等で厚さ５０ｎｍ程度全面に形成する。このとき、図１３（ｃ）に示すように、周辺回路トランジスタにおいて、浮遊ゲート電極１３と制御ゲート電極１５が開口部１４５で電気的に接続される。
（ホ）次に、制御ゲート電極１５の上部の全面に新たなフォトレジスト膜５１を塗布し、フォトリソグラフィ技術によりフォトレジスト膜５１を露光現像し、図１４に示すように、ゲート電極を形成する領域以外のフォトレジスト膜５１を除去する。
（ヘ）次いで、フォトレジスト膜５１をエッチングマスクとして、ＲＩＥ法で制御ゲート電極１５、電極間絶縁膜１４、浮遊ゲート電極１３を選択的にエッチングして除去し、メモリセルトランジスタ及び周辺回路トランジスタのゲート電極を形成する。
（ト）その後、図１５に示すように、メモリセルアレイ１０と周辺回路２０に砒素（Ａｓ）等のｎ型不純物元素をイオン注入して、ドレイン領域１１１及びソース領域１１２を形成する。次いで、シリコン酸化膜等からなる図示を省略する層間絶縁膜を全面に堆積し、更に配線層の形成等を行って第１の実施の形態に係る半導体記憶装置が完成する。
上記のような本発明の第１の実施の形態に係る半導体記憶装置の製造方法によれば、データ書き込み及びデータ消去動作における電界印加時の通過電荷量がゲート絶縁膜１２より多い電極間絶縁膜１４を有するゲート電極構造を備えるメモリセルトランジスタを容易に製造できる。又、第１の実施の形態に係る半導体記憶装置の製造方法によれば、選択トランジスタ及び周辺回路トランジスタの浮遊ゲート電極、電極間絶縁膜及び制御ゲート電極を、メモリセルトランジスタと同一レベルにすることができる。そのため、フォトリソグラフィ工程やＣＭＰ法を使用する工程等が容易になり、微細セルを実現できる。
＜変形例＞
第１の実施の形態の変形例に係る半導体記憶装置のメモリセルトランジスタの模式的な断面図を図１６に示す。図１６（ａ）はメモリセルトランジスタのチャネル長方向（図２のビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・方向）に沿った切断面におけるメモリセルトランジスタの断面図であり、図１６（ｂ）は、メモリセルトランジスタのチャネル幅方向（図２のワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・方向）の断面図である。
図１６に示したメモリセルトランジスタでは、シリコン酸化膜又はシリコン酸窒化膜を電極間絶縁膜１４ａに採用し、ラジカル窒化等で形成した電荷トラップ準位密度の低い高品質のシリコン窒化膜をゲート絶縁膜１２に採用する。図１に示したメモリセルトランジスタの電極間絶縁膜１４が複数の絶縁膜からなるのに対し、図１６に示したメモリセルトランジスタの電極間絶縁膜１４ａが単一の絶縁膜からなる点が異なる。
高品質のシリコン窒化膜の電気伝導効率をシリコン酸化膜やシリコン酸窒化膜の電気伝導効率よりも低くできるため、図１６に示したメモリセルトランジスタにおいて、電極間絶縁膜１４ａを介しての制御ゲート電極１５と浮遊ゲート電極１３間での電荷移動が可能となる。特に、図１６に示したメモリセルトランジスタ構造を採用した場合は、電荷が通過する電極間絶縁膜１４ａが関連技術のゲート絶縁膜（トンネル絶縁膜）と同一の材料であるため、関連技術と同等の半導体記憶装置の信頼性を確保することが容易となる。なお、上記の例ではゲート絶縁膜１２を高品質のシリコン窒化膜としてが、これに限らず、電極間絶縁膜１４ａに用いるシリコン酸化膜やシリコン酸窒化膜よりも電気伝導効率が低い材料ならば何でも図１６に示したゲート絶縁膜１２に採用可能である。
なお、図１６に示したメモリセルトランジスタを製造するには、図１０〜図１５を参照して説明した製造方法において、電極間絶縁膜１４ａを単一の材料を用いて形成すればよい。
（第２の実施の形態）
図１７に、本発明の第２の実施の形態に係る半導体記憶装置のメモリセルトランジスタの模式的な断面図を示す。図１７（ａ）はメモリセルトランジスタのチャネル長方向（図２のビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・方向）に沿った切断面におけるメモリセルトランジスタの断面図であり、図１７（ｂ）は、メモリセルトランジスタのチャネル幅方向（図２のワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・方向）の断面図である。図１７（ａ）に示すように、制御ゲート電極１５のチャネル長方向の長さｄ１５が浮遊ゲート電極１３のチャネル長方向の長さｄ１３より短く、メモリセルトランジスタのチャネル長方向に沿った切断面において電極間絶縁膜１４ｂが台形形状をなす。そのため、制御ゲート電極１５と浮遊ゲート電極１３の対向する面積Ｓ２が、浮遊ゲート電極１３と半導体基板１１の対向する面積Ｓ１よりも小さい。その他の構成については、図１に示した第１の実施の形態に係るメモリトランジスタと同様である。
電極間絶縁膜１４ｂを介して制御ゲート電極１５と浮遊ゲート電極１３との間で電荷移動をさせるには、半導体基板１１と制御ゲート電極１５の間に印加電圧Ｖｃｇを印加したときに、電極間絶縁膜１４ｂを流れるリーク電流量（Ｓ２×Ｊ２）がゲート絶縁膜１２を流れるリーク電流量（Ｓ１×Ｊ１）よりも大きければよい。ここで、Ｊ１及びＪ２はそれぞれゲート絶縁膜１２及び電極間絶縁膜１４ｂのリーク電流密度である。第１の実施の形態において式（２）〜式（７）を用いて説明したように、電極間絶縁膜１４ｂに式（４）或いは式（７）で表される電界Ｅ２が印加されたときのリーク電流密度Ｊ２と面積Ｓ２の積が、ゲート絶縁膜１２に式（３）或いは式（６）で表される電界Ｅ１が印加されたときのリーク電流密度Ｊ１と面積Ｓ１の積よりも大きくなるように、印加電圧Ｖｃｇに応じてゲート絶縁膜１２及び電極間絶縁膜１４ｂの材料、膜厚、及びメモリセルトランジスタの形状（面積Ｓ１、Ｓ２）を選択すれば、電極間絶縁膜１４ｂを介して制御ゲート電極１５と浮遊ゲート電極１３との間で電荷移動が生じる。
図１７に示したメモリセルトランジスタにおいては、面積Ｓ２が面積Ｓ１よりも小さいため、半導体基板１１と制御ゲート電極１５との間に印加電圧Ｖｃｇを印加すると、ゲート絶縁膜１２にかかる電界Ｅ１よりも電極間絶縁膜１４ｂにかかる電界Ｅ２を強くすることができる。具体的には、Ｓ１＞Ｓ２とすることにより電気容量比Ｃ１／Ｃ２が大きくなるため、電圧分割係数β（β＝Ｖ２／Ｖｃｇ）は大きくなる。その結果、図１７に示したメモリセルトランジスタにおいて電極間絶縁膜１４ｂにかかる電界Ｅ２を強く、ゲート絶縁膜１２にかかる電界Ｅ１を弱くできる。その結果、電極間絶縁膜１４ｂを介して制御ゲート電極１５と浮遊ゲート電極１３との間で電荷を移動させてデータ書き込み及び消去動作を行うことが可能である。
図１７に示したメモリセルトランジスタにおいて、ゲート絶縁膜１２と電極間絶縁膜１４ｂが同じ材料である場合を考える。例えば、ゲート絶縁膜１２及び電極間絶縁膜１４ｂがシリコン酸化膜であり、膜厚はともに５．４ｎｍとする。膜厚５．４ｎｍのシリコン酸化膜の電気伝導特性は、図４に曲線Ｃとしてリーク電流密度が示されている。このとき、メモリセルトランジスタの対向面積比Ｓ１／Ｓ２を１．２とすれば、電圧分割係数βは０．５５となる。したがって、印加電圧Ｖｃｇを１０Ｖ以上にすれば、電極間絶縁膜１４ｂに５．５Ｖ以上、ゲート絶縁膜１２に４．５Ｖ以上の電圧が印加される。その結果、電極間絶縁膜１４ｂ及びゲート絶縁膜１２の換算電界は、それぞれ１０．２ＭＶ／ｃｍ以上及び８．３ＭＶ／ｃｍ以上となり、電極間絶縁膜１４ｂのリーク電流はゲート絶縁膜１２のリーク電流の約１０倍以上に増大させることができる。
勿論、ゲート絶縁膜１２と電極間絶縁膜１４ｂは同じ材料である必要はなく、電極間絶縁膜１４ｂはゲート絶縁膜１２よりも電気伝導効率が高い材料からなる方が望ましい。例えば、電極間絶縁膜１４ｂに図１に示した積層構造の電極間絶縁膜１４を採用してもよい。又、ゲート絶縁膜１２と電極間絶縁膜１４ｂは同じ膜厚（シリコン酸化膜換算膜厚）である必要はなく、電極間絶縁膜１４ｂはゲート絶縁膜１２よりも膜厚（シリコン酸化膜換算膜厚）が厚いほうが、電圧分割による印加電界が高くなるので望ましい。又、対向面積比Ｓ１／Ｓ２が１よりも大きければ電極間絶縁膜１４ｂのリーク電流増大効果はあるが、電極間絶縁膜１４ｂを介して制御ゲート電極１５と浮遊ゲート電極１３との間で電荷を移動させてデータ書き込み及び消去動作を行うためには、対向面積比Ｓ１／Ｓ２は１．１よりも大きいことが望ましい。更には、電極間絶縁膜１４ｂのリーク電流量をゲート絶縁膜１２の約１０倍以上に増大させて、ゲート絶縁膜１２の膜質劣化を回避しながら半導体記憶装置として十分な高速動作を実現するためには、対向面積比Ｓ１／Ｓ２は１．２よりも大きいことが望ましい。
以上においては、電極間絶縁膜１４ｂのチャネル長方向に沿った切断面が台形形状であるメモリセルトランジスタの例を説明した。電極間絶縁膜１４ｂを介して制御ゲート電極１５と浮遊ゲート電極１３との間で電荷を移動させてデータ書き込み及び消去動作を行うためには、図１７に示したメモリセルトランジスタに限らず、制御ゲート電極１５と浮遊ゲート電極１３が対向する面積Ｓ１が、浮遊ゲート電極１３と半導体基板１１が対向する面積Ｓ２よりも小さいメモリセルトランジスタであれば良く、種々の変形例が採用可能である。
本発明の第２の実施の形態に係る半導体記憶装置によれば、メモリセルトランジスタの対向面積比Ｓ１／Ｓ２を１よりも大きくすることによって、半導体記憶装置のデータ書き込み及びデータ消去動作における電界印加時の電極間絶縁膜１４ｂの通過電荷量をゲート絶縁膜１２より多くできる。そのため、電極間絶縁膜１４ｂを介して制御ゲート電極１５と浮遊ゲート電極１３との間で電荷を移動させてデータ書き込み及び消去動作を行うことができる。他は、第１の実施の形態と実質的に同様であり、重複した記載を省略する。
図１８〜図２０を用いて、本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。第１の実施の形態に係る半導体記憶装置の製造方法と同様に、図１８〜図２０のそれぞれにおいて、図（ａ）はメモリセルトランジスタのチャネル長方向に沿った切断面におけるメモリセルトランジスタの工程断面図、図（ｂ）は、メモリセルトランジスタのチャネル幅方向の工程断面図、図（ｃ）は周辺回路トランジスタのチャネル長方向の工程断面図である。
（イ）先ず、第１の実施の形態に係る半導体記憶装置の製造方法と同様に、半導体基板１１の表面に堆積したメモリセルトランジスタ及び周辺回路トランジスタのゲート絶縁膜１２及び浮遊ゲート電極１３の一部を順次エッチング除去し、更に半導体基板１１の一部をエッチング除去して、素子分離領域となる溝を形成する。次いで、ＣＭＰ法等を用いて溝内にシリコン酸化膜等を埋め込んで、図１８に示すように素子分離絶縁膜１６を形成する。図示を省略しているが、周辺回路２０の領域においても素子分離絶縁膜１６が形成されていることは勿論である。
（ロ）その後、全面に減圧ＣＶＤ法等で電極間絶縁膜１４ｂとしてシリコン酸化膜を厚さ６ｎｍ程度堆積する。そして、フォトリソグラフィ技術によりフォトレジスト膜を露光現像してパターニングし、このフォトレジスト膜をエッチングマスクとして用い、ＲＩＥ法により周辺回路トランジスタのゲート電極形成予定領域に開口部１４５を形成する。引き続き制御ゲート電極１５となるリン等をドープしたドープドシリコン多結晶層を、減圧ＣＶＤ法等で厚さ５０ｎｍ程度全面に形成する。このとき、図１９（ｃ）に示すように、周辺回路トランジスタにおいて、浮遊ゲート電極１３と制御ゲート電極１５が開口部１４５ｂで電気的に接続される。
（ハ）次に、フォトリソグラフィ技術によりフォトレジスト膜を露光現像してパターニングし、このフォトレジスト膜をエッチングマスクとして用い、ＲＩＥ法で制御ゲート電極１５、電極間絶縁膜１４ｂ、浮遊ゲート電極１３を選択的にエッチングして除去し、メモリセルトランジスタ及び周辺回路トランジスタのゲート電極を形成する。このとき、電極間絶縁膜１４ｂのエッチングをいわゆる側壁保護膜を用いたテーパーエッチング条件のＲＩＥ法で行って、チャネル長方向に沿った切断面において電極間絶縁膜１４ｂの端部が順メサのテーパー形状になるようにエッチングする。その結果、台形形状である電極間絶縁膜１４ｂが形成される。
（ニ）その後、メモリセルアレイ１０と周辺回路２０にｎ型不純物元素をイオン注入して、図２０に示すようにドレイン領域１１１及びソース領域１１２を形成する。次いで、シリコン酸化膜等からなる図示を省略する層間絶縁膜を全面に堆積し、更に配線層の形成等を行って第２の実施の形態に係る半導体記憶装置が完成する。
本発明の第２の実施の形態に係る半導体記憶装置の製造方法によれば、メモリセルトランジスタのチャネル長方向に沿った切断面が台形形状である電極間絶縁膜１４ｂが形成され、電極間絶縁膜１４ｂと制御ゲート電極１５の接する面積が電極間絶縁膜１４ｂと浮遊ゲート電極１３の接する面積より大きい半導体記憶装置を製造できる。つまり、メモリセルトランジスタの対向面積比Ｓ１／Ｓ２が１よりも大きく、半導体記憶装置のデータ書き込み及びデータ消去動作における電界印加時の電極間絶縁膜１４ｂの通過電荷量をゲート絶縁膜１２より多くできる。そのため、電極間絶縁膜１４ｂを介して制御ゲート電極１５と浮遊ゲート電極１３との間で電荷を移動させてデータ書き込み及び消去動作を行う半導体記憶装置を製造することができる。又、第２の実施の形態に係る半導体記憶装置の製造方法によれば、ひとつのエッチングマスクによって制御ゲート電極１５、電極間絶縁膜１４ｂ及び浮遊ゲート電極１３を形成できる。
＜変形例＞
第２の実施の形態の変形例に係る半導体記憶装置の、チャネル長方向に沿った切断面におけるメモリセルトランジスタの断面図を図２１〜図２２に示す。図２１〜図２２に示したメモリセルトランジスタは、制御ゲート電極１５のチャネル長方向の長さｄ１５が浮遊ゲート電極１３のチャネル長方向の長さｄ１３より長い。そして、図２１に示したメモリセルトランジスタの電極間絶縁膜１４ｂのチャネル長方向に沿った切断面は矩形であり、チャネル長方向の長さが長さｄ１３に等しい。又、図２２に示したメモリセルトランジスタの電極間絶縁膜１４ｂのチャネル長方向に沿った切断面は矩形であり、チャネル長方向の長さは長さｄ１５に等しい。即ち、図２１〜図２２に示したメモリセルトランジスタでは対向面積比Ｓ１／Ｓ２が１よりも大きく、電極間絶縁膜１４ｂを介して制御ゲート電極１５と浮遊ゲート電極１３との間で電荷移動が生じる。
図２１に示したメモリセルトランジスタのゲート電極は、制御ゲート電極１５を選択的にエッチングして除去した後に制御ゲート電極１５の側壁に長さｄ１３と長さｄ１５の差に相当する幅のエッチングマスクを形成し、そのエッチングマスクを用いて電極間絶縁膜１４ｂと浮遊ゲート電極１３を選択的にエッチングして除去することで形成できる。又、図２２に示したメモリセルトランジスタのゲート電極は、制御ゲート電極１５と電極間絶縁膜１４ｂを選択的にエッチングして除去した後に、制御ゲート電極１５と電極間絶縁膜１４ｂの側壁に長さｄ１３と長さｄ１５の差に相当する幅のエッチングマスクを形成し、そのエッチングマスクを用いて浮遊ゲート電極１３を選択的にエッチングして除去することで形成できる。
（第３の実施の形態）
図２３に、本発明の第３の実施の形態に係る半導体記憶装置のメモリセルトランジスタの模式的な断面図を示す。図２３（ａ）はメモリセルトランジスタのチャネル長方向（図２のビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・方向）に沿った切断面におけるメモリセルトランジスタの断面図であり、図２３（ｂ）は、メモリセルトランジスタのチャネル幅方向（図２のワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・方向）の断面図である。図２３（ｂ）に示すように、本発明の第３の実施の形態に係るメモリセルトランジスタは、半導体基板１１上部に形成される凸部の上部側壁及び上面にゲート絶縁膜１２が配置されている。つまり、ゲート絶縁膜１２は、浮遊ゲート電極１３との界面が電極間絶縁膜１４ｃと浮遊ゲート電極１３の界面に平行な平行ゲート絶縁膜１２１と、平行ゲート絶縁膜１２１の端部に接続し、浮遊ゲート電極１３との界面が電極間絶縁膜１４ｃと浮遊ゲート電極１３の界面に垂直な垂直ゲート絶縁膜１２２とを有する。
図２３に示したメモリセルトランジスタにおいて、浮遊ゲート電極１３のチャネル幅方向の長さＷ１３、平行ゲート絶縁膜１２１のチャネル幅方向の長さＷ１２１、垂直ゲート絶縁膜１２２の深さ方向の長さＷ１２２とした時、Ｗ１３＜Ｗ１２１＋２×Ｗ１２２になるように長さＷ１２２は設定される。そのため、制御ゲート電極１５と浮遊ゲート電極１３の対向する面積Ｓ２が、浮遊ゲート電極１３と半導体基板１１の対向する面積Ｓ１よりも小さい。その他の構成については、図１に示した第１の実施の形態に係るメモリトランジスタと同様である。
第１の実施の形態で既に説明したように、電極間絶縁膜１４ｃを介して制御ゲート電極１５と浮遊ゲート電極１３との間で電荷移動をさせるには、半導体基板１１と制御ゲート電極１５の間に印加電圧Ｖｃｇを印加したときに、電極間絶縁膜１４ｂを流れるリーク電流量（Ｓ２×Ｊ２）がゲート絶縁膜１２を流れるリーク電流量（Ｓ１×Ｊ１）よりも大きければよい。ここで、Ｊ１及びＪ２はそれぞれゲート絶縁膜１２及び電極間絶縁膜１４ｃのリーク電流密度である。図２３に示したメモリセルトランジスタにおいては面積Ｓ２が面積Ｓ１よりも小さいため、半導体基板１１と制御ゲート電極１５との間に印加電圧Ｖｃｇを印加すると、ゲート絶縁膜１２にかかる電界Ｅ１よりも電極間絶縁膜１４ｃにかかる電界Ｅ２を強くすることができる。具体的には、Ｓ１＞Ｓ２とすることにより電気容量比Ｃ１／Ｃ２が大きくなるため、電圧分割係数β（β＝Ｖ２／Ｖｃｇ）は大きくなる。その結果、図２３に示したメモリセルトランジスタにおいて電極間絶縁膜１４ｃにかかる電界Ｅ２を強く、ゲート絶縁膜１２にかかる電界Ｅ１を弱くできる。その結果、電極間絶縁膜１４ｃを介して制御ゲート電極１５と浮遊ゲート電極１３との間で電荷を移動させてデータ書き込み及び消去動作を行うことが可能である。
ゲート絶縁膜１２と電極間絶縁膜１４ｃは同じ材料である必要はなく、電極間絶縁膜１４ｃはゲート絶縁膜１２よりも電気伝導効率が高い材料からなる方が望ましい。例えば、電極間絶縁膜１４ｃに図１に示した積層構造の電極間絶縁膜１４を採用してもよい。又、ゲート絶縁膜１２と電極間絶縁膜１４ｃは同じ膜厚（シリコン酸化膜換算膜厚）である必要はなく、電極間絶縁膜１４ｃはゲート絶縁膜１２よりも膜厚（シリコン酸化膜換算膜厚）が厚いほうが、電圧分割による印加電界が高くなるので望ましい。他は、第１及び第２の実施の形態と実質的に同様であるので、重複した記載を省略する。
図２４〜図２８を用いて、本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。第１及び第２の実施の形態に係る半導体記憶装置の製造方法と同様に、図２４〜図２８のそれぞれにおいて、図（ａ）はメモリセルトランジスタのチャネル長方向に沿った切断面におけるメモリセルトランジスタの工程断面図、図（ｂ）は、メモリセルトランジスタのチャネル幅方向の工程断面図、図（ｃ）は周辺回路トランジスタのチャネル長方向の工程断面図である。
（イ）先ず、ｐ型シリコン基板からなる半導体基板１１の表面にフォトレジスト膜を塗布し、フォトリソグラフィ技術によりフォトレジスト膜を露光現像し、素子形成領域パターン用のエッチングマスク（図示せず）を形成する。このエッチングマスクを用いて、ＲＩＥ法で半導体基板１１の一部をエッチング除去して、素子分離領域となる溝を形成する。次いで、図２４に示すように、全面に素子分離絶縁膜１６としてシリコン酸化膜を堆積する。
（ロ）次いで、素子分離絶縁膜１６上に新たなフォトレジスト膜を塗布し、フォトリソグラフィ技術によりフォトレジスト膜を露光現像し、図２５に示すように素子形成領域パターン用のエッチングマスク６０を形成する。このエッチングマスク６０を用いて、ＲＩＥ法で素子分離絶縁膜１６をエッチングして、図２５（ｂ）に示すようにゲート絶縁膜１２形成予定領域の半導体基板１１上部の凸部の上部側壁及び上面を露出させる。
（ハ）エッチングマスク６０を除去した後、熱酸化法等を用いて、露出させた半導体基板１１上部に形成された凸部の上面及び上部側壁にシリコン酸窒化膜のゲート絶縁膜１２を厚さ６ｎｍ程度形成する。次に、減圧ＣＶＤ法等を用いて、全面に浮遊ゲート電極１３としてリン等のｎ型不純物をドープしたドープドシリコン多結晶膜を堆積し、ＣＭＰ法等を用いて浮遊ゲート電極１３の表面を素子分離絶縁膜１６の上面が露出するまで除去し、図２６に示すように表面を平坦化する。
（ニ）次に、全面に減圧ＣＶＤ法等で電極間絶縁膜１４ｃとしてシリコン酸化膜を厚さ６ｎｍ程度堆積する。そして、フォトリソグラフィ技術によりフォトレジスト膜を露光現像してパターニングし、このフォトレジスト膜をエッチングマスクとして用い、ＲＩＥ法により周辺回路トランジスタのゲート電極形成予定領域に開口部１４５ｃを形成する。フォトレジスト膜を除去した後、制御ゲート電極１５となるリン等をドープしたドープドシリコン多結晶層を、減圧ＣＶＤ法等で厚さ５０ｎｍ程度全面に形成する。このとき、図２７（ｃ）に示すように、周辺回路トランジスタにおいて、浮遊ゲート電極１３と制御ゲート電極１５が開口部１４５ｃで電気的に接続される。
（ホ）次に、フォトリソグラフィ技術により新たなフォトレジスト膜を露光現像してパターニングしてエッチングマスク６１を形成し、エッチングマスク６１を用いたＲＩＥ法で制御ゲート電極１５、電極間絶縁膜１４ｃ、浮遊ゲート電極１３を選択的にエッチングして除去し、図２８に示すようにメモリセルトランジスタ及び周辺回路トランジスタのゲート電極を形成する。
（ヘ）エッチングマスク６１を除去した後、メモリセルアレイ１０と周辺回路２０にｎ型不純物元素をイオン注入して、ドレイン領域１１１及びソース領域１１２を形成する。次いで、シリコン酸化膜等からなる図示を省略する層間絶縁膜を全面に堆積し、更に配線層の形成等を行って第３の実施の形態に係る半導体記憶装置が完成する。
本発明の第３の実施の形態に係る半導体記憶の製造方法によれば、浮遊ゲート電極１３との界面が電極間絶縁膜１４ｃと浮遊ゲート電極１３の界面に平行な平行ゲート絶縁膜１２１、及び垂直な垂直ゲート絶縁膜１２２を有するメモリセルトランジスタを備えた半導体記憶装置を製造できる。その結果、メモリセルトランジスタの対向面積比Ｓ１／Ｓ２が１よりも大きくなり、半導体記憶装置のデータ書き込み及びデータ消去動作における電界印加時の電極間絶縁膜１４ｃの通過電荷量をゲート絶縁膜１２より多くできる。そのため、電極間絶縁膜１４ｃを介して制御ゲート電極１５と浮遊ゲート電極１３との間で電荷を移動させてデータ書き込み及び消去動作を行う半導体記憶装置を製造することができる。
（その他の実施の形態）
上記のように、本発明は第１乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
既に述べた第１の実施の形態の説明においては、電極間絶縁膜１４を誘電率が異なる複数の絶縁膜が積層された構造とする例を示したが、電極間絶縁膜１４中に電荷捕獲準位を形成することで、電極間絶縁膜１４の電気伝導率を上げることもできる。この電荷捕獲準位は、準位ポテンシャルが電極のフェルミレベルよりも高いことが必要であり、電極間絶縁膜１４の伝導帯から１ｅＶ以内の浅いエネルギー準位であることが望ましい。例えば、不対電子を有する窒素元素を導入することで、電極間絶縁膜１４中に浅い電荷捕獲準位を形成できる。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の第１の実施の形態に係る半導体記憶装置のトランジスタの模式的な断面図であり、図１（ａ）はビット線方向で切断面したメモリセルトランジスタの断面図であり、図１（ｂ）はビット線方向で切断面した周辺回路トランジスタの断面図である。 本発明の第１の実施の形態に係る半導体記憶装置を示す模式的な回路構成図である。 本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示すレイアウトパターン構成図である。 本発明の第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタの電極間絶縁膜の電気伝導特性の例を示すグラフである。 本発明の第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタの電極間絶縁膜の電気伝導特性を説明するためエネルギーバンド図である（その１）。 本発明の第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタの電極間絶縁膜の電気伝導特性を説明するためエネルギーバンド図である（その２）。 本発明の第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタの電極間絶縁膜の電気伝導特性を説明するためエネルギーバンド図である（その３）。 本発明の第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタの電極間絶縁膜の電気伝導特性を説明するためエネルギーバンド図である（その４）。 本発明の第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタの電極間絶縁膜の電気伝導特性を説明するためエネルギーバンド図である（その５）。 本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。 本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。 本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その３）。 本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その４）。 本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その５）。 本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その６）。 本発明の第１の実施の形態の変形例に係る半導体記憶装置のトランジスタの模式的な断面図であり、図１６（ａ）はビット線方向で切断面したメモリセルトランジスタの断面図であり、図１６（ｂ）はビット線方向で切断面した周辺回路トランジスタの断面図である。 本発明の第２の実施の形態に係る半導体記憶装置のメモリセルトランジスタの模式的な断面図であり、図１７（ａ）はビット線方向で切断面したメモリセルトランジスタの断面図であり、図１７（ｂ）はワード線方向で切断面したメモリセルトランジスタの断面図である。 本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。 本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。 本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その３）。 本発明の第２の実施の形態の変形例に係る半導体記憶装置のメモリセルトランジスタの模式的な断面図である。 本発明の第２の実施の形態の他の変形例に係る半導体記憶装置のメモリセルトランジスタの模式的な断面図である。 本発明の第３の実施の形態に係る半導体記憶装置のメモリセルトランジスタの模式的な断面図であり、図２３（ａ）はビット線方向で切断面したメモリセルトランジスタの断面図であり、図２３（ｂ）はワード線方向で切断面したメモリセルトランジスタの断面図である。 本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。 本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。 本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その３）。 本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その４）。 本発明の第３の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その５）。
符号の説明
１０…メモリセルアレイ
１１…半導体基板
１２…ゲート絶縁膜
１３…浮遊ゲート電極
１４、１４ａ、１４ｂ、１４ｃ…電極間絶縁膜
１５…制御ゲート電極
１６…素子分離絶縁膜
２０…周辺回路
１１１…ドレイン領域
１１２…ソース領域
１４１…第１絶縁膜
１４２…第２絶縁膜
１４３…第３絶縁膜
１４５、１４５ｂ、１４５ｃ…開口部

Claims (5)

  1. 複数個のメモリセルトランジスタ及び該メモリセルトランジスタを選択する選択トランジスタを配置したメモリセルアレイと、前記メモリセルアレイを制御する周辺回路とを備える半導体記憶装置であって、前記メモリセルトランジスタは、
    ゲート絶縁膜と、
    前記ゲート絶縁膜上の浮遊ゲート電極と、
    前記浮遊ゲート電極上に配置され、前記半導体記憶装置のデータ書込み及びデータ消去動作における電界印加時の通過電荷量が前記ゲート絶縁膜より多い電極間絶縁膜と、
    前記電極間絶縁膜上の制御ゲート電極
    とを備えることを特徴する半導体記憶装置。
  2. 前記選択トランジスタ又は前記周辺回路が有する周辺回路トランジスタのゲート絶縁膜の膜厚及び材料が、前記メモリセルトランジスタのゲート絶縁膜と同一であることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記電極間絶縁膜が、誘電率が互いに異なる複数の絶縁膜が積層された構造を有することを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 前記制御ゲート電極と前記浮遊ゲート電極の対向する面積が、前記浮遊ゲート電極と半導体基板の対向する面積よりも小さいことを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
  5. 前記メモリセルアレイのビット線方向に沿った切断面において、前記電極間絶縁膜が台形形状をなすことを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
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