JP2003332472A

JP2003332472A - 不揮発性半導体メモリ装置およびその製造方法

Info

Publication number: JP2003332472A
Application number: JP2002141232A
Authority: JP
Inventors: Akihiro Nakamura; 明弘中村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-05-16
Filing date: 2002-05-16
Publication date: 2003-11-21

Abstract

(57)【要約】【課題】２層目のゲート電極加工時に導電性残渣が発
生し、ワード線間をショートさせる。【解決手段】第１導電型半導体からなるチャネル形成
領域を挟んで互いに離間しそれぞれ第２導電型半導体か
らなる２つのソース・ドレイン領域１０８と、２つのソ
ース・ドレイン領域１０８の離間領域に沿ってライン状
に配置されている第１のゲート電極１０５と、第１のゲ
ート電極１０５に沿ってライン状に配置されている第２
のゲート電極１０９_G1、１０９_G2とを有する。第１のゲ
ート電極直下のゲート誘電体膜は単層であるが、第２の
ゲート電極直下のゲート誘電体膜は電荷蓄積手段を内部
に含む。２つのゲート電極が同じ方向に配線されている
ため、第２のゲート電極のエッチング残渣が、ゲート電
極の配線方向と異なる方向に沿って残らない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリトランジス
タのゲート誘電体膜に電荷を蓄積し、蓄積した電荷の量
に応じて情報の記憶を行う不揮発性半導体メモリ装置
と、その製造方法に関する。

【０００２】

【従来の技術】不揮発性メモリセルにおいて、ゲート誘
電体膜中にキャリア蓄積層を設けて、不揮発性的に情報
を記憶する半導体メモリの代表的なものにＭＯＮＯＳ構
造のメモリがある。近年、このＭＯＮＯＳ型のメモリセ
ルへの電荷注入方式の提案が多数なされている。また、
電荷注入方式の違いに応じて、それを利用するセルアレ
イ構造がいくつか提案されている。例えば、２０００年
ＶＬＳＩシンポジウムにおいて、Ｈａｌｏ社から２層ゲ
ート構造をもつメモリセルアレイが提案されている
（Ｙ. ｈａｙａｓｈｉ, Ｓ.Ｏｇｕｒａ “Ｔｗｉｎ
ＭＯＮＯＳＣｅｌｌｗｉｔｈＤｕａｌＣｏｎ
ｔｒｏｌＧａｔｅｓ” Ｓｙｍｐｏｓｉｕｍｏｎ
ＶＬＳＩＴｅｃｈｎｏｌｏｇｙ，ｐ．１２２−１２
３）。この文献に示されたセルアレイでは、メモリトラ
ンジスタのゲートとして設けられた制御ゲートＣＧが、
非メモリトランジスタのワードゲートＷＧの側壁にサイ
ドウォール状に形成されている。また、特に言及してい
ないが、ワードゲートＷＧは行方向のワード線に接続さ
れるべきものであることから、２つのゲート電極線、す
なわちワード線と制御ゲート線は直交して配置されるも
のと考えられる。また、２００１年ＩＥＤＭでは、日立
（株）より同じく２層ゲート構造をもつメモリセルアレ
イが提案されている（Ｔ．Ｋｏｂａｙａｓｈｉ，ｅ
ｔ．ａｌ．， “ＡＧｉｇａ−ＳｃａｌｅＡｓｓｉ
ｓｔ−Ｇａｔｅ（ＡＧ)−ＡＮＤ−ＴｙｐｅＦｌａｓ
ｈＭｅｍｏｒｙＣｅｌｌｗｉｔｈ２−ＭＢ／ｓ
ｐｒｏｇｒａｍｍｉｎｇｔｈｒｏｕｇｈｐｕｔｆｏ
ｒｃｏｎｔｅｎｔ−ＤｏｗｎｌｏａｄｉｎｇＡｐｐ
ｌｉｃａｔｉｏｎ）。この技術に対応した特開２００１
−１５６２７５号公報では、スイッチングゲート電極が
ビット線およびソース線に沿って配置されるとして、全
ての実施形態でビット線およびソース線とワード線は直
交している。よって、この公報に示されたメモリセルア
レイにおいても、上記の場合と同様に、２つのゲート電
極線（スイッチングゲート線とワード線）は直交してい
る。

【０００３】

【発明が解決しようとする課題】これら従来の２層ゲー
ト構造をもつＭＯＮＯＳ型不揮発性メモリアレイでは、
互いに直交している２層のゲート構造を持つために、第
１層目のゲート電極の側面に、第２層目のゲート電極の
エッチング後に残渣がサイドウォールとして残り、第２
層目のゲート電極同士がショートしやすいという課題が
ある。これを防ぐためには、第１層のゲート電極に順テ
ーパーをつけ、サイドウォール状の導電性残渣が残らな
いようなプロセス上の工夫をする必要がある。また、Ｈ
ａｌｏ社のセルのように第２層目のゲート電極線（制御
ゲート線）が導電性サードウォールからなる場合は、第
１層目のゲート電極（メモリゲートＭＧ）が順テーパー
であると、セルごとに分断されるべきメモリゲートＭＧ
間で導電残渣が残りやすくなる。このため、ワード線間
のショート不良を発生させないためのプロセス工程が複
雑となり、微細加工に不向きである。

【０００４】本発明の目的は、このような導電性残渣の
発生を防止した２層のゲート電極構造を有する不揮発性
半導体メモリ装置と、その製造方法を提供することにあ
る。

【０００５】

【課題を解決するための手段】本発明に係る不揮発性半
導体メモリ装置は、上記目的を達成するためのものであ
り、第１導電型半導体からなるチャネル形成領域と、前
記チャネル形成領域を挟んで互いに離間しそれぞれ第２
導電型半導体からなる２つのソース・ドレイン領域と、
前記２つのソース・ドレイン領域の離間領域に沿ってラ
イン状に配置されている第１のゲート電極と、前記第１
のゲート電極に沿ってライン状に配置されている第２の
ゲート電極と、前記チャネル形成領域と前記第１のゲー
ト電極との層間に形成されている単層の第１のゲート誘
電体膜と、前記チャネル形成領域と前記第２のゲート電
極との層間に形成され、前記２つのソース・ドレイン領
域の一方をソースとし他方をドレインとし前記第２のゲ
ート電極をゲートとするメモリトランジスタに情報を記
憶するときに電荷が蓄積される電荷蓄積手段を内部に含
む複数の誘電体層からなる第２のゲート誘電体膜とを有
する。好適に、前記第２のゲート電極の幅方向の一方の
縁部が前記第２のゲート誘電体膜を層間に挟んで前記ソ
ース・ドレイン領域と平面パターン上で重なり、他方の
縁部が前記第２のゲート誘電体膜を層間に挟んで前記第
１のゲート電極の縁部に平面パターン上で重なってい
る。

【０００６】この不揮発性半導体メモリ装置では、第１
のゲート電極をゲートとするトランジスタと、第２のゲ
ート電極をゲートとするトランジスタが隣接配置されて
いる。第１のゲート電極直下の第１のゲート誘電体膜は
単層でありメモリ能力を有しない。これに対し、第２の
ゲート電極直下の第２のゲート誘電体膜は複数の誘電体
膜を積層して形成され、その内部に電荷蓄積手段を有し
ているためメモリ能力を有し、これらと、その幅方向両
側の２つのソース・ドレイン領域によりメモリトランジ
スタが構成される。本発明では、このメモリトランジス
タのゲートである第２のゲート電極と第１のゲート電極
とが、２つのソース・ドレイン領域の離間領域に沿って
平行に配置されている。したがって、このような２つの
トランジスタを有するメモリセルを行列状に複数配置し
たメモリセルアレイの製造において、第２のゲート電極
を形成する際に、その導電材料が既に形成されている第
１のゲート電極の周縁に残ったとしても、この導電性残
渣によって、隣接する第２のゲート電極同士がショート
しない構造となっている。

【０００７】本発明の不揮発性半導体メモリ装置の製造
方法は、第１導電型半導体に列方向に長く行方向に繰り
返される複数の素子分離誘電体層を形成する工程と、前
記素子分離誘電体層が形成されていない前記第１導電型
半導体の表出面上に第１のゲート誘電体膜を形成する工
程と、前記第１のゲート誘電体膜上に行方向に長く列方
向に繰り返される複数の第１のゲート電極を形成する工
程と、前記第１のゲート電極の表出面、および前記第１
のゲート電極間の前記第１導電型半導体の表出面の上
に、内部に電荷蓄積手段を含む第２のゲート誘電体膜を
形成する工程と、前記第２のゲート誘電体膜上に導電膜
を堆積し、これをパターンニングして、幅方向の一方の
縁部が前記第２のゲート誘電体膜を層間に挟んで前記第
２のゲート電極の縁部に平面パターン上で重なる複数の
第２のゲート電極を形成する工程と、前記第１のゲート
電極間に第２導電型半導体からなる複数のソース・ドレ
イン領域を形成する工程と、前記ソース・ドレイン領域
を列方向で交互に接続する工程とを含む。

【０００８】この不揮発性半導体メモリ装置の製造方法
では、第１のゲート電極に対し第２のゲート電極が幅方
向で一部重なるように形成される。このため、前述した
ように、メモリセルアレイにおいて、第２ゲート電極の
導電材料が第１ゲート電極の周囲に残ったとしても、こ
れによって隣接する第２のゲート電極同士がショートし
ない。また、第２のゲート電極が、導電膜を異方性エッ
チングして形成されたサイドウォールのみで形成されず
に、導電膜をパターニングして形成されるため、第２の
ゲート電極の実効ゲート長が、そのパターン幅の寸法と
重ねあわせ幅により自由に設定される。

【０００９】

【発明の実施の形態】本発明の実施形態に係る不揮発性
半導体メモリ装置は、そのメモリセル構造としていわゆ
るＭＯＮＯＳ型、ＭＮＯＳ型の何れでもよい。また、ゲ
ート誘電体膜にナノオーダーの微細な導電性微粒子が分
散して埋め込まれたメモリセル、あるいはフローティン
グゲート（ＦＧ）型のメモリセルであってもよい。本実
施形態のメモリセルでは、いわゆるメモリトランジスタ
のほかに、メモリ能力を有しないトランジスタを含み、
このトランジスタのゲート電極（第１のゲート電極）と
メモリトランジスタのゲート電極（第２のゲート電極）
が同一方向に配置されている。例えば好適な構造例で
は、第１のゲート電極と第２のゲート電極が幅方向で一
部重なりながら、行方向に長く列方向に繰り返し配置さ
れている。第１導電型半導体（例えばウェル）に第２導
電型半導体からなるソース・ドレイン領域が形成されて
いるが、ソース・ドレイン領域は、第２のゲート電極の
幅方向の一部と重なることはあっても、全体として、第
１のゲート電極や第２のゲート電極がソース・ドレイン
領域と交差していない。このような構造の利点は、製造
方法と関係するため後述する。

【００１０】以下、この好適な構造を有したＭＯＮＯＳ
型メモリセルを有するメモリセルアレイを例に、本発明
の実施形態を、より詳細に図面を参照して説明する。図
１は、このメモリセルアレイの平面図であり、図２は図
１のＡ−Ａ’線に沿った断面図、図３は図１のＢ−Ｂ’
線に沿った断面図、図４はメモリセルアレイの等価回路
図である。このメモリセルアレイにおいては、半導体基
板１００の表面部分に、第１導電型（例えばＰ型）のウ
ェル１０２が形成されている。このＰウェル１０２が本
発明の“第１導電型半導体”の具体例に該当する。第１
導電型半導体としては、半導体基板そのもの、ＳＯＩ分
離構造の半導体単結晶層、あるいは、いわゆる薄膜トラ
ンジスタを形成するためにガラス等の基板に形成され、
もしくは半導体多層配線構造内に形成された多結晶シリ
コン薄膜であってもよい。Ｐウェル１０２の表面部分
に、列方向に長く行方向に繰り返されたライン状の素子
分離誘電体層１０１が形成され、素子分離誘電体層１０
１間のＰウェル表面領域が、チャネル形成領域やソース
・ドレイン領域が配置される活性領域となっている。

【００１１】行方向に長いライン状の第１のゲート電極
１０５が、層間に単層の第１のゲート誘電体膜１０４を
介在させた状態で、活性領域と素子分離誘電体層１０１
とに対し交互に交差している。第１のゲート電極１０５
は、例えばプロセスの最小寸法Ｆの幅と離間幅を有して
列方向に繰り返し配置されている。また、第１のゲート
電極１０５の端部に重ねて第２のゲート電極１０９_G1と
１０９_G2が、第１のゲート電極１０５の幅方向両側に沿
って配置されている。この第２のゲート電極１０９_G1と
１０９_G2それぞれは、第１のゲート電極１０５との間、
あるいは活性領域との間に第２のゲート誘電体膜１０６
を介在させている。第２のゲート誘電体膜１０６は、Ｍ
ＯＮＯＳ型の場合、下層から順に酸化膜、窒化膜、酸化
膜で構成される。第１のゲート電極ラインは第１のワー
ド線として機能し、第２のゲート電極ラインは第２のワ
ード線として機能する。

【００１２】隣接する行間の第２のゲート電極１０９_G1
と１０９_G2との間の活性領域に、第２導電型不純物が導
入されてソース・ドレイン領域１０８が形成されてい
る。ソース・ドレイン領域１０８は、行方向においては
素子分離誘電体層１０１によって分離され、列方向には
ゲート電極により分離されているため、それぞれが方形
状のパターンに形成されている。ソース・ドレイン領域
１０８は、それぞれ列方向に隣接する２つのメモリセル
間で共有され、列方向に交互に共有ソースまたは共有ド
レインとして機能する。ソース・ドレイン領域１０８間
の活性領域の表面部分がメモリセルのチャネル形成領域
１０３であり、チャネル形成領域１０３は、第１のゲー
ト電極直下の第１のチャネル形成領域１０３ａと、第２
のゲート電極直下の第２のチャネル形成領域１０３ｂと
いった、２種類の閾値電圧が異なる部分から構成されて
いる。

【００１３】このような形成されたメモリセルが層間絶
縁膜１１２内に埋め込まれ、層間絶縁膜１１２内に、個
々のソース・ドレイン領域１０８に接触する導電体から
なるコンタクトプラグが埋め込まれている。このコンタ
クトプラグ１１３は、各列で一つおきに左寄りと右寄り
に配置されている。層間絶縁膜１１２上に、列方向に長
く行方向に繰り返されたビット方向の配線層１１４が形
成されている。この配線層１１４は、例えば奇数列の配
線層がソース線として機能し、偶数列の配線層がビット
線として機能するが、この役割はバイアスのかけ方によ
って逆転するので、以下、この配線層をＤ／Ｓラインと
総称する。なお、Ｄ／Ｓラインは、必ずしも第１と第２
のワード線に直交している必要はない。たとえば、コン
タクトプラグ１１３を左右に振り分けた配置にしない場
合は、このＤ／Ｓラインを斜めに蛇行しながら配置させ
ることで、ソース・ドレイン領域１０８を一つおきに接
続する構成でも構わない。

【００１４】このようなメモリセルアレイ構成では、図
４に示すように、２つのＤ／Ｓライン間に直列接続され
た、メモリトランジスタＭ１、トランジスタＴ、メモリ
トランジスタＭ２とから各メモリセルが構成されてい
る。複数のメモリセルが行列状に配置され、列方向に並
ぶ複数のメモリセルでメモリトランジスタＭ１のソース
またはドレイン、メモリトランジスタＭ２のソースまた
はドレインがＤ／Ｓラインに接続されている。行方向に
並ぶ複数のメモリセルでメモリトランジスタＭ１のゲー
トがワード線ＷＬｉ_G1（ｉ＝１，２，…）に接続され、
メモリトランジスタＭ２のゲートがワード線ＷＬｉ_G2に
接続され、トランジスタＴのゲートがワード線ＷＬｉに
接続されている。

【００１５】つぎに、上記したメモリセルアレイの動作
について説明をする。なお、以下の説明では、ソース電
圧Ｖｓを印加するソース・ドレイン領域１０８をソース
領域（Ｓ）と記述し、ドレイン電圧Ｖｄを印加するソー
ス・ドレイン領域１０８をドレイン領域（Ｄ）と記述す
る。

【００１６】（第１の書き込み動作）図５は、第１の書
き込み動作時のバンド図をセル断面図と対応して示す図
である。図７（Ｂ）は、第１の書き込み動作のバイアス
条件を示す表である。この表のバイアス条件は、図７
（Ａ）に丸印で示すメモリトンランジスタに電子を注入
する場合の条件であり、便宜上、選択ワード線をα，
β，γと、非選択ワードをａ，ｂ，ｃと表記する。ま
た、図７（Ｂ）の表内に電圧値の一例を示す。第１の書
き込み動作では、Ｄ／Ｓライン２に接続されたソース領
域（Ｓ）から、ソース領域側の第２のチャンネル形成領
域１０３ｂにキャリアを注入する。注入したキャリア
を、第１のチャンネル形成領域１０３ａに移動させ、Ｄ
／Ｓライン１に接続されたドレイン領域（Ｄ）と第１の
チャンネル形成領域１０３ａとの間の電界で加速し、図
７（Ａ）に丸印で示すメモリトンランジスタの第２のゲ
ート誘電体膜１０６内で離散化された電荷蓄積手段（電
荷トラップ）に加速キャリアを注入する。

【００１７】キャリアの注入メカニズムとしては、選択
ワード線：βに接続された第１のゲート電極１０５と、
選択ワード線：γに接続された第２のゲート電極１０９
_G2との間の誘電体膜間に電界を集中させてキャリアを加
速するＳＳＩ（ＳｏｕｒｃｅＳｉｄｅＩｎｊｅｃｔｉ
ｏｎ)を利用する。この場合、ソース側の第２のゲート
電極１０９_G2および第１のゲート電極１０５には、それ
ぞれソース側のメモリトランジスタの閾値電圧Ｖｔｈ
_2-S、中央のトランジスタの閾値電圧Ｖｔｈ₁程度の電位
を与え、リニア領域でのトランジスタ動作をさせる。ド
レイン側の第２のゲート電極１０９_G2には、ドレイン側
のメモリトランジスタの閾値電圧Ｖｔｈ _2-Dより高い電
圧を与え、飽和領域でのトランジスタ動作をさせる。

【００１８】図５に示すように電位関係を付与すると、
第１のチャンネル形成領域１０３ａとドレイン側の第２
のチャンネル形成領域１０３ｂとの間に高電界が発生
し、これにより、キャリアが加速される。加速されたキ
ャリアは、ドレイン側の第２のゲート誘電体膜１０６内
のソース寄りの部分に注入される。なお、書きこみ効率
を上げるため、ウェルに電位を与えてもよい。

【００１９】（第２の書き込み動作）図６は、第２の書
き込み動作時のバンド図をセル断面図と対応して示す図
である。図７（Ｃ）は、第２の書き込み動作のバイアス
条件を示す表である。この表のバイアス条件は、図７
（Ａ）に丸印で示すメモリトンランジスタに電子を注入
する場合の条件であり、図７（Ｃ）の表内に電圧値の一
例を示す。第２の書き込み動作では、Ｄ／Ｓライン２に
接続されたソース領域（Ｓ）から、ソース領域側の第２
のチャンネル形成領域１０３ｂにキャリアを注入する。
注入したキャリアを、第１のチャンネル形成領域１０３
ａ、さらにはドレイン側の第２のチャネル形成領域１０
３ｂに移動させ、Ｄ／Ｓライン１に接続されたドレイン
領域（Ｄ）と第２のチャンネル形成領域１０３ｂのピン
チオフ点の間の電界で、このキャリアを加速し、図７
（Ａ）に丸印で示すメモリトンランジスタの第２のゲー
ト誘電体膜１０６内で離散化された電荷蓄積手段（電荷
トラップ）に加速キャリアを注入する。

【００２０】図６に示す様に、第２のチャンネル形成領
域１０３ｂのピンチオフ点とドレイン端で電界を集中さ
せてキャリアを加速するＣＨＥ（ＣｈａｎｎｅｌＨｏ
ｔＥｌｅｃｔｒｏｎｉｎｊｅｃｔｉｏｎ）を利用す
る。ソース側の第２のゲート電極１０９_G1および第１の
ゲート電極１０５には、それぞれの閾値電圧Ｖｔ
ｈ_2- _S、Ｖｔｈ₁より高い電位を与え、ドレイン側の第２
のゲート電極１０９_G2には、閾値電圧Ｖｔｈ_2-Dより高
く、かつドレイン電圧（＝３〜５Ｖ）より高い電位を与
える。これにより、ドレインと第２のチャンネル形成領
域１０３ｂのピンチオフ点の間の電界でキャリアを加速
されたキャリアが、ドレイン側の第２のゲート誘電体膜
１０６内のドレイン寄りの部分に注入される。なお、書
きこみ効率を上げるため、ウェルに電位を与えてもよ
い。

【００２１】読み出し動作は、書きこみ時のドレイン領
域（Ｄ）からソース領域（Ｓ）に電流が流れる通常の読
み出し（以下、フォワードリード方式と称す）と、書き
込み時のドレイン領域（Ｄ）とソース領域（Ｓ）のバイ
アスを読み出し時には逆にし、ソース領域（Ｓ）からド
レイン領域（Ｄ）に電流を流す逆方向の読み出し（以
下、リバースリード方式と称す）のいずれかで読み出し
動作を行う。

【００２２】（第１の読み出し動作）図８（Ｂ）は、第
１の読み出し動作のバイアス条件を示す表である。この
表のバイアス条件は、図８（Ａ）の左側の丸印で示すメ
モリトンランジスタのデータを読み出す場合の条件であ
り、図８（Ｂ）の表内に電圧値の一例を示す。第１の読
み出し動作ではフォワードリードを行い、ドレイン側の
データを読み出す。読み出し時にソース領域（Ｓ）とな
る側の第２のゲート電極１０９_G1および第１のゲート電
極１０５にかける電位は、それぞれの閾値電圧Ｖｔｈよ
り高く飽和領域動作となる電位とする。読み出し時にド
レイン領域（Ｄ）となる側の第２のゲート電極１０９_G2
にかける電位は、プログムされた閾値電圧Ｖｔｈｗより
高く飽和領域動作となる電位とする。ドレイン側メモリ
トランジスタのプログラムの有無の違いによる閾値をＤ
／Ｓラインを流れる電流の変位に変換し、図示しないセ
ンスアンプ等で読み出しを行う。

【００２３】（第２の読み出し動作）図８（Ｃ）は、第
２の読み出し動作のバイアス条件を示す表である。この
表のバイアス条件は、図８（Ａ）の右側の丸印で示すメ
モリトンランジスタのデータを読み出す場合の条件であ
り、図８（Ｃ）の表内に電圧値の一例を示す。第２の読
み出し動作ではリバースリードを行い、ソース側のデー
タを読み出す。読み出し時にドレイン領域（Ｄ）となる
側の第２のゲート電極１０９_G1および第１のゲート電極
１０５にかける電位は、閾値電圧Ｖｔｈより高い電位と
する。このとき、ドレイン電圧Ｖｄを第２のゲート電極
１０９_G1の印加電圧位より高くすると、より望ましい。
これにより、空乏層がドレイン領域（Ｄ）側の第２のチ
ャンネル形成領域１０３ｂに延び、ドレイン側の第２の
誘電体膜１０６内で離散化された電荷蓄積手段（電荷ト
ラップ）に蓄積された電荷の量、即ちドレイン側でプロ
グラムされた閾値が読み出しに影響しない。読み出し時
にソース領域（Ｓ）側の第２のゲート電極１０９_G1にか
ける電位は、プログムされた閾値電圧Ｖｔｈより高く飽
和領域動作となる電位とする。これにより、ソース側メ
モリトランジスタのプログラムの有無による閾値をＤ／
Ｓラインを流れる電流の変位に変換し、図示しないセン
スアンプ等で読み出しを行う。

【００２４】前述した第１および第２の書き込み動作、
上記第１および第２の読み出し動作の何れの組み合わせ
においても、本実施形態のメモリセルでは第２のチャン
ネル形成領域１０３ｂが２つあるため、ドレインとソー
スを入れ替えて書き込み、ドレインとソースをそのまま
で、あるいは入れ替えて読み出すことで２値の記憶と読
み出しができる。

【００２５】（第１の消去動作）図９（Ｂ）は、第１の
消去動作のバイアス条件を示す表である。この表のバイ
アス条件は、図９（Ａ）に丸印で示すメモリトンランジ
スタに蓄積電荷（電子）と逆極性の電荷（ホール）を注
入する場合の条件であり、図９（Ｂ）の表内に電圧値の
一例を示す。消去したい側の第２のゲート電極１０９_G2
とその第２のゲート電極に接するドレイン領域（Ｄ）ま
たはソース領域（Ｓ）間での電界集中によるキャリア注
入を用いたバンド間トンネリング（ＢａｎｄｔｏＢ
ａｎｄＴｕｎｎｅｌｉｎｇ）を用いる。具体的には、
消去したい側の第２のゲート電極１０９_G2に接するドレ
イン領域（Ｄ）またはソース領域（Ｓ）に、蓄積されて
いる電荷（電子）と異なる極性（マイナス）の電位を供
給し、消去したい側の第２のゲート電極１０９ _G2に蓄積
されている電荷（電子）と同じ極性（マイナス）の電位
またはＧＮＤ電位を供給する。消去しない側の第２のゲ
ート電極１０９_G１に接するドレイン領域（Ｄ）または
ソース領域（Ｓ）の電位は、開放（Ｏｐｅｎ）または接
地（ＧＮＤ）電位とする。消去しない側の第２のゲート
電極１０９_G１および第１のゲート電極１０５に、消去
に用いるドレイン領域（Ｄ）またはソース領域（Ｓ）か
らの電荷が注入されないように、蓄積されている電荷
（電子）と反対の極性（プラス）の電位あるいはＧＮＤ
電位を付与するか、またはＯｐｅｎとする。この場合、
消去する側の第２のチャンネル形成領域１０３ｂの実効
長が０．１μｍ以下に設定されている場合、ドレイン領
域（Ｄ）端またはソース領域（Ｓ）端から離れた位置に
注入された第１のチャンネル形成領域１０３ａ側の電荷
も、ドレイン領域（Ｄ）端またはソース領域（Ｓ）端で
発生するキャリアで効率よく消去できる。

【００２６】（第２の消去動作）図９（Ｃ）は、第２の
消去動作のバイアス条件を示す表である。この表のバイ
アス条件は、図９（Ａ）に丸印で示すメモリトンランジ
スタ（および他のメモリトランジスタ）からに蓄積電荷
（電子）を基板側に抜き取る場合の条件であり、図９
（Ｂ）の表内に電圧値の一例を示す。消去したい第２の
メモリトランジスタの第２のゲート誘電体膜１０６から
チャンネル形成領域１０３ｂへのＦＮトンネルリングを
用いる。このためには、図９（Ｂ）の表に記述されてい
るように、第２のゲート電極１０９_G2には、蓄積されて
いる電荷（電子）と同じ極性（マイナス）の電位を与え
る。

【００２７】（第３の消去動作）図９（Ｄ）は、第３の
消去動作のバイアス条件を示す表である。この表のバイ
アス条件は、図９（Ａ）に丸印で示すメモリトンランジ
スタ（および他のメモリトランジスタ）からに蓄積電荷
（電子）を第２のゲート電極側に抜き取る場合の条件で
あり、図９（Ｄ）の表内に電圧値の一例を示す。消去し
たい第２のメモリトランジスタの第２のゲート誘電体膜
１０６から第２のゲート電極１０９_G2へのＦＮトンネル
リングを用いる。このためには、図９（Ｄ）の表に記述
されているように、第２のゲート電極１０９_G2には、蓄
積されている電荷（電子）と逆の極性（プラス）の電位
を与える。

【００２８】これらの消去動作の際、前述したメモリセ
ルアレイ構造の採用によりセルの選択が第１のゲート電
極１０５により行われる。このため、選択されたセルの
メモリトランジスタが過剰消去状態（例えば、トランジ
スタがＤｅｐｌｅｔｉｏｎ）となっても構わない。その
結果、動作マージンが大きく、制御範囲が広いため高い
信頼性が得られ、また多値記憶の場合においても閾値幅
を大きくとれる利点がある。なお、何れの消去動作にお
いても、メモリセルアレイの非選択ワード線について、
ドレインまたはソースと第２のゲート電極間には蓄積さ
れている電荷と同じ極性の電圧を印加することで、消去
電界以上がかからないようにしている。

【００２９】このように上記メモリセルアレイにおいて
は、１つのメモリセルに第２のチャンネル形成領域が２
つあるためドレインとソースを入れ替えることでビット
ごとの消去が可能であるが、セルアレイまたはブロック
を一括消去しても構わない。

【００３０】つぎに、前述した構造のメモリセルアレイ
の製造方法について、図面を参照しながら説明する。図
１０から図１７は、このメモリセルアレイの製造途中の
断面図である。各図において（Ａ）は平面図、（Ｂ）お
よび（Ｃ）は（Ａ）のＡ−Ａ’線またはＢ−Ｂ’線の断
面図である。図１０（Ａ）および図１０（Ｂ）に示すよ
うに、Ｐ型またはＮ型の半導体基板１００の表面部分
に、列方向に長く行方向に繰り返された素子分離誘電体
層１０１を、例えばトレンチ素子分離法を用いて形成す
る。また、メモリセルアレイの形成領域に第１導電型不
純物をイオン注入しＰ型のウェル（Ｐウェル）１０２を
形成する。必要に応じて、Ｐウェル１０２の表面部分に
不純物をイオン注入して閾値電圧の調整を行う。これに
より、素子分離誘電体層１０１の間に、列方向に長く行
方向に素子分離誘電体層１０１で分離された活性領域と
して第１導電型（Ｐ型）のチャネル形成領域１０３が形
成される。

【００３１】Ｐウェル１０２の表面を例えば熱酸化法に
より酸化し、１０ｎｍ程度の厚さを有する第１のゲート
誘電体膜１０４を形成する。第１のゲート誘電体膜１０
４上に、例えば、リンをドープした多結晶シリコン膜を
ＣＶＤ法により堆積する。多結晶シリコン膜上にフォト
レジストを塗布し、第１のゲート電極のパターンを有す
るフォトマスクを用いてフォトレジストを露光し、現像
して第１のゲート電極のパターンをフォトレジストに転
写する。このフォトレジストのパターンをマスクとして
ＲＩＥ等の異方性エッチングを行い、多結晶シリコン膜
および第１のゲート誘電体膜１０４をパターニングする
と、図１１（Ａ）に示すように行方向に長く列方向に繰
り返された第１のゲート誘電体膜１０４と第１のゲート
電極１０５との積層体が形成される。

【００３２】図１２（Ａ）〜図１２（Ｃ）に示すよう
に、第２のゲート誘電体膜１０６として、たとえば、下
層から順に酸化シリコン膜１０６ａ、窒化シリコン膜１
０６ｂ、酸化シリコン膜１０６ｃの３層の誘電体積層膜
を形成する。この３層の誘電体積層膜１０６の形成で
は、例えば、酸化シリコン膜１０６ａをパイロジェニッ
ク法により約５ｎｍの膜厚で形成し、その上に窒化シリ
コン膜１０６ｂを最終膜厚が約５ｎｍから１０ｎｍとな
るように一様に形成し、さらに、その上に酸化シリコン
膜１０６ｃをパイロジェニック法により約５ｎｍの膜厚
で酸化するか、もしくは、ＨＴＯ法によるＣＶＤ酸化シ
リコン膜を同じ程度の膜厚で堆積させる。続いて、この
誘電体積層膜１０６をスルー膜としたイオン注入によ
り、第１のゲート電極１０５の離間部分に位置するＰウ
ェル表面部分に不純物を導入して閾値電圧を変化させ
る。これにより、チャネル形成領域１０３が、第１のゲ
ート電極１０５の下方に位置する第１のチャネル形成領
域１０３ａ、その間の第２のチャネル形成領域１０３ｂ
といった閾値電圧が異なる領域に区分けされる。

【００３３】多結晶シリコン膜を堆積し異方性エッチン
グを行うことにより、図１３（Ｂ）に示すように、第１
のゲート電極１０５の側面に多結晶シリコンからなるサ
イドウォール１０７_G1と１０７_G2を形成する。サイドウ
ォール１０７_G1と１０７_G2は、第１のゲート電極１０５
に沿って行方向に長い平行ストライプ状に形成される。
サイドウォールの幅が、第２のチャンネル形成領域１０
３ｂの実効チャンネル長を決定する。この幅は、書き込
み時に第１のゲート電極１０５から加速された電荷が注
入される領域と消去時にドレイン側で発生する電荷が注
入される領域を等しくするために、０．１μｍ以下とす
ることが望ましい。第２のチャンネル形成領域１０３ｂ
の幅は、サイドウォール幅を変えることにより制御で
き、例えば、第１のゲート電極１０５の高さ、サイドウ
ォールを形成する多結晶シリコン膜の膜厚、サイドウォ
ールを形成する際のエッチング条件により制御すること
が可能である。この書き込み時の電荷注入領域と消去時
の電荷注入領域を合わせることで、注入されるキャリア
数を最小とすることができ効率の良い書き込および消去
が行え、高速でのデータ書き換えを達成できる。また、
同時に注入されるキャリアを最小とすることができるた
め、書きこみおよび消去の繰り返しにおいて第２ゲート
誘電体膜１０６の電荷蓄積能力が劣化しにくい高信頼性
のデバイスが実現できる。

【００３４】形成したサイドウォール１０７_G1と１０７
_G2、およびゲート電極１０５をマスクとして第２導電型
不純物をイオン注入する。これにより、図１４（Ａ）お
よび図１４（Ｂ）に示すように、サイドウォール１０７
_G1と１０７_G2との間に表出するウェル表面部に、離散的
に列方向に並ぶＮ型のソース・ドレイン領域１０８が形
成される。

【００３５】全面に不純物がドープされた多結晶シリコ
ン膜１０９を堆積し、その上に、図１５（Ａ）および図
１５（Ｂ）に示したパターンのレジスト１１０を、前述
したと同様なリソグラフィ技術を用いて形成する。レジ
スト１１０は行方向に長く列方向に繰り返されたライン
状のパターンを有し、そのラインの幅方向の一方端部が
平面パターン（図１５（Ａ））上で第１のゲート電極１
０５の縁部に重なっている。また、レジスト１１０の幅
方向の他方端部が平面パターン上でソース・ドレイン領
域１０８の縁部に重なっている。

【００３６】続いて、レジスト１１０をマスクとしたＲ
ＩＥなどの異方性エッチングを行い、多結晶シリコン膜
１０９をパターニングする。これにより、レジストパタ
ーンが転写され、図１６（Ａ）および図１６（Ｂ）に示
すように、第２のゲート電極１０９_G1と１０９_G2が行方
向に長く列方向に繰り返されたライン状に形成される。

【００３７】レジスト１１１を塗布し、前述したと同様
なフォトリソグラフィ技術によって第１ゲート電極１０
５の各端部を開口する開口部１１１ａをレジストに形成
する。図１７（Ａ）から図１７（Ｃ）に、このレジスト
形成後の平面と断面を示す。そして、このレジスト１１
１をマスクとした等方性エッチングを行う。これによっ
て、第１のゲート電極１０５の周壁に残る多結晶シリコ
ン膜の残渣１０９ａが、レジスト１１１の開口部１１１
ａの部分で除去され、その結果、第２のゲート電極１０
９_G1と１０９_G2の電気的ショートが防止される。

【００３８】その後、前述した図１〜図３のメモリセル
アレイの基本構造を完成させる。具体的には、酸化シリ
コンなどの層間絶縁膜１１２を全面に堆積し、フォトリ
ソグラフィとドライエッチングによってコンタクトホー
ルを開口し、これに導電性材料を埋め込んでコンタクト
プラグ１１３を形成する。また、層間絶縁膜１１２上
に、それぞれ一つおきにコンタクトプラグ１１３を接続
するソース線とビット線（Ｄ／Ｓライン）を形成する。
Ｄ／Ｓラインの形成では、例えばアルミニウムＡｌ，銅
Ｃｕなどの金属材料あるいは多結晶シリコンなどの導電
膜をフォトリソグラフィとエッチングによりパターニン
グする。必要に応じて、他の上層配線と、その接続構造
を形成し、最後にオーバーコートとパッド開口を行っ
て、当該メモリセルアレイを完成させる。

【００３９】上記した製造方法で明らかなように、第１
のゲート電極と第２のゲート電極が平行に配置されるこ
とから、第２のゲート電極形成のエッチング時に、第１
のゲート電極の段差部分に導電性残渣が残っても、端部
でエッチングするだけで十分で、これがワード線間をシ
ョートするような不良原因にならない。この点が、従来
の第１ゲート電極と第２ゲート電極とが交差するメモリ
セルアレイ構造に対する利点となる。以下、比較して説
明する。

【００４０】（従来例に対する本実施形態の他の利点）
従来のメモリセルアレイの電気的特性を検討してみる
と、例えば、前述したＨａｌｏ社からの提案セルにおい
ては、例えば（Ｙ．Ｈａｙａｓｈｉ，Ｓ．Ｏｇｕ
ｒａ “ＴｗｉｎＭＯＮＯＳＣｅｌｌｗｉｔｈ
ＤｕａｌＣｏｎｔｒｏｌＧａｔｅｓ” Ｓｙｍｐｏ
ｓｉｕｍｏｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙ，
ｐ．１２３）のＦｉｇ．２でＣＧ［ｉ＋１］として記さ
れている選択セルの制御ゲートに関し、電荷蓄積層への
電荷注入効率を上げるために、プログラムをされるセル
の制御ゲート長は０．０５５μｍ以下が望ましいとさ
れ、短いゲート長を使用することになる。一方、プログ
ラム時の同一ワード線の非選択セルの制御ゲートＣＧ
［ｉ＋２］についてみると、このゲート長０．０５５μ
ｍの制御ゲートによって、選択されているセルにかかる
ドレイン電圧Ｖｄ＝５Ｖをカットオフする必要がある。
しかし、ドレイン電圧Ｖｄによる空乏層の伸びを考える
と、サイドウォール型の制御ゲートによって、このドレ
イン電圧Ｖｄをカットオフすることは難しい。

【００４１】これに対して、本実施形態のメモリセルア
レイ構造では、そもそも行方向に隣接するメモリセル間
でソース・ドレイン領域が共用されていないので、この
ようなカットオフの必要性はない。また、列方向のセル
間のカットオフは、比較的幅広な第１ゲート電極で行え
るので、リーク電流が少なく信頼性が高いという利点が
ある。

【００４２】また、前述したＨａｌｏ社、あるいは株式
会社日立製作所が提案したメモリセルアレイでは、メモ
リセルへの電流経路として、ソースまたはドレイン拡散
層を埋め込みビット線として用いている。このため、そ
の抵抗と容量が遅延の原因となり、高速での読み出しが
できないという不利益がある。また、ソース電圧供給源
からのソース拡散層長が異なる位置にあるメモリセルに
おいて、ソース拡散層長の違いによるソース抵抗の違い
がある。このため、メモリセルにかかる基板バイアス効
果により、メモリセルの閾値電圧がシフトする現象があ
る。このため、同じメモリセルの閾値であっても、ソー
ス拡散層長が異なる位置にあるメモリセルは、異なる閾
値に測定される。これは、閾値をそろえることが望まし
い多値記憶への障害となる。

【００４３】これに対して、本実施形態のメモリセルア
レイでは、各ソース・ドレイン領域が、低抵抗な上層配
線（ソース線あるいはビット線）にコンタクトプラグを
介して直接接続されているため、このような抵抗値のバ
ラツキがなく多値化に適している。

【００４４】その他、本実施形態のメモリセルアレイ構
造は、以下に示す種々の利点がある。第１に、行方向に
隣り合うメモリセルが素子分離誘電体層によって分離さ
れるため独立に制御することができ、行方向のセル数以
内で任意の範囲で書き込み動作または消去動作が行なえ
る。第２に、書き込み動作時の第２のゲート誘電体膜へ
のキャリアの注入領域の幅と、消去動作時の第２のゲー
ト誘電体膜へのキャリアの注入領域の幅が重なるように
設定ができるために、書き込み消去の繰り返し動作によ
る劣化が少ない特性が得られる。第３に、第１のゲート
電極と第２のゲート電極間の薄い絶縁膜に電界を集中さ
せるため、低電圧での高速での書き込み動作が行なえ
る。

【００４５】

【発明の効果】本発明に係る不揮発性半導体メモリ装置
によれば、第１のゲート電極と第２のゲート電極が同じ
行方向に長く配置されるため、異なる方向に隣接するメ
モリセルのゲート電極と電気的に分離され、ゲート電極
同士が短絡することがない。

【図面の簡単な説明】

【図１】実施形態に係るメモリセルアレイの平面図であ
る。

【図２】図１のＡ−Ａ’線に沿った断面図である。

【図３】図１のＢ−Ｂ’線に沿った断面図である。

【図４】実施形態に係るメモリセルアレイの等価回路図
である。

【図５】実施形態に係る第１の書き込み動作時のバンド
図をセル断面図と対応して示す図である。

【図６】実施形態に係る第２の書き込み動作時のバンド
図をセル断面図と対応して示す図である。

【図７】（Ａ）は書き込み動作においてワード線の表記
と選択セルを示す等価回路図、（Ｂ）と（Ｃ）は第１と
第２の書き込み動作においてバイアス条件を示す表であ
る。

【図８】（Ａ）は読み出し動作においてワード線の表記
と選択セルを示す等価回路図、（Ｂ）と（Ｃ）は第１と
第２の読み出し動作においてバイアス条件を示す表であ
る。

【図９】（Ａ）は消去動作においてワード線の表記と選
択セルを示す等価回路図、（Ｂ）と（Ｃ）と（Ｄ）は第
１と第２と第３の消去動作においてバイアス条件を示す
表である。

【図１０】実施形態のメモリセルアレイの製造におい
て、チャネル形成領域の形成後の断面図である。

【図１１】実施形態のメモリセルアレイの製造におい
て、第１のゲート電極の形成後の断面図である。

【図１２】実施形態のメモリセルアレイの製造におい
て、第２のゲート誘電体膜の形成後の断面図である。

【図１３】実施形態のメモリセルアレイの製造におい
て、サイドウォールの形成後の断面図である。

【図１４】実施形態のメモリセルアレイの製造におい
て、ソース・ドレイン領域の形成後の断面図である。

【図１５】実施形態のメモリセルアレイの製造におい
て、第２のゲート電極材料のエッチングマスクに用いる
レジストの形成後の断面図である。

【図１６】実施形態のメモリセルアレイの製造におい
て、第２ゲート電極のパターンニング後の断面図であ
る。

【図１７】実施形態のメモリセルアレイの製造におい
て、第２のゲート電極材料の残渣除去時のエッチングマ
スクに用いるレジストの形成後の断面図である。

【符号の説明】

１００‥‥半導体基板、１０１‥‥素子分離誘電体層、
１０２‥‥Ｐウェル（第１導電型半導体）、１０３，１
０３ａ，１０３ｂ‥‥チャネル形成領域、１０４‥‥第
１のゲート誘電体膜、１０５‥‥第１のゲート電極、１
０６‥‥第２のゲート誘電体膜、１０７_G1，１０７_G2‥
‥サイドウォール、１０８‥‥ソース・ドレイン領域、
１０９_G1，１０９_G2‥‥第２のゲート電極、１０９ａ‥
‥残渣、１０９‥‥多結晶シリコン膜、１１０，１１１
‥‥レジスト、１１１ａ‥‥開口部、１１２‥‥層間絶
縁膜、１１３‥‥コンタクトプラグ、１１４‥‥配線層
（ビット線、ソース線）、Ｍ１，Ｍ２‥‥メモリトラン
ジスタ、Ｔ‥‥トランジスタ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F083 EP18 EP35 EP77 ER02 ER05 HA02 JA04 JA36 JA37 KA01 KA05 KA11 LA12 LA16 LA20 MA06 MA19 NA01 NA08 ZA21 5F101 BA45 BC11 BD22 BD36 BE02 BE05 BE07 BF05

Claims

【特許請求の範囲】

【請求項１】第１導電型半導体からなるチャネル形成領
域と、前記チャネル形成領域を挟んで互いに離間しそれぞれ第
２導電型半導体からなる２つのソース・ドレイン領域
と、前記２つのソース・ドレイン領域の離間領域に沿ってラ
イン状に配置されている第１のゲート電極と、前記第１のゲート電極に沿ってライン状に配置されてい
る第２のゲート電極と、前記チャネル形成領域と前記第１のゲート電極との層間
に形成されている単層の第１のゲート誘電体膜と、前記チャネル形成領域と前記第２のゲート電極との層間
に形成され、前記２つのソース・ドレイン領域の一方を
ソースとし他方をドレインとし前記第２のゲート電極を
ゲートとするメモリトランジスタに情報を記憶するとき
に電荷が蓄積される電荷蓄積手段を内部に含む複数の誘
電体層からなる第２のゲート誘電体膜とを有する不揮発
性半導体メモリ装置。
【請求項２】前記メモリトランジスタが層間絶縁膜に覆
われ、前記層間絶縁膜上にビット線とソース線が配置され、前記２つのソース・ドレイン領域の一方が前記ビット線
に、他方が前記ソース線にそれぞれ電気的に接続されて
いる請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】前記第１のゲート電極をゲートとするトラ
ンジスタと前記メモリトランジスタとを含むメモリセル
が行列状に複数配置されてメモリセルアレイが構成さ
れ、前記第１のゲート電極および前記第２のゲート電極のそ
れぞれが行方向に長いライン状に形成されて行方向の複
数の前記メモリセルで共有され、前記ビット線と前記ソース線のそれぞれが列方向に長い
ライン状に形成されて列方向の複数の前記メモリセルに
接続され、前記ビット線と前記ソース線が行方向で交互に配置され
ている請求項２に記載の不揮発性半導体メモリ装置。
【請求項４】前記第２のゲート電極の幅方向の一方の縁
部が前記第２のゲート誘電体膜を層間に挟んで前記ソー
ス・ドレイン領域と平面パターン上で重なり、他方の縁
部が前記第２のゲート誘電体膜を層間に挟んで前記第１
のゲート電極の縁部に平面パターン上で重なっている請
求項１に記載の不揮発性半導体メモリ装置。
【請求項５】第１導電型半導体に列方向に長く行方向に
繰り返される複数の素子分離誘電体層を形成する工程
と、前記素子分離誘電体層が形成されていない前記第１導電
型半導体の表出面上に第１のゲート誘電体膜を形成する
工程と、前記第１のゲート誘電体膜上に行方向に長く列方向に繰
り返される複数の第１のゲート電極を形成する工程と、前記第１のゲート電極の表出面、および前記第１のゲー
ト電極間の前記第１導電型半導体の表出面の上に、内部
に電荷蓄積手段を含む第２のゲート誘電体膜を形成する
工程と、前記第２のゲート誘電体膜上に導電膜を堆積し、これを
パターンニングして、幅方向の一方の縁部が前記第２の
ゲート誘電体膜を層間に挟んで前記第２のゲート電極の
縁部に平面パターン上で重なる複数の第２のゲート電極
を形成する工程と、前記第１のゲート電極間に第２導電型半導体からなる複
数のソース・ドレイン領域を形成する工程と、前記ソース・ドレイン領域を列方向で交互に接続する工
程とを含む不揮発性半導体メモリ装置の製造方法。
【請求項６】前記第２のゲート電極と前記ソース・ドレ
イン領域を形成する２つの工程が、前記第２のゲート誘電体膜上に導電膜を堆積し、これを
異方性エッチングして、前記第１のゲート電極の側面に
前記第２のゲート電極の一部となるサイドウォールを形
成する工程と、前記サイドウォールをマスクに第２導電型不純物をイオ
ン注入して前記ソース・ドレイン領域を形成する工程
と、前記第２のゲート電極となる導電膜を再度堆積し、当該
導電膜をパターニングして前記第２のゲート電極を形成
する工程とを含む請求項５に記載の不揮発性半導体メモ
リ装置の製造方法。
【請求項７】前記第２のゲート電極の形成工程では、前
記サイドウォールの部分で前記第１導電型半導体と重な
り、前記サイドウォールより外側の縁部で前記ソース・
ドレイン領域と重なる平面パターンに前記導電膜をエッ
チングする請求項６に記載の不揮発性半導体メモリ装置
の製造方法。
【請求項８】前記第１のゲート電極の行方向の端部を開
口したマスク層を形成し、当該マスク層の開口部から表
出し前記第１のゲート電極の端部周囲に形成された前記
サイドウォールの一部をエッチングにより除去する工程
をさらに含む請求項６に記載の不揮発性半導体メモリ装
置の製造方法。