JP5238332B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関する。

電荷蓄積層に電荷トラップ用の電荷蓄積絶縁膜を用いた電荷トラップ型の不揮発性半導体メモリが提案されている（特許文献１参照）。この電荷トラップ型の不揮発性半導体メモリでは、トンネル絶縁膜を通して電荷蓄積絶縁膜に注入された電荷を、電荷蓄積絶縁膜中のトラップ準位にトラップさせることで、電荷蓄積絶縁膜に電荷が蓄積される。代表的な電荷トラップ型の不揮発性半導体メモリとしては、ＭＯＮＯＳ型或いはＳＯＮＯＳ型の不揮発性半導体メモリが知られており、電荷蓄積絶縁膜の材料としてはシリコン窒化膜などが用いられる。

電荷トラップ型の不揮発性半導体メモリでは通常、隣接するメモリセル間の領域にも電荷蓄積絶縁膜が形成されている。電荷蓄積絶縁膜は高い電荷トラップ準位密度を有しているため、隣接するメモリセル間の距離が短くなると、電荷蓄積絶縁膜に蓄積された電荷が隣接メモリセル間を移動するという問題が生じる。その結果、半導体装置の特性や信頼性が悪化するという問題が生じる。

また、電荷トラップ型の不揮発性半導体メモリにおいて、ＯＮＯ（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）構造を有するトンネル絶縁膜を用いたものが提案されている。しかしながら、シリコン窒化膜は高い電荷トラップ準位密度を有しているため、隣接するメモリセル間の距離が短くなると、シリコン窒化膜にトラップされた電荷が隣接メモリセル間を移動するという問題が生じる。その結果、半導体装置の特性や信頼性が悪化するという問題が生じる。このような問題は、電荷トラップ準位密度の低い絶縁膜間に電荷トラップ準位密度の高い絶縁膜を設けた積層構造のトンネル絶縁膜を用いた場合には、一般に生じ得るものである。

このように、従来は、隣接するメモリセル間での電荷の移動によって半導体装置の特性や信頼性が悪化するという問題があった。
特開２００４−１５８８１０号公報

本発明は、隣接するメモリセル間での電荷の移動を効果的に防止することが可能な半導体装置及びその製造方法を提供することを目的としている。

本発明の第１の視点に係る半導体装置は、半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成され、少なくとも２つの互いに離隔された低酸素濃度部分と、隣接する前記低酸素濃度部分間に位置し且つ前記低酸素濃度部分よりも高い酸素濃度を有する高酸素濃度部分とを含んだ電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成された電荷ブロック絶縁膜と、前記電荷ブロック絶縁膜上であって且つ前記低酸素濃度部分の上方に形成された制御ゲート電極と、を備える。

本発明の第２の視点に係る半導体装置は、半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成され、少なくとも２つの互いに離隔された低フッ素濃度部分と、隣接する前記低フッ素濃度部分間に位置し且つ前記低フッ素濃度部分よりも高いフッ素濃度を有する高フッ素濃度部分とを含んだ電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成された電荷ブロック絶縁膜と、前記電荷ブロック絶縁膜上であって且つ前記低フッ素濃度部分の上方に形成された制御ゲート電極と、を備える。

本発明の第３の視点に係る半導体装置は、半導体基板上に形成され、下層絶縁膜と、上層絶縁膜と、前記下層絶縁膜と前記上層絶縁膜との間の中間絶縁膜とを含み、前記中間絶縁膜が、少なくとも２つの互いに離隔された低酸素濃度部分と、隣接する前記低酸素濃度部分間に位置し且つ前記低酸素濃度部分よりも高い酸素濃度を有する高酸素濃度部分とを含んでいるトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成された電荷ブロック絶縁膜と、前記電荷ブロック絶縁膜上であって且つ前記低酸素濃度部分の上方に形成された制御ゲート電極と、を備える。

本発明の第４の視点に係る半導体装置は、半導体基板上に形成され、下層絶縁膜と、上層絶縁膜と、前記下層絶縁膜と前記上層絶縁膜との間の中間絶縁膜とを含み、前記中間絶縁膜が、少なくとも２つの互いに離隔された低フッ素濃度部分と、隣接する前記低フッ素濃度部分間に位置し且つ前記低フッ素濃度部分よりも高いフッ素濃度を有する高フッ素濃度部分とを含んでいるトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成された電荷ブロック絶縁膜と、前記電荷ブロック絶縁膜上であって且つ前記低フッ素濃度部分の上方に形成された制御ゲート電極と、を備える。

本発明の第５の視点に係る半導体装置の製造方法は、半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に電荷蓄積絶縁膜を形成する工程と、前記電荷蓄積絶縁膜上に電荷ブロック絶縁膜を形成する工程と、前記電荷ブロック絶縁膜上に少なくとも２つの互いに離隔された制御ゲート電極を形成する工程と、隣接する前記制御ゲート電極間の領域から前記電荷ブロック絶縁膜を通して前記電荷蓄積絶縁膜に酸素ラジカル又はフッ素ラジカルを導入する工程と、を備える。

本発明の第６の視点に係る半導体装置の製造方法は、半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に電荷蓄積絶縁膜を形成する工程と、前記電荷蓄積絶縁膜上に電荷ブロック絶縁膜を形成する工程と、前記電荷ブロック絶縁膜上に少なくとも２つの互いに離隔された制御ゲート電極を形成する工程と、隣接する前記制御ゲート電極間の領域から前記電荷ブロック絶縁膜を通して前記電荷蓄積絶縁膜に酸化剤を導入する工程と、を備え、前記電荷蓄積絶縁膜に酸化剤を導入する前に、前記電荷蓄積絶縁膜の少なくとも前記酸化剤が導入される部分にはボロンが含有されている。

本発明の第７の視点に係る半導体装置の製造方法は、半導体基板上に、下層絶縁膜と、上層絶縁膜と、前記下層絶縁膜と前記上層絶縁膜との間の中間絶縁膜とを含んだトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に電荷蓄積絶縁膜を形成する工程と、前記電荷蓄積絶縁膜上に電荷ブロック絶縁膜を形成する工程と、前記電荷ブロック絶縁膜上に少なくとも２つの互いに離隔された制御ゲート電極を形成する工程と、隣接する前記制御ゲート電極間の領域から前記中間絶縁膜に酸素ラジカル又はフッ素ラジカルを導入する工程と、を備える。

本発明によれば、隣接するメモリセル間での電荷の移動を効果的に防止することが可能となる。

以下、本発明の実施形態を図面を参照して説明する。なお、以下の各実施形態では、電荷蓄積層に電荷トラップ用の電荷蓄積絶縁膜を用いた電荷トラップ型のＮＡＮＤ型不揮発性半導体メモリについて説明する。

（実施形態１）
図１は、本発明の第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。図１（ａ）はチャネル長方向（ビット線方向）に沿った断面図であり、図１（ｂ）はチャネル幅方向（ワード線方向）に沿った断面図である。

半導体基板（シリコン基板）１１には、素子分離領域（素子分離絶縁膜）１２で挟まれた素子領域（アクティブエリア）１３が設けられている。素子領域１３は、ソース領域１４と、ドレイン領域１５と、ソース領域１４とドレイン領域１５との間のチャネル領域１６とを有している。

素子領域１３上には、シリコン酸化膜を用いたトンネル絶縁膜２１が形成されている。トンネル絶縁膜２１上には、シリコン窒化物を主成分とする電荷蓄積絶縁膜２２が形成されている。電荷蓄積絶縁膜２２は、少なくとも２つの互いに離隔された低酸素濃度部分２２ａと、隣接する低酸素濃度部分２２ａ間に位置する高酸素濃度部分２２ｂとを含んでいる。高酸素濃度部分２２ｂは、低酸素濃度部分２２ａよりも高い酸素濃度を有している。具体的には、低酸素濃度部分２２ａは酸素をほとんど含有しないシリコン窒化膜であり、高酸素濃度部分２２ｂはシリコン酸窒化膜である。そのため、高酸素濃度部分２２ｂのトラップ準位密度は、低酸素濃度部分２２ａのトラップ準位密度よりも低くなっている。

電荷蓄積絶縁膜２２の低酸素濃度部分２２ａ及び高酸素濃度部分２２ｂ上には、電荷ブロック絶縁膜２３が形成されている。本実施形態では、電荷ブロック絶縁膜２３としてランタンアルミネート膜を用いている。電荷ブロック絶縁膜２３上であって且つ電荷蓄積絶縁膜２２の低酸素濃度部分２２ａの上方には、制御ゲート電極２４が形成されている。この制御ゲート電極２４は、ワード線となるものであり、多結晶シリコン膜で形成された下層制御ゲート電極膜２４ａ及びタングステンシリサイド膜で形成された上層制御ゲート電極膜２４ｂで構成されている。制御ゲート電極２４上には、マスク膜２５が形成されている。上述した電荷ブロック絶縁膜２３、制御ゲート電極２４及びマスク膜２５は、層間絶縁膜２６によって覆われている。

上述した電荷トラップ型の不揮発性半導体メモリセルでは、制御ゲート電極２４と半導体基板１１との間に適当な電圧を印加することで、トンネル絶縁膜２１を介して半導体基板１１と電荷蓄積絶縁膜２２との間で電荷の充放電が行われる。具体的には、トンネル絶縁膜２１を通して電荷蓄積絶縁膜２２に注入された電荷を、電荷蓄積絶縁膜２２中のトラップ準位にトラップさせることで、電荷蓄積絶縁膜２２に電荷が蓄積される。

以上のように、本実施形態の不揮発性半導体メモリでは、電荷蓄積絶縁膜２２の低酸素濃度部分２２ａ間に高酸素濃度部分２２ｂが形成されている。すなわち、隣接するメモリセル間の領域に、電荷蓄積絶縁膜２２の高酸素濃度部分２２ｂが形成されている。高酸素濃度部分２２ｂは低酸素濃度部分２２ａよりもトラップ準位密度が低いため、隣接する低酸素濃度部分２２ａ間での電荷の移動を高酸素濃度部分２２ｂによって抑制することができる。すなわち、隣接するメモリセル間での蓄積電荷の移動を抑制することができる。その結果、蓄積電荷の移動に起因したメモリセルの誤動作を防止することができ、特性及び信頼性に優れた不揮発性半導体メモリが得られる。

また、本実施形態の不揮発性半導体メモリでは、隣接するメモリセル間の領域にも電荷ブロック絶縁膜２３が形成されている。そのため、制御ゲート電極２４による半導体基板１１表面の電気的ポテンシャルの制御性を向上させることができる。その結果、隣接セル間干渉を抑制することができ、メモリセルトランジスタの閾値変動に起因する誤動作を防止することができる。特に、メモリセルトランジスタが微細化されると（例えば、メモリセルトランジスタのチャネル長が５０ｎｍ程度以下）、隣接セル間干渉が大きくなるため、上述した効果は顕著なものとなる。

なお、本実施形態における低酸素濃度部分２２ａの酸素濃度は、典型的には１原子％程度以下である。特に、０．１原子％以下に設定すれば、電荷トラップ密度が高くなりメモリ動作速度が向上するので好ましい。また、高酸素濃度部分２２ｂの酸素濃度は、典型的には１０〜５０原子％程度である。ここで、高酸素濃度部分２２ｂの酸素濃度が高すぎると誘電率が低下して、制御ゲート電極２４による半導体基板１１表面の電気的ポテンシャルの制御性が低下する。特に、メモリセル寸法が５０ｎｍ程度以下の場合には、この電気的ポテンシャルの制御性低下はメモリ誤動作の要因となってくるので、１０〜３０原子％程度が好ましい。ただし、このメモリ誤動作が回避可能な場合には、酸素濃度を高く設定したほうが蓄積電荷の移動抑制効果が顕著となるので好ましく、窒素をほとんど含有しないシリコン酸化膜でも良い。

次に、本実施形態に係る半導体装置の製造方法を、図２〜図６を参照して説明する。図２（ａ）〜図６（ａ）はチャネル長方向（ビット線方向）に沿った断面図であり、図２（ｂ）〜図６（ｂ）はチャネル幅方向（ワード線方向）に沿った断面図である。

まず、図２に示すように、半導体基板（シリコン基板）１１上に、トンネル絶縁膜２１として、厚さ５ｎｍ程度のシリコン酸化膜を熱酸化法によって形成する。続いて、トンネル絶縁膜２１上に、電荷蓄積絶縁膜２２として、厚さ５ｎｍ程度のシリコン窒化膜をＣＶＤ（chemical vapor deposition）法で形成する。このシリコン窒化膜中の酸素濃度をＳＩＭＳ（Secondary Ion Mass Spectroscopy）法で分析したところ、０．１原子％程度であった。続いて、電荷蓄積絶縁膜２２上に、電荷ブロック絶縁膜２３として、厚さ３０ｎｍ程度のランタンアルミネート膜をスパッタリング法で形成する。さらに、電荷ブロック絶縁膜２３上に、下層制御ゲート電極膜２４ａとして、多結晶シリコン膜をＣＶＤ法で形成する。

次に、図３に示すように、マスク膜３１として、シリコン窒化膜をＣＶＤ法で形成する。続いて、ビット線方向に延伸したフォトレジストパターン（図示せず）をマスクとして用いて、マスク膜３１、下層制御ゲート電極膜２４ａ、電荷ブロック絶縁膜２３、電荷蓄積絶縁膜２２、トンネル絶縁膜２１及び半導体基板１１をＲＩＥ（reactive ion etching）法によってエッチングする。その結果、ビット線方向に延伸した素子分離溝が形成され、隣接する素子分離溝の間に素子領域（アクティブエリア）１３が形成される。素子分離溝の幅及び素子領域１３の幅はいずれも、５０ｎｍ程度である。続いて、素子分離絶縁膜１２としてシリコン酸化膜を全面に堆積する。続いて、ＣＭＰ（chemical mechanical polishing）法によって素子分離絶縁膜１２を平坦化する。これにより、素子分離溝が素子分離絶縁膜１２で埋められた構造が得られる。

次に、図４に示すように、マスク膜３１をウェットエッチングによって選択的に除去すし、下層制御ゲート電極膜２４ａの上面を露出させる。続いて、下層制御ゲート電極膜２４ａ及び素子分離絶縁膜１２上に、上層制御ゲート電極膜２４ｂとして、タングステンシリサイド膜をＣＶＤ法で形成する。

次に、図５に示すように、上層制御ゲート電極膜２４ｂ上に、マスク膜２５としてシリコン窒化膜をＣＶＤ法で形成する。続いて、ワード線方向に延伸したフォトレジストパターン（図示せず）をマスクとして用いて、マスク膜２５、上層制御ゲート電極膜２４ｂ及び下層制御ゲート電極膜２４ａをＲＩＥ法によってエッチングする。これにより、制御ゲート電極２４のパターンが形成される。制御ゲート電極２４の電極幅及び制御ゲート電極２４間のスペース幅は、いずれも５０ｎｍ程度である。なお、塩素ガスを用いたＲＩＥによってエッチングを行うと、電荷ブロック絶縁膜（ランタンアルミネート膜）２３をほとんどエッチングすることなく、下層制御ゲート電極膜（多結晶シリコン膜）２４ａをエッチングすることが可能である。

次に、図６に示すように、加熱プラズマ酸化法により、隣接する制御ゲート電極２４間の領域から電荷ブロック絶縁膜２３を通して電荷蓄積絶縁膜２２に酸素ラジカルを導入する。具体的には、減圧チャンバー内に図５に示したような構造を有する被処理基板を設置し、被処理基板を４００〜８００℃程度に加熱する。そして、酸素ガス或いは酸素含有ガスを減圧チャンバー内に供給する。酸素ガスと希ガスとの混合ガス、或いは酸素含有ガスと希ガスとの混合ガスを減圧チャンバー内に供給してもよい。さらに、高周波やマイクロ波によって上記供給ガスをプラズマ化することで減圧チャンバー内にて酸素ラジカルを生成し、生成された酸素ラジカルを電荷蓄積絶縁膜２２に導入する。このとき、制御ゲート電極２４及びマスク膜２５の積層構造がマスクとして機能するため、制御ゲート電極２４下の領域には酸素ラジカルはほとんど導入されない。その結果、電荷蓄積絶縁膜２２の制御ゲート電極２４下に位置する部分は酸素濃度が０．１原子％程度の低酸素濃度部分２２ａとなり、隣接する低酸素濃度部分２２ａに挟まれた部分は酸素濃度が２０原子％程度の高酸素濃度部分２２ｂとなった。すなわち、高酸素濃度部分２２ｂでは、シリコン窒化膜がシリコン酸窒化膜に変換された。

次に、制御ゲート電極２４及びマスク膜２５の積層構造をマスクとして用いて、半導体基板１１の表面領域にヒ素等の不純物元素をイオン注入する。さらに、熱処理を行うことで、図１に示すようなソース領域１４及びドレイン領域１５が形成される。その後、層間絶縁膜２６を形成し、さらに配線（図示せず）等を形成する。このようにして、図１に示すような不揮発性半導体メモリが得られる。

以上のように、本実施形態の不揮発性半導体メモリの製造方法では、制御ゲート電極２４をマスクとして用いて酸素ラジカルを電荷蓄積絶縁膜２２に導入し、電荷蓄積絶縁膜２２に高酸素濃度部分２２ｂを形成している。そのため、隣接するメモリセル間の領域に的確に高酸素濃度部分２２ｂを形成することができ、隣接するメモリセル間での電荷の移動を高酸素濃度部分２２ｂによって的確に抑制することができる。したがって、隣接するメモリセル間での蓄積電荷の移動に起因したメモリセルの誤動作を効果的に防止することができる。

また、電荷蓄積絶縁膜２２に高酸素濃度部分２２ｂを形成することにより、隣接するメモリセル間の電荷蓄積絶縁膜２２及び電荷ブロック絶縁膜２３をエッチング除去せずに、隣接するメモリセル間の電荷の移動を防止することができる。すなわち、隣接するメモリセル間の電荷蓄積絶縁膜２２及び電荷ブロック絶縁膜２３をエッチング除去する場合には、トンネル絶縁膜２１及び半導体基板１１もエッチングされてしまい、半導体基板１１の表面領域に窪みが生じるおそれがある。その結果、ソース及びドレイン用の不純物拡散層が低い位置に形成されてしまい、短チャネル効果によるメモリセルトランジスタの閾値低下が生じるおそれがある。特に、電荷蓄積絶縁膜２２や電荷ブロック絶縁膜２３にエッチングし難い材料（例えば、高誘電体膜等）を用いた場合や隣接メモリセルの間隔が５０ｎｍ程度以下と微細になった場合には、上記の問題はより深刻なものとなる。本実施形態では、隣接するメモリセル間の電荷蓄積絶縁膜２２に酸素ラジカルを導入して高酸素濃度部分２２ｂを形成し、高酸素濃度部分２２ｂによって隣接するメモリセル間の電荷の移動を防止するため、上述したような問題を確実に回避することが可能である。

また、本実施形態では、プラズマによって生成された酸素ラジカルを用いて、電荷蓄積絶縁膜２２に高酸素濃度部分２２ｂを形成している。この場合、酸素ラジカルの運動エネルギーは１〜１００ｅＶ程度と低い。そのため、半導体基板１１の表面領域の結晶性劣化や、トンネル絶縁膜２１の絶縁性の劣化を効果的に回避することができる。また、酸素ラジカルの運動エネルギー及び熱拡散によって、酸素ラジカルが電荷蓄積絶縁膜２２に到達するため、電荷蓄積絶縁膜２２に導入された酸素ラジカルの深さ方向の分布を十分に制御することが可能である。そのため、酸素ラジカルによる半導体基板１１の表面領域の酸化を防止することができ、メモリセルトランジスタの閾値変動を効果的に抑制することができる。

なお、プラズマ酸化法を用いて電荷蓄積絶縁膜２２に酸素を導入する代わりに、イオン注入法によって電荷蓄積絶縁膜２２に酸素を導入することも可能である。ただし、イオン注入法を用いた場合、酸素イオンのエネルギーが１ｋｅＶ以上と高くなる。したがって、半導体基板の表面領域の結晶性劣化、トンネル絶縁膜の絶縁性の劣化、半導体基板１１の表面領域の酸化等の問題を効果的に防止する観点から、プラズマ酸化法を用いて酸素ラジカルを電荷蓄積絶縁膜２２に導入することが望ましい。また、１００ｅＶ程度以下のエネルギーを有する酸素ラジカルを電荷蓄積絶縁膜２２に導入することができれば、他の方法を用いるようにしてもよい。例えば、反応チャンバーの外部で発生させた酸素ラジカルを導入する、いわゆるリモートプラズマ法を用いることもできる。

また、酸素ラジカルは、基底状態又は励起状態の酸素原子でもよいし、励起状態の酸素分子でもよい。ただし、酸素分子の場合には分子解離過程を伴うことになるため、酸化効率の観点からは酸素原子が望ましい。

また、本実施形態では、酸素ラジカルを電荷蓄積絶縁膜２２に導入する際に加熱を行うようにしたが、加熱を行わないようにしてもよい。ただし、電荷ブロック絶縁膜２３に高誘電体絶縁膜を用いる場合など、電荷ブロック絶縁膜２３の物理膜厚が厚い場合には、酸素ラジカルが電荷蓄積絶縁膜２２に到達し難くなる。したがって、このような場合には、加熱を行うようすることが望ましい。加熱温度は必要な拡散長に応じて設定すればよい。電荷ブロック絶縁膜２３の膜厚が５〜３０ｎｍ程度の場合には、加熱温度を４００〜８００℃程度に設定すればよい。

また、酸素ラジカルを電荷蓄積絶縁膜２２に導入する際に、半導体基板に１０〜１００Ｖ程度のバイアス電圧を印加するようにしてもよい。このようにバイアスを印加することにより、電荷蓄積絶縁膜２２への酸素導入量を増大させることができ、シリコン窒化膜からシリコン酸窒化膜への変換をより効率的に行うことが可能である。特に、電荷ブロック絶縁膜２３に高誘電体絶縁膜を用いた場合など、電荷ブロック絶縁膜２３の物理膜厚が厚い場合に効果的である。通常は酸素プラズマ中の酸素ラジカルは正に帯電しているため、半導体基板には負のバイアス電圧を印加することが好ましい。また、バイアスを印加することにより酸素ラジカルの指向性が向上するため、制御ゲート電極２４の側壁への酸素ラジカルの供給量を抑制することができる。したがって、制御ゲート電極２４に多結晶シリコン膜等の酸化されやすい材料が含まれている場合には、側壁の酸化量が低減するため、制御ゲート電極２４の寸法制御性を向上させることができる。

また、酸素ラジカルの飛程は、電荷ブロック絶縁膜２３の膜厚よりも大きく、電荷蓄積絶縁膜２２の膜厚と電荷ブロック絶縁膜２３の膜厚との和よりも小さいことが望ましい。電荷蓄積絶縁膜２２及び電荷ブロック絶縁膜２３の膜厚や、半導体基板へのバイアス電圧を調整することで、適切な飛程を設定することが可能である。ただし、酸素ラジカルによって電荷蓄積絶縁膜２２を適切に酸化することができれば、飛程が上述した範囲になくてもよい。

また、上述した実施形態では、電荷蓄積絶縁膜２２に微量の酸素を含有するシリコン窒化膜を用いたが、シリコン窒化膜には炭素或いは水素といった他の元素が含有されていてもよい。また、電荷蓄積絶縁膜２２にはシリコン窒化膜以外の絶縁膜を用いることも可能である。具体的には、酸素欠損に起因した電荷トラップ準位を有する絶縁膜であって、酸化によって電荷トラップ準位密度が減少する絶縁膜を用いることが可能である。例えば、タンタル（Ｔａ）酸化物膜、ハフニウム（Ｈｆ）酸化物膜、ジルコニウム（Ｚｒ）酸化物膜等の高誘電体酸化物膜を用いることが可能である。

また、上述した実施形態では、電荷ブロック絶縁膜２３にランタンアルミネート膜を用いたが、アルミナ膜やシリコン酸化膜等を用いることも可能である。

また、上述した実施形態では、電荷蓄積絶縁膜２２に酸素ラジカルを導入してシリコン窒化膜をシリコン酸窒化膜に変換するようにしたが、シリコン窒化膜に十分に酸素ラジカルを導入することで、シリコン窒化膜を実質的にシリコン酸化膜に変換するようにしてもよい。また、上記シリコン酸窒化膜やシリコン酸化膜には、炭素や水素等の元素が含有されていてもよい。

また、上述した実施形態では、電荷蓄積絶縁膜２２に酸素ラジカルを導入してシリコン窒化膜をシリコン酸窒化膜に変換した後にイオン注入法でソース領域１４及びドレイン領域１５を形成しているが、ソース領域１４及びドレイン領域１５を形成した後に酸素ラジカルを導入してシリコン窒化膜をシリコン酸窒化膜に変換しても良い。注入イオンは電荷ブロック絶縁膜２３、電荷蓄積絶縁膜２２及びトンネル絶縁膜２１を通してシリコン基板１１に導入されるため、電荷蓄積絶縁膜２２の高酸素濃度部分２２ｂは、物理的ダメージおよびコンタミネーションによる絶縁性劣化が生じる場合がある。この場合には、イオン注入後に酸素ラジカルによるシリコン酸窒化膜変換を行うことで、この絶縁性劣化を緩和できるので、蓄積電荷の隣接セル方向への移動を効果的に抑制することが可能となる。

また、上述した実施形態では、電荷蓄積絶縁膜２２の高酸素濃度部分２２ｂの幅は、隣接する制御ゲート電極２４間のスペース幅と同等であったが、必ずしもスペース幅と同等である必要はない。図７に示すように、高酸素濃度部分２２ｂの幅が制御ゲート電極２４間のスペース幅より短くてもよい。この場合には、メモリセルの電荷蓄積量を十分に確保できるので、メモリセルのしきい値ウィンドウを拡大することが可能である。また、図８に示すように、高酸素濃度部分２２ｂの幅が制御ゲート電極２４間のスペース幅より長くてもよい。この場合には、隣接するメモリセル間の電荷移動をより確実に抑制できるので、メモリセルの信頼性を向上させることが可能である。また、電荷蓄積絶縁膜２２の低酸素濃度部分２２ａと高酸素濃度部分２２ｂとは、明確に分離されていなくてもよい。例えば、チャネル長方向で、電荷蓄積絶縁膜２２の窒素組成比（或いは酸素組成比）が連続的に変化していてもよい。すなわち、図９に示すように、電荷蓄積絶縁膜２２の窒素組成比がメモリセル領域で高く、メモリセル間領域で低くなるように設定されていれば、上述した実施形態と同様の効果を得ることが可能である。

また、上述した実施形態では、図１（ｂ）に示すように、素子分離領域１２によって電荷ブロック絶縁膜２３が分断されていたが、図１０に示すように、素子分離領域１２によって電荷蓄積絶縁膜２２が分断されていれば、電荷ブロック絶縁膜２３が分断されていない構造であってもよい。このような構造であっても、上述した実施形態と同様の効果を得ることが可能である。ただし、電荷ブロック絶縁膜２３を伝った電荷移動が回避できる点では、図１（ｂ）のセル構造が望ましい。

また、上述した実施形態では、半導体基板１１として通常のシリコン基板を用いたが、ＳＯＩ基板を用いてもよい。図１１は、半導体基板としてＳＯＩ基板を用いた場合の構成を模式的に示した断面図である。シリコン基板４２、絶縁層４３及びシリコン層４４によってＳＯＩ基板（半導体基板）４１が構成されており、シリコン層４４上に図１と同様の構造が形成されている。

図１１に示したメモリセルトランジスタはデプレッション型であり、シリコン層４４にはソース及びドレイン用の不純物拡散層は形成されていない。そのため、ソース及びドレイン用の不純物元素をイオン注入する必要がない。ソース及びドレイン用の不純物拡散層を形成する場合には、電荷ブロック絶縁膜２３、電荷蓄積絶縁膜２２及びトンネル絶縁膜２１を通してシリコン層４４に不純物元素をイオン注入する必要があるため、物理的ダメージおよびコンタミネーションによって、これらの絶縁膜の絶縁性が劣化する。この絶縁性劣化は、蓄積電荷の隣接セル方向への移動を助長する要因となる。図１１に示したデプレッション型のメモリセルトランジスタでは、ソース及びドレイン用の不純物拡散層を形成する必要がないため、上述したような電荷移動の助長要因は無く、本実施形態の効果を十分に得ることができてメモリの高信頼化実現が可能となる。

また、上述した製造方法において、図５の工程の後に、電荷ブロック絶縁膜２３の表面領域に窪みを形成するようにしてもよい。図１２及び図１３は、電荷ブロック絶縁膜２３の表面領域に窪みを形成する場合の製造工程の一部を模式的に示した断面図である。すなわち、図５の工程の後、図１２に示すように、電荷ブロック絶縁膜２３の露出表面を選択的にエッチングし、電荷ブロック絶縁膜２３に窪み２３ａを形成する。その後、図１３に示すように、図６の工程と同様にして、電荷蓄積絶縁膜２２に酸素ラジカルを導入し、電荷蓄積絶縁膜２２に高酸素濃度部分２２ｂを形成する。

このように、電荷ブロック絶縁膜２３に窪み２３ａを形成しておくことで、酸素ラジカルの飛程を短くすることができる。その結果、酸素ラジカルの深さ方向の分布制御が容易になり、電荷蓄積絶縁膜２２に十分な量の酸素ラジカルを容易に導入することが可能となる。また、半導体基板にバイアス電圧を印加する場合に、バイアス電圧を低くすることが可能である。その結果、電荷ブロック絶縁膜２３、電荷蓄積絶縁膜２２、トンネル絶縁膜２１及び半導体基板１１への物理的ダメージを低減することができ、半導体基板の結晶性劣化や絶縁膜の絶縁性の劣化を効果的に回避することが可能となる。

なお、言うまでもないが、上述した各種の変更は適宜組み合わせて実施することが可能である。

（実施形態２）
次に、本発明の第２の実施形態について説明する。なお、基本的な構成及び基本的な製造方法は第１の実施形態と同様である。また、第１の実施形態で説明した各種の変更についても、本実施形態に対して同様に適用可能である。したがって、第１の実施形態で説明した事項及び第１の実施形態から容易に類推できる事項についての説明は省略する。

図１４は、本実施形態に係る半導体装置の構成を模式的に示した断面図である。図１４（ａ）はチャネル長方向（ビット線方向）に沿った断面図であり、図１４（ｂ）はチャネル幅方向（ワード線方向）に沿った断面図である。

本実施形態では、電荷蓄積絶縁膜２２が、少なくとも２つの互いに離隔された低フッ素濃度部分２２ｃと、隣接する低フッ素濃度部分２２ｃ間に位置する高フッ素濃度部分２２ｄとを含んでいる。高フッ素濃度部分２２ｄは、低フッ素濃度部分２２ｃよりも高いフッ素濃度を有している。具体的には、低フッ素濃度部分２２ｃはフッ素をほとんど含有しないシリコン窒化膜であり、高フッ素濃度部分２２ｄは高濃度のフッ素を含有したシリコン窒化膜である。電荷蓄積絶縁膜２２に含有されたフッ素は、電荷トラップ準位となる未結合手（ダングリングボンド）を終端する。そのため、高フッ素濃度部分２２ｄのトラップ準位密度は、低フッ素濃度部分２２ｃのトラップ準位密度よりも低くなっている。

このように、本実施形態の不揮発性半導体メモリでは、電荷蓄積絶縁膜２２の低フッ素濃度部分２２ｃ間に高フッ素濃度部分２２ｄが形成されている。すなわち、隣接するメモリセル間の領域に、トラップ準位密度が低い高フッ素濃度部分２２ｄが形成されている。したがって、第１の実施形態と同様に、隣接するメモリセル間での蓄積電荷の移動を、高フッ素濃度部分２２ｄによって抑制することができる。その結果、蓄積電荷の移動に起因したメモリセルの誤動作を防止することができ、特性及び信頼性に優れた不揮発性半導体メモリが得られる。

また、本実施形態の不揮発性半導体メモリも、第１の実施形態と同様、隣接するメモリセル間の領域にも電荷ブロック絶縁膜２３が形成されている。したがって、第１の実施形態と同様、制御ゲート電極２４による半導体基板１１表面の電気的ポテンシャルの制御性を向上させることができる。その結果、隣接セル間干渉を抑制することができ、メモリセルトランジスタの閾値変動に起因する誤動作を防止することができる。

なお、本実施例における低フッ素濃度部分２２ｃのフッ素濃度は、典型的には０．１原子％程度以下である。また、高フッ素濃度部分２２ｄのフッ素濃度は、典型的には１〜１０原子％程度である。ここで、高フッ素濃度部分２２ｄのフッ素濃度が１０原子％を超えると、膜密度の低下に起因する絶縁性劣化、および誘電率の低下に起因するメモリ誤動作が無視できなくなるので、１０原子％程度を超えないことが好ましい。

本実施形態に係る半導体装置の基本的な製造方法は、第１の実施形態の図２〜図６の工程と同様である。本実施形態では、図６の工程で、酸素ラジカルの代わりにフッ素ラジカルを電荷蓄積絶縁膜２２に導入する。すなわち、隣接する制御ゲート電極２４間の領域から電荷ブロック絶縁膜２３を通して電荷蓄積絶縁膜２２にフッ素ラジカルを導入する。フッ素ラジカルの基本的な導入方法は、第１の実施形態で述べた酸素ラジカルの導入方法と同様である。具体的には、減圧チャンバー内に図５に示したような構造を有する被処理基板を設置し、フッ素ガス或いはフッ素含有ガス（例えば、三フッ化窒素）を減圧チャンバー内に供給する。フッ素ガスと希ガスとの混合ガス、或いはフッ素含有ガスと希ガスとの混合ガスを減圧チャンバー内に供給してもよい。さらに、高周波やマイクロ波によって上記供給ガスをプラズマ化することで減圧チャンバー内にてフッ素ラジカルを生成し、生成されたフッ素ラジカルを電荷蓄積絶縁膜２２に導入する。このとき、制御ゲート電極２４及びマスク膜２５の積層構造がマスクとして機能するため、制御ゲート電極２４下の領域にはフッ素ラジカルはほとんど導入されない。その結果、図１４に示すように、電荷蓄積絶縁膜２２の制御ゲート電極２４下に位置する部分は低フッ素濃度部分２２ｃとなり、隣接する低フッ素濃度部分２２ｃに挟まれた部分は高フッ素濃度部分２２ｄとなる。

このように、本実施形態の不揮発性半導体メモリの製造方法では、制御ゲート電極２４をマスクとして用いてフッ素ラジカルを電荷蓄積絶縁膜２２に導入し、電荷蓄積絶縁膜２２に高フッ素濃度部分２２ｄを形成している。そのため、隣接するメモリセル間の領域に的確に高フッ素濃度部分２２ｄを形成することができ、隣接するメモリセル間での電荷の移動を高フッ素濃度部分２２ｄによって的確に抑制することができる。したがって、第１の実施形態と同様、隣接するメモリセル間での蓄積電荷の移動を効果的に抑制することができ、メモリセルの誤動作を効果的に防止することができる。

また、電荷蓄積絶縁膜２２に高フッ素濃度部分２２ｄを形成することにより、隣接するメモリセル間の電荷蓄積絶縁膜２２及び電荷ブロック絶縁膜２３をエッチング除去せずに、隣接するメモリセル間の電荷の移動を防止することができる。したがって、第１の実施形態と同様、半導体基板１１の表面領域がエッチングされて窪みが生じるといった問題を確実に回避することができる。

また、本実施形態では、プラズマによって生成されたフッ素ラジカルを用いて、電荷蓄積絶縁膜２２に高フッ素濃度部分２２ｄを形成している。フッ素ラジカルの運動エネルギーは１〜１００ｅＶ程度と低い。そのため、第１の実施形態と同様、半導体基板１１の表面領域の結晶性劣化や、トンネル絶縁膜２１の絶縁性の劣化を効果的に回避することができる。

また、本実施形態では、酸素ラジカルではなくフッ素ラジカルを電荷蓄積絶縁膜２２に導入するので、半導体基板１１の表面領域が酸化されるという問題がない。そのため、多量のフッ素ラジカルを半導体基板１１の表面近傍まで導入することができ、電荷蓄積絶縁膜２２の電荷トラップ準位を効果的に低減することが可能である。

なお、上述した実施形態では、電荷蓄積絶縁膜２２にシリコン窒化膜を用いたが、他の絶縁膜を用いることも可能である。具体的には、ダングリングボンドを電荷トラップ準位として用いる絶縁膜であって、フッ素ラジカルの導入によって電荷トラップ準位密度が減少する絶縁膜を用いることが可能である。例えば、タンタル（Ｔａ）酸化物膜、ハフニウム（Ｈｆ）酸化物膜、ジルコニウム（Ｚｒ）酸化物膜等の高誘電体酸化物膜を用いることが可能である。

また、上述した製造方法において、電荷蓄積絶縁膜２２にフッ素ラジカルを導入した後、８００℃程度以上の温度で高温アニールを行うようにしてもよい。高温アニールを行うことにより、ダングリングボンドを容易に終端させることができ、電荷トラップ準位密度をより確実に減少させることができる。

（実施形態３）
次に、本発明の第３の実施形態について説明する。なお、基本的な構成及び基本的な製造方法は第１の実施形態と同様である。また、第１の実施形態で説明した各種の変更についても、本実施形態に対して同様に適用可能である。したがって、第１の実施形態で説明した事項及び第１の実施形態から容易に類推できる事項についての説明は省略する。

図１５は、本実施形態に係る半導体装置の構成を模式的に示した断面図である。図１５（ａ）はチャネル長方向（ビット線方向）に沿った断面図であり、図１５（ｂ）はチャネル幅方向（ワード線方向）に沿った断面図である。

本実施形態では、電荷蓄積絶縁膜２２が、少なくとも２つの互いに離隔された低酸素濃度部分２２ｅと、隣接する低酸素濃度部分２２ｅ間に位置する高酸素濃度部分２２ｆとを含んでいる。高酸素濃度部分２２ｆは、低酸素濃度部分２２ｅよりも高い酸素濃度を有している。また、高酸素濃度部分２２ｆは、低酸素濃度部分２２ｅよりも高いボロン濃度を有している。具体的には、低酸素濃度部分２２ｅは酸素及びボロン（Ｂ）をほとんど含有しないシリコン窒化膜であり、高酸素濃度部分２２ｆは高濃度のボロンを含有したシリコン酸窒化膜である。高酸素濃度部分２２ｆのトラップ準位密度は、低酸素濃度部分２２ｅのトラップ準位密度よりも低くなっている。

このように、本実施形態の不揮発性半導体メモリでは、電荷蓄積絶縁膜２２の低酸素濃度部分２２ｅ間に高酸素濃度部分２２ｆが形成されている。すなわち、隣接するメモリセル間の領域に、トラップ準位密度が低い高酸素濃度部分２２ｆが形成されている。したがって、第１の実施形態と同様に、隣接するメモリセル間での蓄積電荷の移動を、高酸素濃度部分２２ｆによって抑制することができる。その結果、蓄積電荷の移動に起因したメモリセルの誤動作を防止することができ、特性及び信頼性に優れた不揮発性半導体メモリが得られる。

また、本実施形態の不揮発性半導体メモリも、第１の実施形態と同様、隣接するメモリセル間の領域にも電荷ブロック絶縁膜２３が形成されている。したがって、第１の実施形態と同様、制御ゲート電極２４による半導体基板１１表面の電気的ポテンシャルの制御性を向上させることができる。その結果、隣接セル間干渉を抑制することができ、メモリセルトランジスタの閾値変動に起因する誤動作を防止することができる。

本実施形態に係る半導体装置の基本的な製造方法は、第１の実施形態の図２〜図６の工程と同様である。本実施形態では、図６の工程で、酸素ラジカルを電荷蓄積絶縁膜２２に導入する前に、ボロンを電荷蓄積絶縁膜２２に導入しておく。具体的には、まず、隣接する制御ゲート電極２４間の領域から電荷ブロック絶縁膜２３を通して電荷蓄積絶縁膜２２にボロンを導入する。ボロンの導入方法には、ボロンプラズマ法、イオン注入法、気相拡散法或いは固相拡散法等を用いることができる。ボロンを導入した後、隣接する制御ゲート電極２４間の領域から電荷ブロック絶縁膜２３を通して電荷蓄積絶縁膜２２に酸素ラジカルを導入する。酸素ラジカルの基本的な導入方法は、第１の実施形態で述べた酸素ラジカルの導入方法と同様である。

ボロンを電荷蓄積絶縁膜２２に予め導入しておくことにより、酸素ラジカルによる電荷蓄積絶縁膜２２の酸化効率、すなわちシリコン窒化膜からシリコン酸窒化膜への変換効率を向上させることができる。なお、電荷蓄積絶縁膜２２に導入されたボロンの濃度が０．１原子％程度以上であれば、ボロン導入による酸化効率（シリコン窒化膜からシリコン酸窒化膜への変換効率）の向上効果を確実に得ることができる。また、ボロン濃度が１原子％程度以上であれば、ボロン導入による酸化効率の向上効果が顕著になる。ただし、電荷蓄積絶縁膜２２に導入されたボロンの濃度が３０原子％程度以上になると、電荷蓄積絶縁膜２２の膜質が劣化してしまうため、ボロン濃度は３０原子％程度以下であることが好ましい。

このように、本実施形態の不揮発性半導体メモリの製造方法では、制御ゲート電極２４をマスクとして用いて、ボロン及び酸素ラジカルを電荷蓄積絶縁膜２２に導入し、電荷蓄積絶縁膜２２に高酸素濃度部分２２ｆを形成している。そのため、隣接するメモリセル間の領域に的確に高酸素濃度部分２２ｆを形成することができ、隣接するメモリセル間での電荷の移動を高酸素濃度部分２２ｆによって的確に抑制することができる。したがって、第１の実施形態と同様、隣接するメモリセル間での蓄積電荷の移動を効果的に抑制することができ、メモリセルの誤動作を効果的に防止することができる。

また、電荷蓄積絶縁膜２２に高酸素濃度部分２２ｆを形成することにより、隣接するメモリセル間の電荷蓄積絶縁膜２２及び電荷ブロック絶縁膜２３をエッチング除去せずに、隣接するメモリセル間の電荷の移動を防止することができる。したがって、第１の実施形態と同様、半導体基板１１の表面領域がエッチングされて窪みが生じるといった問題を確実に回避することができる。

また、ボロンを電荷蓄積絶縁膜２２に予め導入しておくことにより、酸素ラジカルによる電荷蓄積絶縁膜２２の酸化効率を向上させることができる。したがって、電荷蓄積絶縁膜２２の電荷トラップ準位密度をより確実に低減させることができ、隣接するメモリセル間での蓄積電荷の移動をより確実に抑制することができる。

なお、本実施形態では、酸化効率を向上させるボロンを予め電荷蓄積絶縁膜２２に導入しておくため、プラズマ酸化法以外の方法で電荷蓄積絶縁膜２２に酸素を導入してもよい。例えば、イオン注入法によって電荷蓄積絶縁膜２２に酸素を導入してもよい。また、水蒸気等の酸化剤を電荷蓄積絶縁膜２２に導入して熱酸化を行うようにしてもよい。これらの酸化方法を用いた場合にも、ボロンの酸化効率向上効果によって隣接するメモリセル間の領域を選択的に酸化することができるので、上述したメモリセル構造を容易に実現することが可能である。

上述した実施形態では、隣接するメモリセル間の領域の電荷蓄積絶縁膜に選択的にボロンを導入し、さらに選択的に酸化剤を導入する場合を説明したが、これに限らない。例えば、トンネル絶縁膜上の全面に電荷蓄積絶縁膜を形成する際に同時に電荷蓄積膜中にボロンを含有させておく、あるいは、トンネル絶縁膜上の全面に電荷蓄積絶縁膜を形成した後に電荷蓄積絶縁膜の全面にボロンを導入することもできる。そして、制御ゲート電極のパターン形成後に、隣接するメモリセル間の領域に選択的に酸素ラジカルを導入すれば、ボロンの酸化効率向上効果によって、容易に高酸素濃度部分２２ｆを形成することが可能となる。

（実施形態４）
次に、本発明の第４の実施形態について説明する。なお、基本的な構成及び基本的な製造方法は第１の実施形態と同様である。また、第１の実施形態で説明した各種の変更についても、本実施形態に対して同様に適用可能である。したがって、第１の実施形態で説明した事項及び第１の実施形態から容易に類推できる事項についての説明は省略する。

図１６は、本実施形態に係る半導体装置の構成を模式的に示した断面図である。図１６（ａ）はチャネル長方向（ビット線方向）に沿った断面図であり、図１６（ｂ）はチャネル幅方向（ワード線方向）に沿った断面図である。

半導体基板（シリコン基板）１１には、素子分離領域（素子分離絶縁膜）１２で挟まれた素子領域（アクティブエリア）１３が設けられている。素子領域１３は、ソース領域１４と、ドレイン領域１５と、ソース領域１４とドレイン領域１５との間のチャネル領域１６とを有している。

素子領域１３上には、トンネル絶縁膜２１が形成されている。このトンネル絶縁膜２１は、下層シリコン酸化膜（下層絶縁膜）２１１、中間シリコン窒化膜（中間絶縁膜）２１２及び上層シリコン酸化膜（上層絶縁膜）２１３で構成された、いわゆるＯＮＯ構造を有している。このＯＮＯ構造のトンネル絶縁膜は、電荷トラップ型の不揮発性メモリセルの消去速度を向上させる効果を有していることが知られている。中間シリコン窒化膜２１２は、少なくとも２つの互いに離隔された低酸素濃度部分２１２ａと、隣接する低酸素濃度部分２１２ａ間に位置する高酸素濃度部分２１２ｂとを含んでいる。高酸素濃度部分２１２ｂは、低酸素濃度部分２１２ａよりも高い酸素濃度を有している。具体的には、低酸素濃度部分２１２ａは酸素を微量に含有するシリコン窒化膜であり、高酸素濃度部分２１２ｂは酸素を多量に含有するシリコン酸窒化膜である。そのため、高酸素濃度部分２１２ｂのトラップ準位密度は、低酸素濃度部分２１２ａのトラップ準位密度よりも低くなっている。

トンネル絶縁膜２１上であって且つシリコン窒化膜２１２の低酸素濃度部分２１２ａの上方には、ハフニウム酸化膜からなる電荷蓄積絶縁膜２２が形成されている。電荷蓄積絶縁膜２２上には、アルミナ膜からなる電荷ブロック絶縁膜２３が形成されている。電荷ブロック絶縁膜２３上には、制御ゲート電極２４が形成されている。すなわち、シリコン窒化膜２１２の低酸素濃度部分２１２ａの上方に、制御ゲート電極２４が形成されている。この制御ゲート電極２４は、ワード線となるものであり、多結晶シリコン膜で形成された下層制御ゲート電極膜及びタングステンシリサイド膜で形成された上層制御ゲート電極膜で構成されている。制御ゲート電極２４上には、マスク膜２５が形成されている。上述したトンネル絶縁膜２１、電荷蓄積膜２２、電荷ブロック絶縁膜２３、制御ゲート電極２４及びマスク膜２５は、層間絶縁膜２６によって覆われている。

以上のように、本実施形態の不揮発性半導体メモリでは、トンネル絶縁膜２１の中間シリコン窒化膜２１２の低酸素濃度部分２１２ａ間に高酸素濃度部分２１２ｂが形成されている。すなわち、隣接するメモリセル間の領域に、中間シリコン窒化膜２１２の高酸素濃度部分２１２ｂが形成されている。高酸素濃度部分２１２ｂは低酸素濃度部分２１２ａよりもトラップ準位密度が低い。そのため、メモリセルの書込み／消去動作時に中間シリコン窒化膜２１２の低酸素濃度部分２１２ａに電荷がトラップされても、隣接する低酸素濃度部分２１２ａ間での電荷の移動を高酸素濃度部分２１２ｂによって抑制することができる。すなわち、隣接するメモリセル間での電荷の移動を抑制することができる。その結果、電荷の移動に起因したメモリセルの誤動作を防止することができ、特性及び信頼性に優れた不揮発性半導体メモリが得られる。

なお、低酸素濃度部分２１２ａの酸素濃度は、典型的には１０原子％程度以下である。これにより、メモリセルの消去速度向上効果が十分に得られる。また、高酸素濃度部分２１２ｂの酸素濃度は、典型的には１０〜５０原子％程度である。高酸素濃度部分２１２ｂは、酸素濃度を高く設定した方がトラップ電荷の移動抑制効果が顕著となるので好ましく、窒素をほとんど含有しないシリコン酸化膜であることがより望ましい。

本実施形態に係る半導体装置の基本的な製造方法は、第１の実施形態の図２〜図６の工程から容易に類推することができる。すなわち、制御ゲート電極２４、電荷ブロック絶縁膜２３及び電荷蓄積絶縁膜２２のパターンを形成した後、隣接する制御ゲート電極２４間の領域から上層シリコン酸化膜２１３を介して、中間シリコン窒化膜２１２に酸素ラジカルを導入する。酸素ラジカルの基本的な導入方法は、第１の実施形態と同様である。その結果、図１６に示すように、中間シリコン窒化膜２１２の制御ゲート電極２４下に位置する部分は低酸素濃度部分２１２ａとなり、隣接する低酸素濃度部分２１２ａに挟まれた部分は高酸素濃度部分２１２ｂとなる。

このように、本実施形態の不揮発性半導体メモリの製造方法では、制御ゲート電極２４をマスクとして用いて酸素ラジカルをトンネル絶縁膜２１の中間シリコン窒化膜２１２に導入し、中間シリコン窒化膜２１２に高酸素濃度部分２１２ｂを形成している。そのため、隣接するメモリセル間の領域に的確に高酸素濃度部分２１２ｂを形成することができ、隣接するメモリセル間での電荷の移動を高酸素濃度部分２１２ｂによって的確に抑制することができる。したがって、隣接するメモリセル間での電荷の移動を効果的に抑制することができ、メモリセルの誤動作を効果的に防止することができる。

また、トンネル絶縁膜２１の中間シリコン窒化膜２１２に高酸素濃度部分２１２ｂを形成することにより、隣接するメモリセル間のトンネル絶縁膜２１をエッチング除去せずに、隣接するメモリセル間の電荷の移動を防止することができる。したがって、第１の実施形態と同様、半導体基板１１の表面領域がエッチングされて窪みが生じるといった問題を確実に回避することができる。

また、本実施形態では、プラズマによって生成された酸素ラジカルを用いて、トンネル絶縁膜２１の中間シリコン窒化膜２１２に高酸素濃度部分２１２ｂを形成している。そのため、第１の実施形態と同様、半導体基板１１の表面領域の結晶性の劣化等を効果的に回避することが可能である。

なお、本実施形態と第１の実施形態とを組み合わせることも可能である。すなわち、図６の工程において、制御ゲート電極２４及びマスク膜２５の積層構造をマスクとして用いて、隣接する制御ゲート電極２４間の領域から電荷ブロック絶縁膜２３を通して電荷蓄積絶縁膜２２に酸素ラジカルを導入し、且つ、隣接する制御ゲート電極２４間の領域から電荷ブロック絶縁膜２３及び電荷蓄積絶縁膜２２を通してトンネル絶縁膜２１の中間シリコン窒化膜２１２に酸素ラジカルを導入する。これにより、電荷蓄積絶縁膜２２には、第１の実施形態と同様に、低酸素濃度部分２２ａ及び高酸素濃度部分２２ｂが形成され、トンネル絶縁膜２１の中間シリコン窒化膜２１２には、本第４の実施形態と同様に、低酸素濃度部分２１２ａ及び高酸素濃度部分２１２ｂが形成される。

また、上述した実施形態では、トンネル絶縁膜２１の下層絶縁膜２１１、中間絶縁膜２１２及び上層絶縁膜２１３にそれぞれ、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を用いたが、他の絶縁膜を用いてもよい。一般的には、下層絶縁膜２１１及び上層絶縁膜２１３には電荷トラップ準位密度が低い絶縁膜を用い、中間絶縁膜２１２には下層絶縁膜２１１及び上層絶縁膜２１３よりも電荷トラップ準位密度が高い絶縁膜を用いることが可能である。より具体的には、中間絶縁膜２１２には、酸素欠損に起因した電荷トラップ準位を有する絶縁膜であって、酸化によって電荷トラップ準位密度が減少する絶縁膜を用いることが可能である。

（実施形態５）
次に、本発明の第５の実施形態について説明する。なお、基本的な構成及び基本的な製造方法は主として第４の実施形態と同様である。また、第１及び第２の実施形態等で説明した基本的な事項についても本実施形態に対して適用可能である。さらに、第１の実施形態で説明した各種の変更についても、本実施形態に対して同様に適用可能である。したがって、上述した各実施形態で説明した事項及び上述した各実施形態から容易に類推できる事項についての説明は省略する。

図１７は、本実施形態に係る半導体装置の構成を模式的に示した断面図である。図１７（ａ）はチャネル長方向（ビット線方向）に沿った断面図であり、図１７（ｂ）はチャネル幅方向（ワード線方向）に沿った断面図である。

本実施形態も、第４の実施形態と同様に、トンネル絶縁膜２１が、下層シリコン酸化膜（下層絶縁膜）２１１、中間シリコン窒化膜（中間絶縁膜）２１２及び上層シリコン酸化膜（上層絶縁膜）２１３で構成された、いわゆるＯＮＯ構造を有している。中間シリコン窒化膜２１２は、少なくとも２つの互いに離隔された低フッ素濃度部分２１２ｃと、隣接する低フッ素濃度部分２１２ｃ間に位置する高フッ素濃度部分２１２ｄとを含んでいる。高フッ素濃度部分２１２ｄは、低フッ素濃度部分２１２ｃよりも高いフッ素濃度を有している。具体的には、低フッ素濃度部分２１２ｃはフッ素をほとんど含有しないシリコン窒化膜であり、高フッ素濃度部分２１２ｄは高濃度のフッ素を含有したシリコン窒化膜である。トンネル絶縁膜２１の中間シリコン窒化膜２１２に含有されたフッ素は、電荷トラップ準位となる未結合手（ダングリングボンド）を終端する。そのため、高フッ素濃度部分２１２ｄのトラップ準位密度は、低フッ素濃度部分２１２ｃのトラップ準位密度よりも低くなっている。

このように、本実施形態の不揮発性半導体メモリでは、トンネル絶縁膜２１の中間シリコン窒化膜２１２の低フッ素濃度部分２１２ｃ間に高フッ素濃度部分２１２ｄが形成されている。すなわち、隣接するメモリセル間の領域に、中間シリコン窒化膜２１２の高フッ素濃度部分２１２ｄが形成されている。高フッ素濃度部分２１２ｄは低フッ素濃度部分２１２ｃよりもトラップ準位密度が低い。そのため、メモリセルの書込み／消去動作時に中間シリコン窒化膜２１２の低フッ素濃度部分２１２ｃに電荷がトラップされても、隣接する低フッ素濃度部分２１２ｃ間での電荷の移動を高フッ素濃度部分２１２ｄによって抑制することができる。すなわち、隣接するメモリセル間での電荷の移動を抑制することができる。その結果、電荷の移動に起因したメモリセルの誤動作を防止することができ、特性及び信頼性に優れた不揮発性半導体メモリが得られる。

なお、低フッ素濃度部分２１２ｃのフッ素濃度は、典型的には０．１原子％程度以下である。また、高フッ素濃度部分２１２ｄのフッ素濃度は、典型的には１〜１０原子％程度である。ここで、高フッ素濃度部分２２ｄのフッ素濃度が１０原子％を超えると、膜密度の低下に起因する絶縁性劣化が無視できなくなるので、１０原子％程度を超えないことが好ましい。

本実施形態に係る半導体装置の基本的な製造方法は、第１の実施形態の図２〜図６の工程から容易に類推することができる。すなわち、制御ゲート電極２４、電荷ブロック絶縁膜２３及び電荷蓄積絶縁膜２２のパターンを形成した後、隣接する制御ゲート電極２４間の領域から上層シリコン酸化膜２１３を介して、中間シリコン窒化膜２１２にフッ素ラジカルを導入する。フッ素ラジカルの基本的な導入方法は、第２の実施形態と同様である。その結果、図１７に示すように、中間シリコン窒化膜２１２の制御ゲート電極２４下に位置する部分は低フッ素濃度部分２１２ｃとなり、隣接する低フッ素濃度部分２１２ｃに挟まれた部分は高フッ素濃度部分２１２ｄとなる。

このように、本実施形態の不揮発性半導体メモリの製造方法では、制御ゲート電極２４をマスクとして用いてフッ素ラジカルをトンネル絶縁膜２１の中間シリコン窒化膜２１２に導入し、中間シリコン窒化膜２１２に高フッ素濃度部分２１２ｄを形成している。そのため、隣接するメモリセル間の領域に的確に高フッ素濃度部分２１２ｄを形成することができ、隣接するメモリセル間での電荷の移動を高フッ素濃度部分２１２ｄによって的確に抑制することができる。したがって、隣接するメモリセル間での電荷の移動を効果的に抑制することができ、メモリセルの誤動作を効果的に防止することができる。

また、トンネル絶縁膜２１の中間シリコン窒化膜２１２に高フッ素濃度部分２１２ｄを形成することにより、隣接するメモリセル間のトンネル絶縁膜２１をエッチング除去せずに、隣接するメモリセル間の電荷の移動を防止することができる。したがって、第１の実施形態と同様、半導体基板１１の表面領域がエッチングされて窪みが生じるといった問題を確実に回避することができる。

また、本実施形態では、プラズマによって生成されたフッ素ラジカルを用いて、トンネル絶縁膜２１の中間シリコン窒化膜２１２に高フッ素濃度部分２１２ｄを形成している。そのため、第１の実施形態と同様、半導体基板１１の表面領域の結晶性の劣化等を効果的に回避することが可能である。

なお、本実施形態と第２の実施形態とを組み合わせることも可能である。すなわち、図５の工程の後、制御ゲート電極２４及びマスク膜２５の積層構造をマスクとして用いて、隣接する制御ゲート電極２４間の領域から電荷ブロック絶縁膜２３を通して電荷蓄積絶縁膜２２にフッ素ラジカルを導入し、且つ、隣接する制御ゲート電極２４間の領域から電荷ブロック絶縁膜２３及び電荷蓄積絶縁膜２２を通してトンネル絶縁膜２１の中間シリコン窒化膜２１２にフッ素ラジカルを導入する。これにより、電荷蓄積絶縁膜２２には、第２の実施形態と同様に、低フッ素濃度部分２２ｃ及び高フッ素濃度部分２２ｄが形成され、トンネル絶縁膜２１の中間シリコン窒化膜２１２には、本第５の実施形態と同様に、低フッ素濃度部分２１２ｃ及び高フッ素濃度部分２１２ｄが形成される。

また、上述した実施形態では、トンネル絶縁膜２１の下層絶縁膜２１１、中間絶縁膜２１２及び上層絶縁膜２１３にそれぞれ、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を用いたが、他の絶縁膜を用いてもよい。一般的には、下層絶縁膜２１１及び上層絶縁膜２１３には電荷トラップ準位密度が低い絶縁膜を用い、中間絶縁膜２１２には下層絶縁膜２１１及び上層絶縁膜２１３よりも電荷トラップ準位密度が高い絶縁膜を用いることが可能である。より具体的には、中間絶縁膜２１２には、ダングリングボンドに起因した電荷トラップ準位を有する絶縁膜であって、フッ素の導入によって電荷トラップ準位密度が減少する絶縁膜を用いることが可能である。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。

本発明の第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。 本発明の第１の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。 本発明の第１の実施形態の変更例に係る半導体装置の構成を説明するための図である。 本発明の第１の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。 本発明の第１の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。 本発明の第１の実施形態の変更例に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態の変更例に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第３の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第４の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第５の実施形態に係る半導体装置の構成を模式的に示した断面図である。

符号の説明

１１…半導体基板 １２…素子分離領域 １３…素子領域
１４…ソース領域 １５…ドレイン領域 １６…チャネル領域
２１…トンネル絶縁膜 ２２…電荷蓄積絶縁膜
２２ａ…低酸素濃度部分 ２２ｂ…高酸素濃度部分
２２ｃ…低フッ素濃度部分 ２２ｄ…高フッ素濃度部分
２２ｅ…低酸素濃度部分 ２２ｆ…高酸素濃度部分
２３…電荷ブロック絶縁膜 ２３ａ…窪み
２４…制御ゲート電極
２４ａ…下層制御ゲート電極膜 ２４ｂ…上層制御ゲート電極膜
２５…マスク膜 ２６…層間絶縁膜
３１…マスク膜
４１…ＳＯＩ基板 ４２…シリコン基板
４３…絶縁層 ４４…シリコン層
２１１…下層シリコン酸化膜 ２１２…中間シリコン窒化膜
２１２ａ…低酸素濃度部分 ２１２ｂ…高酸素濃度部分
２１２ｃ…低フッ素濃度部分 ２１２ｄ…高フッ素濃度部分
２１３…上層シリコン酸化膜

Claims (1)

1. 半導体基板上にトンネル絶縁膜を形成する工程と、
   前記トンネル絶縁膜上に電荷蓄積絶縁膜を形成する工程と、
   前記電荷蓄積絶縁膜上に電荷ブロック絶縁膜を形成する工程と、
   前記電荷ブロック絶縁膜上に少なくとも２つの互いに離隔された制御ゲート電極を形成する工程と、
   隣接する前記制御ゲート電極間の領域から前記電荷ブロック絶縁膜を通して前記電荷蓄積絶縁膜に酸化剤を導入する工程と、
   を備え、
   前記電荷蓄積絶縁膜に酸化剤を導入する前に、前記電荷蓄積絶縁膜の少なくとも前記酸化剤が導入される部分にはボロンが含有されている
   ことを特徴とする半導体装置の製造方法。

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