JP2023001408A - 半導体記憶装置 - Google Patents

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Abstract

Figure 2023001408000001
【課題】電荷保持特性の向上が可能な半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、第１の方向に延びる半導体層と、第１のゲート電極層と、半導体層と第１のゲート電極層との間に設けられた第１の絶縁層と、第１の絶縁層と第１のゲート電極層との間に設けられた第２の絶縁層であって、強誘電体材料を含む第１の部分を含む第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられた第１の層であって、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含み、第１の領域と、第１の領域と第２の絶縁層との間に設けられた第２の領域とを含み、第１の領域におけるシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、第２の領域のシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きく、第１の領域の第１のフッ素濃度が、第２の領域の第２のフッ素濃度よりも高い第１の層と、を備える。
【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。
メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリでは、例えば、複数の絶縁層と複数のゲート電極層とが交互に積層された積層体に、積層体を貫通するメモリ穴が形成されている。メモリ穴の中に電荷蓄積層と半導体層を形成することで、複数のメモリセルが直列に接続されたメモリストリングが形成される。電荷蓄積層に保持される電荷の量を制御することで、メモリセルにデータが記憶される。
米国特許出願公開第２０１９／０３０４９８８号明細書
本発明が解決しようとする課題は、電荷保持特性の向上が可能な半導体記憶装置を提供することにある。
実施形態の半導体記憶装置は、第１の方向に延びる半導体層と、第１のゲート電極層と、前記半導体層と前記第１のゲート電極層との間に設けられた第１の絶縁層と、前記第１の絶縁層と前記第１のゲート電極層との間に設けられた第２の絶縁層であって、強誘電体材料を含む第１の部分を含む第２の絶縁層と、前記第１の絶縁層と前記第２の絶縁層との間に設けられた第１の層であって、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含み、第１の領域と、前記第１の領域と前記第２の絶縁層との間に設けられた第２の領域とを含み、前記第１の領域におけるシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、前記第２の領域のシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きく、前記第１の領域の第１のフッ素濃度が、前記第２の領域の第２のフッ素濃度よりも高い第１の層と、を備える。
第１の実施形態の半導体記憶装置のメモリセルアレイの回路図。 第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第１の実施形態の半導体記憶装置のメモリセルの模式断面図。 第１の実施形態の半導体記憶装置のフッ素濃度の分布を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の作用及び効果の説明図。 第１の実施形態の半導体記憶装置の作用及び効果の説明図。 第１の実施形態の半導体記憶装置の作用及び効果の説明図。 第１の実施形態の半導体記憶装置の作用及び効果の説明図。 第１の実施形態の半導体記憶装置の作用及び効果の説明図。 第１の実施形態の半導体記憶装置の作用及び効果の説明図。 第１の実施形態の変形例の半導体記憶装置のメモリセルの模式断面図。 第２の実施形態の半導体記憶装置のフッ素濃度の分布を示す図。 第３の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第４の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第５の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第５の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第５の実施形態の半導体記憶装置のメモリセルの模式断面図。 第６の実施形態の半導体記憶装置のメモリセルアレイの回路図。 第６の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第６の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第６の実施形態の半導体記憶装置のメモリセルの模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とは、例えば、図面内での相対的位置関係を示す用語である。「上」、又は、「下」という用語は、必ずしも、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）や電子エネルギー損失分光法（Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＥＬＳ）などにより行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、半導体記憶装置を構成する部材の構成物質の結晶系の同定、結晶系の存在割合の大小比較には、例えば、透過型電子顕微鏡やＸ線回折分析（Ｘ－ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ：ＸＲＤ）や電子線回折分析（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ Ｄｉｆｆｒａｃｔｉｏｎ：ＥＢＤ）やＸ線光電分光分析（Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）や放射光Ｘ線散乱解析（Ｓｙｎｃｈｒｏｔｒｏｎ Ｒａｄｉａｔｉｏｎ Ｘ－ｒａｙ Ａｂｓｏｒｐｔｉｏｎ Ｆｉｎｅ Ｓｔｒｕｃｔｕｒｅ：ＸＡＦＳ）を用いることが可能である。
本明細書中「強誘電体」とは、外部から電場を印加せずとも自発的な分極（自発分極）があり、外部から電場を印加すると分極が反転する物質を意味する。また、本明細書中「常誘電体」とは電場を印加すると分極が生じ、電場を除去すると分極が消滅する物質を意味する。
（第１の実施形態）
第１の実施形態の半導体記憶装置は、第１の方向に延びる半導体層と、第１のゲート電極層と、半導体層と第１のゲート電極層との間に設けられた第１の絶縁層と、第１の絶縁層と第１のゲート電極層との間に設けられた第２の絶縁層であって、強誘電体材料を含む第１の部分を含む第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられた第１の層であって、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含み、第１の領域と、第１の領域と第２の絶縁層との間に設けられた第２の領域とを含み、第１の領域におけるシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、第２の領域のシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きく、第１の領域の第１のフッ素濃度が、第２の領域の第２のフッ素濃度よりも高い第１の層と、を備える。
また、第１の実施形態の半導体記憶装置は、第１の方向に延びる半導体層と、第１のゲート電極層と、半導体層と第１のゲート電極層との間に設けられた第１の絶縁層と、第１の絶縁層と第１のゲート電極層との間に設けられ、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含む第２の絶縁層であって、直方晶系又は三方晶系の結晶を主たる構成物質とする第１の部分を含む第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられた第１の層であって、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含み、第１の領域と、第１の領域と第２の絶縁層との間に設けられた第２の領域とを含み、第１の領域におけるシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、第２の領域のシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きく、第１の領域の第１のフッ素濃度が、第２の領域の第２のフッ素濃度よりも高い第１の層と、を備える。
第１の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリである。第１の実施形態の半導体記憶装置のメモリセルは、いわゆる、Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｎｉｔｒｉｄｅ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ型（ＭＯＮＯＳ型）のメモリセルである。また、第１の実施形態の半導体記憶装置のメモリセルは、ブロック絶縁層に強誘電体材料を含む。
図１は、第１の実施形態の半導体記憶装置のメモリセルアレイの回路図である。
第１の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ１００は、図１に示すように複数のワード線ＷＬ、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、及び、複数のメモリストリングＭＳを備える。
複数のワード線ＷＬが、互いに離間してｚ方向に配置される。複数のワード線ＷＬがｚ方向に積層して配置される。複数のメモリストリングＭＳは、ｚ方向に延びる。複数のビット線ＢＬは、例えば、ｘ方向に延びる。
以下、ｘ方向を第２の方向、ｙ方向を第３の方向、ｚ方向を第１の方向と定義する。ｘ方向、ｙ方向、ｚ方向は互いに交差し、例えば、互いに垂直である。
図１に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセル、及び、ドレイン選択トランジスタＳＤＴを備える。１本のビット線ＢＬと１本のドレイン選択ゲート線ＳＧＤを選択することにより１本のメモリストリングＭＳが選択され、１個のワード線ＷＬを選択することにより１個のメモリセルが選択可能となる。ワード線ＷＬは、メモリセルを構成するメモリセルトランジスタＭＴのゲート電極である。
図２（ａ）、図２（ｂ）は、第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図２（ａ）、図２（ｂ）は、図１のメモリセルアレイ１００の中の、例えば点線で囲まれる一個のメモリストリングＭＳの中の複数のメモリセルの断面を示す。
図２（ａ）は、メモリセルアレイ１００のｙｚ断面図である。図２（ａ）は、図２（ｂ）のＢＢ’断面である。図２（ｂ）は、メモリセルアレイ１００のｘｙ断面図である。図２（ｂ）は、図２（ａ）のＡＡ’断面である。図２（ａ）中、破線で囲まれた領域が、１個のメモリセルである。
図３は、第１の実施形態の半導体記憶装置のメモリセルの模式断面図である。図３は、メモリセルの一部の拡大断面図である。
メモリセルアレイ１００は、図２（ａ）、図２（ｂ）、図３に示すように、複数のワード線ＷＬ、半導体層１０、複数の層間絶縁層１２、トンネル絶縁層１４、電荷蓄積層１６、ブロック絶縁層１８、コア絶縁領域２０を備える。
複数のワード線ＷＬと複数の層間絶縁層１２が積層体３０を構成する。トンネル絶縁層１４は、下層部１４ａ、中間部１４ｂ、及び上層部１４ｃを含む。電荷蓄積層１６は、バッファ領域１６ａ及び電荷蓄積領域１６ｂを含む。ブロック絶縁層１８は、第１の部分１８ｘ及び第２の部分１８ｙを含む。
複数のワード線ＷＬの内の一つが、第１のゲート電極層の一例である。複数のワード線ＷＬの内の別の一つが、第２のゲート電極層の一例である。第２のゲート電極層は、ｚ方向に第１のゲート電極層と離間して設けられる。
層間絶縁層１２は、第３の絶縁層の一例である。トンネル絶縁層１４は、第１の絶縁層の一例である。ブロック絶縁層１８は、第２の絶縁層の一例である。電荷蓄積層１６は、第１の層の一例である。バッファ領域１６ａは、第１の領域の一例である。電荷蓄積領域１６ｂは第２の領域の一例である。
メモリセルアレイ１００は、例えば、図示しない半導体基板の上に設けられる。半導体基板は、ｘ方向及びｙ方向に平行な表面を有する。
ワード線ＷＬと層間絶縁層１２は、半導体基板の上に、ｚ方向に交互に積層される。ワード線ＷＬは、互いに離間してｚ方向に繰り返し配置される。複数のワード線ＷＬと複数の層間絶縁層１２が積層体３０を構成する。ワード線ＷＬは、メモリセルトランジスタＭＴの制御電極として機能する。
ワード線ＷＬは、板状の導電体である。ワード線ＷＬは、例えば、金属、金属窒化物、金属炭化物、又は、半導体である。ワード線ＷＬは、例えば、タングステン（Ｗ）である。ワード線ＷＬのｚ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。
層間絶縁層１２は、ワード線ＷＬとワード線ＷＬを分離する。層間絶縁層１２は、ワード線ＷＬとワード線ＷＬを電気的に分離する。
層間絶縁層１２は、例えば、酸化物、酸窒化物、又は、窒化物である。層間絶縁層１２は、例えば、酸化シリコンである。層間絶縁層１２のｚ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。
半導体層１０は、積層体３０の中に設けられる。半導体層１０は、ｚ方向に延びる。半導体層１０は、半導体基板の表面に垂直な方向に延びる。
半導体層１０は、積層体３０を貫通して設けられる。半導体層１０は、複数のワード線ＷＬに囲まれる。半導体層１０は、例えば、円筒状である。半導体層１０は、メモリセルトランジスタＭＴのチャネルとして機能する。
半導体層１０は、例えば、多結晶の半導体である。半導体層１０は、例えば、多結晶シリコンである。
トンネル絶縁層１４は、半導体層１０とワード線ＷＬとの間に設けられる。トンネル絶縁層１４は、半導体層１０と複数のワード線ＷＬの内の少なくとも一つとの間に設けられる。トンネル絶縁層１４は、半導体層１０と電荷蓄積層１６との間に設けられる。トンネル絶縁層１４は、ワード線ＷＬと半導体層１０との間に印加される電圧に応じて電荷を通過させる機能を有する。
トンネル絶縁層１４は、例えば、シリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含む。トンネル絶縁層１４は、例えば、窒化シリコン又は酸窒化シリコンを含む。トンネル絶縁層１４の厚さは、例えば、３ｎｍ以上８ｎｍ以下である。
トンネル絶縁層１４は、下層部１４ａ、中間部１４ｂ、上層部１４ｃを含む。半導体層１０と中間部１４ｂとの間に下層部１４ａが設けられる。下層部１４ａと上層部１４ｃとの間に、中間部１４ｂが設けられる。中間部１４ｂと電荷蓄積層１６との間に上層部１４ｃが設けられる。
下層部１４ａは、例えば、酸化シリコンである。中間部１４ｂは、例えば、窒化シリコン、又は、酸窒化シリコンである。上層部１４ｃは、例えば、酸化シリコンである。
電荷蓄積層１６は、トンネル絶縁層１４とブロック絶縁層１８との間に設けられる。
電荷蓄積層１６は、電荷をトラップして蓄積する機能を有する。電荷は、例えば、電子である。電荷蓄積層１６に蓄積される電荷の量に応じて、メモリセルトランジスタＭＴの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルがデータを記憶することが可能となる。
例えば、メモリセルトランジスタＭＴの閾値電圧が変化することで、メモリセルトランジスタＭＴがオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
電荷蓄積層１６は、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含む。電荷蓄積層１６は、例えば、窒化シリコンを含む。電荷蓄積層１６の厚さは、例えば、３ｎｍ以上１０ｎｍ以下である。
電荷蓄積層１６は、バッファ領域１６ａ及び電荷蓄積領域１６ｂを含む。電荷蓄積領域１６ｂは、バッファ領域１６ａと、ブロック絶縁層１８との間に設けられる。電荷蓄積領域１６ｂは、ブロック絶縁層１８に接する。
バッファ領域１６ａは、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含む。電荷蓄積領域１６ｂは、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。電荷蓄積領域１６ｂは、フッ素（Ｆ）を含むか又は含まない。バッファ領域１６ａのフッ素濃度は、電荷蓄積領域１６ｂのフッ素濃度より高い。
バッファ領域１６ａのシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、電荷蓄積領域１６ｂのシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きい。
第１の原子比（Ｎ／Ｓｉ）は、例えば、１．２５以下である。第２の原子比（Ｎ／Ｓｉ）は、例えば、１．２５より大きい。
なお、窒化シリコンが化学量論的組成（ストイキオメトリ）である場合、すなわち、窒化シリコンがＳｉ３Ｎ４の組成である場合、シリコン（Ｓｉ）に対する窒素（Ｎ）の原子比（Ｎ／Ｓｉ）は、１．３３である。
バッファ領域１６ａの第１のフッ素濃度は、例えば、２×１０２０ａｔｏｍｓ／ｃｍ３以上である。また、電荷蓄積領域１６ｂの第２のフッ素濃度は、例えば、１×１０２０ａｔｏｍｓ／ｃｍ３以下である。
ブロック絶縁層１８は、トンネル絶縁層１４とワード線ＷＬとの間に設けられる。ブロック絶縁層１８は、電荷蓄積層１６とワード線ＷＬとの間に設けられる。ブロック絶縁層１８は、電荷蓄積層１６とワード線ＷＬとの間に流れる電流を阻止する機能を有する。ブロック絶縁層１８の厚さは、例えば、３ｎｍ以上１０ｎｍ以下である。
ブロック絶縁層１８は、第１の部分１８ｘ及び第２の部分１８ｙを含む。第１の部分１８ｘは、ワード線ＷＬと半導体層１０との間に位置する部分である。第２の部分１８ｙは、層間絶縁層１２と半導体層１０との間に位置する部分である。第２の部分１８ｙは、第１の部分１８ｘに対しｚ方向に位置する。第１の部分１８ｘは、第２の部分１８ｙに挟まれる。
ブロック絶縁層１８は、強誘電体材料を含む。ブロック絶縁層１８は、強誘電体層である。ブロック絶縁層１８は、強誘電性を有する。
第１の部分１８ｘは、強誘電体材料を含む。第１の部分１８ｘは、強誘電性を有する。第２の部分１８ｙは、強誘電体材料を含む。第２の部分１８ｙは、強誘電性を有する。
ブロック絶縁層１８は、例えば、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含む。以下、説明を簡便にするため、ブロック絶縁層１８に含まれるハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素を、主金属元素（ｍａｉｎ ｃｏｎｓｔｉｔｕｅｎｔ ｍｅｔａｌ ｅｌｅｍｅｎｔ）と称する場合がある。
ブロック絶縁層１８の第１の部分１８ｘは、例えば、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含む。ブロック絶縁層１８の第１の部分１８ｘは、例えば、直方晶系又は三方晶系の結晶を主たる構成物質とする。
ブロック絶縁層１８の第２の部分１８ｙは、例えば、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含む。ブロック絶縁層１８の第２の部分１８ｙは、例えば、直方晶系又は三方晶系の結晶を主たる構成物質とする。
ブロック絶縁層１８に含まれる酸素（Ｏ）以外の元素の原子濃度の中で、主金属元素の原子濃度が最も高い。ブロック絶縁層１８に含まれる酸素（Ｏ）以外の元素の原子濃度の総和の中に、主金属元素の原子濃度の占める割合は、例えば、９０％以上である。
ブロック絶縁層１８は、例えば、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む。
ブロック絶縁層１８は、例えば、酸化ハフニウムを主成分とする。酸化ハフニウムを主成分とするとは、ブロック絶縁層１８に含まれる物質の中で、酸化ハフニウムのモル比率が最も高いことを意味する。ブロック絶縁層１８に含まれる酸化ハフニウムのモル比率は、例えば、９０％以上である。
ブロック絶縁層１８は、例えば、酸化ジルコニウムを主成分とする。酸化ジルコニウムを主成分とするとは、ブロック絶縁層１８に含まれる物質の中で、酸化ジルコニウムのモル比率が最も高いことを意味する。
ブロック絶縁層１８に含まれる酸化ジルコニウムのモル比率は、例えば、４０％以上６０％以下である。ブロック絶縁層１８に含まれる酸化物は、例えば、酸化ハフニウムと酸化ジルコニウムとの混晶である。
酸化ハフニウムは、直方晶系又は三方晶系の結晶である場合、強誘電性を有する。酸化ハフニウムは、直方晶系又は三方晶系の結晶である場合、強誘電体である。
酸化ハフニウムは、例えば、第三直方晶系（Ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１、空間群番号２９番）、又は、三方晶系（Ｔｒｉｇｏｎａｌ、空間群Ｒ３ｍ又はＰ３又はＲ３、空間群番号１６０番又は１４３番又は１４６番）の結晶である場合に、強誘電性を有する。
酸化ハフニウムは、直方晶系又は三方晶系の結晶以外の結晶である場合、又は、非晶質である場合、強誘電性を有しない。酸化ハフニウムは、直方晶系又は三方晶系の結晶以外の結晶である場合、又は、非晶質である場合は、常誘電体である。直方晶系又は三方晶系以外とは、立方晶系、六方晶系、正方晶系、単斜晶系、三斜晶系である。
酸化ジルコニウムは、直方晶系又は三方晶系の結晶である場合、強誘電性を有する。酸化ジルコニウムは、直方晶系又は三方晶系の結晶である場合、強誘電体である。
酸化ジルコニウムは、例えば、第三直方晶系（Ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１、空間群番号２９番）、又は、三方晶系（Ｔｒｉｇｏｎａｌ、空間群Ｒ３ｍ又はＰ３又はＲ３、空間群番号１６０番又は１４３番又は１４６番）の結晶である場合に、強誘電性を有する。
酸化ジルコニウムは、直方晶系又は三方晶系の結晶以外の結晶である場合、又は、非晶質である場合、強誘電性を有しない。酸化ジルコニウムは、直方晶系又は三方晶系の結晶以外の結晶である場合、又は、非晶質である場合は、常誘電体である。
ブロック絶縁層１８は、例えば、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及びバリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含む。ブロック絶縁層１８に含まれる酸化物は、上記添加元素を含む。酸化物が酸化ハフニウムの場合、上記添加元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。
コア絶縁領域２０は、積層体３０の中に設けられる。コア絶縁領域２０は、ｚ方向に延びる。コア絶縁領域２０は、積層体３０を貫通して設けられる。コア絶縁領域２０は、半導体層１０に囲まれる。コア絶縁領域２０は、複数のワード線ＷＬに囲まれる。コア絶縁領域２０は、柱状である。コア絶縁領域２０は、例えば、円柱状である。
コア絶縁領域２０は、例えば、酸化物、酸窒化物、又は、窒化物である。コア絶縁領域２０は、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。コア絶縁領域２０は、例えば、酸化シリコンである。
図４は、第１の実施形態の半導体記憶装置のフッ素濃度の分布を示す図である。図４は、半導体層１０、トンネル絶縁層１４、電荷蓄積層１６、及び、ブロック絶縁層１８のフッ素濃度の分布の一例を示す。
バッファ領域１６ａのフッ素濃度は、電荷蓄積領域１６ｂのフッ素濃度より高い。バッファ領域１６ａのフッ素濃度は、トンネル絶縁層１４のフッ素濃度より高い。バッファ領域１６ａのフッ素濃度は、ブロック絶縁層１８のフッ素濃度より高い。バッファ領域１６ａのフッ素濃度は、半導体層１０のフッ素濃度より高い。
トンネル絶縁層１４のフッ素濃度は、例えば、１×１０２０ａｔｏｍｓ／ｃｍ３以下である。ブロック絶縁層１８のフッ素濃度は、例えば、１×１０２０ａｔｏｍｓ／ｃｍ３以下である。半導体層１０のフッ素濃度は、例えば、１×１０２０ａｔｏｍｓ／ｃｍ３以下である。
次に、第１の実施形態の半導体記憶装置の製造方法の一例について説明する。
図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、及び図１４は、第１の実施形態の半導体記憶装置の製造方法を示す模式断面図である。図５～図１４は、それぞれ、図２（ａ）に対応する断面を示す。図５～図１４は、半導体記憶装置のメモリセルアレイ１００の製造方法の一例を示す図である。
最初に、図示しない半導体基板の上に、酸化シリコン層５０と窒化シリコン層５２とを交互に積層する（図５）。複数の酸化シリコン層５０と複数の窒化シリコン層５２とがｚ方向に交互に積層された積層構造３１が形成される。積層構造３１の一部は最終的に積層体３０となる。
酸化シリコン層５０と窒化シリコン層５２は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。酸化シリコン層５０の一部は、最終的に層間絶縁層１２となる。
次に、酸化シリコン層５０と窒化シリコン層５２にメモリ穴５４を形成する（図６）。メモリ穴５４は、積層構造３１を貫通し、ｚ方向に延びる。メモリ穴５４は、例えば、リソグラフィ法とＲｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。
次に、メモリ穴５４の内壁に酸化ハフニウム膜５６を形成する（図７）。酸化ハフニウム膜５６は、例えば、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＡＬＤ法）により形成する。酸化ハフニウム膜５６には、例えば、添加元素としてシリコン（Ｓｉ）が添加される。酸化ハフニウム膜５６は、最終的にブロック絶縁層１８となる。
次に、酸化ハフニウム膜５６の上に窒化シリコン膜５８を形成する（図８）。窒化シリコン膜５８は、例えば、ＡＬＤ法により形成する。窒化シリコン膜５８は、最終的には電荷蓄積層１６となる。
窒化シリコン膜５８の形成の際には、例えば、第１の窒化シリコン膜と第２の窒化シリコン膜とを連続して堆積する。第１の窒化シリコン膜のシリコン（Ｓｉ）に対する窒素（Ｎ）の原子比（Ｎ／Ｓｉ）は、第２の窒化シリコン膜のシリコン（Ｓｉ）に対する窒素（Ｎ）の原子比（Ｎ／Ｓｉ）よりも大きい。
第１の窒化シリコン膜は、最終的に電荷蓄積領域１６ｂとなる。また、第２の窒化シリコン膜は、最終的にバッファ領域１６ａとなる。
次に、フッ素（Ｆ）を含む雰囲気中での熱処理を行う（図９）。フッ素（Ｆ）を含む雰囲気中での熱処理は、例えば、フッ素ガス（Ｆ２）、又は、三フッ化窒素ガス（ＮＦ３）を含む雰囲気中での熱処理である。この熱処理により、窒化シリコン膜５８にフッ素を導入する。
次に、窒化シリコン膜５８の上に積層絶縁膜６０を形成する（図１０）。積層絶縁膜６０は、例えば、酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜の積層膜である。
積層絶縁膜６０は、例えば、ＣＶＤ法により形成する。積層絶縁膜６０は、最終的にはトンネル絶縁層１４となる。
次に、積層絶縁膜６０の上に多結晶シリコン膜６２を形成する（図１１）。多結晶シリコン膜６２は、例えば、ＣＶＤ法により形成する。多結晶シリコン膜６２は、最終的には半導体層１０となる。
次に、メモリ穴５４を、酸化シリコン膜６４で埋め込む（図１２）。多結晶シリコン膜６２の上に酸化シリコン膜６４を形成する。酸化シリコン膜６４は、例えば、ＣＶＤ法により形成する。酸化シリコン膜６４は、最終的には、コア絶縁領域２０となる。
次に、図示しないエッチング用の溝を用いて、窒化シリコン層５２をウェットエッチングにより選択的に除去する（図１３）。ウェットエッチングには、例えば、リン酸溶液を用いる。窒化シリコン層５２を、酸化シリコン層５０、酸化ハフニウム膜５６に対して選択的にエッチングする。
次に、窒化シリコン層５２が除去された領域に、タングステン膜６６を形成する（図１４）。タングステン膜６６は、例えば、ＣＶＤ法により形成される。
タングステン膜６６は、最終的にワード線ＷＬとなる。タングステン膜６６を形成する前に、例えば、窒化チタン膜等のバリアメタル膜を形成することも可能である。
タングステン膜６６の形成後に、結晶化アニールを行う。結晶化アニールにより、酸化ハフニウム膜５６が強誘電体となる。
以上の製造方法により、第１の実施形態の半導体記憶装置のメモリセルアレイ１００が製造される。
次に、第１の実施形態の半導体記憶装置の作用及び効果について説明する。
第１の実施形態の３次元ＮＡＮＤフラッシュメモリは、ブロック絶縁層１８に強誘電体を用いる。ブロック絶縁層１８に強誘電体を用いることで、例えば、メモリセルへのデータ書き込み特性や、メモリセルのデータ消去特性が向上する。
図１５は、第１の実施形態の半導体記憶装置の作用及び効果の説明図である。図１５は、比較例の半導体記憶装置のメモリセルの模式断面図である。図１５は、第１の実施形態の半導体記憶装置の図３に対応する図である。比較例の半導体記憶装置は、電荷蓄積層１６がフッ素濃度の高いバッファ領域１６ａを含まない点で、図３に示した第１の実施形態の半導体記憶装置と異なる。
図１５は、メモリセルにデータを書き込む際の状態を示す。ワード線ＷＬに正電圧が印加されることにより、半導体層１０から電荷蓄積層１６に電子が注入される。
ワード線ＷＬに正電圧が印加されることにより、図１５に示すように強誘電体のブロック絶縁層１８が分極する。ワード線ＷＬ側が負、電荷蓄積層１６側が正となるようにブロック絶縁層１８が分極する。
ブロック絶縁層１８の電荷蓄積層１６側が正となるように分極するため、電子にはブロック絶縁層１８に引き付けられる方向に力が働く。したがって、半導体層１０から電荷蓄積層１６への電子の注入が促進される。よって、例えば、電子の電荷蓄積層１６への書き込み速度が速くなり、メモリセルへのデータ書き込み特性が向上する。
メモリセルからデータを消去する場合には、ワード線ＷＬに負電圧が印加される。ワード線ＷＬに負電圧が印加されることにより、半導体層１０から電荷蓄積層１６に正孔が注入され、メモリセルのデータが消去される。
ワード線ＷＬに負電圧が印加されることにより、図１５の場合とは反対方向、すなわち、ワード線ＷＬ側が正、電荷蓄積層１６側が負となるようにブロック絶縁層１８が分極する。
ブロック絶縁層１８の電荷蓄積層１６側が負となるように分極するため、正孔にはブロック絶縁層１８に引き付けられる方向に力が働く。したがって、半導体層１０から電荷蓄積層１６への正孔の注入が促進される。よって、例えば、正孔の電荷蓄積層１６への注入速度が速くなり、メモリセルのデータ消去特性が向上する。
図１６は、第１の実施形態の半導体記憶装置の作用及び効果の説明図である。図１６は、比較例の半導体記憶装置のメモリセルの模式断面図である。図１６は、図１５に対応する図である。
図１６は、メモリセルにデータが保持されている状態を示す。ワード線ＷＬには、例えば、０Ｖが印加されている。データの書き込み時に、電荷蓄積層１６に書き込まれた電子は、電荷蓄積層１６のトラップ準位にトラップされ、メモリセルのデータが保持される。
ブロック絶縁層１８の分極は、データの書き込み時のまま、維持される。すなわち、ブロック絶縁層１８は、ワード線ＷＬ側が負、電荷蓄積層１６側が正となるように分極している。
電子をブロック絶縁層１８に引き付ける力は、電荷蓄積層１６からトラップされた電子までの距離に依存する。したがって、電荷蓄積層１６から遠い位置にトラップされている電子は、ブロック絶縁層１８に引き付けられる力が弱くなり、図１６に示すようにデトラップが生じやすくなる。いわゆる電子の横抜けが生じる。電子の横抜けが生じると、メモリセルのデータ量が変動する。よって、メモリセルの電荷保持特性が劣化する。
第１の実施形態の半導体記憶装置の電荷蓄積層１６は、フッ素濃度の高いバッファ領域１６ａを含む。電荷蓄積層１６が、フッ素濃度の高いバッファ領域１６ａを含むことにより、メモリセルの電荷保持特性が向上する。
図１７は、第１の実施形態の半導体記憶装置の作用及び効果の説明図である。図１７は、第１の実施形態の半導体記憶装置のメモリセルの模式断面図である。図１７は、第１の実施形態の半導体記憶装置の図３に対応する図である。図１７は、比較例の半導体記憶装置の図１５に対応する図である。
図１７は、メモリセルにデータを書き込む際の状態を示す。ワード線ＷＬに正電圧が印加されることにより、半導体層１０から電荷蓄積層１６に電子が注入される。比較例の場合と同様、ワード線ＷＬ側が負、電荷蓄積層１６側が正となるようにブロック絶縁層１８が分極する。よって、比較例と同様、電子の電荷蓄積層１６への書き込み速度が速くなり、メモリセルへのデータ書き込み特性が向上する。また、比較例と同様、メモリセルのデータ消去特性も向上する。
図１８は、第１の実施形態の半導体記憶装置の作用及び効果の説明図である。図１８は、第１の実施形態の半導体記憶装置のメモリセルの模式断面図である。図１８は、比較例の半導体記憶装置の図１６に対応する図である。
図１８は、メモリセルにデータが保持されている状態を示す。ワード線ＷＬには、例えば、０Ｖが印加されている。データの書き込み時に、電荷蓄積層１６に書き込まれた電子は、電荷蓄積層１６のトラップ準位にトラップされ、メモリセルのデータが保持される。
ブロック絶縁層１８の分極は、データの書き込み時のまま、維持される。すなわち、ブロック絶縁層１８は、ワード線ＷＬ側が負、電荷蓄積層１６側が正となるように分極している。
バッファ領域１６ａのトラップ準位は、フッ素濃度が高いことにより、例えば、電荷蓄積領域１６ｂのトラップ準位に比べて極めて浅くなっている。このため、データの書き込み時にバッファ領域１６ａのトラップ準位にトラップされた電子は、極めて短い時間でデトラップする。具体的には、メモリセルへのデータ書き込み後、ベリファイ読み出しまでに電子がデトラップされる。
したがって、データの書き込み時にバッファ領域１６ａのトラップ準位にトラップされた電子は、メモリセルのデータ量には寄与しない。したがって、例えば、比較例と比べて、メモリセルのデータ量の変動が抑制される。よって、メモリセルの電荷保持特性が向上する。
図１９は、第１の実施形態の半導体記憶装置の作用及び効果の説明図である。図１９は、窒化シリコン膜中のフッ素濃度と、窒化シリコン膜のバンドギャップ中に存在するトラップ準位の深さとの関係を示す図である。
図１９の横軸はフッ素濃度、縦軸はトラップ準位の伝導帯下端からの深さを示す。窒化シリコン膜中のシリコン（Ｓｉ）に対する窒素（Ｎ）の原子比（Ｎ／Ｓｉ）が異なるサンプルについて評価している。原子比（Ｎ／Ｓｉ）は、ＳｉＮ－１、ＳｉＮ－２、ＳｉＮ－３の順で小さくなる。例えば、ＳｉＮ－３の方が、ＳｉＮ－１よりも窒素（Ｎ）の割合が小さく、シリコン（Ｓｉ）の割合が多い。
図１９から明らかなように、窒化シリコン膜中のフッ素濃度が高くなるにつれて、０．６ｅＶ程度の深さの浅いトラップ準位が、０．４ｅＶ程度の深さにまで浅くなっていることが分かる。トラップ準位の深さの変化は、窒化シリコン膜中の原子比（Ｎ／Ｓｉ）には依存しない。
したがって、第１の実施形態のメモリセルでは、バッファ領域１６ａがフッ素を含有することにより、トラップ準位が極めて浅いトラップ準位に変化する。よって、メモリセルの電荷保持特性が向上する。
なお、電荷蓄積領域１６ｂ中に存在する電荷保持に寄与しているトラップ準位が浅くなると、電荷保持特性が劣化するおそれがある。第１の実施形態のメモリセルでは、バッファ領域１６ａのフッ素濃度は、電荷蓄積領域１６ｂのフッ素濃度よりも高い。言い換えれば、電荷蓄積領域１６ｂのフッ素濃度は、バッファ領域１６ａのフッ素濃度よりも低い。
第１の実施形態のメモリセルでは、電荷蓄積領域１６ｂのフッ素濃度を低くすることにより、電荷蓄積領域１６ｂの中に存在する電荷保持に寄与しているトラップ準位が浅くなることを抑制する。
図２０は、第１の実施形態の半導体記憶装置の作用及び効果の説明図である。図２０は、フッ素を含む多結晶シリコン膜（Ｐｏｌｙ－Ｓｉ）から、多結晶シリコン膜に接する窒化シリコン膜へフッ素を熱拡散させた場合のフッ素の濃度分布を示す。
図２０の横軸は窒化シリコン膜と基板の界面を基準とする深さ、縦軸はフッ素濃度である。窒化シリコン膜中のシリコン（Ｓｉ）に対する窒素（Ｎ）の原子比（Ｎ／Ｓｉ）が異なるサンプルについて評価している。原子比（Ｎ／Ｓｉ）は、ＳｉＮ－１、ＳｉＮ－２、ＳｉＮ－３の順で小さくなる。例えば、ＳｉＮ－３の方が、ＳｉＮ－１よりも窒素（Ｎ）の割合が小さく、シリコン（Ｓｉ）の割合が多い。
図２０から明らかなように、窒化シリコン膜中のシリコン（Ｓｉ）の割合が大きい方が、窒化シリコン膜中のフッ素の拡散が速いことが分かる。
第１の実施形態の半導体記憶装置では、バッファ領域１６ａの原子比（Ｎ／Ｓｉ）を、電荷蓄積領域１６ｂの原子比（Ｎ／Ｓｉ）よりも小さくする。第１の実施形態の半導体記憶装置を製造する際に、バッファ領域１６ａとなる第２の窒化シリコン膜のシリコン（Ｓｉ）の割合を、電荷蓄積領域１６ｂとなる第１の窒化シリコン膜のシリコン（Ｓｉ）の割合よりも大きくする。そして、電荷蓄積層１６の形成後に、ブロック絶縁層１８と反対側からトンネル絶縁層１４にフッ素を拡散させる。
このため、シリコン（Ｓｉ）の割合が大きく、フッ素の拡散の速いバッファ領域１６ａでは、図４に示すようにフッ素濃度が高くなる。一方、シリコン（Ｓｉ）の割合が小さく、フッ素の拡散の遅い電荷蓄積領域１６ｂでは、図４に示すようにフッ素濃度が低く保たれる。
第１の実施形態の半導体記憶装置では、バッファ領域１６ａのシリコン（Ｓｉ）の割合を大きくすることで、バッファ領域１６ａのフッ素濃度を高く、電荷蓄積領域１６ｂのフッ素濃度を低くした構造を容易に実現できる。
バッファ領域１６ａのトラップ準位を浅くする観点から、バッファ領域１６ａの第１のフッ素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以上であることが好ましく、５×１０２０ａｔｏｍｓ／ｃｍ３以上であることがより好ましい。
電荷蓄積領域１６ｂのトラップ準位が浅くなることを抑制する観点から、電荷蓄積領域１６ｂの第２のフッ素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下であることが好ましく、５×１０１９ａｔｏｍｓ／ｃｍ３以下であることがより好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以下であることが更に好ましい。
バッファ領域１６ａのフッ素の拡散を促進する観点から、バッファ領域１６ａにおけるシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）は、１．２５以下であることが好ましく、１．１０以下であることがより好ましい。
電荷蓄積領域１６ｂへのフッ素の拡散を抑制する観点から、電荷蓄積領域１６ｂにおけるシリコン（Ｓｉ）に対する窒素（Ｎ）の原子比（Ｎ／Ｓｉ）は、１．２５より大きいことが好ましく、１．３０より大きいことがより好ましく、１．３３より大きいことが更に好ましい。
図２１は、第１の実施形態の変形例の半導体記憶装置のメモリセルの模式断面図である。図２１は、メモリセルの一部の拡大断面図である。図２１は、図３に対応する図である。
変形例のメモリセルは、トンネル絶縁層１４が、上層部１４ｃを有しない点でのみ第１の実施形態のメモリセルと異なる。変形例のメモリセルにおいても、第１の実施形態のメモリセルと同様の作用及び効果を得ることが可能である。
以上、第１の実施形態及び変形例によれば、バッファ領域１６ａのトラップ準位を浅くすることにより、電荷保持特性の向上が可能な半導体記憶装置を提供することができる。
（第２の実施形態）
第２の実施形態の半導体記憶装置は、第１の絶縁層がフッ素（Ｆ）を含む点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図２２は、第２の実施形態の半導体記憶装置のフッ素濃度の分布を示す図である。図２２は、半導体層１０、トンネル絶縁層１４、電荷蓄積層１６、及び、ブロック絶縁層１８のフッ素濃度の分布の一例を示す。
トンネル絶縁層１４のフッ素濃度は、電荷蓄積領域１６ｂのフッ素濃度より高い。トンネル絶縁層１４のフッ素濃度は、半導体層１０のフッ素濃度より高い。
トンネル絶縁層１４のフッ素濃度は、例えば、２×１０２０ａｔｏｍｓ／ｃｍ３以上である。トンネル絶縁層１４の原子比（Ｎ／Ｓｉ）は、例えば、電荷蓄積領域１６ｂの原子比（Ｎ／Ｓｉ）よりも小さい。
第２の実施形態の半導体記憶装置は、例えば、トンネル絶縁層１４の形成後に、電荷蓄積層１６と反対側からトンネル絶縁層１４にフッ素を拡散させることで製造できる。
３次元ＮＡＮＤフラッシュメモリでは、メモリセルの電荷保持時間が短く、電荷保持特性が悪いことに起因する不良モードがある。例えば、メモリセルへのデータ書き込み後、ベリファイ読み出しまではデータが保持できるが、次の読み出しではデータが破壊されてしまう初期不良がある。また、例えば、ミリ秒オーダの短い時間でデータが破壊されてしまうデータリテンション不良がある。いずれの不良も、不良メモリセルの電荷保持時間が短いことにより生じる不良である。
第２の実施形態の半導体記憶装置は、トンネル絶縁層１４がフッ素を含有する。トンネル絶縁層１４がフッ素を含有することで、電荷保持時間が短いメモリセルを減少させる。したがって、初期不良や短時間のデータリテンション不良が減少する。
例えば、電荷保持時間が短いメモリセルには、トンネル絶縁層に浅いトラップ準位が存在すると考えられる。そして、この浅いトラップ準位にトラップされた電子が、短い時間でデトラップされることで、初期不良や短時間のデータリテンション不良が生じると考えられる。
第２の実施形態では、トンネル絶縁層にフッ素を含有させることで、不良の原因となる浅いトラップ準位を、極めて浅いトラップ準位に変化させる。不良の原因となる浅いトラップ準位の深さを更に浅くすることで、電子がデトラップするまでの時間を極めて短くすることが可能になる。
このため、例えば、メモリセルへのデータ書き込み後、ベリファイ読み出しまでの間に、電子のデトラップが生じる。したがって、見かけ上は、バンドギャップ中に浅いトラップ準位が存在しない場合と同様の状態になる。よって、初期不良や短時間のデータリテンション不良が減少する。
トンネル絶縁層１４のトラップ準位を浅くする観点から、トンネル絶縁層１４のフッ素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以上であることが好ましく、５×１０２０ａｔｏｍｓ／ｃｍ３以上であることがより好ましい。
トンネル絶縁層１４のフッ素の拡散を促進する観点から、トンネル絶縁層１４におけるシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）は、１．２５以下であることが好ましく、１．１０以下であることがより好ましい。
トンネル絶縁層１４のトラップ準位の量を減少させる観点から、トンネル絶縁層１４は酸素（Ｏ）を含むことが好ましい。トンネル絶縁層１４は、酸窒化シリコンを含むことが好ましい。中間部１４ｂは、酸窒化シリコンであることが好ましい。
以上、第２の実施形態によれば、第１の実施形態と同様、電荷保持特性の向上が可能な半導体記憶装置を提供することができる。
（第３の実施形態）
第３の実施形態の半導体記憶装置は、第１のゲート電極層と第３の絶縁層との間に第２の絶縁層が設けられる点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図２３（ａ）、図２３（ｂ）は、第３の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図２３（ａ）は、メモリセルアレイ３００のｙｚ断面図である。図２３（ａ）は、図２３（ｂ）のＤＤ’断面である。図２３（ｂ）は、メモリセルアレイ３００のｘｙ断面図である。図２３（ｂ）は、図２３（ａ）のＣＣ’断面である。図２３（ａ）中、破線で囲まれた領域が、１個のメモリセルである。図２３（ａ）及び図２３（ｂ）は、第１の実施形態の図２（ａ）及び図２（ｂ）に対応する図である。
ワード線ＷＬと層間絶縁層１２との間に、ブロック絶縁層１８が設けられる。ワード線ＷＬは、第１のゲート電極層の一例である。層間絶縁層１２は、第３の絶縁層の一例である。ブロック絶縁層１８は、第２の絶縁層の一例である。
ブロック絶縁層１８は、ワード線ＷＬの上下に設けられる。層間絶縁層１２と半導体層１０との間には、ブロック絶縁層１８は設けられない。層間絶縁層１２は、電荷蓄積層１６に接する。
第３の実施形態の半導体記憶装置は、層間絶縁層１２と半導体層１０との間に、ブロック絶縁層１８が存在しないことで、層間絶縁層１２と半導体層１０との間の電荷蓄積層１６に電子が蓄積されにくい。したがって、電子の横抜けが抑制される。また、メモリセルの書き込みデータ量のばらつきが抑制される。
以上、第３の実施形態によれば、第１の実施形態と同様、電荷保持特性の向上が可能な半導体記憶装置を提供することができる。
（第４の実施形態）
第４の実施形態の半導体記憶装置は、第２の絶縁層は、半導体層と第３の絶縁層との間に設けられ、常誘電体材料を含む第２の部分を、更に含む点で、第１の実施形態の半導体記憶装置と異なる。また、第４の実施形態の半導体記憶装置は、第２の絶縁層は、半導体層と第３の絶縁層との間に設けられ、直方晶系及び三方晶系の結晶以外を主たる構成物質とする第２の部分を、更に含む点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図２４（ａ）、図２４（ｂ）は、第４の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図２４（ａ）は、メモリセルアレイ４００のｙｚ断面図である。図２４（ａ）は、図２４（ｂ）のＦＦ’断面である。図２４（ｂ）は、メモリセルアレイ４００のｘｙ断面図である。図２４（ｂ）は、図２４（ａ）のＥＥ’断面である。図２４（ａ）中、破線で囲まれた領域が、１個のメモリセルである。図２４（ａ）及び図２４（ｂ）は、第１の実施形態の図２（ａ）及び図２（ｂ）に対応する図である。
ブロック絶縁層１８の第１の部分１８ｘは、強誘電体材料を含む。第１の部分１８ｘは、強誘電性を有する。
ブロック絶縁層１８の第１の部分１８ｘは、例えば、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含む。ブロック絶縁層１８の第１の部分１８ｘは、例えば、直方晶系又は三方晶系の結晶を主たる構成物質とする。
ブロック絶縁層１８の第２の部分１８ｙは、常誘電体材料を含む。第２の部分１８ｙは、常誘電性を有する。
ブロック絶縁層１８の第２の部分１８ｙは、例えば、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含む。ブロック絶縁層１８の第２の部分１８ｙは、直方晶系及び三方晶系の結晶以外を主たる構成物質とする。
層間絶縁層１２は、例えば、アルミニウム（Ａｌ）と酸素（Ｏ）を含む。層間絶縁層１２は、例えば、酸化アルミニウムを含む。層間絶縁層１２は、例えば、酸化アルミニウムである。
例えば、層間絶縁層１２を酸化アルミニウムとすることにより、第４の実施形態の半導体記憶装置を製造する際の結晶化アニールにおいて、直方晶系及び三方晶系の結晶成長が抑制される。
第４の実施形態の半導体記憶装置では、第２の部分１８ｙが常誘電性を有することで、層間絶縁層１２と半導体層１０との間の電荷蓄積層１６に電子が蓄積されにくい。したがって、電子の横抜けが抑制される。また、メモリセルの書き込みデータ量のばらつきが抑制される。
以上、第４の実施形態によれば、第１の実施形態と同様、電荷保持特性の向上が可能な半導体記憶装置を提供することができる。
（第５の実施形態）
第５の実施形態の半導体記憶装置は、２次元ＮＡＮＤフラッシュメモリである点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第５の実施形態の半導体記憶装置は、２次元ＮＡＮＤフラッシュメモリである。第５の実施形態の半導体記憶装置のメモリセルは、いわゆる、ＭＯＮＯＳ型のメモリセルである。
図２５は、第５の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図２５は、メモリセルアレイ５００のｙｚ断面図である。図２５中、破線で囲まれた領域が、１個のメモリセルである。
図２６は、第５の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図２６は、メモリセルアレイ５００のｘｚ断面図である。
図２７は、第５の実施形態の半導体記憶装置のメモリセルの模式断面図である。図２７は、メモリセルの一部の拡大断面図である。
メモリセルアレイ５００は、図２５及び図２６に示すように、複数のワード線ＷＬ、半導体基板１、半導体層１０、素子分離領域１１、トンネル絶縁層１４、電荷蓄積層１６、ブロック絶縁層１８を備える。
トンネル絶縁層１４は、下層部１４ａ、中間部１４ｂ、上層部１４ｃを含む。電荷蓄積層１６は、バッファ領域１６ａ及び電荷蓄積領域１６ｂを含む。ブロック絶縁層１８は、第１の部分１８ｘを含む。
以下、ｘ方向を第２の方向、ｙ方向を第１の方向、ｚ方向を第３の方向と定義する。ｘ方向、ｙ方向、ｚ方向は互いに交差し、例えば、互いに垂直である。
複数のワード線ＷＬの内の一つが、第１のゲート電極層の一例である。複数のワード線ＷＬの内の別一つが、第２のゲート電極層の一例である。第２のゲート電極層は、ｙ方向に第１のゲート電極層と離間して設けられる。
トンネル絶縁層１４は、第１の絶縁層の一例である。ブロック絶縁層１８は、第２の絶縁層の一例である。電荷蓄積層１６は、第１の層の一例である。バッファ領域１６ａは、第１の領域の一例である。電荷蓄積領域１６ｂは第２の領域の一例である。
半導体基板１は、例えば、単結晶の半導体である。半導体基板１は、例えば、単結晶シリコンである。
半導体層１０は、半導体基板１の上に設けられる。半導体層１０は、ｙ方向に延びる。半導体層１０は、例えば、単結晶の半導体である。半導体層１０は、例えば、単結晶シリコンである。半導体層１０は、メモリセルトランジスタＭＴのチャネルとして機能する。
素子分離領域１１は、半導体基板１の上に設けられる。素子分離領域１１は、２つの半導体層１０の間に設けられる。素子分離領域１１は、例えば、酸化シリコンである。
トンネル絶縁層１４は、半導体層１０の上に設けられる。トンネル絶縁層１４は、半導体層１０と複数のワード線ＷＬ内の少なくとも一つとの間に設けられる。トンネル絶縁層１４は、半導体層１０と電荷蓄積層１６との間に設けられる。
トンネル絶縁層１４は、例えば、シリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含む。
トンネル絶縁層１４は、下層部１４ａ、中間部１４ｂ、上層部１４ｃを含む。半導体層１０と中間部１４ｂとの間に下層部１４ａが設けられる。下層部１４ａと上層部１４ｃとの間に、中間部１４ｂが設けられる。中間部１４ｂと電荷蓄積層１６との間に上層部１４ｃが設けられる。
電荷蓄積層１６は、トンネル絶縁層１４とブロック絶縁層１８との間に設けられる。電荷蓄積層１６は、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含む。
電荷蓄積層１６は、バッファ領域１６ａ及び電荷蓄積領域１６ｂを含む。電荷蓄積領域１６ｂは、バッファ領域１６ａと、ブロック絶縁層１８との間に設けられる。電荷蓄積領域１６ｂは、ブロック絶縁層１８に接する。
バッファ領域１６ａは、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含む。電荷蓄積領域１６ｂは、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。電荷蓄積領域１６ｂは、フッ素（Ｆ）を含むか又は含まない。バッファ領域１６ａのフッ素濃度は、電荷蓄積領域１６ｂのフッ素濃度より高い。
バッファ領域１６ａのシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、電荷蓄積領域１６ｂのシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きい。
ブロック絶縁層１８は、トンネル絶縁層１４とワード線ＷＬとの間に設けられる。ブロック絶縁層１８は、電荷蓄積層１６とワード線ＷＬとの間に設けられる。
ブロック絶縁層１８は、強誘電体材料を含む。ブロック絶縁層１８は、強誘電体層である。ブロック絶縁層１８は、強誘電性を有する。
ブロック絶縁層１８は、例えば、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含む。ブロック絶縁層１８は、例えば、直方晶系又は三方晶系の結晶を主たる構成物質とする。
ワード線ＷＬは、ブロック絶縁層１８の上に設けられる。ワード線ＷＬは、ｘ方向に延びる。ワード線ＷＬは、互いに離間してｙ方向に繰り返し配置される。ワード線ＷＬは、メモリセルトランジスタの制御電極として機能する。
以上、第５の実施形態によれば、第１の実施形態と同様、電荷保持特性の向上が可能な半導体記憶装置を提供することができる。
（第６の実施形態）
第６の実施形態の半導体記憶装置は、半導体層が半導体基板の表面に平行な方向に延びる点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第６の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリである。第６の実施形態の半導体記憶装置のメモリセルは、いわゆる、ＭＯＮＯＳ型のメモリセルである。
図２８は、第６の実施形態の半導体記憶装置のメモリセルアレイの回路図である。
第６の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ６００は、図２８に示すように複数のワード線ＷＬ、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、及び、複数のメモリストリングＭＳを備える。ワード線ＷＬは、ゲート電極層の一例である。
複数のワード線ＷＬが、互いに離間してｙ方向に配置される。複数のメモリストリングＭＳは、ｙ方向に延びる。複数のビット線ＢＬは、例えば、ｘ方向に延びる。
以下、ｘ方向を第２の方向、ｙ方向を第１の方向、ｚ方向を第３の方向と定義する。ｘ方向、ｙ方向、ｚ方向は互いに交差し、例えば、互いに垂直である。
図２８に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセル、及び、ドレイン選択トランジスタＳＤＴを備える。１本のビット線ＢＬと１本のドレイン選択ゲート線ＳＧＤを選択することにより１本のメモリストリングＭＳが選択され、１個のワード線ＷＬを選択することにより１個のメモリセルが選択可能となる。ワード線ＷＬは、メモリセルを構成するメモリセルトランジスタＭＴのゲート電極である。
図２９、図３０（ａ）、図３０（ｂ）は、第６の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図２９、図３０（ａ）、図３０（ｂ）は、図２９のメモリセルアレイ６００の中の、例えば点線で囲まれる一個のメモリストリングＭＳの中の複数のメモリセルの断面を示す。
図２９は、メモリセルアレイ６００のｘｚ断面図である。図２９中、破線で囲まれた領域が、１個のメモリセルである。図３０（ａ）は、図２９のＧＧ’断面である。図３０（ａ）は、メモリセルアレイ６００のｙｚ断面図である。図３０（ｂ）は、図２９のＨＨ’断面である。図３０（ｂ）は、メモリセルアレイ６００のｙｚ断面図である。
図３１は、第６の実施形態の半導体記憶装置のメモリセルの模式断面図である。図３１は、メモリセルの一部の拡大断面図である。
メモリセルアレイ６００は、図２９、図３０（ａ）、図３０（ｂ）に示すように、複数のワード線ＷＬ、半導体層１０、層間絶縁層１２ａ、層間絶縁層１２ｂ、トンネル絶縁層１４、電荷蓄積層１６、ブロック絶縁層１８を備える。
トンネル絶縁層１４は、下層部１４ａ、中間部１４ｂ、上層部１４ｃを含む。電荷蓄積層１６は、バッファ領域１６ａ及び電荷蓄積領域１６ｂを含む。ブロック絶縁層１８は、第１の部分１８ｘを含む。
複数のワード線ＷＬの内の一つが、第１のゲート電極層の一例である。複数のワード線ＷＬの内の別一つが、第２のゲート電極層の一例である。第２のゲート電極層は、ｙ方向に第１のゲート電極層と離間して設けられる。
層間絶縁層１２ｂは、第３の絶縁層の一例である。トンネル絶縁層１４は、第１の絶縁層の一例である。ブロック絶縁層１８は、第２の絶縁層の一例である。電荷蓄積層１６は、第１の層の一例である。バッファ領域１６ａは、第１の領域の一例である。電荷蓄積領域１６ｂは第２の領域の一例である。
メモリセルアレイ６００は、例えば、図示しない半導体基板の上に設けられる。半導体基板は、ｘ方向及びｙ方向に平行な表面を有する。
ワード線ＷＬと層間絶縁層１２ｂは、半導体基板の上に、ｙ方向に交互に配置される。ワード線ＷＬは、ｙ方向に離間して配置される。ワード線ＷＬは、互いに離間してｙ方向に繰り返し配置される。ワード線ＷＬは、メモリセルトランジスタＭＴの制御電極として機能する。
層間絶縁層１２ｂは、ワード線ＷＬとワード線ＷＬを分離する。層間絶縁層１２ｂは、ワード線ＷＬとワード線ＷＬを電気的に分離する。層間絶縁層１２ａは、半導体層１０と半導体層１０を分離する。層間絶縁層１２ａは、半導体層１０と半導体層１０を電気的に分離する。
層間絶縁層１２ａ、層間絶縁層１２ｂは、例えば、酸化物、酸窒化物、又は、窒化物である。層間絶縁層１２ａ、層間絶縁層１２ｂは、例えば、酸化シリコンである。層間絶縁層１２ａのｚ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。層間絶縁層１２ｂのｙ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。
半導体層１０は、ｙ方向に延びる。半導体層１０は、半導体基板の表面に平行な方向に延びる。半導体層１０は、複数のワード線ＷＬに挟まれる。半導体層１０は、例えば、四角柱状である。半導体層１０は、メモリセルトランジスタＭＴのチャネルとして機能する。
半導体層１０は、例えば、多結晶の半導体である。半導体層１０は、例えば、多結晶シリコンである。
トンネル絶縁層１４は、半導体層１０とワード線ＷＬとの間に設けられる。トンネル絶縁層１４は、半導体層１０と複数のワード線ＷＬの内の少なくとも一つとの間に設けられる。トンネル絶縁層１４は、半導体層１０と電荷蓄積層１６との間に設けられる。
トンネル絶縁層１４は、例えば、シリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含む。トンネル絶縁層１４は、例えば、窒化シリコン又は酸窒化シリコンを含む。
トンネル絶縁層１４は、下層部１４ａ、中間部１４ｂ、上層部１４ｃを含む。半導体層１０と中間部１４ｂとの間に下層部１４ａが設けられる。下層部１４ａと上層部１４ｃとの間に、中間部１４ｂが設けられる。中間部１４ｂと電荷蓄積層１６との間に上層部１４ｃが設けられる。
下層部１４ａは、例えば、酸化シリコンである。中間部１４ｂは、例えば、窒化シリコン、又は、酸窒化シリコンである。上層部１４ｃは、例えば、酸化シリコンである。
電荷蓄積層１６は、トンネル絶縁層１４とブロック絶縁層１８との間に設けられる。電荷蓄積層１６は、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含む。電荷蓄積層１６は、例えば、窒化シリコンを含む。
電荷蓄積層１６は、バッファ領域１６ａ及び電荷蓄積領域１６ｂを含む。電荷蓄積領域１６ｂは、バッファ領域１６ａと、ブロック絶縁層１８との間に設けられる。電荷蓄積領域１６ｂは、ブロック絶縁層１８に接する。
バッファ領域１６ａは、シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含む。電荷蓄積領域１６ｂは、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。電荷蓄積領域１６ｂは、フッ素（Ｆ）を含むか又は含まない。バッファ領域１６ａのフッ素濃度は、電荷蓄積領域１６ｂのフッ素濃度より高い。
バッファ領域１６ａのシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、電荷蓄積領域１６ｂのシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きい。
ブロック絶縁層１８は、トンネル絶縁層１４とワード線ＷＬとの間に設けられる。ブロック絶縁層１８は、電荷蓄積層１６とワード線ＷＬとの間に設けられる。
ブロック絶縁層１８は、第１の部分１８ｘ及び第２の部分１８ｙを含む。第１の部分１８ｘは、ワード線ＷＬと半導体層１０との間に位置する部分である。第２の部分１８ｙは、第１の部分１８ｘに対しｚ方向に位置する。第１の部分１８ｘは、第２の部分１８ｙに挟まれる。
ブロック絶縁層１８は、強誘電体材料を含む。ブロック絶縁層１８は、強誘電体層である。ブロック絶縁層１８は、強誘電性を有する。
第１の部分１８ｘは、強誘電体材料を含む。第１の部分１８ｘは、強誘電性を有する。第２の部分１８ｙは、強誘電体材料を含む。第２の部分１８ｙは、強誘電性を有する。
ブロック絶縁層１８は、例えば、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含む。ブロック絶縁層１８は、例えば、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む。
ブロック絶縁層１８の第１の部分１８ｘは、例えば、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含む。ブロック絶縁層１８の第１の部分１８ｘは、例えば、直方晶系又は三方晶系の結晶を主たる構成物質とする。
以上、第６の実施形態によれば、第１の実施形態と同様、電荷保持特性の向上が可能な半導体記憶装置を提供することができる。
第１ないし第４の実施形態では、ワード線ＷＬの間に、層間絶縁層１２が設けられる場合を例に説明したが、ワード線ＷＬの間は、例えば、空洞であっても構わない。
第１ないし第４の実施形態では、半導体層１０がワード線ＷＬに囲まれる構造を例に説明したが、半導体層１０が２つに分割されたワード線ＷＬに挟まれる構造とすることも可能である。この構造の場合、積層体３０の中のメモリセルの数を２倍にすることが可能となる。
また、第１ないし第４の実施形態では、１つのメモリ穴５４に１つの半導体層１０を設ける構造を例に説明したが、１つのメモリ穴５４に２つ以上に分割された複数の半導体層１０を設ける構造とすることも可能である。この構造の場合、積層体３０の中のメモリセルの数を２倍以上にすることが可能となる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ 層間絶縁層（第３の絶縁層）
１２ｂ 層間絶縁層（第３の絶縁層）
１４ トンネル絶縁層（第１の絶縁層）
１６ 電荷蓄積層（第１の層）
１６ａ バッファ領域（第１の領域）
１６ｂ 電荷蓄積領域（第２の領域）
１８ ブロック絶縁層（第２の絶縁層）
１８ｘ 第１の部分
１８ｙ 第２の部分
ＷＬ ワード線（第１のゲート電極層、第２のゲート電極層）

Claims (20)

  1. 第１の方向に延びる半導体層と、
    第１のゲート電極層と、
    前記半導体層と前記第１のゲート電極層との間に設けられた第１の絶縁層と、
    前記第１の絶縁層と前記第１のゲート電極層との間に設けられた第２の絶縁層であって、
    強誘電体材料を含む第１の部分を含む第２の絶縁層と、
    前記第１の絶縁層と前記第２の絶縁層との間に設けられた第１の層であって、
    シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含み、
    第１の領域と、前記第１の領域と前記第２の絶縁層との間に設けられた第２の領域とを含み、
    前記第１の領域におけるシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、前記第２の領域のシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きく、
    前記第１の領域の第１のフッ素濃度が、前記第２の領域の第２のフッ素濃度よりも高い第１の層と、
    を備える半導体記憶装置。
  2. 前記第１の原子比は１．２５以下であり、前記第２の原子比は１．２５より大きい請求項１記載の半導体記憶装置。
  3. 前記第１のフッ素濃度は２×１０２０ａｔｏｍｓ／ｃｍ３以上であり、前記第２のフッ素濃度は１×１０２０ａｔｏｍｓ／ｃｍ３以下である請求項１又は請求項２記載の半導体記憶装置。
  4. 前記第１の絶縁層は、シリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含む請求項１ないし請求項３いずれか一項記載の半導体記憶装置。
  5. 前記第１の絶縁層は、フッ素（Ｆ）を含む請求項４記載の半導体記憶装置。
  6. 前記第２の絶縁層は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含む請求項１ないし請求項５いずれか一項記載の半導体記憶装置。
  7. 前記第２の領域は前記第２の絶縁層に接する請求項１ないし請求項６いずれか一項記載の半導体記憶装置。
  8. 前記第１の方向に前記第１のゲート電極層と離間して設けられた第２のゲート電極層と、
    前記第１のゲート電極層と前記第２のゲート電極層との間に設けられた第３の絶縁層と、
    を更に備える請求項１ないし請求項７いずれか一項記載の半導体記憶装置。
  9. 前記第１のゲート電極層と前記第３の絶縁層との間に前記第２の絶縁層が設けられる請求項８記載の半導体記憶装置。
  10. 前記第２の絶縁層は、前記半導体層と前記第３の絶縁層との間に設けられ、常誘電体材料を含む第２の部分を、更に含む請求項８記載の半導体記憶装置。
  11. 第１の方向に延びる半導体層と、
    第１のゲート電極層と、
    前記半導体層と前記第１のゲート電極層との間に設けられた第１の絶縁層と、
    前記第１の絶縁層と前記第１のゲート電極層との間に設けられ、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の少なくともいずれか一方の金属元素と酸素（Ｏ）を含む第２の絶縁層であって、
    直方晶系又は三方晶系の結晶を主たる構成物質とする第１の部分を含む第２の絶縁層と、
    前記第１の絶縁層と前記第２の絶縁層との間に設けられた第１の層であって、
    シリコン（Ｓｉ）、窒素（Ｎ）、及びフッ素（Ｆ）を含み、
    第１の領域と、前記第１の領域と前記第２の絶縁層との間に設けられた第２の領域とを含み、
    前記第１の領域におけるシリコン（Ｓｉ）に対する窒素（Ｎ）の第１の原子比（Ｎ／Ｓｉ）よりも、前記第２の領域のシリコン（Ｓｉ）に対する窒素（Ｎ）の第２の原子比（Ｎ／Ｓｉ）が大きく、
    前記第１の領域の第１のフッ素濃度が、前記第２の領域の第２のフッ素濃度よりも高い第１の層と、
    を備える半導体記憶装置。
  12. 前記第１の原子比は１．２５以下であり、前記第２の原子比は１．２５より大きい請求項１１記載の半導体記憶装置。
  13. 前記第１のフッ素濃度は２×１０２０ａｔｏｍｓ／ｃｍ３以上であり、前記第２のフッ素濃度は１×１０２０ａｔｏｍｓ／ｃｍ３以下である請求項１１又は請求項１２記載の半導体記憶装置。
  14. 前記第１の絶縁層は、シリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含む請求項１１ないし請求項１３いずれか一項記載の半導体記憶装置。
  15. 前記第１の絶縁層は、フッ素（Ｆ）を含む請求項１４記載の半導体記憶装置。
  16. 前記第１の部分は強誘電体材料を含む請求項１１ないし請求項１５いずれか一項記載の半導体記憶装置。
  17. 前記第２の領域は前記第２の絶縁層に接する請求項１１ないし請求項１６いずれか一項記載の半導体記憶装置。
  18. 前記第１の方向に前記第１のゲート電極層と離間して設けられた第２のゲート電極層と、
    前記第１のゲート電極層と前記第２のゲート電極層との間に設けられた第３の絶縁層と、
    を更に備える請求項１１ないし請求項１７いずれか一項記載の半導体記憶装置。
  19. 前記第１のゲート電極層と前記第３の絶縁層との間に前記第２の絶縁層が設けられる請求項１８記載の半導体記憶装置。
  20. 前記第２の絶縁層は、前記半導体層と前記第３の絶縁層との間に設けられ、直方晶系及び三方晶系の結晶以外を主たる構成物質とする第２の部分を、更に含む請求項１８記載の半導体記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112164699B (zh) * 2020-09-25 2022-02-08 湘潭大学 一种三维结构的nand铁电存储单元及其制备方法
EP4135009A1 (en) * 2021-08-11 2023-02-15 IMEC vzw A memory device with a ferroelectric charge trapping layer

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5238332B2 (ja) * 2008-04-17 2013-07-17 株式会社東芝 半導体装置の製造方法
JP5230274B2 (ja) * 2008-06-02 2013-07-10 株式会社東芝 不揮発性半導体記憶装置
JP5443873B2 (ja) * 2008-07-28 2014-03-19 株式会社東芝 半導体装置及びその製造方法
JP2012204430A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2018006557A (ja) * 2016-06-30 2018-01-11 東芝メモリ株式会社 記憶装置
US10937904B2 (en) 2017-12-27 2021-03-02 Micron Technology, Inc. Programmable charge-storage transistor, an array of elevationally-extending strings of memory cells, and a method of forming an array of elevationally-extending strings of memory cells
US10937482B2 (en) 2017-12-27 2021-03-02 Micron Technology, Inc. Memory cells and arrays of elevationally-extending strings of memory cells
US10453861B1 (en) 2018-03-28 2019-10-22 Sandisk Technologies Llc Ferroelectric non-volatile memory
US10461095B2 (en) 2018-03-28 2019-10-29 Sandisk Technologies Llc Ferroelectric non-volatile memory
JP2020064924A (ja) * 2018-10-16 2020-04-23 東京エレクトロン株式会社 窒化膜の成膜方法および半導体装置の製造方法
JP2021048172A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体装置およびその製造方法
JP2021125594A (ja) 2020-02-06 2021-08-30 キオクシア株式会社 半導体記憶装置及びその製造方法

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