WO2023037567A1 - 半導体記憶装置 - Google Patents

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WO2023037567A1
WO2023037567A1 PCT/JP2021/045569 JP2021045569W WO2023037567A1 WO 2023037567 A1 WO2023037567 A1 WO 2023037567A1 JP 2021045569 W JP2021045569 W JP 2021045569W WO 2023037567 A1 WO2023037567 A1 WO 2023037567A1
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layer
region
memory device
insulating layer
gate electrode
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PCT/JP2021/045569
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French (fr)
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斉治 水谷
昌生 新宮
検世 高橋
Original Assignee
キオクシア株式会社
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Publication date
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Definitions

  • the embodiments of the present invention relate to semiconductor memory devices.
  • a three-dimensional NAND flash memory in which memory cells are three-dimensionally arranged, achieves a high degree of integration and low cost.
  • a memory hole is formed through a laminate in which a plurality of insulating layers and a plurality of gate electrode layers are alternately laminated.
  • a memory string in which a plurality of memory cells are connected in series is formed. Data is stored in the memory cell by controlling the amount of charge held in the charge storage layer.
  • the problem to be solved by the present invention is to provide a semiconductor memory device whose characteristics can be improved.
  • a semiconductor memory device includes a semiconductor layer extending in a first direction, and a gate electrode layer containing at least one metal element selected from the group consisting of tungsten (W), molybdenum (Mo), and cobalt (Co). a charge storage layer provided between the semiconductor layer and the gate electrode layer; and a first charge storage layer provided between the charge storage layer and the gate electrode layer and containing aluminum (Al) and oxygen (O). and a first insulating layer including a region of and in contact with the gate electrode layer.
  • FIG. 1 is a schematic cross-sectional view of a memory cell array of a semiconductor memory device according to a first embodiment
  • FIG. 2 is a schematic cross-sectional view of a memory cell of the semiconductor memory device of the first embodiment
  • FIG. 4 is a schematic cross-sectional view of a memory cell of a semiconductor memory device of a comparative example of the first embodiment
  • FIG. 4 is a schematic cross-sectional view of a memory cell array of a semiconductor memory device according to a second embodiment
  • FIG. 4 is a schematic cross-sectional view of a memory cell of a semiconductor memory device according to a second embodiment
  • 4A and 4B are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor memory device according to a second embodiment
  • 4A and 4B are schematic cross-sectional views showing an example of a method for manufacturing a semiconductor memory device according to a second embodiment
  • FIG. 4 is a schematic cross-sectional view of a memory cell of a semiconductor memory device of a comparative example of the second embodiment
  • the qualitative analysis and quantitative analysis of the chemical composition of the members constituting the semiconductor memory device in this specification are, for example, secondary ion mass spectroscopy (SIMS), energy dispersive X-ray spectroscopy (Energy Dispersive) X-ray spectroscopy (EDX), electron energy loss spectroscopy (EELS), or the like can be used.
  • SIMS secondary ion mass spectroscopy
  • EDX energy dispersive X-ray spectroscopy
  • EELS electron energy loss spectroscopy
  • TEM transmission electron microscope
  • XRD X-ray diffraction analysis
  • ECD electron Electron beam diffraction
  • XPS X-ray photoelectron spectroscopy
  • XAFS synchrotron radiation X-ray absorption fine structure
  • a semiconductor memory device includes a gate including a semiconductor layer extending in a first direction and at least one metal element selected from the group consisting of tungsten (W), molybdenum (Mo), and cobalt (Co). an electrode layer, a charge storage layer provided between the semiconductor layer and the gate electrode layer, and a first layer provided between the charge storage layer and the gate electrode layer and containing aluminum (Al) and oxygen (O); a first insulating layer including a region and in contact with the gate electrode layer;
  • the semiconductor memory device of the first embodiment is a three-dimensional NAND flash memory.
  • the memory cells of the semiconductor memory device of the first embodiment are so-called Metal-Oxide-Nitride-Oxide-Semiconductor type (MONOS type) memory cells.
  • MONOS type Metal-Oxide-Nitride-Oxide-Semiconductor type
  • FIG. 1 is a circuit diagram of the memory cell array of the semiconductor memory device of the first embodiment.
  • the memory cell array 100 of the three-dimensional NAND flash memory of the first embodiment includes a plurality of word lines WL, a common source line CSL, a source select gate line SGS, a plurality of drain select gate lines SGD, and a plurality of It has a bit line BL and a plurality of memory strings MS.
  • a plurality of word lines WL are arranged in the z direction while being spaced apart from each other.
  • a plurality of word lines WL are stacked in the z direction.
  • a plurality of memory strings MS extends in the z-direction.
  • the multiple bit lines BL extend, for example, in the x direction.
  • the x direction is defined as the third direction, the y direction as the second direction, and the z direction as the first direction.
  • the x-, y-, and z-directions intersect each other, eg, are perpendicular to each other.
  • the memory string MS includes a source select transistor SST, a plurality of memory cells, and a drain select transistor SDT connected in series between a common source line CSL and a bit line BL.
  • One memory string MS can be selected by selecting one bit line BL and one drain select gate line SGD, and one memory cell can be selected by selecting one word line WL.
  • a word line WL is a gate electrode of a memory cell transistor MT forming a memory cell.
  • FIGS. 2(a) and 2(b) are schematic cross-sectional views of the memory cell array of the semiconductor memory device of the first embodiment.
  • FIGS. 2(a) and 2(b) show cross sections of a plurality of memory cells in one memory string MS surrounded by dotted lines, for example, in the memory cell array 100 of FIG.
  • FIG. 2(a) is a yz sectional view of the memory cell array 100.
  • FIG. FIG. 2(a) is a BB' section of FIG. 2(b).
  • FIG. 2B is an xy sectional view of the memory cell array 100.
  • FIG. FIG. 2(b) is the AA' section of FIG. 2(a).
  • the area surrounded by broken lines is one memory cell.
  • FIG. 3 is a schematic cross-sectional view of a memory cell of the semiconductor memory device of the first embodiment.
  • FIG. 3 is an enlarged cross-sectional view of part of the memory cell.
  • the memory cell array 100 includes word lines WL, semiconductor layers 10, interlayer insulating layers 12, tunnel insulating layers 14, charge storage layers 16, first It comprises a block insulation layer 18 , a second block insulation layer 19 and a core insulation region 20 .
  • a plurality of word lines WL and a plurality of interlayer insulating layers 12 constitute a laminate 30 .
  • the first block insulating layer 18 includes a first region 18a and a second region 18b.
  • the word line WL is an example of the gate electrode layer.
  • Interlayer insulating layer 12 is an example of a fourth insulating layer.
  • the tunnel insulating layer 14 is an example of a third insulating layer.
  • the first block insulating layer 18 is an example of a first insulating layer.
  • the second block insulating layer 19 is an example of a second insulating layer.
  • the memory cell array 100 is provided, for example, on a semiconductor substrate (not shown).
  • the semiconductor substrate has surfaces parallel to the x-direction and the y-direction.
  • the word lines WL and the interlayer insulating layers 12 are alternately laminated in the z-direction on the semiconductor substrate.
  • the word lines WL are repeatedly arranged in the z direction while being spaced apart from each other.
  • a plurality of word lines WL and a plurality of interlayer insulating layers 12 form a laminate 30 .
  • the word line WL functions as a control electrode of the memory cell transistor MT.
  • the word line WL is a plate-shaped conductor.
  • Word line WL contains at least one metal element selected from the group consisting of tungsten (W), molybdenum (Mo), and cobalt (Co).
  • Word line WL is, for example, a tungsten layer, a molybdenum layer, or a cobalt layer.
  • the thickness of the word line WL in the z direction is, for example, 5 nm or more and 20 nm or less.
  • the interlayer insulating layer 12 separates the word lines WL from each other.
  • the interlayer insulating layer 12 electrically isolates the word lines WL from each other.
  • the interlayer insulating layer 12 is, for example, oxide, oxynitride, or nitride.
  • the interlayer insulating layer 12 is, for example, silicon oxide.
  • the z-direction thickness of the interlayer insulating layer 12 is, for example, 5 nm or more and 20 nm or less.
  • the semiconductor layer 10 is provided inside the laminate 30 .
  • the semiconductor layer 10 extends in the z-direction.
  • the semiconductor layer 10 extends in a direction perpendicular to the surface of the semiconductor substrate.
  • the semiconductor layer 10 is provided through the laminate 30 .
  • the semiconductor layer 10 is surrounded by a plurality of word lines WL.
  • the semiconductor layer 10 is, for example, cylindrical.
  • the semiconductor layer 10 functions as a channel of the memory cell transistor MT.
  • the semiconductor layer 10 is, for example, a polycrystalline semiconductor.
  • the semiconductor layer 10 is, for example, polycrystalline silicon.
  • the tunnel insulating layer 14 is provided between the semiconductor layer 10 and the word line WL.
  • a tunnel insulating layer 14 is provided between the semiconductor layer 10 and at least one of the plurality of word lines WL.
  • a tunnel insulating layer 14 is provided between the semiconductor layer 10 and the charge storage layer 16 .
  • the tunnel insulating layer 14 has a function of passing charges according to the voltage applied between the word line WL and the semiconductor layer 10 .
  • the tunnel insulating layer 14 contains, for example, silicon (Si), nitrogen (N), and oxygen (O).
  • Tunnel insulating layer 14 includes, for example, silicon oxide, silicon nitride, or silicon oxynitride.
  • the tunnel insulating layer 14 has, for example, a laminated structure of a silicon oxide layer, a silicon nitride layer, and a silicon oxide layer.
  • the thickness of the tunnel insulating layer 14 is, for example, 3 nm or more and 8 nm or less.
  • the charge storage layer 16 is provided between the tunnel insulating layer 14 and the first block insulating layer 18 .
  • a charge storage layer 16 is provided between the tunnel insulating layer 14 and the second block insulating layer 19 .
  • the charge storage layer 16 has a function of trapping and storing charges.
  • a charge is, for example, an electron.
  • the threshold voltage of the memory cell transistor MT changes according to the amount of charge stored in the charge storage layer 16 . By using this change in threshold voltage, one memory cell can store data.
  • the threshold voltage of the memory cell transistor MT changes, the voltage at which the memory cell transistor MT turns on changes. For example, if a state of high threshold voltage is defined as data "0" and a state of low threshold voltage is defined as data "1", the memory cell can store 1-bit data of "0" and "1".
  • the charge storage layer 16 is an insulating layer.
  • the charge storage layer 16 contains, for example, silicon (Si) and nitrogen (N).
  • the charge storage layer 16 contains, for example, silicon nitride.
  • the charge storage layer 16 is, for example, a silicon nitride layer.
  • the thickness of the charge storage layer 16 is, for example, 3 nm or more and 10 nm or less.
  • the first block insulating layer 18 and the second block insulating layer 19 are provided between the tunnel insulating layer 14 and the word lines WL.
  • a first block insulating layer 18 and a second block insulating layer 19 are provided between the charge storage layer 16 and the word line WL.
  • the first block insulating layer 18 and the second block insulating layer 19 have a function of blocking current flowing between the charge storage layer 16 and the word line WL.
  • the y-direction thickness of the first block insulating layer 18 is, for example, 1 nm or more and 8 nm or less.
  • the y-direction thickness of the second block insulating layer 19 is, for example, 3 nm or more and 8 nm or less.
  • the first block insulating layer 18 is provided between the charge storage layer 16 and the word line WL.
  • a first block insulating layer 18 is provided between the second block insulating layer 19 and the word line WL.
  • the first block insulating layer 18 is in contact with word lines WL.
  • the interlayer insulating layer 12 is provided in the z-direction of the word lines WL.
  • a first block insulating layer 18 is provided between the word line WL and the interlayer insulating layer 12 in the z-direction.
  • the first block insulating layer 18 includes a first region 18a and a second region 18b.
  • the second region 18b is provided between the word line WL and the first region 18a.
  • the first region 18a is an insulating layer.
  • the first region 18a contains aluminum (Al) and oxygen (O).
  • the first region 18a contains aluminum oxide.
  • the first region 18a is, for example, an aluminum oxide layer.
  • the first region 18a is crystalline.
  • the first region 18a is, for example, a crystalline aluminum oxide layer.
  • the thickness of the first region 18a in the y direction from the semiconductor layer 10 toward the word line WL is, for example, 1 nm or more and 5 nm or less.
  • the second region 18b is an insulating layer.
  • the second region 18b is, for example, oxide, oxynitride or nitride.
  • the second region 18b contains, for example, at least one element of aluminum (Al), hafnium (Hf), or zirconium (Zr).
  • the second region includes, for example, at least one element of oxygen (O) and nitrogen (N).
  • the second region 18b is made of, for example, aluminum nitride, aluminum oxynitride, aluminum oxide, aluminum silicate, hafnium silicate, nitrogen-doped hafnium silicate, or zirconium silicate.
  • the second region 18b is, for example, an aluminum nitride layer, an aluminum oxynitride layer, an aluminum oxide layer, an aluminum silicate layer, a hafnium silicate layer, a nitrogen-added hafnium silicate layer, or a zirconium silicate layer.
  • the second region 18b is amorphous.
  • the second region 18b is, for example, an amorphous aluminum nitride layer, an amorphous aluminum oxynitride layer, an amorphous aluminum oxide layer, an amorphous aluminum silicate layer, or an amorphous hafnium silicate. layer, an amorphous nitrogen-doped hafnium silicate layer, or an amorphous zirconium silicate layer.
  • the second region 18b contains boron (B), for example.
  • the boron atom concentration of the second region 18b is, for example, higher than the boron atom concentration of the first region 18a.
  • the second region 18b contains fluorine (F), for example.
  • the fluorine atom concentration of the second region 18b is, for example, higher than the fluorine atom concentration of the first region 18a.
  • the thickness of the second region 18b in the y direction from the semiconductor layer 10 to the word line WL is thinner than the thickness of the first region 18a in the y direction from the semiconductor layer 10 to the word line WL.
  • the thickness of the second region 18b in the y direction from the semiconductor layer 10 toward the word line WL is, for example, 0.1 nm or more and 1 nm or less.
  • a second block insulating layer 19 is provided between the charge storage layer 16 and the first block insulating layer 18 .
  • a second block insulating layer 19 is provided between the interlayer insulating layer 12 and the semiconductor layer 10 .
  • a second block insulating layer 19 is provided between the interlayer insulating layer 12 and the charge storage layer 16 .
  • the second block insulating layer 19 is an insulating layer.
  • the second block insulating layer 19 contains, for example, silicon (Si) and oxygen (O).
  • the second block insulating layer 19 contains silicon oxide, for example.
  • the y-direction thickness of the second block insulating layer 19 is, for example, 3 nm or more and 8 nm or less.
  • the core insulating region 20 is provided inside the laminate 30 .
  • Core insulation region 20 extends in the z-direction.
  • the core insulating region 20 is provided through the laminate 30 .
  • Core insulation region 20 is surrounded by semiconductor layer 10 .
  • Core insulating region 20 is surrounded by a plurality of word lines WL.
  • the core insulating region 20 is columnar.
  • the core insulating region 20 is, for example, cylindrical.
  • the core insulating region 20 is, for example, oxide, oxynitride, or nitride.
  • Core insulating region 20 includes, for example, silicon (Si) and oxygen (O).
  • Core insulating region 20 is, for example, silicon oxide.
  • 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, and 14 show an example of the method for manufacturing the semiconductor memory device of the first embodiment. It is a schematic cross-sectional view showing. 4 to 14 each show a cross section corresponding to FIG. 2(a). 4 to 14 are diagrams showing an example of a method of manufacturing the memory cell array 100 of the semiconductor memory device.
  • a silicon oxide layer 50 and a silicon nitride layer 52 are alternately stacked on a semiconductor substrate (not shown) (FIG. 4).
  • a laminated structure 31 is formed in which a plurality of silicon oxide layers 50 and a plurality of silicon nitride layers 52 are alternately laminated in the z-direction. A portion of the laminate structure 31 finally becomes the laminate 30 .
  • the silicon oxide layer 50 and the silicon nitride layer 52 are formed by, for example, the Chemical Vapor Deposition method (CVD method). A portion of the silicon oxide layer 50 finally becomes the interlayer insulating layer 12 .
  • CVD method Chemical Vapor Deposition method
  • memory holes 54 are formed in the silicon oxide layer 50 and the silicon nitride layer 52 (FIG. 5).
  • a memory hole 54 passes through the laminate structure 31 and extends in the z-direction.
  • the memory hole 54 is formed by, for example, a lithography method and a reactive ion etching method (RIE method).
  • a silicon oxide film 56 is formed on the inner wall of the memory hole 54 (FIG. 6).
  • the silicon oxide film 56 is formed by, for example, the CVD method.
  • the silicon oxide film 56 finally becomes the second block insulating layer 19 .
  • a silicon nitride film 58 is formed on the silicon oxide film 56 (FIG. 7).
  • the silicon nitride film 58 is formed, for example, by an atomic layer deposition method (ALD method).
  • ALD method atomic layer deposition method
  • the laminated insulating film 60 is, for example, a laminated film of a silicon oxide film, a silicon nitride film, and a silicon oxide film.
  • the laminated insulating film 60 is formed by, for example, the CVD method.
  • the laminated insulating film 60 finally becomes the tunnel insulating layer 14 .
  • a polycrystalline silicon film 62 is formed on the laminated insulating film 60 (FIG. 9).
  • the polycrystalline silicon film 62 is formed by, for example, the CVD method.
  • the polycrystalline silicon film 62 will eventually become the semiconductor layer 10 .
  • the memory hole 54 is filled with a silicon oxide film 64 (FIG. 10).
  • a silicon oxide film 64 is formed on the polycrystalline silicon film 62 .
  • the silicon oxide film 64 is formed by, for example, the CVD method.
  • the silicon oxide film 64 will eventually become the core insulating region 20 .
  • the silicon nitride layer 52 is selectively removed by wet etching (FIG. 11).
  • wet etching for example, a phosphoric acid solution is used.
  • the silicon nitride layer 52 is selectively etched with respect to the silicon oxide layer 50 and the silicon oxide film 56 .
  • an aluminum oxide film 66 is formed in the region from which the silicon nitride layer 52 has been removed (FIG. 12).
  • the aluminum oxide film 66 is formed by ALD, for example.
  • the aluminum oxide film 66 finally becomes the first region 18 a of the first block insulating layer 18 .
  • Crystallization annealing is performed, for example, at a temperature of 1000° C. in an inert gas atmosphere.
  • the crystallization annealing makes the aluminum oxide film 66 crystalline.
  • an aluminum nitride film 68 is formed on the aluminum oxide film 66 (FIG. 13).
  • the aluminum nitride film 68 is formed by ALD, for example.
  • the aluminum nitride film 68 is formed, for example, by forming an amorphous aluminum oxide film and then nitriding the amorphous aluminum oxide film.
  • An amorphous aluminum oxide film is formed, for example, by the ALD method.
  • the nitriding treatment is performed, for example, by thermal nitriding or plasma nitriding. Thermal nitridation is performed, for example, in an ammonia atmosphere. Plasma nitridation is performed, for example, in a nitrogen atmosphere.
  • the aluminum nitride film 68 is amorphous.
  • the aluminum nitride film 68 finally becomes the second region 18 b of the first block insulating layer 18 .
  • a tungsten film 70 is formed on the aluminum nitride film 68 (FIG. 14).
  • the tungsten film 70 is formed by, for example, the CVD method.
  • the tungsten film 70 finally becomes the word line WL.
  • tungsten film 70 for example, diborane (B 2 H 6 ) and tungsten hexafluoride (WF 6 ) are used as raw material gases.
  • the memory cell array 100 of the semiconductor memory device of the first embodiment is manufactured by the manufacturing method described above.
  • FIG. 15 is a schematic cross-sectional view of a memory cell of a semiconductor memory device as a comparative example of the first embodiment.
  • FIG. 15 is a diagram corresponding to FIG. 3 of the semiconductor memory device of the first embodiment.
  • the first block insulating layer 18 does not include the amorphous second region 18b, and the barrier metal is provided between the first block insulating layer 18 and the word line WL. It differs from the semiconductor memory device of the first embodiment shown in FIG. 3 in that a layer 21 is provided.
  • the barrier metal layer 21 is a metal layer.
  • the barrier metal layer 21 contains titanium (Ti) and nitrogen (N), for example.
  • the barrier metal layer 21 contains titanium nitride, for example.
  • the barrier metal layer 21 is, for example, a titanium nitride layer.
  • the thickness of the barrier metal layer 21 is, for example, 1 nm or more and 5 nm or less.
  • the provision of the barrier metal layer 21 reduces the thickness of the word line WL in the vertical direction.
  • the electrical resistivity of the barrier metal layer 21 is higher than that of the word lines WL.
  • the electrical resistance of the word line WL increases, which may cause delay in the operation of the memory cell transistor MT, for example. If a delay occurs in the operation of the memory cell transistor MT, it becomes difficult, for example, to operate the three-dimensional NAND flash memory at high speed. Therefore, it is desirable to omit the barrier metal layer 21 and increase the vertical thickness of the word line WL.
  • the barrier metal layer 21 has a function of suppressing diffusion of impurities from the word line WL side to the charge storage layer 16 side.
  • impurities diffuse from the word line WL side to the charge storage layer 16 side, for example, a leak current between the charge storage layer 16 and the word line WL increases.
  • the leak current between the charge storage layer 16 and the word line WL increases, the characteristics of the memory cell deteriorate. If the leak current between the charge storage layer 16 and the word line WL increases, for example, the charge retention characteristics, erasing characteristics, writing characteristics, etc. of the memory cell deteriorate.
  • Impurities that diffuse from the word line WL side to the charge storage layer 16 side are, for example, boron (B) and fluorine (F) contained in the raw material gas when forming the word line WL.
  • the three-dimensional NAND flash memory of the first embodiment does not provide a barrier metal layer between the first block insulating layer 18 and the word lines WL. Therefore, it is possible to increase the thickness of the word line WL in the vertical direction. Therefore, the electrical resistance of the word line WL becomes low, and high-speed operation of the three-dimensional NAND flash memory becomes possible, for example.
  • the first block insulating layer 18 includes the amorphous second region 18b.
  • the three-dimensional NAND flash memory of the first embodiment is provided with the amorphous second region 18b to suppress diffusion of impurities from the word line WL side to the charge storage layer 16 side. Therefore, for example, an increase in leak current between the charge storage layer 16 and the word line WL can be suppressed. Therefore, deterioration of memory cell characteristics can be suppressed.
  • the mechanism by which the provision of the amorphous second region 18b suppresses diffusion of impurities from the word line WL side to the charge storage layer 16 side is not necessarily clear. However, for example, it is conceivable that the amorphous second region 18b serves as an impurity diffusion barrier.
  • the thickness of the second region 18b in the y direction from the semiconductor layer 10 toward the word line WL is 0.1 nm or more. , and more preferably 0.2 nm or more.
  • the thickness of the second region 18b is preferably thin. Therefore, the thickness of the second region 18b in the y direction from the semiconductor layer 10 toward the word line WL is preferably 1 nm or less, more preferably 0.5 nm or less.
  • the impurity concentration of the second region 18b is higher than that of the first region 18a because the second region 18b suppresses diffusion of impurities from the word line WL side to the charge storage layer 16 side.
  • the atomic boron concentration in the second region 18b is higher than the atomic boron concentration in the first region 18a.
  • the fluorine atom concentration of the second region 18b is higher than the fluorine atom concentration of the first region 18a.
  • the first embodiment it is possible to provide a semiconductor memory device in which the word line resistance is reduced and the characteristics can be improved.
  • a semiconductor memory device includes a gate including a semiconductor layer extending in a first direction and at least one metal element selected from the group consisting of tungsten (W), molybdenum (Mo), and cobalt (Co).
  • the semiconductor memory device of the second embodiment differs from the first embodiment in that it includes a metal layer provided between the first insulating layer and the gate electrode layer. In the following, a part of the description of the content that overlaps with that of the first embodiment will be omitted.
  • 16(a) and 16(b) are schematic cross-sectional views of the memory cell array of the semiconductor memory device of the second embodiment.
  • 16(a) and 16(b) are diagrams corresponding to FIGS. 2(a) and 2(b) of the first embodiment.
  • FIG. 16(a) is a yz sectional view of the memory cell array 200.
  • FIG. FIG. 16(a) is a DD' section of FIG. 16(b).
  • 16B is an xy sectional view of the memory cell array 200.
  • FIG. FIG. 16(b) is a CC′ section of FIG. 16(a).
  • the area surrounded by broken lines is one memory cell.
  • FIG. 17 is a schematic cross-sectional view of a memory cell of the semiconductor memory device of the second embodiment.
  • FIG. 17 is an enlarged cross-sectional view of part of the memory cell.
  • the memory cell array 200 includes word lines WL, semiconductor layers 10, interlayer insulating layers 12, tunnel insulating layers 14, charge storage layers 16, first A block insulating layer 18 , a second block insulating layer 19 , a core insulating region 20 and a barrier metal layer 21 are provided.
  • a plurality of word lines WL and a plurality of interlayer insulating layers 12 constitute a laminate 30 .
  • the first block insulating layer 18 includes a first region 18a and a second region 18b.
  • the word line WL is an example of the gate electrode layer.
  • Interlayer insulating layer 12 is an example of a fourth insulating layer.
  • the tunnel insulating layer 14 is an example of a third insulating layer.
  • the first block insulating layer 18 is an example of a first insulating layer.
  • the second block insulating layer 19 is an example of a second insulating layer.
  • Barrier metal layer 21 is an example of a metal layer.
  • the first block insulating layer 18 includes a first region 18a and a second region 18b.
  • the second region 18b is provided between the word line WL and the first region 18a.
  • the first region 18a is an insulating layer.
  • the first region 18a contains aluminum (Al) and oxygen (O).
  • the first region 18a contains aluminum oxide.
  • the first region 18a is, for example, an aluminum oxide layer.
  • the first region 18a is crystalline.
  • the first region 18a is, for example, a crystalline aluminum oxide layer.
  • the thickness of the first region 18a in the y direction from the semiconductor layer 10 toward the word line WL is, for example, 1 nm or more and 5 nm or less.
  • the second region 18b is an insulating layer.
  • the second region 18b is, for example, oxide, oxynitride or nitride.
  • the second region 18b contains at least one element of aluminum (Al), hafnium (Hf), or zirconium (Zr).
  • the second region includes, for example, at least one element of oxygen (O) and nitrogen (N).
  • the second region 18b contains, for example, aluminum nitride, aluminum oxynitride, aluminum oxide, aluminum silicate, hafnium silicate, nitrogen-added hafnium silicate, or zirconium silicate.
  • the second region 18b is, for example, an aluminum nitride layer, an aluminum oxynitride layer, an aluminum oxide layer, an aluminum silicate layer, a hafnium silicate layer, a nitrogen-added hafnium silicate layer, or a zirconium silicate layer.
  • the second region 18b is amorphous.
  • the second region 18b is, for example, an amorphous aluminum nitride layer, an amorphous aluminum oxynitride layer, an amorphous aluminum oxide layer, an amorphous aluminum silicate layer, or an amorphous hafnium silicate. layer, an amorphous nitrogen-doped hafnium silicate layer, or an amorphous zirconium silicate layer.
  • the second region 18b contains boron (B), for example.
  • the boron atom concentration of the second region 18b is, for example, higher than the boron atom concentration of the first region 18a.
  • the second region 18b contains fluorine (F), for example.
  • the fluorine atom concentration of the second region 18b is, for example, higher than the fluorine atom concentration of the first region 18a.
  • the thickness of the second region 18b in the y direction from the semiconductor layer 10 to the word line WL is thinner than the thickness of the first region 18a in the y direction from the semiconductor layer 10 to the word line WL.
  • the thickness of the second region 18b in the y direction from the semiconductor layer 10 toward the word line WL is, for example, 0.1 nm or more and 1 nm or less.
  • the barrier metal layer 21 is provided between the first block insulating layer 18 and the word line WL. Barrier metal layer 21 is provided between second region 18b and word line WL. Barrier metal layer 21 is in contact with second region 18b. Barrier metal layer 21 is in contact with word line WL.
  • the barrier metal layer 21 is a metal layer.
  • the barrier metal layer 21 contains titanium (Ti) and nitrogen (N), for example.
  • the barrier metal layer 21 contains titanium nitride, for example.
  • the barrier metal layer 21 is, for example, a titanium nitride layer.
  • the thickness of the barrier metal layer 21 is, for example, 1 nm or more and 5 nm or less.
  • 18 and 19 are schematic cross-sectional views showing an example of the method for manufacturing the semiconductor memory device of the second embodiment. 18 and 19 each show a cross section corresponding to FIG. 16(a). 18 and 19 are diagrams showing an example of a method of manufacturing the memory cell array 200 of the semiconductor memory device.
  • An example of the method for manufacturing the semiconductor memory device of the second embodiment is the same as the example of the method for manufacturing the semiconductor memory device of the second embodiment until the aluminum nitride film 68 is formed on the aluminum oxide film 66. is.
  • a titanium nitride film 69 is formed on the aluminum nitride film 68 (FIG. 18).
  • the titanium nitride film 69 is formed by ALD, for example. Titanium nitride film 69 finally becomes barrier metal layer 21 .
  • a tungsten film 70 is formed on the titanium nitride film 69 (FIG. 19).
  • the tungsten film 70 is formed by, for example, the CVD method.
  • the tungsten film 70 finally becomes the word line WL.
  • tungsten film 70 for example, diborane (B 2 H 6 ) and tungsten hexafluoride (WF 6 ) are used as raw material gases.
  • FIG. 20 is a schematic cross-sectional view of a memory cell of a semiconductor memory device as a comparative example of the second embodiment.
  • FIG. 20 is a diagram corresponding to FIG. 17 of the semiconductor memory device of the second embodiment.
  • the semiconductor memory device of the comparative example differs from the semiconductor memory device of the second embodiment shown in FIG. 17 in that the first block insulating layer 18 does not include the amorphous second region 18b.
  • the barrier metal layer 21 has a function of suppressing diffusion of impurities from the word line WL side to the charge storage layer 16 side.
  • the barrier metal layer 21 may lack the effect of suppressing diffusion of impurities.
  • leakage current between the charge storage layer 16 and the word line WL increases.
  • the leakage current between the charge storage layer 16 and the word line WL increases, the characteristics of the memory cell deteriorate. If the leak current between the charge storage layer 16 and the word line WL increases, for example, the charge retention characteristics, erasing characteristics, writing characteristics, etc. of the memory cell deteriorate.
  • Impurities that diffuse from the word line WL side to the charge storage layer 16 side are, for example, boron (B) and fluorine (F) contained in the raw material gas when forming the word line WL.
  • the reason why the barrier metal layer 21 is insufficient in the effect of suppressing the diffusion of impurities is that the barrier metal layer 21 is insufficient in flatness.
  • the three-dimensional NAND flash memory of the second embodiment includes an amorphous second region 18b between the first region 18a of the first block insulating layer 18 and the barrier metal layer 21, Diffusion of impurities from the word line WL side to the charge storage layer 16 side is suppressed. Therefore, for example, an increase in leak current between the charge storage layer 16 and the word line WL can be suppressed. Therefore, deterioration of memory cell characteristics can be suppressed.
  • the flatness of the barrier metal layer 21 is improved.
  • the thickness of the second region 18b is preferably thick. Therefore, the thickness of the second region 18b in the y direction from the semiconductor layer 10 toward the word line WL is preferably 0.1 nm or more, more preferably 0.2 nm or more.
  • the thickness of the second region 18b is preferably thin. Therefore, the thickness of the second region 18b in the y direction from the semiconductor layer 10 toward the word line WL is preferably 1 nm or less, more preferably 0.5 nm or less.
  • the second embodiment it is possible to provide a semiconductor memory device in which the diffusion of impurities from the word line is suppressed and the characteristics can be improved.
  • the case where the interlayer insulating layer 12 is provided between the word lines WL has been described as an example.
  • a structure in which the semiconductor layer 10 is surrounded by word lines WL has been described as an example, but a structure in which the semiconductor layer 10 is sandwiched between word lines WL divided into two is also possible. is. With this structure, the number of memory cells in stack 30 can be doubled.
  • the structure in which one semiconductor layer 10 is provided in one memory hole 54 has been described as an example.
  • a structure in which 10 is provided is also possible. With this structure, it is possible to more than double the number of memory cells in the stack 30 .
  • the charge storage layer is an insulating layer
  • the charge storage layer may be a conductive layer.

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Abstract

実施形態の半導体記憶装置は、第１の方向に延びる半導体層と、タングステン（Ｗ）、モリブデン（Ｍｏ）、及びコバルト（Ｃｏ）からなる群から選ばれる少なくとも一つの金属元素を含むゲート電極層と、半導体層とゲート電極層との間に設けられた電荷蓄積層と、電荷蓄積層とゲート電極層との間に設けられ、アルミニウム（Ａｌ）及び酸素（Ｏ）を含む第１の領域を含み、ゲート電極層に接する第１の絶縁層と、を備える。

Description

半導体記憶装置
　本発明の実施形態は、半導体記憶装置に関する。
　メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリでは、例えば、複数の絶縁層と複数のゲート電極層とが交互に積層された積層体に、積層体を貫通するメモリ穴が形成されている。メモリ穴の中に電荷蓄積層と半導体層を形成することで、複数のメモリセルが直列に接続されたメモリストリングが形成される。電荷蓄積層に保持される電荷の量を制御することで、メモリセルにデータが記憶される。
米国特許第１０５６６２８０号明細書
　本発明が解決しようとする課題は、特性の向上が可能な半導体記憶装置を提供することにある。
　実施形態の半導体記憶装置は、第１の方向に延びる半導体層と、タングステン（Ｗ）、モリブデン（Ｍｏ）、及びコバルト（Ｃｏ）からなる群から選ばれる少なくとも一つの金属元素を含むゲート電極層と、前記半導体層と前記ゲート電極層との間に設けられた電荷蓄積層と、前記電荷蓄積層と前記ゲート電極層との間に設けられ、アルミニウム（Ａｌ）及び酸素（Ｏ）を含む第１の領域を含み、前記ゲート電極層に接する第１の絶縁層と、を備える。
第１の実施形態の半導体記憶装置のメモリセルアレイの回路図。 第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第１の実施形態の半導体記憶装置のメモリセルの模式断面図。 第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の比較例の半導体記憶装置のメモリセルの模式断面図。 第２の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第２の実施形態の半導体記憶装置のメモリセルの模式断面図。 第２の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。 第２の実施形態の比較例の半導体記憶装置のメモリセルの模式断面図。
　以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
　また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とは、例えば、図面内での相対的位置関係を示す用語である。「上」、又は、「下」という用語は、必ずしも、重力に対する位置関係を規定する用語ではない。
　本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ－ｒａｙ　Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）や電子エネルギー損失分光法（Ｅｌｅｃｔｒｏｎ　Ｅｎｅｒｇｙ　Ｌｏｓｓ　Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＥＬＳ）などにより行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、半導体記憶装置を構成する部材の構成物質の結晶系の同定、結晶系の存在割合の大小比較には、例えば、透過型電子顕微鏡やＸ線回折分析（Ｘ－ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ：ＸＲＤ）や電子線回折分析（Ｅｌｅｃｔｒｏｎ　Ｂｅａｍ　Ｄｉｆｆｒａｃｔｉｏｎ：ＥＢＤ）やＸ線光電分光分析（Ｘ－ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）や放射光Ｘ線散乱解析（Ｓｙｎｃｈｒｏｔｒｏｎ　Ｒａｄｉａｔｉｏｎ　Ｘ－ｒａｙ　Ａｂｓｏｒｐｔｉｏｎ　Ｆｉｎｅ　Ｓｔｒｕｃｔｕｒｅ：ＸＡＦＳ）を用いることが可能である。また、半導体記憶装置を構成する部材が結晶質であるか非晶質であるかは、例えば、ＴＥＭで得られる画像から判断することが可能である。
（第１の実施形態）
　第１の実施形態の半導体記憶装置は、第１の方向に延びる半導体層と、タングステン（Ｗ）、モリブデン（Ｍｏ）、及びコバルト（Ｃｏ）からなる群から選ばれる少なくとも一つの金属元素を含むゲート電極層と、半導体層とゲート電極層との間に設けられた電荷蓄積層と、電荷蓄積層とゲート電極層との間に設けられ、アルミニウム（Ａｌ）及び酸素（Ｏ）を含む第１の領域を含み、ゲート電極層に接する第１の絶縁層と、を備える。
　第１の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリである。第１の実施形態の半導体記憶装置のメモリセルは、いわゆる、Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｎｉｔｒｉｄｅ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ型（ＭＯＮＯＳ型）のメモリセルである。
　図１は、第１の実施形態の半導体記憶装置のメモリセルアレイの回路図である。
　第１の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ１００は、図１に示すように複数のワード線ＷＬ、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、及び、複数のメモリストリングＭＳを備える。
　複数のワード線ＷＬが、互いに離間してｚ方向に配置される。複数のワード線ＷＬがｚ方向に積層して配置される。複数のメモリストリングＭＳは、ｚ方向に延びる。複数のビット線ＢＬは、例えば、ｘ方向に延びる。
　以下、ｘ方向を第３の方向、ｙ方向を第２の方向、ｚ方向を第１の方向と定義する。ｘ方向、ｙ方向、ｚ方向は互いに交差し、例えば、互いに垂直である。
　図１に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセル、及び、ドレイン選択トランジスタＳＤＴを備える。１本のビット線ＢＬと１本のドレイン選択ゲート線ＳＧＤを選択することにより１本のメモリストリングＭＳが選択され、１個のワード線ＷＬを選択することにより１個のメモリセルが選択可能となる。ワード線ＷＬは、メモリセルを構成するメモリセルトランジスタＭＴのゲート電極である。
　図２（ａ）、図２（ｂ）は、第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図２（ａ）、図２（ｂ）は、図１のメモリセルアレイ１００の中の、例えば点線で囲まれる一個のメモリストリングＭＳの中の複数のメモリセルの断面を示す。
　図２（ａ）は、メモリセルアレイ１００のｙｚ断面図である。図２（ａ）は、図２（ｂ）のＢＢ’断面である。図２（ｂ）は、メモリセルアレイ１００のｘｙ断面図である。図２（ｂ）は、図２（ａ）のＡＡ’断面である。図２（ａ）中、破線で囲まれた領域が、１個のメモリセルである。
　図３は、第１の実施形態の半導体記憶装置のメモリセルの模式断面図である。図３は、メモリセルの一部の拡大断面図である。
　メモリセルアレイ１００は、図２（ａ）、図２（ｂ）、図３に示すように、ワード線ＷＬ、半導体層１０、層間絶縁層１２、トンネル絶縁層１４、電荷蓄積層１６、第１のブロック絶縁層１８、第２のブロック絶縁層１９、コア絶縁領域２０を備える。
　複数のワード線ＷＬと複数の層間絶縁層１２が積層体３０を構成する。第１のブロック絶縁層１８は、第１の領域１８ａと第２の領域１８ｂとを含む。
　ワード線ＷＬは、ゲート電極層の一例である。層間絶縁層１２は、第４の絶縁層の一例である。トンネル絶縁層１４は、第３の絶縁層の一例である。第１のブロック絶縁層１８は、第１の絶縁層の一例である。第２のブロック絶縁層１９は、第２の絶縁層の一例である。
　メモリセルアレイ１００は、例えば、図示しない半導体基板の上に設けられる。半導体基板は、ｘ方向及びｙ方向に平行な表面を有する。
　ワード線ＷＬと層間絶縁層１２は、半導体基板の上に、ｚ方向に交互に積層される。ワード線ＷＬは、互いに離間してｚ方向に繰り返し配置される。複数のワード線ＷＬと複数の層間絶縁層１２が積層体３０を構成する。ワード線ＷＬは、メモリセルトランジスタＭＴの制御電極として機能する。
　ワード線ＷＬは、板状の導電体である。ワード線ＷＬは、タングステン（Ｗ）、モリブデン（Ｍｏ）、及びコバルト（Ｃｏ）からなる群から選ばれる少なくとも一つの金属元素を含む。ワード線ＷＬは、例えば、タングステン層、モリブデン層、又はコバルト層である。ワード線ＷＬのｚ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。
　層間絶縁層１２は、ワード線ＷＬとワード線ＷＬを分離する。層間絶縁層１２は、ワード線ＷＬとワード線ＷＬを電気的に分離する。
　層間絶縁層１２は、例えば、酸化物、酸窒化物、又は、窒化物である。層間絶縁層１２は、例えば、酸化シリコンである。層間絶縁層１２のｚ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。
　半導体層１０は、積層体３０の中に設けられる。半導体層１０は、ｚ方向に延びる。半導体層１０は、半導体基板の表面に垂直な方向に延びる。
　半導体層１０は、積層体３０を貫通して設けられる。半導体層１０は、複数のワード線ＷＬに囲まれる。半導体層１０は、例えば、円筒状である。半導体層１０は、メモリセルトランジスタＭＴのチャネルとして機能する。
　半導体層１０は、例えば、多結晶の半導体である。半導体層１０は、例えば、多結晶シリコンである。
　トンネル絶縁層１４は、半導体層１０とワード線ＷＬとの間に設けられる。トンネル絶縁層１４は、半導体層１０と複数のワード線ＷＬの内の少なくとも一つとの間に設けられる。トンネル絶縁層１４は、半導体層１０と電荷蓄積層１６との間に設けられる。トンネル絶縁層１４は、ワード線ＷＬと半導体層１０との間に印加される電圧に応じて電荷を通過させる機能を有する。
　トンネル絶縁層１４は、例えば、シリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含む。トンネル絶縁層１４は、例えば、酸化シリコン、窒化シリコン又は酸窒化シリコンを含む。トンネル絶縁層１４は、例えば、酸化シリコン層、窒化シリコン層、及び酸化シリコン層の積層構造である。トンネル絶縁層１４の厚さは、例えば、３ｎｍ以上８ｎｍ以下である。
　電荷蓄積層１６は、トンネル絶縁層１４と第１のブロック絶縁層１８との間に設けられる。電荷蓄積層１６は、トンネル絶縁層１４と第２のブロック絶縁層１９との間に設けられる。
　電荷蓄積層１６は、電荷をトラップして蓄積する機能を有する。電荷は、例えば、電子である。電荷蓄積層１６に蓄積される電荷の量に応じて、メモリセルトランジスタＭＴの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルがデータを記憶することが可能となる。
　例えば、メモリセルトランジスタＭＴの閾値電圧が変化することで、メモリセルトランジスタＭＴがオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
　電荷蓄積層１６は、絶縁層である。電荷蓄積層１６は、例えば、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。電荷蓄積層１６は、例えば、窒化シリコンを含む。電荷蓄積層１６は、例えば、窒化シリコン層である。電荷蓄積層１６の厚さは、例えば、３ｎｍ以上１０ｎｍ以下である。
　第１のブロック絶縁層１８及び第２のブロック絶縁層１９は、トンネル絶縁層１４とワード線ＷＬとの間に設けられる。第１のブロック絶縁層１８及び第２のブロック絶縁層１９は、電荷蓄積層１６とワード線ＷＬとの間に設けられる。第１のブロック絶縁層１８及び第２のブロック絶縁層１９は、電荷蓄積層１６とワード線ＷＬとの間に流れる電流を阻止する機能を有する。
　第１のブロック絶縁層１８のｙ方向の厚さは、例えば、１ｎｍ以上８ｎｍ以下である。第２のブロック絶縁層１９のｙ方向の厚さは、例えば、３ｎｍ以上８ｎｍ以下である。
　第１のブロック絶縁層１８は、電荷蓄積層１６とワード線ＷＬとの間に設けられる。第１のブロック絶縁層１８は、第２のブロック絶縁層１９とワード線ＷＬとの間に設けられる。第１のブロック絶縁層１８は、ワード線ＷＬに接する。
　層間絶縁層１２は、ワード線ＷＬのｚ方向に設けられる。ｚ方向において、ワード線ＷＬと層間絶縁層１２との間に、第１のブロック絶縁層１８が設けられる。
　第１のブロック絶縁層１８は、第１の領域１８ａ及び第２の領域１８ｂを含む。第２の領域１８ｂは、ワード線ＷＬと第１の領域１８ａとの間に設けられる。
　第１の領域１８ａは絶縁層である。第１の領域１８ａは、アルミニウム（Ａｌ）及び酸素（Ｏ）を含む。第１の領域１８ａは、酸化アルミニウムを含む。第１の領域１８ａは、例えば、酸化アルミニウム層である。
　第１の領域１８ａは結晶質である。第１の領域１８ａは、例えば、結晶質の酸化アルミニウム層である。
　第１の領域１８ａの、半導体層１０からワード線ＷＬに向かうｙ方向の厚さは、例えば、１ｎｍ以上５ｎｍ以下である。
　第２の領域１８ｂは絶縁層である。第２の領域１８ｂは、例えば、酸化物、酸窒化物、又は、窒化物である。第２の領域１８ｂは、例えば、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、又はジルコニウム（Ｚｒ）の少なくともいずれか一つの元素を含む。第２の領域は、例えば、酸素（Ｏ）又は窒素（Ｎ）の少なくともいずれか一つの元素を含む。
　第２の領域１８ｂは、例えば、窒化アルミニウム、酸窒化アルミニウム、酸化アルミニウム、ケイ酸アルミニウム（ａｌｕｍｉｎｉｎｕｍ　ｓｉｌｉｃａｔｅ）、ケイ酸ハフニウム（ｈａｆｎｉｕｍ　ｓｉｌｉｃａｔｅ）、窒素添加ケイ酸ハフニウム、又はケイ酸ジルコニウム（ｚｉｒｃｏｎｉｕｍ　ｓｉｌｉｃａｔｅ）を含む。第２の領域１８ｂは、例えば、窒化アルミニウム層、酸窒化アルミニウム層、酸化アルミニウム層、ケイ酸アルミニウム層、ケイ酸ハフニウム層、窒素添加ケイ酸ハフニウム層、又はケイ酸ジルコニウム層である。
　第２の領域１８ｂは非晶質（アモルファス）である。第２の領域１８ｂは、例えば、非晶質の窒化アルミニウム層、非晶質の酸窒化アルミニウム層、非晶質の酸化アルミニウム層、非晶質のケイ酸アルミニウム層、非晶質のケイ酸ハフニウム層、非晶質の窒素添加ケイ酸ハフニウム層、又は非晶質のケイ酸ジルコニウム層である。
　第２の領域１８ｂは、例えば、ボロン（Ｂ）を含む。第２の領域１８ｂのボロン原子濃度は、例えば、第１の領域１８ａのボロン原子濃度よりも高い。
　第２の領域１８ｂは、例えば、フッ素（Ｆ）を含む。第２の領域１８ｂのフッ素原子濃度は、例えば、第１の領域１８ａのフッ素原子濃度よりも高い。
　第２の領域１８ｂの、半導体層１０からワード線ＷＬに向かうｙ方向の厚さは、第１の領域１８ａの、半導体層１０からワード線ＷＬに向かうｙ方向の厚さよりも薄い。第２の領域１８ｂの、半導体層１０からワード線ＷＬに向かうｙ方向の厚さは、例えば、０．１ｎｍ以上１ｎｍ以下である。
　第２のブロック絶縁層１９は、電荷蓄積層１６と第１のブロック絶縁層１８との間に設けられる。第２のブロック絶縁層１９は、層間絶縁層１２と半導体層１０との間に設けられる。第２のブロック絶縁層１９は、層間絶縁層１２と電荷蓄積層１６との間に設けられる。
　第２のブロック絶縁層１９は、絶縁層である。第２のブロック絶縁層１９は、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。第２のブロック絶縁層１９は、例えば、酸化シリコンを含む。
　第２のブロック絶縁層１９のｙ方向の厚さは、例えば、３ｎｍ以上８ｎｍ以下である。
　コア絶縁領域２０は、積層体３０の中に設けられる。コア絶縁領域２０は、ｚ方向に延びる。コア絶縁領域２０は、積層体３０を貫通して設けられる。コア絶縁領域２０は、半導体層１０に囲まれる。コア絶縁領域２０は、複数のワード線ＷＬに囲まれる。コア絶縁領域２０は、柱状である。コア絶縁領域２０は、例えば、円柱状である。
　コア絶縁領域２０は、例えば、酸化物、酸窒化物、又は、窒化物である。コア絶縁領域２０は、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。コア絶縁領域２０は、例えば、酸化シリコンである。
　次に、第１の実施形態の半導体記憶装置の製造方法の一例について説明する。
　図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、及び図１４は、第１の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図である。図４～図１４は、それぞれ、図２（ａ）に対応する断面を示す。図４～図１４は、半導体記憶装置のメモリセルアレイ１００の製造方法の一例を示す図である。
　最初に、図示しない半導体基板の上に、酸化シリコン層５０と窒化シリコン層５２とを交互に積層する（図４）。複数の酸化シリコン層５０と複数の窒化シリコン層５２とがｚ方向に交互に積層された積層構造３１が形成される。積層構造３１の一部は最終的に積層体３０となる。
　酸化シリコン層５０と窒化シリコン層５２は、例えば、Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。酸化シリコン層５０の一部は、最終的に層間絶縁層１２となる。
　次に、酸化シリコン層５０と窒化シリコン層５２にメモリ穴５４を形成する（図５）。メモリ穴５４は、積層構造３１を貫通し、ｚ方向に延びる。メモリ穴５４は、例えば、リソグラフィ法とＲｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。
　次に、メモリ穴５４の内壁に酸化シリコン膜５６を形成する（図６）。酸化シリコン膜５６は、例えば、ＣＶＤ法により形成する。酸化シリコン膜５６は、最終的に第２のブロック絶縁層１９となる。
　次に、酸化シリコン膜５６の上に窒化シリコン膜５８を形成する（図７）。窒化シリコン膜５８は、例えば、Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ法（ＡＬＤ法）により形成する。窒化シリコン膜５８は、最終的に電荷蓄積層１６となる。
　次に、窒化シリコン膜５８の上に積層絶縁膜６０を形成する（図８）。積層絶縁膜６０は、例えば、酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜の積層膜である。
　積層絶縁膜６０は、例えば、ＣＶＤ法により形成する。積層絶縁膜６０は、最終的にトンネル絶縁層１４となる。
　次に、積層絶縁膜６０の上に多結晶シリコン膜６２を形成する（図９）。多結晶シリコン膜６２は、例えば、ＣＶＤ法により形成する。多結晶シリコン膜６２は、最終的に半導体層１０となる。
　次に、メモリ穴５４を、酸化シリコン膜６４で埋め込む（図１０）。多結晶シリコン膜６２の上に酸化シリコン膜６４を形成する。酸化シリコン膜６４は、例えば、ＣＶＤ法により形成する。酸化シリコン膜６４は、最終的にコア絶縁領域２０となる。
　次に、図示しないエッチング用の溝を用いて、窒化シリコン層５２をウェットエッチングにより選択的に除去する（図１１）。ウェットエッチングには、例えば、リン酸溶液を用いる。窒化シリコン層５２を、酸化シリコン層５０及び酸化シリコン膜５６に対して選択的にエッチングする。
　次に、窒化シリコン層５２が除去された領域に、酸化アルミニウム膜６６を形成する（図１２）。酸化アルミニウム膜６６は、例えば、ＡＬＤ法により形成する。酸化アルミニウム膜６６は、最終的に第１のブロック絶縁層１８の第１の領域１８ａとなる。
　次に、結晶化アニールを行う。結晶化アニールは、例えば、不活性ガス雰囲気で１０００℃の温度で行われる。結晶化アニールにより酸化アルミニウム膜６６が結晶質となる。
　次に、酸化アルミニウム膜６６の上に、窒化アルミニウム膜６８を形成する（図１３）。
　窒化アルミニウム膜６８は、例えば、ＡＬＤ法により形成する。
　また、窒化アルミニウム膜６８は、例えば、非晶質の酸化アルミニウム膜を形成した後、非晶質の酸化アルミニウム膜を窒化処理することにより形成する。非晶質の酸化アルミニウム膜は、例えば、ＡＬＤ法により形成する。窒化処理は、例えば、熱窒化又はプラズマ窒化により行う。熱窒化は、例えば、アンモニア雰囲気中で行う。プラズマ窒化は、例えば、窒素雰囲気中で行う。
　窒化アルミニウム膜６８は非晶質である。窒化アルミニウム膜６８は、最終的に第１のブロック絶縁層１８の第２の領域１８ｂとなる。
　次に、窒化アルミニウム膜６８の上に、タングステン膜７０を形成する（図１４）。タングステン膜７０は、例えば、ＣＶＤ法により形成される。タングステン膜７０は、最終的にワード線ＷＬとなる。
　タングステン膜７０を形成する際、例えば、原料ガスとしてジボラン（Ｂ２Ｈ６）及び六フッ化タングステン（ＷＦ６）を用いる。
　以上の製造方法により、第１の実施形態の半導体記憶装置のメモリセルアレイ１００が製造される。
　次に、第１の実施形態の半導体記憶装置の作用及び効果について説明する。
　図１５は、第１の実施形態の比較例の半導体記憶装置のメモリセルの模式断面図である。図１５は、第１の実施形態の半導体記憶装置の図３に対応する図である。
　比較例の半導体記憶装置は、第１のブロック絶縁層１８が非晶質の第２の領域１８ｂを含まない点、及び、第１のブロック絶縁層１８とワード線ＷＬとの間に、バリアメタル層２１が設けられる点で、図３に示した第１の実施形態の半導体記憶装置と異なる。
　バリアメタル層２１は、金属層である。バリアメタル層２１は、例えば、チタン（Ｔｉ）及び窒素（Ｎ）を含む。バリアメタル層２１は、例えば、窒化チタンを含む。バリアメタル層２１は、例えば、窒化チタン層である。バリアメタル層２１の厚さは、例えば、１ｎｍ以上５ｎｍ以下である。
　上下方向（ｚ方向）に対向する２つの層間絶縁層１２の間の距離が一定であると仮定すると、バリアメタル層２１を設けることにより、ワード線ＷＬの上下方向の厚さが薄くなる。なお、バリアメタル層２１の電気抵抗率は、ワード線ＷＬの電気抵抗率よりも高い。
　ワード線ＷＬの上下方向の厚さが薄くなるとワード線ＷＬの電気抵抗が高くなり、例えば、メモリセルトランジスタＭＴの動作に遅延が生じるおそれがある。メモリセルトランジスタＭＴの動作に遅延が生じると、例えば、３次元ＮＡＮＤフラッシュメモリの高速動作が困難となる。したがって、バリアメタル層２１を省略し、ワード線ＷＬの上下方向の厚さを厚くすることが望ましい。
　もっとも、バリアメタル層２１は、ワード線ＷＬ側から電荷蓄積層１６側への不純物の拡散を抑制する機能を備える。ワード線ＷＬ側から電荷蓄積層１６側へ不純物が拡散すると、例えば、電荷蓄積層１６とワード線ＷＬとの間のリーク電流が大きくなる。
　電荷蓄積層１６とワード線ＷＬとの間のリーク電流が大きくなると、メモリセルの特性が劣化する。電荷蓄積層１６とワード線ＷＬとの間のリーク電流が大きくなると、例えば、メモリセルの電荷保持特性、消去特性、書き込み特性等が劣化する。
　ワード線ＷＬ側から電荷蓄積層１６側へ拡散する不純物は、例えば、ワード線ＷＬを形成する際の原料ガス中に含まれるボロン（Ｂ）やフッ素（Ｆ）である。
　第１の実施形態の３次元ＮＡＮＤフラッシュメモリは、第１のブロック絶縁層１８とワード線ＷＬとの間に、バリアメタル層を設けない。したがって、ワード線ＷＬの上下方向の厚さを厚くすることが可能となる。よって、ワード線ＷＬの電気抵抗が低くなり、例えば、３次元ＮＡＮＤフラッシュメモリの高速動作が可能となる。
　そして、第１の実施形態の３次元ＮＡＮＤフラッシュメモリは、第１のブロック絶縁層１８が、非晶質の第２の領域１８ｂを備える。第１の実施形態の３次元ＮＡＮＤフラッシュメモリは、非晶質の第２の領域１８ｂを備えることで、ワード線ＷＬ側から電荷蓄積層１６側への不純物の拡散が抑制される。したがって、例えば、電荷蓄積層１６とワード線ＷＬとの間のリーク電流が大きくなることを抑制できる。よって、メモリセルの特性の劣化を抑制できる。
　非晶質の第２の領域１８ｂを備えることで、ワード線ＷＬ側から電荷蓄積層１６側への不純物の拡散が抑制されるメカニズムは、必ずしも明らかではない。しかし、例えば、非晶質の第２の領域１８ｂが不純物の拡散バリアとなることが考えられる。
　ワード線ＷＬ側から電荷蓄積層１６側への不純物の拡散を抑制する観点から、第２の領域１８ｂの、半導体層１０からワード線ＷＬに向かうｙ方向の厚さは、０．１ｎｍ以上であることが好ましく、０．２ｎｍ以上であることがより好ましい。
　ワード線ＷＬの電気抵抗を低くする観点から、第２の領域１８ｂの厚さは薄いことが好ましい。したがって、第２の領域１８ｂの、半導体層１０からワード線ＷＬに向かうｙ方向の厚さは、１ｎｍ以下であることが好ましく、０．５ｎｍ以下であることがより好ましい。
　第２の領域１８ｂがワード線ＷＬ側から電荷蓄積層１６側への不純物の拡散を抑制することで、第２の領域１８ｂの不純物濃度は、第１の領域１８ａの不純物濃度よりも高くなる。例えば、第２の領域１８ｂのボロン原子濃度は、第１の領域１８ａのボロン原子濃度よりも高い。また、例えば、第２の領域１８ｂのフッ素原子濃度は、第１の領域１８ａのフッ素原子濃度よりも高い。
　以上、第１の実施形態によれば、ワード線の抵抗が低減し、特性の向上が可能な半導体記憶装置を提供することができる。
（第２の実施形態）
　第２の実施形態の半導体記憶装置は、第１の方向に延びる半導体層と、タングステン（Ｗ）、モリブデン（Ｍｏ）、及びコバルト（Ｃｏ）からなる群から選ばれる少なくとも一つの金属元素を含むゲート電極層と、半導体層とゲート電極層との間に設けられた電荷蓄積層と、電荷蓄積層とゲート電極層との間に設けられ、アルミニウム（Ａｌ）及び酸素（Ｏ）を含む第１の領域と、第１の領域とゲート電極層との間に設けられた第２の領域を含み、第１の領域は結晶質、第２の領域は非晶質である第１の絶縁層と、第１の絶縁層とゲート電極層との間に設けられ、第２の領域及びゲート電極層に接し、チタン（Ｔｉ）及び窒素（Ｎ）を含む金属層と、を備える。第２の実施形態の半導体記憶装置は、第１の絶縁層と、ゲート電極層との間に設けられた金属層を備える点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
　図１６（ａ）、図１６（ｂ）は、第２の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図１６（ａ）、図１６（ｂ）は、第１の実施形態の図２（ａ）、図２（ｂ）に対応する図である。
　図１６（ａ）は、メモリセルアレイ２００のｙｚ断面図である。図１６（ａ）は、図１６（ｂ）のＤＤ’断面である。図１６（ｂ）は、メモリセルアレイ２００のｘｙ断面図である。図１６（ｂ）は、図１６（ａ）のＣＣ’断面である。図１６（ａ）中、破線で囲まれた領域が、１個のメモリセルである。
　図１７は、第２の実施形態の半導体記憶装置のメモリセルの模式断面図である。図１７は、メモリセルの一部の拡大断面図である。
　メモリセルアレイ２００は、図１６（ａ）、図１６（ｂ）、図１７に示すように、ワード線ＷＬ、半導体層１０、層間絶縁層１２、トンネル絶縁層１４、電荷蓄積層１６、第１のブロック絶縁層１８、第２のブロック絶縁層１９、コア絶縁領域２０、バリアメタル層２１を備える。
　複数のワード線ＷＬと複数の層間絶縁層１２が積層体３０を構成する。第１のブロック絶縁層１８は、第１の領域１８ａと第２の領域１８ｂとを含む。
　ワード線ＷＬは、ゲート電極層の一例である。層間絶縁層１２は、第４の絶縁層の一例である。トンネル絶縁層１４は、第３の絶縁層の一例である。第１のブロック絶縁層１８は、第１の絶縁層の一例である。第２のブロック絶縁層１９は、第２の絶縁層の一例である。バリアメタル層２１は、金属層の一例である。
　第１のブロック絶縁層１８は、第１の領域１８ａ及び第２の領域１８ｂを含む。第２の領域１８ｂは、ワード線ＷＬと第１の領域１８ａとの間に設けられる。
　第１の領域１８ａは絶縁層である。第１の領域１８ａは、アルミニウム（Ａｌ）及び酸素（Ｏ）を含む。第１の領域１８ａは、酸化アルミニウムを含む。第１の領域１８ａは、例えば、酸化アルミニウム層である。
　第１の領域１８ａは結晶質である。第１の領域１８ａは、例えば、結晶質の酸化アルミニウム層である。
　第１の領域１８ａの、半導体層１０からワード線ＷＬに向かうｙ方向の厚さは、例えば、１ｎｍ以上５ｎｍ以下である。
　第２の領域１８ｂは絶縁層である。第２の領域１８ｂは、例えば、酸化物、酸窒化物、又は、窒化物である。第２の領域１８ｂは、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、又はジルコニウム（Ｚｒ）の少なくともいずれか一つの元素を含む。第２の領域は、例えば、酸素（Ｏ）又は窒素（Ｎ）の少なくともいずれか一つの元素を含む。
　第２の領域１８ｂは、例えば、窒化アルミニウム、酸窒化アルミニウム、酸化アルミニウム、ケイ酸アルミニウム、ケイ酸ハフニウム、窒素添加ケイ酸ハフニウム、又はケイ酸ジルコニウムを含む。第２の領域１８ｂは、例えば、窒化アルミニウム層、酸窒化アルミニウム層、酸化アルミニウム層、ケイ酸アルミニウム層、ケイ酸ハフニウム層、窒素添加ケイ酸ハフニウム層、又はケイ酸ジルコニウム層である。
　第２の領域１８ｂは非晶質（アモルファス）である。第２の領域１８ｂは、例えば、非晶質の窒化アルミニウム層、非晶質の酸窒化アルミニウム層、非晶質の酸化アルミニウム層、非晶質のケイ酸アルミニウム層、非晶質のケイ酸ハフニウム層、非晶質の窒素添加ケイ酸ハフニウム層、又は非晶質のケイ酸ジルコニウム層である。
　第２の領域１８ｂは、例えば、ボロン（Ｂ）を含む。第２の領域１８ｂのボロン原子濃度は、例えば、第１の領域１８ａのボロン原子濃度よりも高い。
　第２の領域１８ｂは、例えば、フッ素（Ｆ）を含む。第２の領域１８ｂのフッ素原子濃度は、例えば、第１の領域１８ａのフッ素原子濃度よりも高い。
　第２の領域１８ｂの、半導体層１０からワード線ＷＬに向かうｙ方向の厚さは、第１の領域１８ａの、半導体層１０からワード線ＷＬに向かうｙ方向の厚さよりも薄い。第２の領域１８ｂの、半導体層１０からワード線ＷＬに向かうｙ方向の厚さは、例えば、０．１ｎｍ以上１ｎｍ以下である。
　バリアメタル層２１は、第１のブロック絶縁層１８とワード線ＷＬとの間に設けられる。バリアメタル層２１は、第２の領域１８ｂとワード線ＷＬとの間に設けられる。バリアメタル層２１は、第２の領域１８ｂに接する。バリアメタル層２１は、ワード線ＷＬに接する。
　バリアメタル層２１は、金属層である。バリアメタル層２１は、例えば、チタン（Ｔｉ）及び窒素（Ｎ）を含む。バリアメタル層２１は、例えば、窒化チタンを含む。バリアメタル層２１は、例えば、窒化チタン層である。バリアメタル層２１の厚さは、例えば、１ｎｍ以上５ｎｍ以下である。
　次に、第２の実施形態の半導体記憶装置の製造方法の一例について説明する。
　図１８及び図１９は、第２の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図である。図１８及び図１９は、それぞれ、図１６（ａ）に対応する断面を示す。図１８及び図１９は、半導体記憶装置のメモリセルアレイ２００の製造方法の一例を示す図である。
　第２の実施形態の半導体記憶装置の製造方法の一例は、酸化アルミニウム膜６６の上に、窒化アルミニウム膜６８を形成するまでは、第２の実施形態の半導体記憶装置の製造方法の一例と同様である。
　次に、窒化アルミニウム膜６８の上に、窒化チタン膜６９を形成する（図１８）。窒化チタン膜６９は、例えば、ＡＬＤ法により形成される。窒化チタン膜６９は、最終的にバリアメタル層２１となる。
　次に、窒化チタン膜６９の上に、タングステン膜７０を形成する（図１９）。タングステン膜７０は、例えば、ＣＶＤ法により形成される。タングステン膜７０は、最終的にワード線ＷＬとなる。
　タングステン膜７０を形成する際、例えば、原料ガスとしてジボラン（Ｂ２Ｈ６）及び六フッ化タングステン（ＷＦ６）を用いる。
　次に、第２の実施形態の半導体記憶装置の作用及び効果について説明する。
　図２０は、第２の実施形態の比較例の半導体記憶装置のメモリセルの模式断面図である。図２０は、第２の実施形態の半導体記憶装置の図１７に対応する図である。
　比較例の半導体記憶装置は、第１のブロック絶縁層１８が非晶質の第２の領域１８ｂを含まない点で、図１７に示した第２の実施形態の半導体記憶装置と異なる。
　バリアメタル層２１は、ワード線ＷＬ側から電荷蓄積層１６側への不純物の拡散を抑制する機能を備える。比較例の半導体記憶装置では、バリアメタル層２１による不純物の拡散を抑制する効果が不足する場合がある。
　このため、例えば、電荷蓄積層１６とワード線ＷＬとの間のリーク電流が大きくなるという問題が生じる。電荷蓄積層１６とワード線ＷＬとの間のリーク電流が大きくなると、メモリセルの特性が劣化する。電荷蓄積層１６とワード線ＷＬとの間のリーク電流が大きくなると、例えば、メモリセルの電荷保持特性、消去特性、書き込み特性等が劣化する。
　ワード線ＷＬ側から電荷蓄積層１６側へ拡散する不純物は、例えば、ワード線ＷＬを形成する際の原料ガス中に含まれるボロン（Ｂ）やフッ素（Ｆ）である。
　バリアメタル層２１による不純物の拡散を抑制する効果が不足するのは、バリアメタル層２１の平坦性が不足することによると考えられる。
　第２の実施形態の３次元ＮＡＮＤフラッシュメモリは、第１のブロック絶縁層１８の第１の領域１８ａとバリアメタル層２１との間に、非晶質の第２の領域１８ｂを備えることで、ワード線ＷＬ側から電荷蓄積層１６側への不純物の拡散が抑制される。したがって、例えば、電荷蓄積層１６とワード線ＷＬとの間のリーク電流が大きくなることを抑制できる。よって、メモリセルの特性の劣化を抑制できる。
　非晶質の第２の領域１８ｂを備えることで、バリアメタル層２１の平坦性が向上する。バリアメタル層２１の平坦性が向上することにより、バリアメタル層２１による不純物の拡散を抑制する効果が向上すると考えられ。
　バリアメタル層２１の平坦性を向上させ、ワード線ＷＬ側から電荷蓄積層１６側への不純物の拡散を抑制する観点から、第２の領域１８ｂの厚さは厚いことが好ましい。したがって、第２の領域１８ｂの、半導体層１０からワード線ＷＬに向かうｙ方向の厚さは、０．１ｎｍ以上であることが好ましく、０．２ｎｍ以上であることがより好ましい。
　ワード線ＷＬの電気抵抗を低くする観点から、第２の領域１８ｂの厚さは薄いことが好ましい。したがって、第２の領域１８ｂの、半導体層１０からワード線ＷＬに向かうｙ方向の厚さは、１ｎｍ以下であることが好ましく、０．５ｎｍ以下であることがより好ましい。
　以上、第２の実施形態によれば、ワード線からの不純物の拡散が抑制され、特性の向上が可能な半導体記憶装置を提供することができる。
　第１及び第２の実施形態では、ワード線ＷＬの間に、層間絶縁層１２が設けられる場合を例に説明したが、ワード線ＷＬの間は、例えば、空洞であっても構わない。
　第１及び第２の実施形態では、半導体層１０がワード線ＷＬに囲まれる構造を例に説明したが、半導体層１０が２つに分割されたワード線ＷＬに挟まれる構造とすることも可能である。この構造の場合、積層体３０の中のメモリセルの数を２倍にすることが可能となる。
　また、第１及び第２の実施形態では、１つのメモリ穴５４に１つの半導体層１０を設ける構造を例に説明したが、１つのメモリ穴５４に２つ以上に分割された複数の半導体層１０を設ける構造とすることも可能である。この構造の場合、積層体３０の中のメモリセルの数を２倍以上にすることが可能となる。
　また、第１及び第２の実施形態では、電荷蓄積層が絶縁層である場合を例に説明したが、電荷蓄積層は導電層であっても構わない。
　以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０　　　　半導体層
１２　　　　層間絶縁層（第４の絶縁層）
１４　　　　トンネル絶縁層（第３の絶縁層）
１６　　　　電荷蓄積層
１８　　　　第１のブロック絶縁層（第１の絶縁層）
１８ａ　　　第１の領域
１８ｂ　　　第２の領域
１９　　　　第２のブロック絶縁層（第２の絶縁層）
２１　　　　バリアメタル層（金属層）
ＷＬ　　　　ワード線（ゲート電極層）

 

Claims (20)

  1. 　第１の方向に延びる半導体層と、
    　タングステン（Ｗ）、モリブデン（Ｍｏ）、及びコバルト（Ｃｏ）からなる群から選ばれる少なくとも一つの金属元素を含むゲート電極層と、
    　前記半導体層と前記ゲート電極層との間に設けられた電荷蓄積層と、
    　前記電荷蓄積層と前記ゲート電極層との間に設けられ、アルミニウム（Ａｌ）及び酸素（Ｏ）を含む第１の領域を含み、前記ゲート電極層に接する第１の絶縁層と、
    を備える半導体記憶装置。
  2. 　前記第１の絶縁層は、前記第１の領域と前記ゲート電極層との間に設けられ、前記ゲート電極層に接する第２の領域を含み、前記第１の領域は結晶質、前記第２の領域は非晶質である請求項１記載の半導体記憶装置。
  3. 　前記第２の領域は、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、又はジルコニウム（Ｚｒ）の少なくともいずれか一つの元素を含む請求項２記載の半導体記憶装置。
  4. 　前記第２の領域は、酸素（Ｏ）又は窒素（Ｎ）の少なくともいずれか一つの元素を含む請求項３記載の半導体記憶装置。
  5. 　前記第２の領域は、ボロン（Ｂ）又はフッ素（Ｆ）の少なくともいずれか一つの元素を含む請求項２記載の半導体記憶装置。
  6. 　前記第２の領域のボロン原子濃度は前記第１の領域のボロン原子濃度よりも高い、又は、前記第２の領域のフッ素原子濃度は前記第１の領域のフッ素原子濃度よりも高い請求項５記載の半導体記憶装置。
  7. 　前記第２の領域の前記半導体層から前記ゲート電極層へ向かう第２の方向の厚さは、０．１ｎｍ以上１ｎｍ以下である請求項２記載の半導体記憶装置。
  8. 　前記第１の領域の前記半導体層から前記ゲート電極層へ向かう第２の方向の厚さは、１ｎｍ以上５ｎｍ以下である請求項１記載の半導体記憶装置。
  9. 　前記電荷蓄積層と前記第１の絶縁層との間に設けられ、シリコン（Ｓｉ）及び酸素（Ｏ）を含む第２の絶縁層を、更に備える請求項１記載の半導体記憶装置。
  10. 　前記電荷蓄積層と前記半導体層との間に設けられた第３の絶縁層を、更に備える請求項１記載の半導体記憶装置。
  11. 　前記ゲート電極層の前記第１の方向に設けられ、前記ゲート電極層との間に前記第１の絶縁層が設けられた第４の絶縁層を、更に備える請求項１記載の半導体記憶装置。
  12. 　第１の方向に延びる半導体層と、
    　タングステン（Ｗ）、モリブデン（Ｍｏ）、及びコバルト（Ｃｏ）からなる群から選ばれる少なくとも一つの金属元素を含むゲート電極層と、
    　前記半導体層と前記ゲート電極層との間に設けられた電荷蓄積層と、
    　前記電荷蓄積層と前記ゲート電極層との間に設けられ、アルミニウム（Ａｌ）及び酸素（Ｏ）を含む第１の領域と、前記第１の領域と前記ゲート電極層との間に設けられた第２の領域を含み、前記第１の領域は結晶質、前記第２の領域は非晶質である第１の絶縁層と、
    　前記第１の絶縁層と前記ゲート電極層との間に設けられ、前記第２の領域及び前記ゲート電極層に接し、チタン（Ｔｉ）及び窒素（Ｎ）を含む金属層と、
    を備える半導体記憶装置。
  13. 　前記第２の領域は、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、又はジルコニウム（Ｚｒ）の少なくともいずれか一つの元素を含む請求項１２記載の半導体記憶装置。
  14. 　前記第２の領域は、酸素（Ｏ）又は窒素（Ｎ）の少なくともいずれか一つの元素を含む請求項１３記載の半導体記憶装置。
  15. 　前記第２の領域の前記半導体層から前記ゲート電極層へ向かう第２の方向の厚さは、０．１ｎｍ以上１ｎｍ以下である請求項１２記載の半導体記憶装置。
  16. 　前記第１の領域の前記半導体層から前記ゲート電極層へ向かう第２の方向の厚さは、１ｎｍ以上５ｎｍ以下である請求項１２記載の半導体記憶装置。
  17. 　前記電荷蓄積層と前記第１の絶縁層との間に設けられ、シリコン（Ｓｉ）及び酸素（Ｏ）を含む第２の絶縁層を、更に備える請求項１２記載の半導体記憶装置。
  18. 　前記電荷蓄積層と前記半導体層との間に設けられた第３の絶縁層を、更に備える請求項１２記載の半導体記憶装置。
  19. 　前記ゲート電極層の前記第１の方向に設けられ、前記ゲート電極層との間に前記第１の絶縁層が設けられた第４の絶縁層を、更に備える請求項１２記載の半導体記憶装置。
  20. 　前記金属層の前記半導体層から前記ゲート電極層へ向かう第２の方向の厚さは、１ｎｍ以上５ｎｍ以下である請求項１２記載の半導体記憶装置。
     

     
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