CN112164699B - 一种三维结构的nand铁电存储单元及其制备方法 - Google Patents
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Abstract
一种三维结构的NAND铁电存储单元及其制备方法，其中，铁电存储单元包括：由内至外依次设置的氧化物绝缘层、沟道层、沟道缓冲层、铁电层和栅极缓冲层和栅极；沟道层和铁电层之间设置有沟道缓冲层；和/或，铁电层和栅极之间设置有栅极缓冲层。本发明的存储单元，缓冲层具有以下作用：1.可诱导铁电薄膜结晶生成铁电相；2.可减小统一退火结晶时沟道层和铁电层不同结晶特性造成的不利影响，提高沉积薄膜的质量和均一性；3.缓冲层可以提高沟道层的界面性能，并减小漏电流，提高器件抗疲劳性能。故，缓冲层可整体提高三维结构中存储单元的存储性能和均一性，增大存储单元的存储窗口、提高存储单元的疲劳性能并提升多个晶体管存储性能的均一性。
Description
技术领域
本发明设计半导体存储器和集成技术领域，特别涉及一种三维结构的NAND铁电存储单元及其制备方法。
背景技术
新型氧化铪基铁电场效应晶体管(FeFET)是一种利用氧化铪基铁电材料两种极化状态实现沟道调控的新型非易失性存储器。相比于其他传统铁电材料，如PZT和SBT等，氧化铪材料具有CMOS工艺兼容性、high-K特性和更高的集成度。自2011年有报道称在氧化铪基材料中发现了铁电性，多个国家的组织和单位陆续进入此项研究工作。然而，目前所制备出来的器件主要是平面结构，三维结构的氧化铪基FeFET还鲜有报道。随着器件尺寸的进一步缩小所带来的集成问题及材料可靠性问题，三维集成已经成为提高存储器存储密度的一个重要途径。对于现有报道三维结构的氧化铪基FeFET，研究发现，对于同一批制备出来的存储单元，其存储性能具有较大差异，具体表现为：低阈值电压状态下的阈值电压分布不均匀、器件的疲劳和保持性能差异大。电学表征表明，这种存储单元的不均匀性可能来源于铁电层与多晶硅沟道统一退火结晶时结晶生长动力学、界面缺陷产生及分布和电荷捕获差异的共同作用。另一个问题是，当前器件的一个主要短板是其疲劳性能≤105cycling，目前主流的观点是其沟道与铁电材料的界面在循环电场下存在着一个界面层退化问题。当在栅极施加交替写入和擦除脉冲时，这种三维存储单元的不均匀性随工作循环次数的增加将变得更加明显。
发明内容
(一)发明目的
本发明的目的是提供一种提高三维结构中NAND铁电存储单元存储性能和均一性的方法，并提供制备方法。
(二)技术方案
为解决上述问题，本发明的第一方面提供了一种三维结构的NAND铁电存储单元，包括：由内至外依次设置的氧化物绝缘层、沟道层、沟道缓冲层、铁电层和栅极；所述沟道层和所述铁电层之间设置有沟道缓冲层；和/或，所述铁电层和所述栅极之间设置有栅极缓冲层。
进一步地，所述栅极沿所述栅极缓冲层或所述铁电层的长度方向设置有多个；相邻所述栅极之间设置有绝缘层。
进一步地，所述栅极缓冲层的长度方向上一端的所述栅极的远离所述绝缘层的一侧设置有保护层。
进一步地，所述保护层设置有一层或多层。
进一步地，所述沟道缓冲层和所述栅极缓冲层(6)由high-K材料或其它绝缘氧化物材料制成；优选的，所述绝缘氧化物材料为high-K材料。
进一步地，所述沟道缓冲层和所述栅极缓冲层为单层结构或者双层结构；所述单层结构为非晶或多晶制成；所述双层结构的为一层非晶，一层多晶，或两层不同材料的多晶层。
进一步地，所述铁电层由铁电材料制成；所述铁电材料包括Hf0.5Zr0.5O2材料或掺杂氧化铪材料；所述掺杂元素包括Zr、Y、Al、Gd和Si。
本发明的第二方面提供了一种NAND铁电存储单元的制备方法，包括：基底上依次交替沉积多层绝缘层和栅极；在所述交替沉积多层绝缘层和栅极上沉积氧化硅保护层和氧化铝保护层，完成堆叠栅；在所述堆叠栅上刻蚀预设尺寸的通孔直达所述基底；在所述通孔的内壁上依次沉积栅极缓冲层、铁电层、沟道缓冲层、沟道层和氧化物绝缘层；或，栅极缓冲层、铁电层、沟道层和氧化物绝缘层；或，铁电层、沟道缓冲层、沟道层和氧化物绝缘层。
进一步地，制备方法还包括：在所述通孔远离所述基底的一端上沉积源极。
进一步地，在沉积栅极缓冲层、铁电层和沟道缓冲层后，沉积刻蚀保护层。
(三)有益效果
本发明的上述技术方案具有如下有益的技术效果：
通过本发明的存储单元，在铁电层的一侧或两侧设置沟道缓冲层或栅极缓冲层或沟道缓冲层和栅极缓冲层，第一方面可以诱导铁电薄膜结晶生成铁电相；第二方面可以减小统一退火结晶时沟道层和铁电层不同结晶特性造成的不利影响，提高沉积薄膜的质量和均一性；第三方面缓冲层可以提高沟道层的界面性能，并减小漏电流，提高器件抗疲劳性能。因此，缓冲层可以整体提高三维结构中存储单元的存储性能和均一性，具体是增大了存储单元的存储窗口、提高存储单元的疲劳性能并提升多个晶体管存储性能的均一性。
附图说明
图1是本发明实施例1提供的三维结构的NAND铁电存储单元的剖面结构示意图；
图2是是发明实施例2提供的三维结构的NAND铁电存储单元的制作方法的流程图；
图3～图11是发明实施例2提供的三维结构的NAND铁电存储单元的制作示意图。
附图标记：
1：基底；2：绝缘层；3：栅极；4：氧化硅保护层；5：氧化铝保护层；6：栅极缓冲层；7：刻蚀保护层；8：铁电层；9：沟道缓冲层；10：沟道；11：氧化物绝缘层；12：漏极；13：金属线。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
图1是本发明实施例1提供的三维结构的NAND铁电存储单元的剖面结构示意图。
如图1所示，本实施例提供了一种NAND铁电存储单元，包括：由内至外依次设置的氧化物绝缘层、沟道层、沟道缓冲层、铁电层和栅极；所述沟道层和所述铁电层之间设置有沟道缓冲层；和/或，所述铁电层和所述栅极之间设置有栅极缓冲层。具体是氧化物绝缘层、沟道层、沟道缓冲层、铁电层和栅极缓冲层；或，氧化物绝缘层、沟道层、铁电层和栅极缓冲层；或，氧化物绝缘层、沟道层、沟道缓冲层和铁电层。
本实施例的存储单元，设置沟道缓冲层或栅极缓冲层或沟道缓冲层和栅极缓冲层，第一方面可以诱导铁电薄膜结晶生成铁电相；第二方面可以减小统一退火结晶时沟道层和铁电层不同结晶特性造成的不利影响，提高沉积薄膜的质量和均一性；第三方面缓冲层可以提高沟道层的界面性能，并减小漏电流，提高器件抗疲劳性能。因此，缓冲层可以整体提高三维结构中存储单元的存储性能和均一性，具体是增大了存储单元的存储窗口、提高存储单元的疲劳性能并提升多个晶体管存储性能的均一性。
具体的，可选择n型Si基底充当源极；漏极与柱状环形结构和绝缘层的另一侧连接，可选择重掺杂n型多晶硅当做漏极。
可选的，所述栅极沿所述栅极缓冲层的长度方向设置有多个；相邻所述栅极之间设置有绝缘层。其中，栅极和绝缘层设置有n+2个，与柱状环形结构形成TOP选择晶体管、n个控制晶体管和Bottom选择晶体管。每个栅极连接一跟金属线。栅极可为50nm-1μm的掺杂多晶硅栅极，绝缘层可为30nm的SiO2绝缘层。其中，n个中间控制晶体管用于存储信息。
可选的，所述栅极缓冲层的长度方向上一端的所述栅极的远离所述绝缘层的一侧设置有保护层。保护层充当绝缘和阻挡的作用，减小源极掺杂元素扩散至堆叠栅极。可选的，所述保护层可设置有两层，包括氧化硅保护层和氧化铝保护层。具体来说，氧化硅保护层为20nm、氧化铝保护层也为为20nm。
可选的，所述沟道缓冲层和所述栅极缓冲层由绝缘氧化物材料制成，优选为由high-K材料制成。
进一步可选的，所述沟道缓冲层和所述栅极缓冲层为单层结构或者双层结构；所述单层结构为非晶或多晶制成；所述双层结构的为一层非晶，一层多晶，或两层不同材料的多晶层。其中，缓冲层材料为Al2O3、ZrO2、HfO2、La2O3、Y2O3或者是N、Si、Al、Ti、Ta和La单一元素掺杂或两种以上元素掺杂的HfO2，或者是其它氧化物绝缘层，厚度为0.5-3nm；优选为2nm，如果缓冲层是结晶层，薄膜太薄不能充分结晶导致无法发挥其作用，且无论是结晶或非晶，太薄的薄膜易受元素扩散的影响，导致无法发挥充分作用：太厚，薄膜内部形成退极化场，降低存储窗口，中等厚度2nm能充分发挥作用。
可选的，所述铁电层由铁电材料制成；所述铁电材料包括Hf0.5Zr0.5O2材料或掺杂氧化铪材料；所述掺杂元素包括Zr、Y、Al、Gd和Si等；所述铁电层的厚度为3-30nm。优选为10nm，薄膜铁电性受表面能影响，厚度为10nm有利于薄膜产生铁电性。
在本实施例中，采用硅基材料为漏极、源极、栅极、沟道，改善多次退火产生的热收支，消除应力，其中，热收支即表示冷却时因热膨胀系数差异带来的内应力。
需要说明的是，本发明实施例提出的一种垂直结构的NAND铁电存储单元是基于Flash三维存储结构和氧化铪基铁电材料的CMOS工艺兼容特性基础上，提出的一种非易失性铁电存储单元。且仅以一个铁电存储串列做出示范性说明，三维结构中的其他存储单元可在空间中平移得到。单元的金属连接和Flash三维存储结构相似。
实施例2
图2是是发明实施例2提供的三维结构的NAND铁电存储单元的制作方法的流程图。
如图2所知，本实施例提供了一种NAND铁电存储单元的制备方法，包括：基底上依次交替沉积多层绝缘层和栅极；在所述交替沉积多层绝缘层和栅极上沉积氧化硅绝缘层和氧化铝绝缘层，完成堆叠栅；在所述堆叠栅上刻蚀预设尺寸的通孔直达所述基底；在所述通孔的内壁上依次沉积栅极缓冲层、铁电层、沟道缓冲层、沟道层和氧化物绝缘层；或，栅极缓冲层、铁电层、沟道层和氧化物绝缘层；或，铁电层、沟道缓冲层、沟道层和氧化物绝缘层。
可选地，制备方法还包括：在所述通孔远离所述基底的一端上沉积源极。
可选地，在沉积栅极缓冲层、铁电层和沟道缓冲层后，沉积一层极薄Si层作为刻蚀保护层，并在刻蚀沟槽底部沉积薄膜后进行清除处理后进行下一步沉积。
下面结合附图具体说明本实施例提供了一种NAND铁电存储单元的制备方法。
图3～图11是发明实施例2提供的NAND铁电存储单元的制作示意图。
如图3～图11所示，主要包括以下步骤：
步骤一：清洗水平硅衬底，除去表面氧化物。利用离子注入的工艺形成漏极，注入离子的能量为30eV，剂量为2×1015cm-2的P+。之后在1050℃下进行掺杂退火处理。
步骤二：依次沉积n组30nm的氧化硅层和50nm-1μm的掺杂多晶硅栅层，之后再沉积一层20nm的氧化硅绝缘层和20nm的氧化铝绝缘层。并在1000℃下进行掺杂退火激活，如图3所示。
需要说明的是，通过CVD、ALD或者其他薄膜沉积方法沉积保护层氧化硅和氧化铝；使用低压CVD工艺沉积多晶硅栅，在沉积反应中引入杂质气体进行原位掺杂。
步骤三：通过光刻工艺刻蚀出垂直环形沟槽的窗口，再通过干法刻蚀工艺，在步骤二沉积的多层膜上刻蚀出垂直环形沟槽形成柱状环形通孔，作为填充区，沟槽底部延伸至硅基底。柱状环形区俯视图如图4所示，单个柱状环形区的剖面图如图5所示。
步骤四：通过ALD方法沉积第一层0.5-3nm的栅极缓冲层，沉积完成后再在其上沉积一层1nm的刻蚀保护层(Si)，步骤四完成后的效果图如图6所示。
需要说明的是，缓冲层材料如Al2O3、ZrO2、HfO2、La2O3、Y2O3或者是N、Si、Al、Ti、Ta和La单一元素掺杂或两种以上元素掺杂的HfO2，或者是其它氧化物绝缘层等，厚度约为0.5-3nm；
需要说明的是，由于ALD方法良好的保形性，沟槽底部也会覆盖一层沉积薄膜，因此每沉积一层后都需要另沉积一层刻蚀保护层(薄Si层)，并在后续中清除。
步骤五：通过光刻工艺和干法刻蚀工艺将沟底沉积的薄膜除去，保证沟道与硅基底能够充分接触，如图7所示。刻蚀完成后，使用HF去除残余的薄硅层，同时，HF也会腐蚀掉硅基底的一部分留下一个小台阶，效果图如图8所示。
步骤六：通过ALD方法沉积氧化铪基铁电层。
需要说明的是所述的铁电材料为Hf0.5Zr0.5O2(HZO)材料或其它掺杂氧化铪材料，厚度约为3-30nm。
步骤七：通过ALD方法依次沉积沟道缓冲层和刻蚀保护层，清除如步骤五所示，完成步骤四至步骤七薄膜沉积后的剖面图如图9所示。
步骤八：通过ALD方法沉积掺杂多晶硅沟道层，掺杂元素为P等施主掺杂元素，形成n型沟道。完成步骤八薄膜沉积后的剖面图如图10所示。
步骤九：为使铁电层和多晶硅沟道结晶，在氮气和氧气的混合气氛下进行统一结晶退火，退火温度850℃，30min。
步骤十：通过ALD方法沉积绝缘层氧化物，以氧化硅等作为绝缘层氧化物。柱状环形区结构如图11所示。
步骤十一：通过CVD、ALD或者其他薄膜沉积方法沉积重掺杂的多晶硅漏极，沉积完成后进行退火。步骤十沉积完成后的剖面图如图11所示。
步骤十二：金属化连接。效果图如图1所示。
需要说明的是本发明提出的存储单元是建立在Flash三维存储构架上提出的一种铁电存储单元，其金属化连接和Flash三维存储构架相似，这里不做详细描述。
应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。
Claims (10)
1.一种三维结构的NAND铁电存储单元，其特征在于，包括：由内至外依次设置的氧化物绝缘层(11)、沟道层(10)、铁电层(8)和栅极(3)，所述沟道层(10)为多晶硅沟道，所述栅极(3)为多晶硅栅极；
所述沟道层(10)和所述铁电层(8)之间设置有沟道缓冲层(9)；所述铁电层(8)和所述栅极(3)之间设置有栅极缓冲层(6)；
所述沟道缓冲层(9)和所述栅极缓冲层(6)由绝缘氧化物材料制成；
所述绝缘氧化物材料为high-K材料。
2.根据权利要求1所述的NAND铁电存储单元，其特征在于，
所述栅极(3)沿所述栅极缓冲层(6)或所述铁电层(8)的长度方向设置有多个；
相邻所述栅极(3)之间设置有绝缘层(2)。
3.根据权利要求2所述的NAND铁电存储单元，其特征在于，所述栅极缓冲层(6)的长度方向上一端的所述栅极(3)的远离所述绝缘层(2)的一侧设置有保护层。
4.根据权利要求3所述的NAND铁电存储单元，其特征在于，所述保护层设置有一层或多层。
5.根据权利要求1所述的NAND铁电存储单元，其特征在于，
所述沟道缓冲层(9)和所述栅极缓冲层(6)为单层结构或者双层结构；
所述单层结构为非晶或多晶制成；
所述双层结构的为一层非晶，一层多晶，或两层不同材料的多晶层。
6.根据权利要求1所述的NAND铁电存储单元，其特征在于，
所述铁电层由铁电材料制成；
所述铁电材料包括Hf0.5Zr0.5O2材料或掺杂氧化铪材料；
所述掺杂元素包括Zr、Y、Al、Gd和Si。
7.一种三维结构的NAND铁电存储单元的制备方法，其特征在于，包括：
基底(1)上依次交替沉积多层绝缘层(2)和栅极(3)；
在所述交替沉积多层绝缘层(2)和栅极(3)上沉积保护层，完成堆叠栅；
在所述堆叠栅上刻蚀预设尺寸的通孔直达所述基底(1)；
在所述通孔的内壁上依次沉积栅极缓冲层(6)、铁电层(8)、沟道缓冲层(9)、沟道层(10)和氧化物绝缘层(11)，所述沟道层(10)为多晶硅沟道，所述栅极(3)为多晶硅栅极；
所述沟道缓冲层(9)和所述栅极缓冲层(6)由绝缘氧化物材料制成；
所述绝缘氧化物材料为high-K材料。
8.根据权利要求7所述的制备方法，其特征在于，在氧化物绝缘层(11)沉积完成后，还包括：
退火结晶，所述退火结晶的退火工艺为：在氮气和氧气的混合气氛下进行统一结晶退火，退火温度为850℃，退火时间为30min。
9.根据权利要求7所述的制备方法，其特征在于，还包括：在所述通孔远离所述基底(1)的一端上沉积源极。
10.根据权利要求7所述的制备方法，其特征在于，在沉积栅极缓冲层(6)、铁电层(8)和沟道缓冲层(9)后，沉积刻蚀保护层(7)。
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