WO2023024100A1 - 铁电存储器及其形成方法、电子设备 - Google Patents
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Abstract
本申请实施例提供一种铁电存储器及其形成方法、电子设备。主要用于抑制位于铁电层两侧的电极层影响铁电层晶相取向。该铁电存储器包括：衬底和形成在衬底上的多个存储单元，每个存储单元包括铁电电容；铁电电容包括第一电极和第二电极，形成在第一电极和第二电极之间的铁电层；该铁电电容还包括形成在第一电极和铁电层之间的第一缓冲层，和形成在第二电极和铁电层之间的第二缓冲层；其中，第一缓冲层和第二缓冲层利用非晶结构和/或正交晶相结构抑制相对应的电极影响铁电层的晶相取向，即第一缓冲层和第二缓冲层使得铁电层呈正交晶相。也就是，利用第一缓冲层和第二缓冲层作为铁电层的生长模板，以防止电极对铁电层晶相取向的影响。
Description
本申请涉及半导体存储技术领域，尤其涉及一种铁电存储器以及铁电存储器的形成方法、包含有该铁电存储器的电子设备。
铁电随机存取存储器(ferroelectric random access memory，FeRAM)作为一种新型存储器，较传统的动态随机存取存储器(dynamic random access memory，DRAM)或者闪存等存储器，因同时具有非易失性、高速率，低功耗、读写次数多、抗辐照等优势，越来越广泛的被利用。
图1示出了FeRAM中核心部分铁电电容的一种工艺结构图。其中，铁电电容包括堆叠的第一电极01和第二电极02，以及形成在第一电极01和第二电极02之间的铁电层03。
图1中的铁电层03的铁电特性与铁电晶相密切相关，图2a、图2b和图2c示出了氧化铪基材料制得的铁电层03常见的三种晶相，图2a为单斜晶相，图2b为四方晶相，图2c为正交晶相，其中，当铁电晶相为图2c所示的正交晶相时，该铁电层03可以获取较好的铁电性能。
在图1所示铁电电容结构的形成过程中，位于铁电层03下方的第一电极01的材料对铁电层03的晶相取向有着十分重要的影响，比如，如图3a至图3c所示，图3a至图3c中的黑色圆圈示为铁电层03中的原子排布，白色圆圈示为第一电极01中的原子排布，并且，图3a至图3c中的铁电层03选取的铁电材料相同，而图3a至图3c中的第一电极01选取的导电材料不同，由图3a至图3c可以看出，铁电层03的原子排布具有与第一电极01的原子排布基本一致的趋势，这样的话，即使铁电层03选取的材料一样，也会导致铁电层03具有不同的晶相取向。
另外，再如图4a至图4c所示，图4a至图4c中的铁电层03选取的铁电材料相同，而图4a至图4c中的第一电极01选取的导电材料不同。这样的话，由于第一电极01选取的导电材料不同，就会给铁电层03提供不同的生长环境，铁电层03的生长速度就会不一样，即使铁电层03的材料一样，也会导致铁电层03生长的晶粒尺寸不一样，就像图4a至图4c所示的铁电层03的晶粒尺寸逐渐减小，晶粒尺寸的不同，也影响着晶相取向。
为了使得图1中的铁电层03得到想要的特定晶相取向，现有手段是通过选择合适材料制得第一电极01，比如，可以选择氧铱铅(Pb
2Ir
2O
7，PIO)、氧钌铋(Bi
2Ru
2O
7，BRO)、氧锰锶镧(La
0.67Sr
0.33MnO
3)等作为电极材料，因为这些电极材料具有合适的晶格常数，可以使得生长的铁电层03的晶相进行择优取向。但是，这样会导致第一电极01可选择的材料受限，此外，铁电层03的生长条件比较苛刻，生长速度较慢，给该铁电电容的形成工艺提出了挑战。
发明内容
本申请提供一种铁电存储器及其形成方法、包含有该铁电存储器的电子设备，主要目的提供一种可以抑制位于铁电层两侧的电极层影响铁电层晶相取向的铁电存储器，以使得铁电层呈现具有较好铁电特性的正交晶相。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，本申请提供了一种铁电存储器，该存储器是一种铁电随机存取存储器(ferroelectric random access memory，FeRAM)。该铁电存储器包括：衬底和形成在衬底上的多个存储单元，每个存储单元包括铁电电容；铁电电容包括第一电极和第二电极，形成在第一电极和第二电极之间的作为存储介质的铁电层；另外，该铁电电容还包括形成在第一电极和铁电层之间的第一缓冲层，和形成在第二电极和铁电层之间的第二缓冲层；其中，铁电层包括氧化铪基材料，第一缓冲层包括非晶结构和/或正交晶相结构，第二缓冲层包括非晶结构和/或正交晶相结构，第一缓冲层利用其非晶结构和/或正交晶相结构抑制第一电极影响铁电层的晶相取向，第二缓冲层利用其非晶结构和/或正交晶相结构抑制第二电极影响铁电层的晶相取向，第一缓冲层和第二缓冲层使得铁电层呈正交晶相。
本申请给出的铁电存储器的存储单元中，用于存储电荷的铁电电容不仅包括了第一电极和第二电极，以及堆叠在第一电极和第二电极之间的铁电层，还包括了第一缓冲层和第二缓冲层。并且，这里的第一缓冲层包括非晶结构和/或正交晶相结构，第二缓冲层包括非晶结构和/或正交晶相结构。那么，铁电层就不是以第一电极为模板在其上生长，而是以第一缓冲层为生长模板，这样，第一电极就不会影响铁电层的晶相取向，进而，就可以扩大第一电极可选择的材料范围，相对应的，因为第一电极的材料不是特定材料，铁电层就不需要苛刻的生长工艺条件，可以降低该铁电电容的工艺难度、降低制造成本、提高生产效率。
还有，这里的第一缓冲层包括了非晶结构和/或正交晶相结构，也就是说，铁电层可以在非晶材料的第一缓冲层上生长，这样的话，铁电层就可以择优取向，生长为具有较好铁电特性的正交晶相结构。
同理的，由于在铁电层和第二电极之间具有包含非晶结构和/或正交晶相结构的第二缓冲层，第二缓冲层可以抑制第二电极对铁电层的晶相取向的影响，从而，在第一缓冲层和第二缓冲层的作用下，使得铁电层为正交晶相，优化该存储器的存储性能。
在第一方面可能的实现方式中，第一缓冲层和/或第二缓冲层包括氧化物和半导体材料中的至少一种。
在第一方面可能的实现方式中，第一缓冲层和/或第二缓冲层包括氧化物介质材料。
比如，可以包含氧化钛、氧化钨、氧化锆、氧化铪、氧化铝、氧化硅中的至少一种。
当采用上述示出的这些氧化物制备第一缓冲层和第二缓冲层时，可以利用非晶结构形成，在完成该铁电电容制备后，这些氧化物可以包括非晶结构，或者可以包括非晶结构和晶化得到的正交晶相结构，又或者可以包括晶化得到的正交晶相结构。
另外，尽管上述这些氧化物为介质材料，但是，由于在实际工艺中，第一缓冲层和第二缓冲层比较薄，基本在几纳米甚至不到1纳米，所以，当对第一电极和第二电 极加载电压时，在铁电层中依然可以存在电场，不影响铁电层发生极化。
在第一方面可能的实现方式中，第一缓冲层和/或第二缓冲层包括氧化物导电材料。
比如，可以包含氧化铟锡、氧化钌、氧化铱中的至少一种。
在第一方面可能的实现方式中，第一缓冲层和/或第二缓冲层包括硅、锗、锗化硅、氮化硅中的至少一种。
在第一方面可能的实现方式中，第一电极、第一缓冲层、铁电层、第二缓冲层和第二电极沿与衬底相垂直的方向堆叠。
这样形成的铁电电容可以被称为平面的铁电电容结构。
在第一方面可能的实现方式中，第一电极、所述第一缓冲层、所述铁电层、所述第二缓冲层和所述第二电极沿与所述衬底相平行的方向堆叠。
这样形成的铁电电容可以被称为垂直的铁电电容结构。该种铁电电容结构可以在衬底上实现三维集成，提升该存储器的存储密度，以适应电子设备的快速运算要求。
在第一方面可能的实现方式中，第一电极沿与衬底相垂直的方向延伸，第一缓冲层、铁电层、第二缓冲层和第二电极沿与衬底相平行的方向依次环绕在第一电极的外围。
这样的话，形成的铁电电容为与衬底相垂直的柱状结构，柱状结构的横断面可以是圆形，也可以是矩形，或者可以是其他形状。
在第一方面可能的实现方式中，第一缓冲层和/或所述第二缓冲层沿第一电极和第二电极的堆叠方向的厚度为0.5nm-5nm。
也就是说，该第一缓冲层和第二缓冲层足够薄，当采用非晶材料制得第一缓冲层和第二缓冲层时，足够薄的膜层结构使得材料在生长过程中尽量不结晶，以保持非晶结构；另外，这样的话，还不影响第一电极和第二电极对铁电层施加的应力作用，可以很好的利用第一电极和第二电极的热膨胀特性稳定铁电层的铁电特性。
在第一方面可能的实现方式中，每个存储单元还包括第一晶体管、第二晶体管、控制线、写位线、读位线和源线，以及字线；第一晶体管的控制端与控制线电连接，第一晶体管的第一端与第一电极电连接，第一晶体管的第二端与写位线电连接；第二晶体管的控制端与第一电极电连接，第二晶体管的第一端与源线电连接，第二晶体管的第二端与读位线电连接；第二电极与字线电连接。
在第一方面可能的实现方式中，每一个存储单元中至少包括两个铁电电容。这样形成的2TnC存储单元中，一个存储单元可以用于存储多bit的数据，以提升每一个存储单元的存储容量。
第二方面，本申请还提供了一种铁电存储器，该存储器依然是一种FeRAM。该铁电存储器包括：衬底和形成在衬底上的多个存储单元，每个存储单元包括铁电电容；铁电电容包括第一电极和第二电极，形成在第一电极和第二电极之间的作为存储介质的铁电层；另外，该铁电电容还包括形成在第一电极和铁电层之间的第一缓冲层，和形成在第二电极和铁电层之间的第二缓冲层；其中，铁电层包括氧化铪基材料，第一缓冲层包括非晶结构和/或正交晶相结构，第二缓冲层包括非晶结构和/或正交晶相结构，第一缓冲层和/或第二缓冲层包括氧化钛、氧化钨、氧化锆、氧化铪、氧化铝、氧化硅、氧化铟锡、氧化钌、氧化铱、硅、锗、锗化硅、氮化硅中的至少一种。
本申请给出的铁电存储器的存储单元中，包括了氧化钛、氧化钨、氧化锆、氧化铪、氧化铝、氧化硅、氧化铟锡、氧化钌、氧化铱、硅、锗、锗化硅、氮化硅中的至少一种，且这些氧化物或者半导体材料包括非晶结构和正交晶相结构中的至少一种结构，如此的话，作为铁电层生长模板的第一缓冲层可以使得铁电层的晶相取向免受第一电极的影响，而是可以择优生长为正交晶相的铁电层。同样的，通过采用这些包括非晶结构和正交晶相结构中的至少一种结构的氧化钛、氧化钨、氧化锆、氧化铪、氧化铝、氧化铟锡、氧化钌或者氧化铱等，可以使得铁电层免受第二电极的影响，即在第一缓冲层和第二缓冲层的作用下，使得铁电层为正交晶相。
在第二方面可能的实现方式中，第一电极、第一缓冲层、铁电层、第二缓冲层和第二电极沿与衬底相垂直的方向堆叠。
这样形成的铁电电容可以被称为平面的铁电电容结构。
在第二方面可能的实现方式中，第一电极、第一缓冲层、铁电层、第二缓冲层和第二电极沿与所述衬底相平行的方向堆叠。
这样形成的铁电电容可以被称为垂直的铁电电容结构。该种铁电电容结构可以在衬底上实现三维集成，提升该存储器的存储密度，以适应电子设备的快速运算要求。
在第二方面可能的实现方式中，第一电极沿与衬底相垂直的方向延伸，第一缓冲层、铁电层、第二缓冲层和第二电极沿与衬底相平行的方向依次环绕在第一电极的外围。
这样的话，形成的铁电电容为与衬底相垂直的柱状结构，柱状结构的横断面可以是圆形，也可以是矩形，或者可以是其他形状。
在第一方面可能的实现方式中，第一缓冲层和/或所述第二缓冲层沿所述第一电极和所述第二电极的堆叠方向的厚度为0.5nm-5nm。
也就是说，该第一缓冲层和第二缓冲层足够薄，当采用非晶材料制得第一缓冲层和第二缓冲层时，足够薄的膜层结构使得材料在生长过程中尽量不结晶，以保持非晶结构，并且，还不影响第一电极和第二电极对铁电层施加的应力作用，可以很好的利用第一电极和第二电极的热膨胀特性稳定铁电层的铁电特性。
在第二方面可能的实现方式中，每个存储单元还包括第一晶体管、第二晶体管、控制线、写位线、读位线和源线，以及字线；第一晶体管的控制端与控制线电连接，第一晶体管的第一端与第一电极电连接，第一晶体管的第二端与写位线电连接；第二晶体管的控制端与第一电极电连接，第二晶体管的第一端与源线电连接，第二晶体管的第二端与读位线电连接；第二电极与字线电连接。
在第二方面可能的实现方式中，每一个存储单元中至少包括两个铁电电容。这样形成的2TnC存储单元中，一个存储单元可以用于存储多bit的数据，以提升每一个存储单元的存储容量。
第三方面，本申请还提供了一种铁电存储器的形成方法，形成方法包括：
在衬底上形成第一电极、第二电极、铁电层、第一缓冲层和第二缓冲层，且铁电层形成在第一电极和第二电极之间，第一缓冲层形成在第一电极和铁电层之间，第二缓冲层形成在第二电极和铁电层之间，其中，采用非晶材料制得第一缓冲层和第二缓冲层，采用包含氧化铪基材料的材料制得铁电层；
对第一电极、第二电极、铁电层、第一缓冲层和第二缓冲层退火处理，以得到包含第一电极、第二电极、铁电层、第一缓冲层和第二缓冲层的铁电电容；第一缓冲层用于抑制第一电极影响铁电层的晶相取向，第二缓冲层用于抑制第二电极影响铁电层的晶相取向，第一缓冲层和第二缓冲层使得铁电层呈正交晶相。
本申请给出的铁电存储器的形成方法中，在完成第一电极后，不是直接在第一电极上形成铁电层，而是先形成非晶材料制得的第一缓冲层，再在第一缓冲层上形成铁电层，当铁电层在非晶材料的第一缓冲层上生长时，由于第一缓冲层的质点的不成周期性重复排布，使得铁电层可以择优生长为具有较好铁电特性的正交晶相结构；还有，在形成铁电层之后，也是先在铁电层上形成第二缓冲层，再在第二缓冲层上形成第二电极，进而，第二电极的晶向取向不会影响铁电层的晶相取向，使得铁电层可以在第二缓冲层的作用下，朝正交晶相生长。
在第三方面可能的实现方式中，在形成第一缓冲层和/或第二缓冲层时包括：采用非晶态的氧化物和半导体材料中的至少一种制得第一缓冲层和第二缓冲层。
在第三方面可能的实现方式中，第一缓冲层和/或第二缓冲层包括氧化钛、氧化钨、氧化锆、氧化铪、氧化铝、氧化硅、氧化铟锡、氧化钌、氧化铱、硅、锗、锗化硅、氮化硅中的至少一种。
在第三方面可能的实现方式中，在形成第一缓冲层和/或第一缓冲层时包括：采用薄膜沉积法制得第一缓冲层和第二缓冲层。
这样的话，使得制备第一缓冲层和第二缓冲层的工艺方法能够与铁电存储器中的其他层结构的制备工艺相兼容，不会因为需要增加缓冲层结构而复杂工艺流程、增加制造成本。
在第三方面可能的实现方式中，在形成第一电极、第一缓冲层、铁电层、第二缓冲层和第二电极时包括：沿与衬底相垂直的方向堆叠依次堆叠第一电极、第一缓冲层、铁电层、第二缓冲层和第二电极。
如此的话，可以制得平面的铁电电容结构。
在第三方面可能的实现方式中，在形成第一电极、第一缓冲层、铁电层、第二缓冲层和第二电极时包括：沿与衬底相平行的方向堆叠依次堆叠第一电极、第一缓冲层、铁电层、第二缓冲层和第二电极。
这样制得的为垂直的铁电电容结构。
第四方面，本申请提供了一种铁电存储器，该存储器是一种铁电场效应晶体管存储器(ferroelectric filed-effect-transistor，FeFET)。该铁电存储器包括：衬底和形成在衬底上的多个存储单元，每个存储单元包括：形成在衬底中的第一掺杂区和第二掺杂区，位于第一掺杂区和第二掺杂区之间的沟道区，形成在沟道区上的包含氧化铪基材料的铁电层，形成在铁电层的远离衬底的一侧的栅极；每一个存储单元还包括第一缓冲层和第二缓冲层，第一缓冲层形成在铁电层和沟道区之间，第二缓冲层形成在铁电层和栅极之间，第一缓冲层包括非晶结构和/或正交晶相结构，第二缓冲层包括非晶结构和/或正交晶相结构，第一缓冲层用于抑制沟道区影响铁电层的晶相取向，第二缓冲层用于抑制栅极影响铁电层的晶相取向，第一缓冲层和第二缓冲层使得铁电层呈正交晶相。
本申请给出的铁电存储器的存储单元中，形成在衬底中的第一掺杂区和第二掺杂区中的其中一个掺杂区可以为源极，另一个掺杂区可以为漏极，那么，该存储单元除包括源极、漏极、栅极和沟道结构之外，还包括了设置在铁电层和沟道区之间的第一缓冲层，以及设置在铁电层和栅极之间的第二缓冲层。那么，在形成铁电层时，是以第一缓冲层为生长模板，而不是以衬底的沟道区为生长模板，这样就可以不受衬底的模板效应影响，使得铁电层择优取向；还有，由于在栅极与铁电层之间也存在第二缓冲层，包括非晶结构和/或正交晶相结构的第二缓冲层同样可以使得铁电层免受栅极对晶相取向的影响，最终使得铁电层为正交晶相。
在第四方面可能的实现方式中，第一缓冲层和/或第二缓冲层包括氧化物和半导体材料中的至少一种。
在第四方面可能的实现方式中，第一缓冲层和/或第二缓冲层包括氧化物介质材料。
比如，可以包含氧化钛、氧化钨、氧化锆、氧化铪、氧化铝、氧化硅中的至少一种。
当采用上述示出的这些氧化物制备第一缓冲层和第二缓冲层时，可以利用非晶结构形成，在完成该铁电电容制备后，这些氧化物可以包括非晶结构，或者可以包括非晶结构和晶化得到的正交晶相结构，又或者可以包括晶化得到的正交晶相结构。
在实际工艺中，第一缓冲层和第二缓冲层比较薄，基本在几纳米甚至不到1纳米，所以，当对第一电极和第二电极加载电压时，在铁电层中依然可以存在电场，不影响铁电层发生极化。
在第四方面可能的实现方式中，第一缓冲层和/或第二缓冲层包括氧化物导电材料。
比如，可以包含氧化铟锡、氧化钌、氧化铱中的至少一种。
在第四方面可能的实现方式中，第一缓冲层和/或第二缓冲层包括硅、锗、锗化硅、氮化硅中的至少一种。
在第四方面可能的实现方式中，每个存储单元还包括：字线、位线和源线；栅极与字线电连接，第一掺杂区与位线电连接，第二掺杂区与源线电连接。
在第四方面可能的实现方式中，第一缓冲层和/或第二缓冲层沿铁电层和栅极的堆叠方向的厚度为0.5nm-5nm。
也就是说，该第一缓冲层和第二缓冲层足够薄，当采用非晶材料制得第一缓冲层和第二缓冲层时，足够薄的膜层结构使得材料在生长过程中尽量不结晶，以保持非晶结构。
第五方面，本申请提供了一种铁电存储器，该存储器和上述第四方面一样，也是一种FeFET。该铁电存储器包括：衬底和形成在衬底上的多个存储单元，每个存储单元包括：形成在衬底中的第一掺杂区和第二掺杂区，位于第一掺杂区和第二掺杂区之间的沟道区，形成在沟道区上的包含氧化铪基材料的铁电层，形成在铁电层的远离衬底的一侧的栅极；每一个存储单元还包括第一缓冲层和第二缓冲层，第一缓冲层形成在铁电层和沟道区之间，第二缓冲层形成在铁电层和栅极之间，第一缓冲层包括非晶结构和/或正交晶相结构，第二缓冲层包括非晶结构和/或正交晶相结构，第一缓冲层和/或第二缓冲层包括氧化钛、氧化钨、氧化锆、氧化铪、氧化铝、氧化硅、氧化铟锡、氧化钌、氧化铱、硅、锗、锗化硅、氮化硅中的至少一种。
本申请给出的铁电存储器的存储单元中，包括了氧化钛、氧化钨、氧化锆、氧化铪、氧化铝、氧化铟锡、氧化钌、氧化铱、硅、锗、锗化硅、氮化硅中的至少一种，且这些氧化物或者半导体材料包括非晶结构和正交晶相结构中的至少一种结构，如此的话，作为铁电层生长模板的第一缓冲层可以使得铁电层的晶相取向免受衬底的沟道区的影响，而是可以择优生长为正交晶相的铁电层。同样的，通过采用这些包括非晶结构和正交晶相结构中的至少一种结构的氧化钛、氧化钨、氧化锆、氧化铪、氧化铝、氧化铟锡、氧化钌或者氧化铱等，可以使得铁电层免受栅极的影响，即在第一缓冲层和第二缓冲层的作用下，使得铁电层为正交晶相。
在第五方面可能的实现方式中，每个存储单元还包括：字线、位线和源线；栅极与字线电连接，第一掺杂区与位线电连接，第二掺杂区与源线电连接。
在第五方面可能的实现方式中，第一缓冲层和/或第二缓冲层沿铁电层和栅极的堆叠方向的厚度为0.5nm-5nm。
也就是说，该第一缓冲层和第二缓冲层足够薄，当采用非晶材料制得第一缓冲层和第二缓冲层时，足够薄的膜层结构使得材料在生长过程中尽量不结晶，以保持非晶结构。
第六方面，本申请还提供了一种铁电存储器的形成方法，形成方法包括：
在衬底中形成第一掺杂区、第二掺杂区，以及在衬底上形成铁电层、栅极、第一缓冲层和第二缓冲层，且铁电层形成在第一掺杂区和第二掺杂区之间的沟道区上，栅极形成在铁电层的远离衬底的一侧，第一缓冲层形成在铁电层和沟道区之间，第二缓冲层形成在铁电层和栅极之间，其中，采用非晶材料制得第一缓冲层和第二缓冲层，采用包含氧化铪基材料的材料制得铁电层；
对栅极、铁电层和第一缓冲层以及第二缓冲层退火处理，第一缓冲层用于抑制沟道区影响铁电层的晶相取向，第二缓冲层用于抑制栅极影响铁电层的晶相取向，第一缓冲层和第二缓冲层使得铁电层呈正交晶相。
本申请给出的铁电存储器的形成方法中，不是直接在沟道区上形成铁电层，而是先形成非晶材料制得的第一缓冲层，再在第一缓冲层上形成铁电层，当铁电层在非晶材料的第一缓冲层上生长时，由于第一缓冲层的质点的不成周期性重复排布，使得铁电层可以择优生长为具有较好铁电特性的正交晶相结构；还有，在形成铁电层之后，也是先在铁电层上形成第二缓冲层，再在第二缓冲层上形成栅极，进而，栅极的晶向取向不会影响铁电层的晶相取向，使得铁电层可以在第二缓冲层的作用下，朝正交晶相生长。
在第六方面可能的实现方式中，在形成第一缓冲层和/或第一缓冲层时包括：采用薄膜沉积法制得第一缓冲层和第二缓冲层。
这样的话，使得制备第一缓冲层和第二缓冲层的工艺方法能够与铁电存储器中的其他层结构的制备工艺相兼容，不会因为需要增加缓冲层结构而复杂工艺流程、增加制造成本。
在第六方面可能的实现方式中，在形成所述第一缓冲层和/或所述第二缓冲层时包括：采用非晶态的氧化物和半导体材料中的至少一种制得所述第一缓冲层和所述第二缓冲层。
在第六方面可能的实现方式中，所述第一缓冲层和/或所述第二缓冲层包括氧化钛、氧化钨、氧化锆、氧化铪、氧化铝、氧化硅、氧化铟锡、氧化钌、氧化铱、硅、锗、锗化硅、氮化硅中的至少一种。
第七方面，本申请还提供了一种电子设备，包括处理器和上述第一方面、第二方面、第三方面或者第四方面任一实现方式中的铁电存储器，处理器与铁电存储器电连接。
本申请实施例提供的电子设备包括第一方面实施例、第二方面实施例、第三方面实施例、第四方面实施例、第五方面实施例或者第六方面实施例的铁电存储器，因此本申请实施例提供的电子设备与上述技术方案的铁电存储器能够解决相同的技术问题，并达到相同的预期效果。
图1为现有技术中一种FeRAM的铁电电容的工艺结构图；
图2a为铁电层的一种单斜晶相的结构模型图；
图2b为铁电层的一种四方晶相的结构模型图；
图2c为铁电层的一种正交晶相的结构模型图；
图3a为一种铁电层和第一电极的原子排布模型图；
图3b为另一种铁电层和第一电极的原子排布模型图；
图3c为再一种铁电层和第一电极的原子排布模型图；
图4a为一种衬底、铁电层和第一电极的结构图；
图4b为另一种衬底、铁电层和第一电极的结构图；
图4c为再一种衬底、铁电层和第一电极的结构图；
图5为本申请实施例提供的一种电子设备中的电路图；
图6为本申请实施例提供的一种铁电存储器的电路图；
图7为本申请实施例提供的一种铁电存储器中一个存储单元的电路图；
图8为本申请实施例提供的一种铁电存储器中多个存储单元形成的存储阵列的电路图；
图9为本申请实施例提供的一种铁电存储器中一个存储单元的电路图；
图10为本申请实施例提供的一种铁电存储器中多个存储单元形成的存储阵列的电路图；
图11为本申请实施例提供的一种铁电存储器中制作铁电电容的流程框图；
图12a至图12e为本申请提供的一种铁电电容制备过程中相对应的工艺结构图；
图13a为本申请实施例提供的一种铁电层和第一电极的原子排布模型图；
图13b为本申请实施例提供的另一种铁电层和第一电极的原子排布模型图；
图13c为本申请实施例提供的再一种铁电层和第一电极的原子排布模型图；
图14a为本申请实施例提供的一种衬底、铁电层和第一电极的结构图；
图14b为本申请实施例提供的另一种衬底、铁电层和第一电极的结构图；
图14c为本申请实施例提供的再一种衬底、铁电层和第一电极的结构图；
图15a为现有技术和本申请实施例提供的一种铁电存储器的极化强度对比图；
图15b为现有技术和本申请实施例提供的一种铁电存储器的极化强度对比图；
图16为本申请实施例提供的一种铁电存储器中一个铁电电容与衬底的位置关系示意图；
图17为本申请实施例提供的一种铁电存储器中一个铁电电容与衬底的位置关系示意图；
图18为图17的B向视图；
图19为本申请实施例提供的一种铁电存储器中一个存储单元的工艺结构图；
图20为本申请实施例提供的一种铁电存储器中多个存储单元形成的存储阵列的电路图；
图21为本申请实施例提供的一种铁电存储器中制作存储单元的流程框图。
附图标记：
01-第一电极；02-第二电极；03-铁电层；04-第一缓冲层；05-第二缓冲层；06-栅极；
100-衬底；100a-第一掺杂区；100b-第二掺杂区；100c-沟道区。
在介绍本申请所涉及的实施例之前，先介绍本申请涉及的技术术语，具体如下：
非晶体：指的是无规则的外形和固定的熔点，内部结构也不存在长程有序，但在若干原子间距内的较小范围内存在结构上的有序排列的物质。也就是说，非晶体是内部质点在三维空间上不成周期性重复排列，具有近程有序，但不具有长程有序的物质。
晶体：是由大量微观物质单位(原子、离子、分子等)按一定规则有序排列的结构，因此可以从结构单位的大小来研究判断排列规则和晶体形态。也就是说，晶体是内部质点在三维空间上呈周期性重复排列的物质。
晶相取向：一般指的是共价晶体的方向性，即在某一特定方向上形成共价键，根据共价键的量子理论，共价键的强弱取决于电子云的交叠程度，由于非满壳层电子分布的非对称性，因而总是在电子云密度最大的方向成键。比如，晶相取向形态包括单斜晶相、四方晶相、正交晶相等。
晶格常数：或称之为晶格参数，指的就是晶胞的边长，也就是每一个平行六面体单元的边长，它是晶体结构的一个重要基本参数。
晶化温度：在一定温度下原子会发生重排，以减小其化学位，向稳定的晶体转化，该过程叫晶化，晶化时的温度被称为晶化温度。
铁电存储器是基于铁电材料的铁电效应来存储数据。铁电存储器因其超高的存储密度、低功耗和高速度等优势，有望成为替代DRAM的主要竞争者。铁电存储器中的存储单元包含铁电电容，铁电电容包括两个电极，以及设置于两个电极之间的铁电材料，例如铁电膜层。由于铁电材料的非线性特性，铁电材料的介电常数不仅可以调节，而且在铁电膜层极化状态翻转前后的差值非常大，这使得铁电电容与其他电容相比体积较小，比如，比DRAM中的用于存储电荷的电容体积小很多。
在铁电存储器中，铁电层可以采用常见的铁电材料形成。当一个电场被施加到存储单元的铁电层时，中心原子顺着电场停在低能量状态，反之，当电场反转被施加到该 铁电层时，中心原子顺着电场的方向在晶体里移动并停在另一低能量状态。大量中心原子在晶体单胞中移动耦合形成铁电畴(ferroelectric domains)，铁电畴在电场作用下形成极化电荷。铁电畴在电场下反转所形成的极化电荷较高，铁电畴在电场下无反转所形成的极化电荷较低，这种铁电材料的二元稳定状态使得铁电可以作为存储器。
本申请实施例提供一种包含铁电存储器的电子设备。图5为本申请实施例提供的一种电子设备200，该电子设备200可以是终端设备，例如手机，平板电脑，智能手环，也可以是个人电脑(personal computer，PC)、服务器、工作站等。电子设备200包括总线205，以及与总线205连接的片上系统(system on chip，SOC)210和只读存储器(read-only memory，ROM)220。SOC210可以用于处理数据，例如处理应用程序的数据，处理图像数据，以及缓存临时数据。ROM220可以用于保存非易失性数据，例如音频文件、视频文件等。ROM220可以为PROM(programmable read-only memory，可编程序只读存储器)，EPROM(erasable programmable read-only memory，可擦除可编程只读存储器)，闪存(flash memory)等。
此外，电子设备200还可以包括通信芯片230和电源管理芯片240。通信芯片230可以用于协议栈的处理，或对模拟射频信号进行放大、滤波等处理，或同时实现上述功能。电源管理芯片240可以用于对其他芯片进行供电。
在一种实施方式中，SOC210可以包括用于处理应用程序的应用处理器(application processor，AP)211，用于处理图像数据的图像处理单元(graphics processing unit，GPU)212，以及用于缓存数据的随机存取存储器(random access memory，RAM)213。
上述AP211、GPU212和RAM213可以被集成于一个裸片(die)中，或者分别集成于多个裸片(die)中，并被封装在一个封装结构中，例如采用2.5D(dimension)，3D封装，或其他的先进封装技术。在一种实施方式中，上述AP211和GPU212被集成于一个die中，RAM213被集成于另一个die中，这两个die被封装在一个封装结构中，以此获得更快的die间数据传输速率和更高的数据传输带宽。
图6为本申请实施例提供的一种铁电存储器300的结构示意图。该铁电存储器300可以是如图5所示的RAM213，属于FeRAM。在一种实施方式中，铁电存储器300也可以是设置于SOC210外部的RAM。本申请不对铁电存储器300在设备中的位置以及与SOC210的位置关系进行限定。
继续如图6，铁电存储器300包括存储阵列310、译码器320、驱动器330、时序控制器340、缓存器350和输入输出驱动360。存储阵列310包括多个呈阵列排列的存储单元400，其中每个存储单元400可以用于存储1bit或者多bit的数据。存储阵列310还包括字线(word line，WL)、位线(bit line，BL)等信号线。每一个存储单元400都与对应的字线WL、位线BL电连接。上述字线WL、位线BL中的一个或多个用于通过接收控制电路输出的控制电平，选择存储阵列中待读写的存储单元400，以改变存储单元400中的铁电电容的极化方向，从而实现数据的读写操作。
在图6所示铁电存储器300结构中，译码器320用于根据接收到的地址进行译码，以确定需要访问的存储单元400。驱动器330用于根据译码器320产生的译码结果来控制信号线的电平，从而实现对指定存储单元400的访问。缓存器350用于将读取的数据进行缓存，例如可以采用先入先出(first-in first-out，FIFO)来进行缓存。时序控 制器330用于控制缓存器350的时序，以及控制驱动器330驱动存储阵列310中的信号线。输入输出驱动360用于驱动传输信号，例如驱动接收的数据信号和驱动需要发送的数据信号，使得数据信号可以被远距离传输。
上述存储阵列310、译码器320、驱动器330、时序控制器340、缓存器350和输入输出驱动360可以集成于一个芯片中，也可以分别集成于多个芯片中。
本申请涉及的铁电存储器300可以是铁电随机存取存储器(ferroelectric random access memory，FeRAM)，也可以是铁电场效应晶体管存储器(ferroelectric filed-effect-transistor，FeFET)。比如，图7给出了FeRAM的其中一个存储单元400的电路结构图，如图7，该存储单元400包括至少两个铁电电容C和一个晶体管Tr，例如，图7示例性的给出了三个铁电电容(如图7的铁电电容C1、铁电电容C2和铁电电容C3)，这样的存储单元可以被称为1TnC存储单元。这里的晶体管Tr可以是金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)。
另外，该存储单元400还包括字线(word line，WL)、位线(bit line，BL)和板线(plate line，PL)信号线，并且在该存储单元400中，晶体管Tr的第一端与位线BL电连接，晶体管Tr的控制端与字线WL电连接，晶体管Tr的第二端与铁电电容C的第一电极电连接，铁电电容C的第二电极与板线PL电连接。
在本申请中，晶体管Tr的漏极(drain)或源极(source)中的一极称为第一端，相应的另一极称为第二端，晶体管Tr的控制端为栅极。晶体管Tr的漏极和源极可以根据电流的流向而确定，比如，在图7中，电流从左至右时，则左端为漏极，右端为源极，相反的，当电流从右向左时，右端为漏极，左端为源极。
可以这样理解，这里的晶体管Tr是一种具有三端子的晶体管器件，那么，该晶体管Tr可以选择NMOS(N-channel metal oxide semiconductor，N沟道金属氧化物半导体)管，或者可以选择PMOS(P-channel metal oxide semiconductor，P沟道金属氧化物半导体)管。
图7示出的一个存储单元400可以用于存储多bit的数据，以提升每一个存储单元的存储容量。尤其是，这些铁电电容C共用一个晶体管Tr，进而，还可以减少每个存储单元400的晶体管的数量，以提升存储密度。
将上述图7所示的存储单元400按照阵列排布就可以得到存储阵列310，其中每个存储单元400的电路结构相同，比如，图8示出的存储阵列310中，示例性的给出了包括存储单元401、存储单元402、存储单元403和存储单元404的四个存储单元的存储阵列。本领域技术人员可以根据铁电存储器的存储容量需求设计存储阵列310中存储单元400的排列方式和存储单元400的个数。在一种实施方式中，存储阵列310还可以包括更多的存储单元400，且这些存储单元400可以在彼此相互垂直的X方向、Y方向和Z方向上排列，以形成三维存储阵列。
在一种可选择的实施方式中，图8所示的存储阵列310中，字线WL沿X方向延伸，进而，沿X方向排布的多个存储单元的晶体管Tr的控制端与同一字线WL电连接。还有，位线BL沿与X方向相垂直的Y方向延伸，如此的话，沿Y方向排布的多个存储单元的晶体管Tr的第一端与同一位线BL电连接。
图9给出了FeRAM的另一种存储单元400的电路结构图。在该存储单元400中，包含第一晶体管Tr1和第二晶体管Tr2，以及至少两个铁电电容，比如，图9示例性的给出了一个存储单元400中包含两个铁电电容，分别为铁电电容C1和铁电电容C2。铁电电容C2和铁电电容C1的结构相同，均包括两个电极和位于两个电极之间的铁电层。为了便于下述将铁电电容C2和铁电电容C1与其他结构之间的电连接关系描述清楚，可以将铁电电容C1的一个电极叫第一电极，另一个电极叫第二电极，铁电电容C2的一个电极叫第三电极，另一个电极叫第四电极。
再结合图9，该存储单元400还包括字线(word line，WL)、写位线(write bit line，WBL)、读位线(read bit line，RBL)、源线(source line，SL)和控制线(control line，CL)。其中，第一晶体管Tr1的控制端与控制线CL电连接，第一晶体管Tr1的第一端分别与铁电电容C1的第一电极和铁电电容C2的第三电极电连接，第一晶体管Tr1的第二端与写位线WBL电连接，铁电电容C1的第二电极和铁电电容C2的第四电极与相对应的字线WL电连接。
当铁电电容C1的第一电极和字线WL1形成一定的电压差后，即铁电电容C1的两端形成电压差后，铁电电容中的铁电材料的极化方向发生改变，从而实现对数据的读写操作。同理的，当铁电电容C2的第三电极和字线WL2形成一定的电压差后，即铁电电容C2的两端形成电压差后，铁电电容中的铁电材料的极化方向发生改变，从而实现对数据的读写操作。
再如图9，第二晶体管Tr2的第一端与源线SL电连接，第二端与读位线RBL电连接，第二晶体管T2的控制端分别与铁电电容C1的第一极和铁电电容C2的第三极电连接。
在一种可选择的实施方式中，将上述图9所示的存储单元400按照阵列排布就可以得到图10所示的存储阵列310，比如，图10示出的存储阵列310中，示例性的给出了包括存储单元401、存储单元402、存储单元403和存储单元404的四个存储单元的存储阵列。
在图10给出的存储阵列310中，包括了两条控制线，分别为控制线CL0和控制线CL1，并且每一条控制线沿Y方向延伸，当存储阵列310还包括更多的存储单元时，那么，会相对应的还包括更多的控制线CL，这些控制线沿与Y方向垂直的X方向并行布设，还有，沿Y方向布设的多个存储单元可以共用一条控制线，比如，存储单元401和存储单元404共用选中控制线CL0，存储单元402和存储单元403共用控制线CL1。
继续结合图10，该存储阵列310包括了两条写位线，分别为写位线WBL0和写位线WBL1，并且每一条写位线沿X方向延伸，当还包括更多的写位线WBL，这些写位线WBL沿与X方向垂直的Y方向并行布设，还有，沿X方向布设的多个存储单元可以共用一条写位线WBL，比如，存储单元401和存储单元402共用写位线WBL1，存储单元403和存储单元404共用写位线WBL0。
同样的，读位线RBL和写位线WBL的设置方式相同，在此不再赘述。
需要注意的是，关于该存储阵列中的源线SL，不仅沿X方向布设的多个存储单元的源线SL共用，而且沿Y方向布设的多个存储单元的源线SL也共用，比如，这里的 存储单元401的源线SL和存储单元404的源线SL共用，存储单元401的源线SL和存储单元402的源线SL也共用，即这里的存储单元401、存储单元402、存储单元403和存储单元404的源线SL相互连接。在可实现的工艺结构中，可以形成与衬底相平行的源线SL层结构，以将与衬底相平行的源线相互电连接。
还有，需要注意的是，关于该存储阵列中的字线WL，不仅沿X方向布设的多个存储单元的字线WL共用，而且沿Y方向布设的多个存储单元的字线WL也共用，比如，这里的存储单元401的铁电电容C0连接的字线WL0和存储单元402的的铁电电容C0连接的字线WL0共用，存储单元401的铁电电容C0连接的字线WL0和存储单元404的铁电电容C0连接的字线WL0也共用，即这里的存储单元401、存储单元402、存储单元403和存储单元404的四个铁电电容C0的字线WL0相互连接，存储单元401、存储单元402、存储单元403和存储单元404的四个铁电电容C1的WL1相互连接。同理的，在可实现的工艺结构中，可以设置与衬底相平行的字线层结构，以将位于同一层的字线相互连接。
在上述图7、图8、图9和图10所示的铁电电容中，主要包括堆叠的第一电极和第二电极，以及形成在第一电极和第二电极之间作为存储介质的铁电层。
在一些可选择的实施方式中，铁电层采用氧化铪基材料制得。相比采用其他铁电材料，氧化铪基铁电电容的厚度尺寸可以微缩到十纳米乃至亚十纳米，这样的话，可以实现高密度集成乃至三维集成，在构建超高密度存储芯片方面具有较大的优势。另外，氧化铪基铁电电容的制备工艺可以与硅基半导体工艺具有良好的兼容性，这样可以利用成熟的制造工艺制得该铁电电容，不会增加制造成本。
本申请涉及的氧化铪基材料是指基于氧化铪材料体系的铁电材料，比如，可以是硅(Si)掺杂的二氧化铪(HfO
2)、铝(Al)掺杂的HfO
2、镧(La)掺杂的HfO
2、钇(Y)掺杂的HfO
2、钆(Gd)掺杂的HfO
2、锶(Sr)掺杂的HfO
2等；或者也可以是铪锆氧(hafnium zirconium oxide，HZO)体系，比如，可以是镧(La)掺杂的HZO、钇(Y)掺杂的HZO、锶(Sr)掺杂的HZO、钆(Gd)掺杂的HZO、钆镧(Gd/La)共掺杂的HZO等。
当氧化铪基材料制得的铁电层的晶相取向为正交晶相时，该铁电电容才可以体现出良好的铁电特性，铁电存储器的存储性能才会更佳。为了使得铁电层为正交晶相，在一些可实现的设计中，可以通过选择第一电极和第二电极的材料，比如，选取具有特定晶格结构、晶格常数、表面化学性能等参数的材料，以促使生长出具有正交晶相的铁电层，但是，这样会导致可选择的第一电极的材料和第二电极的材料是有限的，并且，由于第一电极和第二电极的材料都是特定的材料，从而也会给铁电层的生长工艺提出挑战；而本申请提供了一种制备铁电电容的方法，利用该方法制得铁电电容时，不需要选取特定材料的第一电极和第二电极，不需要特定的工艺条件，依然可以制得具有正交晶相的铁电电容，保障该铁电层具有较好的铁电特性，具体制备方法如下所述。
图11给出了铁电电容形成方法中一种可实现的流程图，图12a至图12e为铁电电容形成方法中每一步骤相对应的结构图。其中，具体步骤如下：
如图11中的步骤S01：在衬底上形成第一电极、第二电极、铁电层、第一缓冲层 和第二缓冲层，且铁电层形成在第一电极和第二电极之间，第一缓冲层形成在第一电极和铁电层之间，第二缓冲层形成在第二电极和铁电层之间；其中，采用非晶材料制得第一缓冲层和第二缓冲层，采用包含氧化铪基材料的材料制得铁电层。
这里的第一电极、第二电极、铁电层、第一缓冲层和第二缓冲层可以通过前道工艺(front end of line，FEOL)制作在衬底上，比如，如图12a至图12e所示；在另外一些设计中，也可以通过后道工艺(back end of line，BEOL)制作在衬底上。
如图11中的步骤S02：对第一电极、第二电极、铁电层、第一缓冲层和第二缓冲层退火处理，以得到包含第一电极、第二电极、铁电层、第一缓冲层和第二缓冲层的铁电电容；第一缓冲层用于抑制第一电极影响铁电层的晶相取向，第二缓冲层用于抑制第二电极影响铁电层的晶相取向，第一缓冲层和第二缓冲层使得铁电层呈正交晶相。
下面以前道工艺为例介绍图11的步骤S01和步骤S02中具有的可实现的工艺流程。
如图12a，在衬底100上形成第一电极01。
相比现有技术，该第一电极01可以选择的材料的种类更多，比如，可以选择氮化钛(TiN)、氮化钽(TaN)、氮化锆(ZrN)、氮化钨(WN)、氮硅钛(TiSiN)、氮碳钛(TiCN)、钨(W)、钌(Ru)、钼(Mo)、铱(Ir)、镍(Ni)、铂(Pt)、钨(W)、金(Au)、氧化钌(RuO)、氧化铱(IrO)、氧化铟锡(ITO)等，而不是如现有技术的仅局限在一些特定的材料范围内。
第一电极01沿堆叠方向的厚度尺寸可以为但不限于为1nm至100nm，例如，可以选择50nm。
如图12b，在第一电极01的远离衬底100的一侧形成第一缓冲层04。
在形成第一缓冲层04时，采用非晶结构材料制备第一缓冲层04。
非晶结构的第一缓冲层04可选择的材料具有多种。示例的，可以选择非晶态的氧化物或者半导体材料中的至少一种制得。
非晶态的氧化物可以是氧化物介质材料。比如，可以选择氧化钛(TiO
2)、氧化钨(WO
3)、氧化锆(ZrO
2)、氧化铪(HfO
2)、氧化铝(Al
2O
3)、氧化硅(SiO
2)中的至少一种；
非晶态的氧化物可以是氧化物导电材料。比如，可以选择氧化铟锡(ITO)、氧化钌(RuO)、氧化铱(IrO)中的至少一种。
需要说明的是，在一些实施方式中，彼此互邻的第一电极01和第一缓冲层04均可以选择氧化铟锡(ITO)、氧化钌(RuO)、氧化铱(IrO)中的至少一种。但是，在具体可实现的工艺中，当第一电极01选择氧化铟锡(ITO)、氧化钌(RuO)、氧化铱(IrO)中的一种时，第一缓冲层04可以选择氧化铟锡(ITO)、氧化钌(RuO)、氧化铱(IrO)中的其他一种，或者其他两种的组合。
非晶态的半导体材料可以是硅(Si)、锗(Ge)、锗化硅(SiGe)、氮化硅(Si
3N
4)中的至少一种。
第一缓冲层04沿堆叠方向的厚度尺寸可以为但不限于为0.5nm至50nm，例如，可以选择1nm。也就是说，第一缓冲层04需要足够薄，这样，非晶结构的材料才不会容易结晶。
如图12c，在第一缓冲层04的远离第一电极01的一侧形成铁电层03。
该铁电层03是采用包含氧化铪基材料的材料制得，上述已经对氧化铪基材料可选择的具体材料进行介绍，在此不再赘述。
铁电层03沿堆叠方向的厚度尺寸可以为但不限于为1nm至20nm，例如，可以选择10nm。
如图12d，在铁电层03的远离第一缓冲层04的一侧形成第二缓冲层05。
第二缓冲层05可选择的材料可以参照上述第一缓冲层04的材料，并且，第一缓冲层05和第二缓冲层04的材料可以相同，也可以不同。还有，第二缓冲层05的厚度尺寸和第一缓冲层04的厚度尺寸也可以相等，也可以不相等。
如图12e，在第二缓冲层05的远离铁电层03的一侧形成第二电极02。
第二电极02可选择的材料可以参照上述第一电极01的材料，第二电极02和第一电极01的材料可以相同，也可以不同。第二电极02的厚度尺寸和第一电极01的厚度尺寸也可以相等，也可以不相等。
由图12b和图12c图可以看出，在形成铁电层03之前，先在第一电极01上形成第一缓冲层04，再在第一缓冲层04上形成铁电层03，而不是直接将铁电层03生长在第一电极01上，除此之外，这里的第一缓冲层04采用的是非晶结构材料。也就是说，铁电层02是以非晶结构为模板在其上生长，这样的话，铁电层02的原子排布、晶相取向不会受到第一电极01材料的影响，以出现与第一电极01的晶相取向保持一致，而无法择优取向的现象，反而，会在非晶结构的第一缓冲层04模板上择优选取具有较好铁电性能的正交晶相。
图13a、图13b和图13c给出了本申请的包含第一电极01、第一缓冲层04和铁电层03的三种原子排布模型图，黑色圆圈示为铁电层03中的原子排布，白色圆圈示为第一电极01中的原子排布。该三种模型图仅是一种示例性说明，并不构成对本申请的第一电极01、第一缓冲层04和铁电层03的原子排布的具体限定。其中，图13a至图13c中的铁电层03选取的铁电材料相同，比如，均选择镧(La)掺杂的HfO
2；图13a至图13c中的第一电极01选取的导电材料不同；图13a至图13c中第一缓冲层04可以选择不同的非晶结构材料。
由于图13a至图13c中的第一电极01选取的导电材料不同，就会出现图13a至图13c中第一电极01的原子排布不相同的现象，但是，因为在第一电极01和铁电层03之间存在第一缓冲层04，所以，即使第一电极01的材料不同，提供了不同的生长模板，铁电层03的原子排布也基本一致，且为正交晶相晶体。可以这样讲，第一缓冲层04利用其非晶结构给铁电层03提供生长模板，抑制第一电极01对铁电层03的晶相取向的影响。
图14a、图14b和图14c给出了本申请的包含衬底100、第一电极01、第一缓冲层04和铁电层03的结构图，并示出了铁电层03的晶粒尺寸。这里的铁电层03的晶粒尺寸的大小也是一种示例性展示，不构成对晶粒大小的绝对限定。其中，图14a至图14c中的衬底100选取的材料相同，比如，均为001取向的SrTiO3衬底；铁电层03选取的铁电材料也相同，比如，均选择镧(La)掺杂的HfO2；第一电极01选取的导电材料不同；第一缓冲层04可以选择不同的非晶结构材料。
由于在第一电极01和铁电层03之间存在第一缓冲层04，所以，即使第一电极01 的材料不同，也不会给铁电层03的初始生长环境造成影响，这样一来，由图14a、图14b和图14c可以对比看出，铁电层03的晶粒尺寸基本一致，不会因为第一电极01材料的不同，出现图14a中的铁电层03中的晶粒大，或者图14b中的铁电层03中的晶粒小的现象。所以，尽管第一电极01材料不同，铁电层03晶粒尺寸也会相当，铁电层的晶相取向也基本一致。也可以这样理解，引入的第一缓冲层04可以在不同的第一电极01材料上为氧化铪基铁电层03的生长提供相似的初始生长环境，由此可以降低氧化铪基铁电层03生长过程中的不确定因素。
基于上述对第一缓冲层04的作用的描述，可以得出第一电极01的材料不会影响铁电层03的晶相取向，那么，在选择第一电极01材料时，就可以扩大选择范围，相对应的，因为第一电极01的材料不是特定材料，铁电层04就不需要苛刻的生长工艺条件，从而，可以降低该铁电电容的工艺难度、降低制造成本、提高生产效率。
还有，当采用图14a、图14b和图14c所示的前道工艺将铁电电容集成在衬底上时，也不需要选择特定的衬底100，这样的话，形成该铁电电容的工艺可以很好的和硅基半导体制备工艺相兼容。
在一些实施方式中，比如，第一缓冲层04采用非晶态的氧化钛(TiO
2)制得时，氧化钛(TiO
2)的晶化温度大于铁电电容形成的最高工艺温度，那么，在经退火等工艺完成制得铁电电容后，第一缓冲层04还是以非晶结构的形态存在，也就是说，在完成制备铁电电容的工艺后，第一缓冲层04依然包括非晶结构。如此的话，在该实施例中，利用氧化钛(TiO
2)的非晶结构抑制第一电极01影响铁电层03的晶相取向，使得氧化铪基材料铁电层03实现正交晶向。
在另外一些实施方式中，比如，第一缓冲层04采用非晶态的氧化锆(ZrO
2)、氧化铪(HfO
2)、氧化铝(Al
2O
3)等氧化物中的至少一种制得时，在经退火等工艺完成制得铁电电容后，第一缓冲层04会发生部分晶化，使得第一缓冲层04既包含非晶结构，也包含正交晶相结构，那么，在该实施例中，除利用这些材料的非晶结构抑制第一电极01影响铁电层03的晶相取向之外，正交晶相的晶体结构还可以更好的辅助氧化铪基材料铁电层03进行择优取向，实现正交晶相。
在另外一些实施方式中，比如，第一缓冲层04采用非晶态的氧化钨(WO
3)制得时，氧化钛(TiO
2)的晶化温度小于铁电电容形成的最高工艺温度，则在经退火等工艺完成制得铁电电容后，第一缓冲层04会发生晶化，使得第一缓冲层04包括正交晶相的晶体结构，所以，在该实施例中，可以利用氧化钨(WO
3)的正交晶相辅助氧化铪基材料铁电层03进行择优取向，实现正交晶相。
基于上述对第一缓冲层04可选择的不同材料的描述，可以看出，在本申请中，利用第一缓冲层04的非晶结构和/或正交晶相结构可以抑制第一电极01对铁电层03晶相取向的影响，使得铁电层03具有正交晶相的晶体结构。
另外，由图12d和图12e可以看出，在形成第二电极02之前，先在铁电层03上形成第二缓冲层05，再以非晶结构的第二缓冲层05为生长模板生长第二电极02，也就是不是直接将第二电极02生长在铁电层03上。这样的话，在高温工艺条件下制得第二电极02时，以及在后续高温工艺，比如，退火处理，不会因为第二电极02的晶体结构影响铁电层03的晶相取向。同样的，第二缓冲层05包括非晶结构和/或正交晶 相结构，第二缓冲层05利用非晶结构和/或正交晶相结构抑制了第二电极02对铁电层03晶相取向的影响。也就是，通过第一缓冲层04和第二缓冲层05的共同作用，使得铁电层03具有铁电特性较好的正交晶相。
在上述制备铁电电容的过程中，在形成第一电极01、第二电极02或者铁电层03时，可以采用磁控溅射法沉积、或者可以采用薄膜沉积法，比如，化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapour deposition，PVD)、或者原子层沉积(atomic layer deposition，ALD)等沉积工艺。
在形成第一缓冲层04或者第二缓冲层05时，也可以采用薄膜沉积法制得，比如，化学气相沉积CVD、物理气相沉积PVD、或者原子层沉积ALD等沉积工艺。也可以采用磁控溅射法沉积。
也就是，这里的第一缓冲层04或者第二缓冲层05的制备工艺可以与第一电极01、第二电极02或者铁电层03的制备工艺相兼容，从而，不会因为增加第一缓冲层04和第二缓冲层05这两层结构而引入其他复杂的制备工艺。
图15a给出了现有的FeRAM和本申请提供的FeRAM的极化强度对比图，其中，左边的条状图为现有技术中没有采用氧化钛(TiO
2)缓冲层时的FeRAM的极化强度，右边的条状图为本申请采用氧化钛(TiO
2)第一缓冲层04和第二缓冲层05时的FeRAM的极化强度，由两个条状图对比可以看出，当包含氧化钛(TiO
2)第一缓冲层04和第二缓冲层05时，极化强度明显的提升，铁电特性也会相对应的提高。
另外，图15b还给出了现有的FeRAM和本申请提供的FeRAM的极化强度对比图，其中，左边的条状图为现有技术中没有采用氧化钨(WO
3)缓冲层时的FeRAM的极化强度，右边的条状图为本申请采用氧化钨(WO
3)第一缓冲层04和第二缓冲层05时的FeRAM的极化强度，和上述图15a一样，当包含氧化钨(WO
3)第一缓冲层04和第二缓冲层05时，极化强度明显的提升，铁电特性也会相对应的提高。
第一缓冲层04除过可以抑制第一电极01影响铁电层03晶相取向的功能之外，在一些实施方式中，第一缓冲层04还可以抑制铁电层03中的氧元素扩散至第一电极01中，比如，当第一缓冲层04采用氧化钛(TiO
2)、氧化钨(WO
3)、氧化铝(Al
2O
3)中的至少一种时，第一缓冲层04就可以阻止铁电层03中的氧元素扩散至第一电极01中，避免铁电层03出现氧空缺，甚至铁电层03出现漏电通道的现象。
同理的，第二缓冲层05除过可以抑制第二电极02影响铁电层03晶相取向的功能之外，在一些实施方式中，第二缓冲层05还可以抑制铁电层03中的氧元素扩散至第二电极02中。
本申请涉及的铁电电容在衬底上的布设方式具有多种，示例的，如图16，图16给出了铁电电容在衬底100上的其中一种布设方式，具体的，第一电极01、第一缓冲层04、铁电层03、第二缓冲05和第二电极02沿与衬底100相垂直的方向堆叠。也就是第一电极01、第一缓冲层04、铁电层03、第二缓冲层05和第二电极02中的每一层结构均与衬底100相平行布设，这样的铁电电容可以被称为平面铁电电容结构。再示例的，如图17，图17给出了铁电电容在衬底100上的另一种布设方式，且图18是图17中的B向视图，即第一电极01沿与衬底100相垂直的方向延伸，第一缓冲层04、铁电层03、第二缓冲层05和第二电极02沿与衬底100相平行的方向依次环绕在第一 电极01的外围，这样形成了呈柱形结构的铁电电容，还有，呈柱形结构的铁电电容的横断面可以是图18所示圆形，或者可以是矩形，又或者可以是其他形状。
如图19所示，图19是本申请给出了铁电存储器中铁电场效应晶体管存储器(ferroelectric filed-effect-transistor，FeFET)中一个存储单元的一种工艺结构图。其中，该存储单元包括形成在衬底100中的第一掺杂区100a和第二掺杂区100b、位于第一掺杂区100a和第二掺杂区100b之间的沟道区100c、形成在沟道区100c上的铁电层03，以及形成在铁电层03的远离衬底100的一侧的栅极06，并且，该铁电层03包括氧化铪基材料。
另外，继续如图19，该存储单元还包括形成在铁电层03和沟道区100c之间的第一缓冲层04，以及形成在铁电层03和栅极06之间的第二缓冲层05；这里的第一缓冲层04和第二缓冲层05和上述的FeRAM的铁电电容中的第一缓冲层04、第二缓冲层05一样，即第一缓冲层04也包括非晶结构和/或正交晶相结构，第二缓冲层05也包括非晶结构和/或正交晶相结构，图19中的第一缓冲层04利用其非晶结构和/或正交晶相结构抑制沟道区100c影响铁电层03的晶相取向，第二缓冲层05利用其非晶结构和/或正交晶相结构抑制栅极06影响铁电层03的晶相取向，即第一缓冲层04和第二缓冲层05使得铁电层03呈正交晶相。
在一些可选择的实施方式中，衬底100可以是半导体衬底，比如，呈P型的硅衬底。
在衬底100中，可以通过掺杂工艺形成掺杂类型相同的第一掺杂区100a和第二掺杂区100b，比如，第一掺杂区100a和第二掺杂区100b可以均呈N型。第一掺杂区100a和第二掺杂区100b中的其中一个掺杂区形成源极(Source)，另外一个掺杂区形成漏极(Drain)。
对于图19中的铁电层03的氧化铪基材料可以上述FeRAM中关于铁电层03可选择的材料，在此不再赘述。
在一些设计中，栅极06可以选择多晶硅(poly-Si，p-Si)制得，或者可以选择金属材料制得。
图19中的第一缓冲层04和第二缓冲层05可选择的材料可以参照上述FeRAM中关于缓冲层可选择的材料，在此不再赘述。
在图19所示存储单元中，还包括字线WL、位线BL和源线SL，其中，栅极07与字线WL电连接，第一掺杂区100a与位线BL电连接，第二掺杂区100b与源线SL电连接。
图20给出了包含图19所示存储单元的存储阵列310的电路图，并且在图20所示的存储阵列310中，示例性的给出了四个存储单元，分别为存储单元401、存储单元402、存储单元403和存储单元404，并且，字线WL沿X方向延伸，进而，沿X方向排布的多个存储单元的栅极与同一字线WL电连接。还有，位线BL沿与X方向相垂直的Y方向延伸，如此的话，沿Y方向排布的多个存储单元的第一掺杂区100a与同一位线BL电连接。源线SL沿与X方向相垂直的Y方向延伸，沿Y方向排布的多个存储单元的第二掺杂区100b与同一源线SL电连接。
本申请还给出了一种形成上述图19所示存储单元的形成方法，图21给出了该形 成方法中一种可实现的流程图。其中，具体步骤如下：
步骤S11：在衬底中形成第一掺杂区、第二掺杂区，以及在衬底上形成铁电层、栅极、第一缓冲层和第二缓冲层，且铁电层形成在第一掺杂区和第二掺杂区之间的沟道区上，栅极形成在铁电层的远离衬底的一侧，第一缓冲层形成在铁电层和沟道区之间，第二缓冲层形成在铁电层和栅极之间；其中，采用非晶材料制得第一缓冲层和第二缓冲层，采用包含氧化铪基材料的材料制得铁电层。
步骤S12：对栅极、铁电层和第一缓冲层以及第二缓冲层退火处理，第一缓冲层用于抑制沟道区影响铁电层的晶相取向，第二缓冲层用于抑制栅极影响铁电层的晶相取向，第一缓冲层和第二缓冲层使得铁电层呈正交晶相。
和上述制备FeRAM的铁电电容类似，没有在衬底100的沟道区100c之上直接生长铁电层03，而是先在沟道区100c之上生长非晶材料的第一缓冲层04，在以非晶的第一缓冲层04为模板，在其上生长铁电层03。如此设计的话，沟道区100c的原子排布不会影响铁电层03的原子排布，进而铁电层03不会朝着和沟道区100c原子排布相似的方向生长，而是以非晶结构为模板，择优选取具有较好铁电性能的正交晶相。
基于铁电层03的晶相取向不会受到衬底100的影响，所以，也就不需要选取特定的衬底100材料，这样就可以扩大衬底100的选取范围，以满足不同的应用场景。
还有，用于制备第一缓冲层04的呈非晶结构的材料不同时，在完成该存储单元的制备后，第一缓冲层04可能还是以非晶结构存在，比如，第一缓冲层04采用非晶结构的氧化钛(TiO
2)制得时；在一些可选择的实施方式中，第一缓冲层04可能不仅包括非晶结构，还包括正交晶相的晶体结构，比如，第一缓冲层04采用非晶结构的氧化锆(ZrO
2)、氧化铪(HfO
2)、氧化铝(Al
2O
3)制得时；在另外一些可选择的实施方式中，第一缓冲层04包括正交晶相的晶体结构，比如，第一缓冲层04采用非晶结构的氧化钨(WO
3)制得时。
总之，不管是非晶结构的第一缓冲层04，还是正交晶相的第一缓冲层04，都可以隔离第一电极01，抑制第一电极01对铁电层03的晶相取向的影响，而是促使铁电层03生长为具有较好铁电特性的正交晶相。
在形成栅极06之前，不是在铁电层03上直接生长栅极06，也是先在铁电层03上生长第二缓冲层05，然后在第二缓冲层05上生长栅极06。这样的话，在高温工艺条件下制得栅极06时，以及在后续高温工艺，比如，退火处理，不会因为栅极06的晶体结构影响铁电层03的晶相取向。
在上述存储单元的制备过程中，可以采用磁控溅射法沉积、或者可以化学气相沉积、物理气相沉积、或者原子层沉积等沉积工艺制备铁电层03和栅极06。第一缓冲层04和第二缓冲层05可以采用与铁电层03和栅极06相兼容的工艺制造，这样，可以降低该存储单元的工艺难度，提高制造效率。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保 护范围为准。
Claims (33)
- 一种铁电存储器，其特征在于，包括：衬底；多个存储单元，形成在所述衬底上，每个所述存储单元包括铁电电容；其中，所述铁电电容包括：第一电极和第二电极；铁电层，形成在所述第一电极和所述第二电极之间，所述铁电层包括氧化铪基材料；第一缓冲层，形成在所述第一电极和所述铁电层之间，所述第一缓冲层包括非晶结构和/或正交晶相结构；第二缓冲层，形成在所述第二电极和所述铁电层之间，所述第二缓冲层包括非晶结构和/或正交晶相结构；所述第一缓冲层用于抑制所述第一电极影响所述铁电层的晶相取向，所述第二缓冲层用于抑制所述第二电极影响所述铁电层的晶相取向，且所述第一缓冲层和所述第二缓冲层使得所述铁电层呈正交晶相。
- 根据权利要求1所述的铁电存储器，其特征在于，所述第一缓冲层和/或所述第二缓冲层包括氧化物和半导体材料中的至少一种。
- 根据权利要求2所述的铁电存储器，其特征在于，所述第一缓冲层和/或所述第二缓冲层包括氧化物介质材料。
- 根据权利要求3所述的铁电存储器，其特征在于，所述第一缓冲层和/或所述第二缓冲层包括氧化钛、氧化钨、氧化锆、氧化铪、氧化铝、氧化硅中的至少一种。
- 根据权利要求2所述的铁电存储器，其特征在于，所述第一缓冲层和/或所述第二缓冲层包括氧化物导电材料。
- 根据权利要求5所述的铁电存储器，其特征在于，所述第一缓冲层和/或所述第二缓冲层包括氧化铟锡、氧化钌、氧化铱中的至少一种。
- 根据权利要求2所述的铁电存储器，其特征在于，所述第一缓冲层和/或所述第二缓冲层包括硅、锗、锗化硅、氮化硅中的至少一种。
- 根据权利要求1-6中任一项所述的铁电存储器，其特征在于，所述第一电极、所述第一缓冲层、所述铁电层、所述第二缓冲层和所述第二电极沿与所述衬底相平行的方向堆叠。
- 根据权利要求1-8中任一项所述的铁电存储器，其特征在于，每个所述存储单元还包括第一晶体管、第二晶体管、控制线、写位线、读位线和源线，以及字线；所述第一晶体管的控制端与所述控制线电连接，所述第一晶体管的第一端与所述第一电极电连接，所述第一晶体管的第二端与所述写位线电连接；所述第二晶体管的控制端与所述第一电极电连接，所述第二晶体管的第一端与所述源线电连接，所述第二晶体管的第二端与所述读位线电连接；所述第二电极与所述字线电连接。
- 根据权利要求1-9中任一项所述的铁电存储器，其特征在于，所述第一缓冲层和/或所述第二缓冲层沿所述第一电极和所述第二电极的堆叠方向的厚度为0.5nm-5nm。
- 一种铁电存储器，其特征在于，包括：衬底；多个存储单元，形成在所述衬底上，每个所述存储单元包括铁电电容；其中，所述铁电电容包括：第一电极和第二电极；铁电层，形成在所述第一电极和所述第二电极之间，所述铁电层包括氧化铪基材料；第一缓冲层，形成在所述第一电极和所述铁电层之间，所述第一缓冲层包括非晶结构和/或正交晶相结构；第二缓冲层，形成在所述第二电极和所述铁电层之间，所述第二缓冲层包括非晶结构和/或正交晶相结构；所述第一缓冲层和/或所述第二缓冲层包括氧化钛、氧化钨、氧化锆、氧化铪、氧化铝、氧化硅、氧化铟锡、氧化钌、氧化铱、硅、锗、锗化硅、氮化硅中的至少一种。
- 根据权利要求11所述的铁电存储器，其特征在于，所述第一电极、所述第一缓冲层、所述铁电层、所述第二缓冲层和所述第二电极沿与所述衬底相垂直的方向堆叠。
- 根据权利要求11所述的铁电存储器，其特征在于，所述第一电极、所述第一缓冲层、所述铁电层、所述第二缓冲层和所述第二电极沿与所述衬底相平行的方向堆叠。
- 根据权利要求11-13中任一项所述的铁电存储器，其特征在于，所述第一缓冲层和/或所述第二缓冲层沿所述第一电极和所述第二电极的堆叠方向的厚度为0.5nm-5nm。
- 一种铁电存储器的形成方法，其特征在于，所述形成方法包括：在衬底上形成第一电极、第二电极、铁电层、第一缓冲层和第二缓冲层，且所述铁电层形成在所述第一电极和所述第二电极之间，所述第一缓冲层形成在所述第一电极和所述铁电层之间，所述第二缓冲层形成在所述第二电极和所述铁电层之间，其中，采用非晶材料制得所述第一缓冲层和所述第二缓冲层，采用包含氧化铪基材料的材料制得所述铁电层；对所述第一电极、所述第二电极、所述铁电层、所述第一缓冲层和所述第二缓冲层退火处理，以得到包含所述第一电极、所述第二电极、所述铁电层、所述第一缓冲层和所述第二缓冲层的铁电电容；所述第一缓冲层用于抑制所述第一电极影响所述铁电层的晶相取向，所述第二缓冲层用于抑制所述第二电极影响所述铁电层的晶相取向，所述第一缓冲层和所述第二缓冲层使得所述铁电层呈正交晶相。
- 根据权利要求15所述的铁电存储器的形成方法，其特征在于，在形成所述第一缓冲层和/或所述第二缓冲层时包括：采用非晶态的氧化物和半导体材料中的至少一种制得所述第一缓冲层和所述第二缓冲层。
- 根据权利要求15或16所述的铁电存储器的形成方法，其特征在于，所述第一缓冲层和/或所述第二缓冲层包括氧化钛、氧化钨、氧化锆、氧化铪、氧化铝、氧化硅、氧化铟锡、氧化钌、氧化铱、硅、锗、锗化硅、氮化硅中的至少一种。
- 一种铁电存储器，其特征在于，包括：衬底；多个存储单元，形成在所述衬底上，每个所述存储单元包括：形成在所述衬底中的第一掺杂区和第二掺杂区；沟道区，位于所述第一掺杂区和所述第二掺杂区之间；铁电层，形成在所述沟道区上，所述铁电层包括氧化铪基材料；栅极，形成在所述铁电层的远离所述衬底的一侧；第一缓冲层，形成在所述铁电层和所述沟道区之间，所述第一缓冲层包括非晶结构和/或正交晶相结构；第二缓冲层，形成在所述铁电层和所述栅极之间，所述第二缓冲层包括非晶结构和/或正交晶相结构；所述第一缓冲层用于抑制所述沟道区影响所述铁电层的晶相取向，所述第二缓冲层用于抑制所述栅极影响所述铁电层的晶相取向，且所述第一缓冲层和所述第二缓冲层使得所述铁电层呈正交晶相。
- 根据权利要求18所述的铁电存储器，其特征在于，所述第一缓冲层和/或所述第二缓冲层包括氧化物和半导体材料中的至少一种。
- 根据权利要求19所述的铁电存储器，其特征在于，所述第一缓冲层和/或所述第二缓冲层包括氧化物介质材料。
- 根据权利要求20所述的铁电存储器，其特征在于，所述第一缓冲层和/或所述第二缓冲层包括氧化钛、氧化钨、氧化锆、氧化铪、氧化铝、氧化硅中的至少一种。
- 根据权利要求19所述的铁电存储器，其特征在于，所述第一缓冲层和/或所述第二缓冲层包括氧化物导电材料。
- 根据权利要求22所述的铁电存储器，其特征在于，所述第一缓冲层和/或所述第二缓冲层包括氧化铟锡、氧化钌、氧化铱中的至少一种。
- 根据权利要求19所述的铁电存储器，其特征在于，所述第一缓冲层和/或所述第二缓冲层包括硅、锗、锗化硅、氮化硅中的至少一种。
- 根据权利要求18-24中任一项所述的铁电存储器，其特征在于，每个所述存储单元还包括：字线、位线和源线；所述栅极与所述字线电连接，所述第一掺杂区与所述位线电连接，所述第二掺杂区与所述源线电连接。
- 根据权利要求18-25中任一项所述的铁电存储器，其特征在于，所述第一缓冲层和/或所述第二缓冲层沿所述铁电层和所述栅极的堆叠方向的厚度为0.5nm-5nm。
- 一种铁电存储器，其特征在于，包括：衬底；多个存储单元，形成在所述衬底上，每个所述存储单元包括：形成在所述衬底中的第一掺杂区和第二掺杂区；沟道区，位于所述第一掺杂区和所述第二掺杂区之间；铁电层，形成在所述沟道区上，所述铁电层包括氧化铪基材料；栅极，形成在所述铁电层的远离所述衬底的一侧；第一缓冲层，形成在所述铁电层和所述沟道区之间，所述第一缓冲层包括非晶结构和/或正交晶相结构；第二缓冲层，形成在所述铁电层和所述栅极之间，所述第二缓冲层包括非晶结构和/或正交晶相结构；所述第一缓冲层和/或所述第二缓冲层包括氧化钛、氧化钨、氧化锆、氧化铪、氧化铝、氧化硅、氧化铟锡、氧化钌、氧化铱、硅、锗、锗化硅、氮化硅中的至少一种。
- 根据权利要求27所述的铁电存储器，其特征在于，每个所述存储单元还包括：字线、位线和源线；所述栅极与所述字线电连接，所述第一掺杂区与所述位线电连接，所述第二掺杂区与所述源线电连接。
- 根据权利要求27或28所述的铁电存储器，其特征在于，所述第一缓冲层和/或所述第二缓冲层沿所述铁电层和所述栅极的堆叠方向的厚度为0.5nm-5nm。
- 一种铁电存储器的形成方法，其特征在于，所述形成方法包括：在衬底中形成第一掺杂区、第二掺杂区，以及在所述衬底上形成铁电层、栅极、第一缓冲层和第二缓冲层，且所述铁电层形成在所述第一掺杂区和所述第二掺杂区之间的沟道区上，所述栅极形成在所述铁电层的远离所述衬底的一侧，第一缓冲层形成在所述铁电层和所述沟道区之间，所述第二缓冲层形成在所述铁电层和所述栅极之间，其中，采用非晶材料制得所述第一缓冲层和所述第二缓冲层，采用包含氧化铪基材料的材料制得所述铁电层；对所述栅极、所述铁电层和所述第一缓冲层以及所述第二缓冲层退火处理，所述第一缓冲层用于抑制所述沟道区影响所述铁电层的晶相取向，所述第二缓冲层用于抑制所述栅极影响所述铁电层的晶相取向，所述第一缓冲层和所述第二缓冲层使得所述铁电层呈正交晶相。
- 根据权利要求30所述的铁电存储器的形成方法，其特征在于，在形成所述第一缓冲层和/或所述第二缓冲层时包括：采用非晶态的氧化物和半导体材料中的至少一种制得所述第一缓冲层和所述第二缓冲层。
- 根据权利要求30或31所述的铁电存储器的形成方法，其特征在于，所述第一缓冲层和/或所述第二缓冲层包括氧化钛、氧化钨、氧化锆、氧化铪、氧化铝、氧化硅、氧化铟锡、氧化钌、氧化铱、硅、锗、锗化硅、氮化硅中的至少一种。
- 一种电子设备，其特征在于，包括：处理器；和如权利要求1至14任一项所述的铁电存储器、如权利要求15至17任一项所述的铁电存储器的形成方法制得的铁电存储器、如权利要求18至29任一项所述的铁电存储器或者如权利要求30至32任一项所述的铁电存储器的形成方法制得的铁电存储器；其中，所述处理器和所述铁电存储器电连接。
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