TWI773050B - 柱狀電容器及其製造方法 - Google Patents

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TWI773050B
TWI773050B TW109146060A TW109146060A TWI773050B TW I773050 B TWI773050 B TW I773050B TW 109146060 A TW109146060 A TW 109146060A TW 109146060 A TW109146060 A TW 109146060A TW I773050 B TWI773050 B TW I773050B
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高拉夫 薩雷傑
沙西坎斯 曼尼佩楚尼
拉傑夫 杜卡尼亞
拉瑪摩瑟 拉米西
雅理塔 瑪塞理
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美商凱普勒運算公司
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Abstract

與習知記憶體位元單元相比，使用鐵電電容器形成的記憶體位元單元導致更高或更窄的位元單元。如此一來，更多位元單元可經封裝在晶粒中而產生更高密度的記憶體，該記憶體可以在比習知記憶體更低的電壓下操作，而且提供廣受歡迎的非揮發性性能。柱狀電容器包括有助於製造窄柱體的插塞。

Description

柱狀電容器及其製造方法
本發明係有關於柱狀電容器及其製造方法。 優先權
本申請係2019年12月27日申請之標題為「Pillar Capacitor and Method of Fabricating Such」的美國專利申請案編號第16/729,278的延續並請求其優先權，並且以引用方式併入本文中。
用在處理器中的標準記憶體係靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體(DRAM)，及它們的衍生物。這些記憶體係揮發性記憶體。例如，當供應至記憶體的電源斷開，記憶體將遺失它們儲存的資料。現在，非揮發性記憶體也普遍用於計算平台中以取替磁硬碟。即使斷開供應至非揮發性記憶體的電源，但是非揮發性記憶體還是可以長時間(例如，數月、數年或永久)留存它們儲存的資料。非揮發性記憶體的實例係磁性隨機存取記憶體(MRAM)、NAND或NOR快閃記憶體。這些記憶體可能不適於低功耗及緊湊型計算裝置，因為這些記憶體遭受高寫入能量、低密度、及高電源耗損的困擾。
本文提供的先前技術的敘述是為了大致地呈現本發明上下文的目的。除非本文另有說明，否則本段落敘述的材料不是本申請的申請專利範圍的先前技術，並且不因包含在本段落中而被承認是先前技術。
及
一些實施例敘述柱狀鐵電電容器。柱狀鐵電電容器係用在記憶體中。例如，在1T-1C(一個電晶體、一個電容器)組態中，電容器包含高的柱狀鐵電電容器。1T-1C係包含電晶體之隨機存取記憶體(RAM)的一部分，電晶體可以是平面或非平面電晶體。記憶體更包含蝕刻停止層(ESL)及耦接至電晶體的柱狀電容器。柱狀電容器包含第一電極，第一電極包含第一導電材料，其中第一電極係實質上U形結構。第一電極係第一底部電極(BE1)。U形結構係以第一介電質填充。在一些實施例中，記憶體更包含與該第一介電質分離並且不同的第一結構，其中第一結構係相鄰於第一介電質，使得第一結構塞住U形結構。鐵電電容器的剩餘層係適形性地沉積在第一結構插塞與ESL上方。
例如，沉積包含第二導電材料的第二電極，其中第二電極係適形性地相鄰於第一電極。第二電極係第二BE(BE2)。接著適形性地沉積鐵電(FE)材料，其相鄰於第二電極。接著在FE材料上方形成頂部電極(TE)。適形性地沉積第三電極，其相鄰於鐵電材料，其中部分的第二電極係相鄰於ESL。第三電極係第一頂部電極(TE1)。在一些實施例中，在第三電極上方適形性地沉積額外的頂部電極(例如，第四電極TE2)。
接著將第四電極耦接至板線(PL)，而耦接至第一底部電極的金屬層(例如，填充金屬)係耦接至電晶體的源極/汲極端子。電晶體之閘極係耦接至字元線(WL)，而電晶體之汲極/源極端子係耦接至位元線(BL)。在一些實施例中，直接相鄰於FE材料之電極包含導電氧化物。
儘管假定兩個電極作為頂部電極，但是可以堆疊任何數量的層以形成多層頂部電極。底部電極也一樣。例如，頂部及/或底部電極可包含單一層或多層。用於頂部和底部電極之層的數量可以相同或不同。
各種實施例具有許多技術效果。例如，形成鐵電電容器的製程確保鐵電電容器與電晶體整合在一起時得到保護。使用鐵電電容器形成的記憶體位元單元允許鐵電電容器中的鐵電(FE)狀態之非常低的電壓切換(例如，100 mV)。鐵電電容器可與任一類型的電晶體一起使用。例如，各個實施例的鐵電電容器可與平面或非平面電晶體一起使用。電晶體可經形成在晶粒的前端或後端。在具有多個電極層的情況下，與習知記憶體位元單元相比，使用鐵電電容器形成的記憶體位元單元導致更高或更窄的位元單元。如此一來，更多位元單元可經封裝在晶粒中而產生更高密度的記憶體，該記憶體可以在比習知記憶體更低的電壓下操作，而且提供廣受歡迎的非揮發性性能。在一些實施例中，為了進一步增加每一晶粒的記憶體密度，記憶體位元單元係形成在前端與後端。其它技術效應從各種實施例及圖式將顯而易見。
在下面的說明中，大量的細節被討論以提供對本揭示的實施例之更徹底的解釋。然而，對本發明所屬領域之具有通常知識者，本揭示的實施例可不用這些特定的細節可被實踐是顯而易見的。在其它例子中，為了避免模糊本揭示的實施例，已知的結構和裝置詳細敘述，而以方塊圖的形式被示出。
注意，在實施例之對應的圖式中，訊號以線代表。有些線可能比較粗以指示更多成份的訊號路徑，和/或具有箭頭在一或多個端，以指示主要資訊流動方向。如此之指示不意圖為被限制的。而是，線被使用以與一或多個示例性實施例有關以促進對電路或邏輯單元更容易的理解。任何代表的訊號，由設計需求或偏好所指定，可實際上包含一或多個訊號，其可在任一方向上移動且可與任何適當類型的訊號方案被實施。
用語「裝置」通常可以指根據該用語之使用背景的裝置。例如，裝置可以指的是層或結構的堆疊、單一結構或層、具有主動及/或被動元件之各種結構的連接等等。一般而言，裝置為具有沿著x-y方向之平面及沿著x-y-z笛卡爾座標系統之z方向之高度的三維結構。裝置之平面亦可為包含裝置之設備的平面。
貫穿說明書及在申請專利範圍中，用語「連接的」意指在連接的東西之間以諸如電性、機械或磁性的直接連接，而沒有任何中間的裝置。
用語「耦接」的意思是透過一或多個被動或主動中間裝置在連接的或間接連接的物之間的直接或間接連接，諸如直接電性、機械或磁性連接。
本文中的用語「相鄰」通常指的是事物的位置(例如，緊靠著它們之間的一或多處事物)或鄰接另一事物(例如，毗連它)。
用語「電路」或「模組」可指的是一或多個被動和/或主動組件，其為佈置以與另一個合作來提供所需的功能。
用語「訊號」可稱為至少一電流訊號、電壓訊號、磁性訊號或資料/時脈訊號。「一(a)」、「一個(an)」以及「該」的意思包括數個參考。「中」的意思包括「中」和「上」。
用語「縮放」通常是指將設計(示意圖和佈局)從一種處理技術轉換為另一種處理技術，並隨後減小其佈局面積。用語「縮放」通常還指縮小相同技術節點內的佈局和裝置。用語「縮放」還可以指相對於另一參數(例如，電源供應位準)調整(例如，減速或加速-即分別縮小或放大)訊號頻率。
用語「實質上」、「接近」、「大約」、「附近」以及「近似」一般指的是目標值在+/-10%之間。例如，除非在其使用之明確背景中另外指明，否則術語「實質上相等」、「大約相等」和「近似相等」表示在所敘述的事物之間僅存在偶然的變化。在本領域中，這種變化通常不大於預定目標值的+/-10%。
除非以其它方式指明，使用用以敘述一般物件之一般形容詞「第一」、「第二」以及「第三」等等，僅指示相似物件之不同實例被提及，並且不旨在暗示如此描述的物件必須以給定的順序，無論是時間、空間、排名或以在任何其他方式。
對於本揭露之目的，用語「A和/或B」及「A或B」的意思是(A)、(B)或(A和B)。對於本揭露之目的，用語「A、B和/或C」的意思是(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。
在敘述和申請專利範圍中「左」、「右」、「前」、「後」、「頂」、「底」、「之上」、「之下」等的用語為用於敘述性目的，而不一定用於描述永久的相對位置。例如，如本文所使用的用語「上方」、「下方」、「前側」、「背側」、「頂部」、「底部」、「之上」、「之下」和「在上」是指一個組件、結構、或材料相對於其它在裝置內之參考組件、結構、或材料的相對位置，其中這種物理關係是值得注意的。這些用語在本文中僅用於敘述目的，並且主要在裝置z軸的背景內使用，因此可以相對於裝置的取向。因此，如果裝置相對於所提供之圖式的背景顛倒定向，則在本文提供之圖式的背景中的第二材料「之上」的第一材料也可以在第二材料「之下」。在材料的上下文中，設置在另一個之上或之下的一種材料可以直接接觸或可以具有一或多種中間材料。此外，設置在兩種材料之間的一種材料可以直接與兩層接觸，或者可以具有一或多個中間層。相反，第一材料在第二材料「上」為與第二材料直接接觸。在組件集合的上下文中將做出類似的區別。
用語「之間」可採用在裝置之z軸、x軸、或y軸的背景中。兩種其它材料之間的材料可為與那些材料中的一種或兩種接觸，或者可以藉由一或多個中間材料將其與其它兩種材料分開。兩種其它材料「之間」的材料可因此與其它兩種材料中的任一種接觸，或者可以透過中間材料耦接至其它兩種材料。兩種其它裝置之間的裝置可直接與那些裝置中的一或兩種連接，或者可以藉由一或多個中間裝置將其與其它兩種裝置分開。
此處，多個非矽半導體材料層可堆疊在單一鰭片結構內。多個非矽半導體材料層可包括一或多個「P型」層，其適用於P型電晶體(例如，提供比矽更高的電洞移動率)。多個非矽半導體材料層可進一步包括一或多個「N型」層，其適用於N型電晶體(例如，提供比矽更高的電子移動率)。多個非矽半導體材料層可進一步包括將N型與P型層分開的一或多個中介層。中介層可以是至少部分犧牲的，例如允許閘極、源極、或汲極中的一或多個完全圍繞一或多個N型和P型電晶體的通道區域。多個非矽半導體材料層可至少部分利用自對準技術來製造，使得堆疊的CMOS裝置可同時包括具有單一FET(場效電晶體)之足跡的高移動率N型和P型電晶體。
此處，用語「後端」通常是指晶粒之與「前端」相對的區段，並且其中IC(積體電路)封裝耦接至IC晶粒凸塊。例如，高階金屬層(例如，在十金屬堆疊晶粒中的金屬層6和更高的金屬層)及更靠近晶粒封裝之相應通孔被認為是晶粒之後端的一部分。相反地，用語「前端」通常是指晶粒的一區段，其包括主動區(例如，其中製造半導體的地方)和低階金屬層及更靠近主動區(例如，在十金屬堆疊晶粒實例中的金屬層5及更低的金屬層)的相應通孔。
指出那些圖中具有相同的元件編號(或名稱)之元件與任何其它圖式的元件一樣可以以任何類似於所描述之方式操作或運作，但不限制於此。
圖1A-P分別繪示根據一些實施例之圖案化或製造鐵電柱狀電容器之製程的橫截面100、120、130、140、150、160、170、180、190、1910、1920、1930、1940、1950、1960、及1970。
本文敘述的製程假定已經執行某些先前製程。例如，已經在基材上的或基材中製造主動裝置，並且可經可以製造通孔和金屬互連用於整合到藉由各種製程敘述的結構。
橫截面100繪示包含具有至少第一不連續102a和第二不連續102b之第一蝕刻停止層(ESL)101的結構。所述結構更包含在第一ESL上方的第一層間介電質(ILD)103，其中第一ILD具有實質上與第一ESL之第一和第二不連續對準的至少第一和第二不連續。所述結構更包含在第一ILD之第一和第二不連續之側壁上的襯裡105，其中第一ILD之第一和第二不連續包括在側壁上之襯裡105之間的填充金屬104。在一些實施例中，用於金屬填充104的材料包括下列中的一或多者：Co、W、Cu、Ag、Au、或Ru。在一些實施例中，用於襯裡105的材料包括TaN、TiN、Co、Ru、Ta、金屬襯裡、或它們的組合。
ESL 101可包括蝕刻特性與襯裡105和金屬104完全不同的任何合適的材料。在一些實施例中，第一ESL 101包含包括下列中的一或多者的材料：Si、C、或N。在一些實施例中，第一ESL 101包括下列中的一者的材料：SiCN、SiN、SiC、或SiON。在各種實施例中，ILD 103係低k介電質材料。低k介電質具有1至4範圍內的介電常數。用於低k介電質材料的材料包括下列中的一或多者：Si、Ht、Zr、或N。ILD 103的實例化合物包括SiO2、HfSiO4、或ZrSiO4。接著研磨所述結構的頂表面。例如，化學機械拋光或平坦化(CMP)係用來以化學和機械力的組合來使頂表面平滑。沿著z方向之ESL 101的厚度係在1埃(A)至50A的範圍內。在一些實施例中，沿著x方向之襯裡105的厚度係在1奈米(nm)至50 nm的範圍內。
橫截面120繪示在圖1A所示之結構之經研磨的頂表面上方沉積第二ESL 121。第二ESL 121的厚度可以與ESL 101的厚度相同。在一些實施例中，第二ESL 121包含材料，所述材料包括下列中的一或多者：Si、C、或N。在各種實施例中，第二ESL 121係下列中的一者：SiCN、SiN、SiC、或SiON。
橫截面130繪示在第二ESL 121上方形成並定位微影遮罩133，所述微影遮罩係用以將鐵電記憶體電容器從調節器邏輯分離。這裡，遮罩133具有隨後形成FE電容器的開口。
橫截面140繪示其中蝕刻ESL 121以露出用於FE結構之區域使在開口141a/b處剝離第一微影遮罩的製造點。
橫截面150繪示在ESL2 121上方犧牲遮罩層151的沉積。犧牲遮罩層151亦填充至開口141a/b中。用於犧牲遮罩層151的材料可以是任何蝕刻友善之合適的材料。在一些實施例中，用於犧牲遮罩層151的材料係介電質材料。介電質材料具有1至5範圍內的介電常數。介電質材料可為下列中的任一者：SiO、SiOC、或SiOCN。
橫截面160繪示在犧牲遮罩層151上方形成並定位微影遮罩161。遮罩161可用於自對準四重(SAQP)圖案化或自對準雙重圖案化(SADP)。
橫截面170繪示在蝕刻犧牲遮罩層151以形成曝露通孔104之開口171a/b之後的製造點。
橫截面180繪示在犧牲遮罩層151、通孔104、及襯裡105上方適形性地沉積第一底部電極(BE 1 181)之後的製造點。BE1 材料181適形於經蝕刻的區域的內側(例如，開口171a/b)。如此一來，形成實質的U形結構。用於BE1 181的材料包括下列中的一或多者：Ti、Ru、Cu、Co、Ta、W、TaN、或WN。
橫截面190繪示在將介電質191沉積至U形結構中之後的製造點。介電質191包括下列中的一者：SiO、SiOC、或SiOCN。在一些實施例中，介電質191包括下列中的一或多者：Si、C、或N。對於介電質191之介電常數係在1至5的範圍內。在一些實施例中，介電質191可在玻璃上旋轉並藉由可流動的化學氣相沉積(f-CVF)或收縮的原子層沉積(ALD)形成。在z方向中之介電質的厚度係在20埃(A)至2000 A的範圍內。
橫截面1910繪示在研磨在犧牲遮罩層151之頂部上的介電質191和底部電極181之後的製造點。化學機械拋光或平坦化(CMP)係用來以化學和機械力的組合來使介電質191和BE 181之頂表面平滑。
橫截面1920繪示在將介電質191凹陷以形成凹陷的區域1921a和1921b之後的製造點。凹陷的區域1921a和1921b可用來形成插塞。這些插塞係介電質材料，與介電質材料191互不相同。儘管插塞被敘述為介電質材料，但是在一些實施例中，它們可以包含金屬。例如，插塞可具有如那些用於BE1、BE2、TE1、或TE2之相同的材料。
對於介電質1931a/b之介電常數係在1至5的範圍內。橫截面1930繪示在沉積介電質1931a/b以形成插塞之後的製造點。在一些實施例中，介電質1931a/b包括下列中的一或多個：Si、Al、或Zr。在一些實施例中，介電質1931a/b包括下列中的一者：SiN、Al2O3、或ZrO。在z方向中之插塞的厚度(tplug )係在20埃(A)至500 A的範圍內。
橫截面1940繪示在選擇性地去除(或蝕刻)犧牲遮罩層151之後的製程。蝕刻製程對於插塞1931a/b、BE1 181和ESL 121有選擇性。
橫截面1950繪示具有用於形成柱狀FE電容器之層堆疊的製造點。層堆疊包括相鄰於ESL 121和BE1 181的底部電極材料1951(BE2)；相鄰於BE2 1951的FE材料1952；第一頂部電極材料(TE1)1953；以及第二頂部電極材料(TE2)1954。TE2 1954係相鄰於TE1 1953。TE1 1953係相鄰於FE材料1952。雖然顯示TE和BE的兩層，但是可以使用任何數量的層。
在一些實施例中，層堆疊係使用物理氣相沉積(PVD)、化學氣相沉積(CVD)、及/或原子層沉積(ALD)之技術的沉積。這些層的沉積可被整合或分開。例如，BE1 181、BE2 1951、FE 1952、TE1 1953、及TE2 1954按以下序列沉積：沉積BE1 181和BE2 1951，接著在空斷(air break)之後在BE2 1951上方沉積FE 1952。在空斷之後接著在FE 1952上方沉積TE1 1953。在一些實施例中，BE1 181、BE2 1951、FE 1952、TE1 1953、及TE2 1954按以下序列沉積：沉積BE1 181和BE2 1951，接著在沒有任何空斷的情況下在BE2 1951上方沉積FE 1952。在沒有空斷之情況下接著在FE 1952上方沉積TE1 1953。在一些實施例中，為了改善各種膜特性，退火製程與BE1 181、BE2 1951、FE 1952、TE1 1953、及TE2 1954的沉積整合。例如，BE1 181、BE2 1951、FE 1952、TE1 1953、及TE2 1954按以下序列沉積：沉積並退火BE1 181和BE2 1951，接著沒有空斷的情況下在BE2 1951上方沉積FE 1952並進行退火。在沒有空斷之情況下接著在FE 1952上方沉積TE1 1953並進行退火。
膜特性包括下列中的一或多者：黏著性、封閉性、結構、電阻值、鐵電性、可靠性等。在此製程中，沉積BE 181和BE 1951，然後進行退火。在某些材料存在的情況下，以特定溫度範圍內的升溫速率控制退火。例如，退火係以0.1C/min(攝氏溫度每分鐘)的受控速率、溫度範圍300℃至900℃、以及N2、O2、NH3、N2O、Ar或它們的組合的周圍氣體執行從1 ns至30分鐘之範圍的持續期間。任何合適的加熱源可用於退火。例如，可使用雷射、燈管、或熔爐作為加熱源。
儘管顯示用於底部電極(BE)的兩層(例如，BE1 181和BE2 1951)，但是可以使用任意數量的N層來形成底部電極(BE)，其中N的範圍是從1到任何合適的數量。類似地，儘管顯示用於頂部電極(TE)的兩層(例如，TE1 1953和TE2 1954)，但是可以使用任意數量的M層來形成頂部電極(TE)，其中M的範圍是從1到任何合適的數量。在一些實施例中，N等於M。在一些實施例中，N不同於M。在堆疊中每一層的厚度係在0.1 nm(奈米)至50 nm的範圍。例如，沿著z軸的BE1 181之厚度tBE1 、BE2 1951之厚度tBE2 、FE 1952之厚度tFE 、TE1 1953之厚度tTE1 、及TE2 1954之厚度tTE2 係在0.1 nm至50 nm的範圍。
在一些實施例中，BE1 181、BE2 1951、TE1 1953、及TE2 1954包含導電材料，其包括下列中的一或多者：Ti、TiN、Ru、RuO2、IrO2、TaN、SrO、Ta、Cu、Co、W、或WN。在一些實施例中，直接相鄰於FE 1952之電極包含導電氧化物。在一些實施例中，導電氧化物為AA’BB’O3 類型。A’是原子位點A的摻雜物，可以是鑭系系列的元素。B’是原子位點B的摻雜物，可以是來自過渡金屬元素的元素，特別是Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn。A’可能具有與A點相同的原子價，並且鐵電極化率不同。用於電極的材料可以相同或不同。例如，用於TE1 1953的材料不同於用於TE2 1954的材料，及用於BE1 181的材料不同於用於BE2 1951的材料，而材料BE1 181和TE2 1954可為相同，並且材料BE2 1951和TE1 1953可為相同。
FE材料中的臨限在極化對電壓響應中具有高度非線性的轉移函數。臨限係與a)切換轉移函數的非線性、及b)與FE切換的直角度有關。切換轉移函數的非線性係極化對電壓圖之導數的寬度。直角度由剩餘極化(remnant polarization)與飽和極化(saturation polarization)之比來定義；完美的直角度將顯示為1的值。
FE切換的垂直度可以用化學取代適當地操作。例如，在PbTiO3中，可藉由La或Nb取代來修飾P-E(極化電場)方環來建立S型環。形狀可經系統地調變以最終地產生非現行介電質。FE切換的直角度可藉由FE層之粒度進行改變。與多晶FE相比，完美磊晶的單晶FE層將顯示出更高的直角度(例如，比率接近1)。這種完美經可使用晶格匹配的底部和頂部電極來實現。在一個實例中，BiFeO(BFO)可使用晶格匹配的SrRuO3底部電極磊晶地合成，產生方形的P-E環。La逐步摻雜會降低直角度。
在各種實施例中，FE材料1952可為任何合適的低電壓FE材料，其允許FE材料藉由低電壓(例如，100 mV)切換其狀態。在一些實施例中，FE材料1952包含ABO3 類型的鈣鈦礦，其中「A」與「B」為兩個不同大小的陽離子，並且「O」是氧，其為與兩個陽離子鍵合的陰離子。一般而言，A原子的大小大於B原子的大小。在一些實施例中，鈣鈦礦可為經摻雜的(例如，由La或鑭系)。鈣鈦礦可被合適的摻雜，以實現0.3至2%範圍內的自發畸變。例如，對於化學取代的鈦酸鉛(諸如，在Ti位置的Zr；在Ti位置的La、Nb)，這些取代物的濃度應使其達到0.3至2%範圍內的自發畸變。對於化學取代的BiFeO3、BiCrO3、BiCoO3類的材料，取代Bi位置的La或稀土可調節自發畸變。在一些實施例中，FE材料係與導電金屬氧化物接觸，導電金屬氧化物包括導電鈣鈦礦導電金屬氧化物，其實例為：La-Sr-CoO3、SrRuO3、La-Sr-MnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8、及LaNiO3。
在一些實施例中，FE材料1952包含包括在導電氧化物之間(或夾在它們之間)之低電壓FE材料的層堆疊。於各種實施例中，當FE材料1952為鈣鈦礦時，導電氧化物為AA’BB’O3 類型。A’是原子位點A的摻雜物，可以是鑭系系列的元素。B’是原子位點B的摻雜物，可以是來自過渡金屬元素的元素，特別是Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn。A’可能具有與A點相同的原子價，並且鐵電極化率不同。
在一些實施例中，FE材料1952包含h-RMnO3類型的六方晶鐵電，其中R係稀土元素，即，鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉅(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)、及釔(Y)。鐵電相位的特徵在於層狀MnO5多面體的彎曲(buckling)，伴隨著Y離子的置換，這導致了淨電極化。在一些實施例中，六方晶FE包括下列中的一者：YMnO3或LuFeO3。於各種實施例中，當FE材料1952包含六方晶鐵電時，導電氧化物為A2O3(例如，In2O3、Fe2O3)及ABO3類型，其中「A」為稀土元素而「B」為Mn。
在一些實施例中，FE材料1952包含瑕FE材料。瑕鐵電為其中主階參數係諸如原子序列的應變或彎曲的序列機制的鐵電。瑕FE材料之實例分別是LuFeO3類材料或鐵電和順電材料PbTiO3(PTO)和SnTiO3(STO)的超晶格，以及分別是LaAlO3(LAO)和STO。例如，[PTO/STO]n或[LAO/STO]n的超晶格，其中「n」i係在1至100之間。雖然這裡參考用於儲存電荷狀態的鐵電材料172敘述了各種實施例，但是這些實施例也適用於順電材料。例如，可使用順電材料代替鐵電材料來形成各個實施例的電容器。
在一些實施例中，鐵電材料係摻雜有s軌道材料(例如，用於第一週期、第二週期以及離子第三和第四週期的材料)。在一些實施例中，將f軌道材料(例如，鑭系)摻雜至鐵電材料，以製造順電材料。室溫順電材料的實例包括：SrTiO3、Ba(x)Sr(y)TiO3(其中x係-0.05，且y係0.95)、HfZrO2、Hf-Si-O、La取代的PbTiO3、基於PMN-PT的遲緩性鐵電。
在一些實施例中，FE材料1952包括下列中的一或多者：鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)、它們的氧化物或它們的合金氧化物。在一些實施例中，FE材料1952包括下列中的一或多者：Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包括下列中的一者：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y，其中「x」係分數。在一些實施例中，FE材料1952包括下列中的一或多者：鐵酸鉍(BFO)、鋯鈦酸鉛(PZT)、具有摻雜材料的BFO、或具有摻雜材料的PZT，其中摻雜材料係Nb或La中的一者；以及遲緩性鐵電(諸如，PMN-PT)。
在一些實施例中，FE材料105包括鐵酸鉍(BFO)，BFO具有摻雜材料，其中該摻雜材料中係鑭、或從週期表之鑭系中的任一元素。在一些實施例中，FE材料105包括鋯鈦酸鉛(PZT)、或具有摻雜材料的PZT，其中該摻雜材料係La、Nb中的一者。在一些實施例中，FE材料105包括遲緩性鐵電(relaxor ferroelectric)，其包括鈮鎂酸鉛(PMN)、鈮鎂酸鉛-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鈧鉛(PSN)、鈦酸鋇-鉍鋅鈮鉭(BT-BZNT)、鈦酸鋇-鈦酸鍶鋇(BT-BST)。
在一些實施例中，FE材料105包括Hf1-x Ex Oy形式的氧化鉿，其中E可為Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y。在一些實施例中，FE材料105包括鈮酸類型的化合物LiNbO3、LiTaO3、氟化鋰鐵鉭、鈮酸鍶鋇、鈮酸鋇鈉、或鈮酸鍶鉀。
在一些實施例中，FE材料105包括Hf1-x Ex Oy形式的氧化鉿，其中E可為Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y。在一些實施例中，FE材料105包括鈮酸類型的化合物LiNbO3、LiTaO3、氟化鋰鐵鉭、鈮酸鍶鋇、鈮酸鋇鈉、或鈮酸鍶鉀。
在一些實施例中，FE材料105包含多層。例如，可使用[Bi2O2]2+的替代層及偽鈣鈦礦塊(Bi4Ti3O12及相關的奧利維里斯(Aurivillius)相)，其鈣鈦礦層的厚度為n個八面體層。
在一些實施例中，BE2 1951和TE1 1953係導電氧化物。在一些實施例中，當金屬鈣鈦礦係用於FE材料1952時，導電氧化物(例如，二元導電氧化物)可包括下列中的一或多者：IrO2 、RuO2 、PdO2 、OsO2 、或ReO3 。在一些實施例中，導電氧化物包括下列中的一或多者：Ir、Ru、Pd、Os、或Re。在一些實施例中，鈣鈦礦係摻雜La或鑭系。例如，導電氧化物(例如，金屬鈣鈦礦)包括下列中的一或多者：LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2、Sr2CaCu2O8、或LaNiO3。在一些實施例中，導電氧化物包括下列中的一或多者：La、Co、Sr、Ru、Mn、Y、Ba、Cu、Bi、Ca、或Ni。
在一些實施例中，BE2 1951和TE1 1953係鈣鈦礦模板的導體。在此模板的結構中，鈣鈦礦導體(諸如，SrRuO3)的薄層(例如，約10 nm)係塗覆在IrO2、RuO2、PdO2、或PtO2(其具有非鈣鈦礦結構但導電性更高)的頂部，為在低溫下生長鈣鈦礦鐵電提供晶種或模板。在一些實施例中，當鐵電1952包含六方晶鐵電材料時，BE2 1951和TE1 1953可具有六方晶金屬、尖晶石、或立方金屬。六方晶金屬的實例包括：PtCoO2、PdCoO2、及其它銅鐵礦結構的六方晶金屬氧化物，諸如摻雜Al的ZnO。尖晶石的實例包括Fe3O4和LiV2O4。立方金屬的實例包括氧化銦錫(ITO)，諸如摻雜Sn的In2O3。
在一些實施例中，具有非鈣鈦礦結構、但導電性更高以為在低溫下純鈣鈦礦鐵電之成長提供晶種或模板的薄層(例如，大約10 nm)鈣鈦礦模板導體(例如塗覆在IrO2、RuO2、PdO2、PtO2頂部的SrRuO3)係用做BE2 1951和TE1 1953的導電氧化物。
在一些實施例中，導電材料(未圖示)係適形性地沉積在TE2 1954上方。導電材料可包括下列中的任一者：Cu、Ag、Au、W、Co、Ta、Ti、TaN、或它們的組合。此導電材料形成柱狀電容器的頂板。
橫截面1960繪示其中兩個柱狀電容器係並聯耦接的特定實施例。為了簡化起見，未顯示導致形成金屬通孔1964和襯裡1965的各種已知製程步驟。耦接這些通孔並形成柱狀電容器的頂板。耦接通孔104以形成柱狀電容器的底板。
橫截面1970繪示其中形成兩個柱狀電容器製造點。這裡，選擇性蝕刻BE2 1951、FE 1952、TE1 1953及TE2 1954的層以形成兩個電容器。這裡，電容器係由ILD隔離，以防止電容器C1和C2的交叉耦接。
儘管柱狀電容器的橫寬比相對於通孔104在z方向上的高度顯示為1:2，其中柱狀電容器之高度是通孔之高度的2倍，橫寬比通常約為1:10。在一些實施例中，取決於柱狀電容器之各層的材料選擇，柱狀電容器的橫寬比相對於通孔104的橫寬比可以在1：5至1：30的範圍內。
圖2A-B分別繪示根據一些實施例之圖案化或製造鐵電柱狀電容器之方法的流程圖200和220。
在方塊201，分別以至少第一和第二不連續102a和102b形成第一蝕刻停止層(ESL)101。ESL 101包括下列中的一或多者：Si、C、或N。第一ESL 101具有沿著z方向之在1 nm至50nm之範圍內的厚度。
在方塊202，在第一ESL 101上方沉積第一層間介電質(ILD)103，其中第一ILD 103具有實質上與第一ESL之第一和第二不連續對準的至少第一和第二不連續。
在方塊203，在第一ILD 103之第一和第二不連續之側壁上形成襯裡105，其中第一ILD 103之第一和第二不連續包括在側壁上之襯裡105之間的填充金屬104。
在方塊204，第一ILD 103之第一不連續102a的填充金屬104係與第一電晶體之源極區域耦接。同樣的，第一ILD 103之第二不連續102b的填充金屬104係與第二電晶體之源極區域耦接。第一和第二電晶體係CMOS、TFET、環繞式閘極電晶體、平面電晶體或非平面電晶體中的一者。於此情況下，被形成的兩個電容器係耦接至兩個分開的電晶體，以產生兩個記憶體位元胞。
在方塊205，在第一ILD 103上方沉積第二ESL 121，其中第二ESL 121包括第一不連續和第二不連續，其中ESL 121之第一不連續係實質上與第一ESL 101和第一IDL 103之第一不連續對準。
在方塊206，在第二ESL 121上方沉積犧牲遮罩層(SML)151。在方塊207，SML 151係參考第二ESL 121之第一和第二不連續微影地圖案化(經由遮罩161)。
在方塊208，蝕刻SML 151直至第二ESL 121。之後，在經蝕刻的SML 151上適形性地沉積第一導電材料BE 1 181，以形成第一和第二實質的U形結構，其中第一和第二實質的U形結構係在第一ILD 101的第一和第二不連續上方實質上對準。然後製程經由標記A進行到圖2B的方塊。
在方塊221，以第一介電質191填充第一和第二實質的U形結構的區域。第一介電質191包括下列中的一者：SiO、SiOC、或SiOCN。沿著z方向之第一介電質191的厚度係在20 A至2000 A的範圍內。
在方塊222，研磨第一介電質191和第一導電材料BE 181。例如，使用CMP製程研磨第一介電質191和第一導電材料BE 181的表面。在方塊223，凹陷第一介電質191，使得形成凹陷的區域1921a/b。
在方塊224，在經凹陷的第一介電質上方沉積與第一介電質分離並且不同的第一結構1931a/b，使得第一結構塞住第一和第二U形結構。第一結構1931a/b包括下列中的一者：SiN、Al2O3、或ZrO。
在方塊225，選擇性地移出SML 151，留下包含第一和第二U形結構的第一和第二柱體(如圖1M所示)，且第一結構在第一和第二實質的U形結構的頂部上。
在方塊226，在第一和第二實質的U形結構上方適形性地沉積第二導電材料BE2 1951，其中第二導電材料1951之部分係相鄰於ESL。第二導電材料BE 2 1951包括下列中的一或多者：SrO、IrO2、RuO2、PdO2、PsO2、ReO3、LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8、或LaNiO3。
在方塊227，適形性地沉積鐵電(FE)材料1952以相鄰於第二導電材料。FE材料包括下列中的一者：鈣鈦礦、六方晶鐵電、類型h-RMnO3的六方晶鐵電、或瑕鐵電。鈣鈦礦包括下列中的一者：LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8、或LaNiO3。六方晶鐵電包括下列中的一者：YMnO3或LuFeO3。六方晶鐵電中的R係稀土元素，即，鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉅(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)、或釔(Y)。瑕鐵電包括下列中的一者：[PTO/STO]n或[LAO/STO]n，其中「n」係在1至100之間。
在方塊228，適形性地沉積第三導電材料1953以相鄰於鐵電材料1952。在第三導電材料1953上方適形性地沉積第四導電材料1954。第一導電材料181和該第四材料1954包括下列中的一或多者：Ti、Ru、Cu、Co、Ta、W、TaN、或WN。第一、第二、第三、及第四導電材料具有在1 nm至50 nm範圍內的厚度。
圖3繪示包含各種實施例之鐵電柱狀電容器的1T-1C位元單元300。記憶體單元300係使用參考圖1A-P和圖2敘述之各種製程形成之FE結構320的一個實際使用。這裡，繪示一個電晶體、一個電容器(1T-1C)裝置。在一些實施例中，形成n型電晶體MN並且耦接至FE電容器320。
電晶體MN可為平面或非平面電晶體。在一些實施例中，電晶體MN可經形成在前端或後端。在一些實施例中，FE結構320係形成在前端或後端。儘管電晶體MN係繪示為n型電晶體，但其可被p型電晶體取代。此處電晶體可為方形線、矩形帶狀電晶體、環繞式閘極圓柱形電晶體、穿隧FET(TFET)、鐵電FET(FeFET)、雙極性(BJT)、BiCMOS、或其他實施電晶體功能的裝置，例如碳奈米管或自旋電子裝置。在一些實施例中，電晶體係典型的金屬氧化物半導體(MOS)電晶體或其衍生物，包括三閘極和鰭片式FET電晶體。儘管MOSFET具有對稱的源極和汲極端子，TFET裝置具有不對稱的源極和汲極端子。
電晶體MN係形成在基材301中/上，並包含源極302、汲極303、通道區域304、源極接觸308a、汲極接觸308b、及包含閘極介電質305、閘極襯裡306a和306b的閘極；閘極金屬307。
基材301包括一合適的半導體材料，諸如：單晶矽、多晶矽、及絕緣體上的矽(silicon on insulator，SOI)。在一實施例中，基材101包括其它半導體材料，諸如：Si、Ge、SiGe、或合適的III-V族或III-N族化合物。基材101也可包括半導體材料、金屬、摻雜物、及半導體基板中常見的其他材料。
在一些實施例中，源極區域302及汲極區域303係形成在基板301內與電晶體之閘極堆疊相鄰。源極區域302及汲極區域303通常使用蝕刻/沉積製程或佈植/擴散製程形成。
在蝕刻/沉積製程中，首先在源極302和汲極303區域的位置處蝕刻基材301以形成凹陷。然後可以進行磊晶沉積製程以使用用於製造源極區域302和汲極區域303的材料填充凹陷。在佈植/擴散製程中，可以將諸如硼、鋁、銻、磷或砷的摻雜物離子佈植到基材中以形成源極區域302和汲極區域303。退火製程活化了摻雜物並且導致它們進一步擴散至基材301內，退火製程通常接在離子佈植製程後。
在一些實施例中，金屬和/或金屬合金之一或多個層係用來形成源極區域302和汲極區域303。在一些實施例中，源極區域302和汲極區域303係使用一或多個替代半導體材料形成，諸如鍺或合適的III-V族化合物。在一些實施例中，源極區域302和汲極區域303係使用矽合金製成，諸如鍺化矽或碳化矽。在一些實施例中，磊晶沉積的矽合金係用如硼、砷或磷的摻雜物原位摻雜。
根據一些實施例，對於通道區域304的半導體材料可具有與基材301相同的材料。在一些實施例中，通道區域104包括下列中的一者：Si、SiGe、Ge、及GaAs。
閘極介電質層305可包括一層或堆疊層。一或多個層可包括高k介電質材料、氧化矽、及/或二氧化矽(SiO2 )。高k介電質材料可包括諸如以下元素：鋅、鈮、鈧、貧釔、鉿、矽、鍶、氧、鋇、鈦、鋯、鉭、鋁、及鑭。可用在閘極介電質層中的高k材料的一實例：鉛鋅鈮酸鹽、氧化鉿、鉛鈧鉭氧化物、矽酸鉿氧化合物、氧化釔、氧化鋁、氧化鑭、鋇鍶鈦氧化物、鋁鑭氧化物、氧化鈦、氧化鋯、氧化鉭、及氧化矽鋯。在一些實施例中，當使用高k材料時，在閘極介電質層305上使用退火製程，以改善其品質。
在一些實施例中，一對襯裡層(側壁襯裡)306a/b可被形成在閘極堆疊的相對側，該閘極堆疊支撐著閘極堆疊。該對襯裡層306a/b係從一材料形成，諸如：氮氧化矽、氮化矽、摻雜碳的氮化矽、或碳化矽。用於形成側壁襯裡之製程為本領域眾所周知的，並且通常包括沉積和蝕刻製程操作。在一些實施例中，可使用複數個襯裡對。例如，可以在閘極堆疊的相對側上形成兩對、三對或四對側壁襯裡。
閘極金屬層307可包含P型功函數金屬或N型功函數金屬中的至少一者，其取決電晶體是p型或n型電晶體。閘極金屬層307可包含兩或多個金屬層的堆疊，其中一或多個金屬層係功函數金屬層並且至少一金屬層係導電填充層。
對於n型電晶體，可用於閘極金屬層307的金屬包括：碳化鋁、碳化鉭、碳化鋯、及碳化鉿。在一些實施例中，對於用於n型電晶體的閘極金屬層307的金屬包括：鋁、鉿、鋯、鈦、鉭、及其合金。一n型金屬層將能夠形成具有約3.9eV至約4.2eV之間的一功函數的n型閘極金屬層307。在一些實施例中，金屬層307包括下列中的一者：TiN、TiSiN、TaN、Cu、Al、Au、W、TiSiN、或Co。在一些實施例中，金屬層107包括下列中的一或多者：Ti、N、Si、Ta、Cu、Al、Au、W、或Co。
對於一p型電晶體，用於閘極金屬層307的金屬包括但不限於釕、鈀、鉑、鈷、鎳和導電金屬氧化物。導電氧化物的一實例包括釕氧化物。一p型金屬層將能夠形成具有約4.9eV至約5.2eV之間的一功函數的p型閘極金屬層307。
源極接觸308b係耦接至通孔309b，其係耦接至金屬填充104。金屬層104係經由蝕刻穿過ESL 1952之金屬接觸321連接至位元線(BL)。汲極接觸308a透過通孔309a和金屬填充104耦接至鐵電結構。任何合適的材料可用於汲極和源極接觸308a/b及通孔309a/b。例如，Ti、N、Si、Ta、Cu、Al、Au、W、或Co中的一或多者可用於汲極和源極接觸308a/b及通孔309a/b。閘極電極307可直接地連接至字元線(WL)，或者分別透過通孔和金屬層316和317連接至字線(WL)。板線(PL)係透過蝕刻通過ESL3 1952的金屬接觸322耦接至FE結構。
圖4繪示根據一些實施例之包括具有1T-1C位元單元陣列及邏輯之記憶體晶片的系統單晶片(SOC)400。SOC 400包含具有非揮發性(NV)鐵電隨機存取記憶體(FE-RAM)陣列402的記憶體401。記憶體模組401更包含CMOS邏輯403，諸如解碼器、多工器、及用以驅動BL(位元線)、WL(字元線)、PL(板線)的驅動器。記憶體模組401更包括輸入-輸出(IO)介面404，其用來經由互連406與另一裝置(諸如處理器405)通訊。
SOC更包含記憶體I/O(輸入-輸出)介面404。介面可為符合雙倍資料速率(DDR)介面或用以與處理器通訊的任何其他合適的介面。SOC 400之處理器605可為單一核心或多核心處理器。處理器605可為通用處理器、數位訊號處理器(DSP)、或特定應用積體電路(ASIC)處理器。在一些實施例中，處理器605係人工智慧(AI)處理器(例如，專用的AI處理器、組態成AI處理器的圖形處理器)。
AI係硬體和軟體計算的廣泛領域，其中對資料進行分析，然後對資料進行決策。例如，隨著時間的流逝，使用大量資料來訓練描述用於一或多個特定性質的資料分類的模型。訓練模型的過程需要大量的資料及分析資料的處理能力。當模型經訓練時，基於模型的輸出修改權重或權重因子。一旦藉由重複分析資料及修改權重以獲得預期結果將用於模型的權重計算至高信賴水準(例如95%或更高)，就將模型視為「經訓練的」。具有固定權重之此經訓練模型接著用來做出有關新資料的決策。訓練模型、然後將經訓練的模型應用於新的資料係硬體密集活動。在一些實施例中，AI處理器405減少了計算訓練模型和使用訓練模型的延遲，其減少這種AI處理器系統的功耗。
處理器405可經耦接至與SOC 400在相同晶粒上的數個其他小晶片。這些小晶片包括連接電路406、I/O控制器407、電源管理組件408、及顯示系統409、及週邊連接410。
連接406表示用於與其他裝置通訊之硬體裝置和軟體組件。連接406可支持各種連接電路和標準。例如，連接606可支持GSM(全球行動通訊系統)或變形或衍生物、CDMA(分碼多重存取)或變形或衍生物、TDM(分時多工)或變形或衍生物、第三代合夥專案(3GPP)環球行動電訊系統(UMTS)或變形或衍生物、3GPP長期演進(LTE)系統或變形或衍生物、3GPP進階LTE(LTE-A)系統或變形或衍生物、第五代(5G)無線系統或變形或衍生物、5G行動網路系統或變形或衍生物、5G新射頻(NR)系統或變形或衍生物、或其他蜂巢式服務標準。在一些實施例中，連接406可支持非蜂巢式標準，諸如WiFi。
I/O控制器407代表與使用者互動有關的硬體裝置和軟體組件。I/O控制器607係操作以管理聲頻子系統及/或顯示子系統之部分的硬體。例如，透過麥克風或其它聲頻裝置的輸入可對SOC 400的一或多個應用程式或功能提供輸入或命令。在一些實施例中，I/O控制器407闡明用於連接至SOC 400的額外的裝置的連接點，其中使用者可能透過其與系統互動。例如，可被附加至SOC 400的裝置可包括麥克風裝置、揚聲器或立體聲系統、視頻系統或其它顯示裝置、鍵盤或小鍵盤裝置、或用於以特定應用像是讀卡機或其它裝置使用之其它I/O裝置。
電源管理408表示例如至少部分地基於從電源測量電路、溫度測量電路、電池充電位準、及/或任何其他可用於電源管理之合適的資訊接收測量而執行電源管理操作的硬體或轉體。藉由使用各種實施例的多數和臨限閘極，在這些邏輯的輸出處實現了非揮發性。電源管理408可因此使此種邏輯處於低電源狀態，而不必擔心丟失資料。電源管理可根據針對SOC 400之一或所有組件的先進組態及電源介面(ACPI)規範選擇電源狀態。
顯示系統409代表硬體(例如，顯示裝置)和軟體(例如，驅動器)組件，其對使用者提供視覺的和/或觸覺的顯示以與處理器405互動。在一些實施例中，顯示系統409包括觸控螢幕(或觸控板)裝置，其向使用者提供輸出和輸入兩者。顯示系統409可包括顯示介面，其包括用來向使用者提供顯示的特定螢幕或硬體裝置。在一些實施例中，顯示介面包括從處理器405分離的邏輯，其用以執行與顯示有關的至少一些處理。
週邊連接410可表示用於連接至週邊裝置(諸如，印表機、充電器、相機等等)的硬體裝置及/或軟體裝置。週邊連接410可支持通訊協定，例如PCIe(快捷週邊組件互連)、USB(通用串列匯流排)、雷靂(Thunderbolt)、高解析度多媒體介面(High Definition Multimedia Interface，HDMI)、火線等等。
參照說明書中的「實施例」、「一實施例」、「一些實施例」、或「其它實施例」指的是與實施例有關所描述之特別特徵、結構、或特性可被包括在至少一些實施例中，但不一定為所有實施例。不同表現形式之「實施例」、「一實施例」、或「一些實施例」不一定全指相同的實施例。如果說明書說明組件、特徵、結構、或特性包括「可(may)」、「可能(might)」，或「可以(could)」，那特別的組件、特徵、結構、或特性不要求被包括。如果說明書或申請專利範圍中指出「一」或「一個」元件，其不代表僅有一個元件。如果說明書或申請專利範圍中指出「額外的」元件，其並不排除存在一個以上額外的元件。
再者，特定特徵、結構、功能或特性可以合適的方式結合在一或多個實施例中。例如，第一實施例可與第二實施例可在任何地方被結合，與兩個實施例關聯的獨特的特徵、結構、功能或特性為不相互互斥的。
雖然本揭示已經與其特定實施例一同描述，鑑於前面的描述，此種實施例的許多替代、修改及變化對本發明領域技術之熟悉者而言將會是顯而易見的。本揭示的實施例意圖包含關於所附的申請專利範圍的最廣範疇之所有如此之替代、修改及變化。
此外，為了說明和討論的簡潔及不模糊本揭示，連接至積體電路(IC)晶片及其它組件的已知電源/接地可或可能不顯示在所呈現的圖式內。再者，為了避免模糊本揭示，配置可以方塊圖的形式被顯示，以及鑑於關於如此之方塊圖配置的實施詳情係高度取決於本揭示將被實施(即，如此之詳情應在本發明所屬領域具通常知識者的視界內)之平台內的事實。其中為了描述本揭示的實例實施例而被提出之特定細節(例如，電路)，對本發明所屬領域具通常知識者而言，本揭示可不以這些特定細節或這些特定細節的變化來被實踐將會是顯而易見的。敘述因此被視為說明性而非限制性。
提供下列實例來說明各種實施例。該等實例可與其它實例組合。如此一來，各種實施例可與其它實施例組合，而不需改變本發明的範圍。
實例1：一種設備包含：電晶體；蝕刻停止層(ESL)；以及柱狀電容器，其耦接至該電晶體，其中該柱狀電容器包含：第一電極，其包含第一導電材料，其中該第一電極係實質上U形結構；第一介電質，其在該第一電極之該U形結構內；第一結構，其與該第一介電質分離並且不同，其中該第一結構係相鄰於該第一介電質，使得該第一結構塞住該U形結構；第二電極，其包含第二導電材料，該第二電極相鄰於該第一電極，其中該第二電極之一部分係相鄰於該ESL；鐵電材料，其相鄰於該第二電極；第三電極，其相鄰於該鐵電材料，該第三電極包含第三導電材料；以及第四電極，其相鄰於該第三電極，該第四電極包含第四導電材料。
實例2：如實例1之設備，其中該ESL包括下列中的一或多者：Si、C、或N。
實例3：如實例1之設備，其中該第一導電材料及該第四材料包括下列中的一或多者：Ti、Ru、Cu、Co、Ta、W、TaN、或WN。
實例4：如實例1之設備，其中該等第二和第三導電材料包括下列中的一或多者：SrO、IrO2、RuO2、PdO2、PsO2、ReO3、LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8、LaNiO3、或它們的合金。
實例5：如實例1之設備，其中該鐵電材料包括下列中的一者：鐵酸鉍(BFO)，BFO具有摻雜材料，其中該摻雜材料中係鑭、或從週期表之鑭系中的元素中的一者；鋯鈦酸鉛(PZT)、或具有摻雜材料的PZT，其中該摻雜材料係La或Nb中的一者；遲緩性鐵電(relaxor ferroelectric)，其包括鈮鎂酸鉛(PMN)、鈮鎂酸鉛-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鈧鉛(PSN)、鈦酸鋇-鉍鋅鈮鉭(BT-BZNT)或鈦酸鋇-鈦酸鍶鋇(BT-BST)；鈣鈦礦包括下列中的一者：BaTiO3、PbTiO3、KNbO3、NaTaO3、LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8、或LaNiO3；該六方晶鐵電包括下列中的一者：YMnO3或LuFeO3；h-RMnO3類型的六方晶鐵電，其中R係稀土元素，即，鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉅(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)、或釔(Y)；鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)、它們的氧化物或它們的合金氧化物；Hf1-x Ex Oy形式的氧化鉿，其中E可為Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn、Y；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包括下列中的一者：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y，其中「x」係分數；鈮酸類型的化合物LiNbO3、LiTaO3、氧氟化鋰鐵鉭、鈮酸鍶鋇、鈮酸鋇鈉或鈮酸鍶鉀；或瑕鐵電包括下列中的一者：[PTO/STO]n或[LAO/STO]n，其中「n」係在1至100之間。
實例6：如實例1之設備，其中該第一介電質包含下列中的一者：SiO、SiOC、或SiOCN。
實例7：如實例1之設備，其中該第一結構包含下列中的一者：SiN、Al2O3、或ZrO。
實例8：如實例1之設備，其中該等第一、第二、第三、及第四電極具有0.1 nm至50 nm範圍內的厚度；並且其中該ESL具有0.1 nm至50 nm範圍內的厚度。
實例9：如實例1之設備，其中該電晶體係CMOS、TFET、環繞式閘極電晶體、平面電晶體或非平面電晶體中的一者。
實例10：一種方法包含：形成具有源極和汲極區域的第一電晶體；形成具有源極和汲極區域的第二電晶體；將該等第一和第二電晶體的該等汲極區域耦接至位元線；形成第一蝕刻停止層(ESL)，其具有至少第一和第二不連續；在該第一ESL上方沉積第一層間介電質(ILD)，其中該第一ILD具有實質上與該第一ESL之該等第一和第二不連續對準的至少第一和第二不連續；在該第一ILD之該等第一和第二不連續之側壁上沉積襯裡，其中該第一ILD之該等第一和第二不連續包括在該等側壁上之該等襯裡之間的填充金屬；將該第一ILD之該第一不連續之該填充金屬與該第一電晶體之該源極區域耦接；將該第一ILD之該第二不連續之該填充金屬與該第二電晶體之該源極區域耦接；在該第一ILD上方沉積第二ESL，其中該第二ESL包括第一不連續和第二不連續，其中該第二ESL之該第一不連續係實質上與該第一ESL和第一IDL之該等第一不連續對準；在該第二ESL上方沉積犧牲遮罩層(SML)；參照該第二ESL之該等第一和第二不連續對該SML微影圖案化；蝕刻該SML直到該第二ESL；在該蝕刻的SML上適形性地沉積第一導電材料，以形成第一和第二實質的U形結構，其中該等第一和第二實質的U形結構係在該第一ILD的該等第一和第二不連續上方實質上對準；以第一介電質填充該等第一和第二實質的U形結構的區域；研磨該第一介電質和第一導電材料；凹陷該第一介電質；在該凹陷的第一介電質上方沉積與該第一介電質分離並且不同的第一結構，使得該第一結構塞住該等第一和第二U形結構；選擇性地移除該SML，留下分別包含該第一和第二U形結構的第一和第二柱體，且第一結構在該等第一和第二實質的U形結構的頂部上；在該等第一和第二實質的U形結構上方適形性地沉積第二導電材料，其中該第二導電材料之部分係相鄰於該ESL；相鄰於該第二導電材料適形性地沉積鐵電材料；相鄰於該鐵電材料適形性地沉積第三導電材料；相鄰於該第三導電材料適形性地沉積第四導電材料。
實例11：如實例10之方法，其中該ESL包括下列中的一或多者：Si、C、或N。
實例12：如實例10之方法，其中該第一導電材料及該第四材料包括下列中的一或多者：Ti、Ru、Cu、Co、Ta、W、TaN、或WN。
實例13：如實例10之方法，其中該等第二和第三導電材料包括下列中的一或多者：SrO、IrO2、RuO2、PdO2、PsO2、ReO3、LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8、LaNiO3、或它們的合金。
實例14：如實例10之方法，其中該鐵電材料包括下列中的一者：鐵酸鉍(BFO)，BFO具有摻雜材料，其中該摻雜材料中係鑭、或從週期表之鑭系中的元素中的一者；鋯鈦酸鉛(PZT)、或具有摻雜材料的PZT，其中該摻雜材料係La或Nb中的一者；遲緩性鐵電(relaxor ferroelectric)，其包括鈮鎂酸鉛(PMN)、鈮鎂酸鉛-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鈧鉛(PSN)、鈦酸鋇-鉍鋅鈮鉭(BT-BZNT)或鈦酸鋇-鈦酸鍶鋇(BT-BST)；鈣鈦礦包括下列中的一者：BaTiO3、PbTiO3、KNbO3或NaTaO3；六方晶鐵電包括下列中的一者：YMnO3或LuFeO3；h-RMnO3類型的六方晶鐵電，其中R係稀土元素，即，鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉅(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)、或釔(Y)；鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)、它們的氧化物或它們的合金氧化物；Hf1-x Ex Oy形式的氧化鉿，其中E可為Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包括下列中的一者：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y，其中「x」係分數；鈮酸類型的化合物LiNbO3、LiTaO3、氧氟化鋰鐵鉭、鈮酸鍶鋇、鈮酸鋇鈉或鈮酸鍶鉀；或瑕鐵電包括下列中的一者：[PTO/STO]n或[LAO/STO]n，其中「n」係在1至100之間。
實例15：如實例10之方法，其中該第一介電質包括下列中的一者：SiO、SiOC、或SiOCN。
實例16：如實例10之方法，其中該第一結構包括下列中的一者：SiN、Al2O3、或ZrO。
實例17：如實例10之方法，其中該等第一、第二、第三、及第四導電材料具有0.1 nm至50 nm範圍內的厚度；並且其中該第一ESL具有0.1 nm至50 nm範圍內的厚度。
實例18：如實例10之方法，其中該等第一和第二電晶體係CMOS、TFET、環繞式閘極電晶體、平面電晶體或非平面電晶體中的一者。
實例19：一種系統包含：處理器；通訊地耦接至該處理器的通訊介面；以及耦接至該處理器的記憶體，其中該記憶體包括位元單元，其中該位元單元中的一者包括：電晶體；蝕刻停止層(ESL)；以及柱狀電容器，其耦接至該電晶體，其中該柱狀電容器包含：第一電極，其包含第一導電材料，其中該第一電極係實質上U形結構；第一介電質，其在該第一電極之該U形結構內；第一結構，其與該第一介電質分離並且不同，其中該第一結構係相鄰於該第一介電質，使得該第一結構塞住該U形結構；第二電極，其包含第二導電材料，該第二電極適形性地相鄰於該第一電極，其中該第二電極之一部分係相鄰於該ESL；鐵電材料，其相鄰於該第二電極；第三電極，其相鄰於該鐵電材料，其中該第三電極包括第三導電材料；以及第四電極，其相鄰於該第三電極，其中該第四電極包括第四導電材料。
實例20：如實例19之系統，其中該處理器係加速器或人工智慧(AI)處理器中的一者。
實例21：如實例19之系統，其中該ESL包括下列中的一或多者：Si、C、或N；該第一導電材料和該第四材料包括下列中的一或多者：Ti、Ru、Cu、Co、Ta、W、TaN、或WN；該第二導電材料包括下列中的一或多者：SrO、IrO2、RuO2、PdO2、PsO2、ReO3、LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8、或LaNiO3；該鐵電材料包括下列中的一者：鐵酸鉍(BFO)，BFO具有摻雜材料，其中該摻雜材料中係鑭、或從週期表之鑭系中的元素中的一者；鋯鈦酸鉛(PZT)、或具有摻雜材料的PZT，其中該摻雜材料係La或Nb中的一者；遲緩性鐵電(relaxor ferroelectric)，其包括鈮鎂酸鉛(PMN)、鈮鎂酸鉛-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鈧鉛(PSN)、鈦酸鋇-鉍鋅鈮鉭(BT-BZNT)或鈦酸鋇-鈦酸鍶鋇(BT-BST)；鈣鈦礦包括下列中的一者：BaTiO3、PbTiO3、KNbO3或NaTaO3；六方晶鐵電包括下列中的一者：YMnO3或LuFeO3；h-RMnO3類型的六方晶鐵電，其中R係稀土元素，即，鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉅(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)、或釔(Y)；鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)、它們的氧化物或它們的合金氧化物；Hf1-x Ex Oy形式的氧化鉿，其中E可為Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn、Y；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包括下列中的一者：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y，其中「x」係分數；鈮酸類型的化合物LiNbO3、LiTaO3、氧氟化鋰鐵鉭、鈮酸鍶鋇、鈮酸鋇鈉或鈮酸鍶鉀；或瑕鐵電包括下列中的一者：[PTO/STO]n或[LAO/STO]n，其中「n」係在1至100之間；該第一介電質包含下列中的一者：SiO、SiOC、或SiOCN；以及該第一結構包含：SiN、Al2O3、或ZrO。
摘要被提供為將允許讀者確定本技術公開的性質和要點。摘要是在能被了解其將不被用來限制申請專利範圍的範圍和意義被提交。下面的申請專利範圍由此被結合到詳細描述中，每個申請專利範圍本身作為單獨的實施例。
100, 120, 130, 140, 150, 160, 170, 180, 190, 1910, 1920, 1930, 1940, 1950, 1960, 1970:橫截面 101:蝕刻停止層(ESL) 102a:第一不連續 102b:第二不連續 103:層間介電質(ILD) 104:填充金屬 105, 1965:襯裡 121:第二ESL 133, 161:遮罩 141a/b, 171a/b:開口 151:犧牲遮罩層 181:第一底部電極 191, 1931a/b:介電質 200, 220:流程圖 201, 202, 203, 204, 205, 206, 207, 208, 221, 222, 223, 224, 225, 226, 227, 228:方塊 300:記憶體單元 301:基材 302:源極 303:汲極 304:通道區域 305:閘極介電質 306a, 306b:閘極襯裡 307:閘極金屬 308a:源極接觸 308b:汲極接觸 309a, 309b:通孔 316, 317:金屬層 320:FE結構 322:金屬接觸 400:系統單晶片(SOC) 401:記憶體 402:非揮發性(NV)鐵電隨機存取記憶體(FE-RAM)陣列 403:CMOS邏輯 404:I/O(輸入-輸出)介面 405:處理器 406:連接 407:I/O控制器 408:電源管理組件 409:顯示系統 410:週邊連接 1921a, 1921b:凹陷的區域 1951:底部電極材料(BE2) 1952:FE材料 1953:第一頂部電極材料(TE1) 1954:第二頂部電極材料(TE2) 1964:金屬通孔
本揭露實施例從下面給定之詳細的敘述以及從本揭露各種實施例伴隨的圖式將更完整地了解，然而，其不應限制本揭露為具體實施例，但其僅用為解釋和了解。
[圖1A-P]分別繪示根據一些實施例之圖案化或製造鐵電柱狀電容器之製程的橫截面。
[圖2A-B]繪示根據一些實施例之圖案化或製造鐵電柱狀電容器之方法的流程圖。
[圖3]繪示包含各種實施例之鐵電柱狀電容器的1T-1C(一個電晶體、一個電容器)位元單元。
[圖4]繪示根據一些實施例之包括具有1T-1C位元單元陣列及邏輯之記憶體的系統單晶片(SOC)。
1970:橫截面
101:蝕刻停止層(ESL)
102a:第一不連續
102b:第二不連續
103:層間介電質(ILD)
104:填充金屬
105,1965:襯裡
121:第二ESL
181:第一底部電極
191,1931a/b:介電質
1951:底部電極材料(BE2)
1952:FE材料
1953:第一頂部電極材料(TE1)
1954:第二頂部電極材料(TE2)
1964:金屬通孔

Claims (22)

  1. 一種具有柱狀電容器的設備，該設備包含：電晶體；以及蝕刻停止層(ESL)，其中該柱狀電容器係耦接至該電晶體，且其中該柱狀電容器包含：第一電極，其包含第一導電材料，其中該第一電極係實質上U形結構；第一介電質，其在該第一電極之該U形結構內；第一結構，其與該第一介電質分離並且不同，其中該第一結構係相鄰於該第一介電質，使得該第一結構塞住該U形結構；第二電極，其包含第二導電材料，該第二電極相鄰於該第一電極，其中該第二電極之一部分係相鄰於該ESL；鐵電材料，其相鄰於該第二電極；第三電極，其相鄰於該鐵電材料，該第三電極包含第三導電材料；以及第四電極，其相鄰於該第三電極，該第四電極包含第四導電材料。
  2. 如請求項1之設備，其中該ESL包括下列中的一或多者：Si、C、或N。
  3. 如請求項1之設備，其中該第一導電材料及該第四導電材料包括下列中的一或多者：Ti、Ru、Cu、 Co、Ta、W、TaN、或WN。
  4. 如請求項1之設備，其中該等第二和第三導電材料包括下列中的一或多者：SrO、IrO2、RuO2、PdO2、PsO2、ReO3、LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8、LaNiO3、或它們的合金。
  5. 如請求項1之設備，其中該第一介電質包含下列中的一者：SiO、SiOC、或SiOCN。
  6. 如請求項1之設備，其中該第一結構包含下列中的一者：SiN、Al2O3、或ZrO。
  7. 如請求項1之設備，其中該等第一、第二、第三、及第四電極具有0.1nm至50nm範圍內的厚度；並且其中該ESL具有0.1nm至50nm範圍內的厚度。
  8. 如請求項1之設備，其中該電晶體係CMOS、TFET、環繞式閘極電晶體、平面電晶體或非平面電晶體中的一者。
  9. 如請求項1至8中任一項之設備，其中該鐵電材料包括下列中的一者：鐵酸鉍(BFO)，BFO具有摻雜材料，其中該摻雜材料中係鑭、或從週期表之鑭系中的元素中的一者；鋯鈦酸鉛(PZT)、或具有摻雜材料的PZT，其中該摻雜材料係La、Nb中的一者；遲緩性鐵電(relaxor ferroelectric)，其包括鈮鎂酸鉛(PMN)、鈮鎂酸鉛-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭 (PLZT)、鈮酸鈧鉛(PSN)、鈦酸鋇-鉍鋅鈮鉭(BT-BZNT)或鈦酸鋇-鈦酸鍶鋇(BT-BST)；鈣鈦礦，其包括下列中的一者：BaTiO3、PbTiO3、KNbO3、或NaTaO3；六方晶鐵電，其包括下列中的一者：YMnO3或LuFeO3；h-RMnO3類型的六方晶鐵電，其中R係稀土元素，其包括下列中的一者：鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉅(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)、或釔(Y)；鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)、它們的氧化物或它們的合金氧化物；Hf1-x Ex Oy形式的氧化鉿，其中E可為Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包括下列中的一者：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y，其中「x」係分數；鈮酸類型的化合物LiNbO3、LiTaO3、氧氟化鋰鐵鉭、鈮酸鍶鋇、鈮酸鋇鈉或鈮酸鍶鉀；或瑕鐵電，其包括下列中的一者：[PTO/STO]n或[LAO/STO]n，其中「n」係在1至100之間。
  10. 一種製造電容器的方法，該方法包含： 形成具有源極和汲極區域的第一電晶體；形成具有源極和汲極區域的第二電晶體；將該等第一和第二電晶體的該等汲極區域耦接至位元線；形成第一蝕刻停止層(ESL)，其具有至少第一和第二不連續；在該第一ESL上方沉積第一層間介電質(ILD)，其中該第一ILD具有實質上與該第一ESL之該等第一和第二不連續對準的至少第一和第二不連續；在該第一ILD之該等第一和第二不連續之側壁上沉積襯裡，其中該第一ILD之該等第一和第二不連續包括在該等側壁上之該等襯裡之間的填充金屬；將該第一ILD之該第一不連續之該填充金屬與該第一電晶體之該源極區域耦接；將該第一ILD之該第二不連續之該填充金屬與該第二電晶體之該源極區域耦接；在該第一ILD上方沉積第二ESL，其中該第二ESL包括第一不連續和第二不連續，其中該第二ESL之該第一不連續係實質上與該第一ESL和第一IDL之該等第一不連續對準；在該第二ESL上方沉積犧牲遮罩層(SML)；參照該第二ESL之該等第一和第二不連續對該SML微影圖案化；蝕刻該SML直到該第二ESL； 在該蝕刻的SML上適形性地沉積第一導電材料，以形成第一和第二實質的U形結構，其中該等第一和第二實質的U形結構係在該第一ILD的該等第一和第二不連續上方實質上對準；以第一介電質填充該等第一和第二實質的U形結構的區域；研磨該第一介電質和該第一導電材料；凹陷該第一介電質；在該凹陷的第一介電質上方沉積與該第一介電質分離並且不同的第一結構，使得該第一結構塞住該等第一和第二U形結構；選擇性地移除該SML，留下分別包含該第一和第二U形結構的第一和第二柱體，且該第一結構在該等第一和第二實質的U形結構的頂部上；在該等第一和第二實質的U形結構上方適形性地沉積第二導電材料，其中該第二導電材料之部分係相鄰於該ESL；相鄰於該第二導電材料適形性地沉積鐵電材料；相鄰於該鐵電材料適形性地沉積第三導電材料；以及相鄰於該第三導電材料適形性地沉積第四導電材料。
  11. 如請求項10之方法，其中該ESL包括下列中的一或多者：Si、C、或N。
  12. 如請求項10之方法，其中該第一導電材料及該第四材料包括下列中的一或多者：Ti、Ru、Cu、 Co、Ta、W、TaN、或WN。
  13. 如請求項10之方法，其中該等第二和第三導電材料包括下列中的一或多者：SrO、IrO2、RuO2、PdO2、PsO2、ReO3、LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8、LaNiO3、或它們的合金。
  14. 如請求項10之方法，其中該第一介電質包括下列中的一者：SiO、SiOC、或SiOCN。
  15. 如請求項10之方法，其中該第一結構包括下列中的一者：SiN、Al2O3、或ZrO。
  16. 如請求項10之方法，其中該等第一、第二、第三、及第四電導電材料具有0.1nm至50nm範圍內的厚度；並且其中該第一ESL具有0.1nm至50nm範圍內的厚度。
  17. 如請求項10之方法，其中該等第一和第二電晶體係CMOS、TFET、環繞式閘極電晶體、平面電晶體或非平面電晶體中的一者。
  18. 如請求項10至17中任一項之方法，其中該鐵電材料包括下列中的一者：鐵酸鉍(BFO)，BFO具有摻雜材料，其中該摻雜材料中係鑭、或從週期表之鑭系中的元素中的一者；鋯鈦酸鉛(PZT)、或具有摻雜材料的PZT，其中該摻雜材料係La、Nb中的一者；遲緩性鐵電(relaxor ferroelectric)，其包括鈮鎂酸鉛 (PMN)、鈮鎂酸鉛-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鈧鉛(PSN)、鈦酸鋇-鉍鋅鈮鉭(BT-BZNT)或鈦酸鋇-鈦酸鍶鋇(BT-BST)；鈣鈦礦，其包括下列中的一者：BaTiO3、PbTiO3、KNbO3、或NaTaO3；六方晶鐵電，其包括下列中的一者：YMnO3或LuFeO3；h-RMnO3類型的六方晶鐵電，其中R係稀土元素，其包括鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉅(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)、或釔(Y)；鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)、它們的氧化物或它們的合金氧化物；Hf1-x Ex Oy形式的氧化鉿，其中E可為Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包括下列中的一者：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y，其中「x」係分數；鈮酸類型的化合物LiNbO3、LiTaO3、氧氟化鋰鐵鉭、鈮酸鍶鋇、鈮酸鋇鈉或鈮酸鍶鉀；或瑕鐵電，其包括下列中的一者：[PTO/STO]n或[LAO/STO]n，其中「n」係在1至100之間。
  19. 一種具有柱狀電容器的系統，包含： 處理器；通訊介面，其通訊地耦接至該處理器；以及記憶體，其耦接至該處理器，其中該記憶體包括位元單元，其中該位元單元中的一者包括如請求項1至9中任一項之設備。
  20. 一種具有至少兩柱狀電容器的設備，該設備包含：蝕刻停止層(ESL)；第一柱狀電容器，其包含：第一電極，其包含第一導電材料，其中該第一電極係實質上第一U形結構；第一介電質，其在該第一電極之該第一U形結構內；第一結構，其與該第一介電質分離並且不同，其中該第一結構係相鄰於該第一介電質，使得該第一結構塞住該第一U形結構，第二電極，其包含第二導電材料，該第二電極相鄰於該第一電極並且在該第一結構之上；鐵電材料，其相鄰於該第二電極結構並且在該第一結構之上；第三電極，其相鄰於該鐵電材料，該第三電極包含第三導電材料；以及第四電極，其相鄰於該第三電極，該第四電極包含第四導電材料；以及 第二柱狀電容器，其與該第一柱狀電容器橫向間隔，其中該ESL係橫向地介於該第一柱狀電容器與該第二柱狀電容器之間，其中該第二柱狀電容器包含：第五電極，其包含該第一導電材料，其中該第五電極係實質上第二U形結構；第二介電質，其在該第二電極之該第二U形結構內；第二結構，其與該第二介電質分離並且不同，其中該第二結構係相鄰於該第二介電質，使得該第二結構塞住該第二U形結構，其中該第二電極在該ESL上延伸，其中該第二電極更直接地鄰近該第五電極，且其中該第二電極係在該第二結構之上；其中該鐵電材料在該ESL上方延伸，其中該鐵電材料鄰近該第二電極，且其中該鐵電材料係在該第二結構之上；其中該第三電極在該ESL上方延伸，其中該第三電極鄰近該鐵電材料，且其中該第三電極係在該第二結構之上；以及其中該第四電極在該ESL上方延伸，其中該第四電極鄰近該第三電極，且其中該第四電極係在該第二結構之上。
  21. 如請求項20之設備，其中：該ESL包括下列中的一或多者：Si、C、或N； 該第一導電材料和該第四導電材料包括下列中的一或多者：：Ti、Ru、Cu、Co、Ta、W、TaN、或WN；該等第二和第三導電材料包括下列中的一或多者：SrO、IrO2、RuO2、PdO2、PsO2、ReO3、LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8、LaNiO3、或它們的合金；該第一介電質包含下列中的一者：SiO、SiOC、或SiOCN；該第一結構包含下列中的一者：SiN、Al2O3、或ZrO；或該等第一、第二、第三、及第四電極具有0.1nm至50nm範圍內的厚度；並且其中該ESL具有0.1nm至50nm範圍內的厚度。
  22. 如請求項20之設備，其中該鐵電材料包括下列中的一者：鐵酸鉍(BFO)，BFO具有摻雜材料，其中該摻雜材料中係鑭、或從週期表之鑭系中的元素中的一者；鋯鈦酸鉛(PZT)、或具有摻雜材料的PZT，其中該摻雜材料係La、Nb中的一者；遲緩性鐵電(relaxor ferroelectric)，其包括鈮鎂酸鉛(PMN)、鈮鎂酸鉛-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鈧鉛(PSN)、鈦酸鋇-鉍鋅鈮鉭(BT-BZNT)或鈦酸鋇-鈦酸鍶鋇(BT-BST)；鈣鈦礦，其包括下列中的一者：BaTiO3、PbTiO3、 KNbO3、或NaTaO3；六方晶鐵電，其包括下列中的一者：YMnO3或LuFeO3；h-RMnO3類型的六方晶鐵電，其中R係稀土元素，其包括下列中的一者：鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉅(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)、或釔(Y)；鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)、它們的氧化物或它們的合金氧化物；Hf1-x Ex Oy形式的氧化鉿，其中E可為Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包括下列中的一者：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y，其中「x」係分數；鈮酸類型的化合物LiNbO3、LiTaO3、氟化鋰鐵鉭、鈮酸鍶鋇、鈮酸鋇鈉或鈮酸鍶鉀；或瑕鐵電，其包括下列中的一者：[PTO/STO]n或[LAO/STO]n，其中「n」i係在1至100之間。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10679687B2 (en) * 2017-08-22 2020-06-09 Micron Technology, Inc. Memory cells and arrays of memory cells
US11251365B2 (en) 2018-03-30 2022-02-15 Intel Corporation High blocking temperature spin orbit torque electrode
US11257613B2 (en) 2018-03-31 2022-02-22 Intel Corporation Spin orbit torque (SOT) memory devices with enhanced tunnel magnetoresistance ratio and their methods of fabrication
US11575083B2 (en) 2018-04-02 2023-02-07 Intel Corporation Insertion layer between spin hall effect or spin orbit torque electrode and free magnet for improved magnetic memory
US11393515B2 (en) 2018-06-14 2022-07-19 Intel Corporation Transition metal dichalcogenide based spin orbit torque memory device
US11502188B2 (en) 2018-06-14 2022-11-15 Intel Corporation Apparatus and method for boosting signal in magnetoelectric spin orbit logic
US11398562B2 (en) 2018-06-14 2022-07-26 Intel Corporation Magnetoelectric spin orbit logic transistor with a spin filter
US11245068B2 (en) 2018-06-14 2022-02-08 Intel Corporation Transition metal dichalcogenide based magnetoelectric memory device
US11665975B2 (en) 2018-06-19 2023-05-30 Intel Corporation Spin orbit coupling memory device with top spin orbit coupling electrode and selector
US11374163B2 (en) 2018-06-19 2022-06-28 Intel Corporation Spin orbit memory with multiferroic material
US11476412B2 (en) 2018-06-19 2022-10-18 Intel Corporation Perpendicular exchange bias with antiferromagnet for spin orbit coupling based memory
US11367749B2 (en) 2018-06-28 2022-06-21 Intel Corporation Spin orbit torque (SOT) memory devices and their methods of fabrication
US11508903B2 (en) 2018-06-28 2022-11-22 Intel Corporation Spin orbit torque device with insertion layer between spin orbit torque electrode and free layer for improved performance
US11380838B2 (en) 2018-06-29 2022-07-05 Intel Corporation Magnetic memory devices with layered electrodes and methods of fabrication
US11362263B2 (en) 2018-06-29 2022-06-14 Intel Corporation Spin orbit torque (SOT) memory devices and methods of fabrication
US11444237B2 (en) 2018-06-29 2022-09-13 Intel Corporation Spin orbit torque (SOT) memory devices and methods of fabrication
US11616192B2 (en) 2018-06-29 2023-03-28 Intel Corporation Magnetic memory devices with a transition metal dopant at an interface of free magnetic layers and methods of fabrication
US11264558B2 (en) 2018-09-11 2022-03-01 Intel Corporation Nano-rod spin orbit coupling based magnetic random access memory with shape induced perpendicular magnetic anisotropy
US11411046B2 (en) 2018-09-11 2022-08-09 Intel Corporation Semiconductor device heat extraction by spin thermoelectrics
US11411047B2 (en) 2018-09-11 2022-08-09 Intel Corporation Stacked transistor bit-cell for magnetic random access memory
US11387404B2 (en) 2018-09-13 2022-07-12 Intel Corporation Magnetoelectric spin orbit logic based minority gate
US11411172B2 (en) 2018-09-13 2022-08-09 Intel Corporation Magnetoelectric spin orbit logic based full adder
US11581417B2 (en) * 2018-09-13 2023-02-14 Intel Corporation Improper ferroelectric active and passive devices
US11594270B2 (en) 2018-09-25 2023-02-28 Intel Corporation Perpendicular spin injection via spatial modulation of spin orbit coupling
US11476408B2 (en) 2018-09-27 2022-10-18 Intel Corporation Spin orbit torque (SOT) memory devices with enhanced magnetic anisotropy and methods of fabrication
US11557717B2 (en) 2018-11-16 2023-01-17 Intel Corporation Transition metal dichalcogenide based spin orbit torque memory device with magnetic insulator
US11276730B2 (en) 2019-01-11 2022-03-15 Intel Corporation Spin orbit torque memory devices and methods of fabrication
US11574666B2 (en) 2019-01-11 2023-02-07 Intel Corporation Spin orbit torque memory devices and methods of fabrication
US11594673B2 (en) 2019-03-27 2023-02-28 Intel Corporation Two terminal spin orbit memory devices and methods of fabrication
US11557629B2 (en) 2019-03-27 2023-01-17 Intel Corporation Spin orbit memory devices with reduced magnetic moment and methods of fabrication
US11901400B2 (en) * 2019-03-29 2024-02-13 Intel Corporation MFM capacitor and process for forming such
US11482528B2 (en) 2019-12-27 2022-10-25 Kepler Computing Inc. Pillar capacitor and method of fabricating such
JP2022052505A (ja) * 2020-09-23 2022-04-04 キオクシア株式会社 メモリデバイス
US20220199323A1 (en) * 2020-12-21 2022-06-23 Rutgers, The State University Of New Jersey Method to induce tunable ferromagnetism with perpendicular magnetic anisotropy in delafossite films
TWI769031B (zh) * 2021-07-29 2022-06-21 力晶積成電子製造股份有限公司 鐵電記憶體結構
US20230395134A1 (en) * 2022-06-03 2023-12-07 Kepler Computing Inc. Write disturb mitigation for non-linear polar material based multi-capacitor bit-cell

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242426A (ja) * 1996-12-26 1998-09-11 Sony Corp 半導体メモリセルのキャパシタ構造及びその作製方法
US20040135182A1 (en) * 2002-11-11 2004-07-15 Hyeong-Geun An Ferroelectric capacitors including a seed conductive film and methods for manufacturing the same
US20080038846A1 (en) * 2004-05-03 2008-02-14 Samsung Electronics Co., Ltd. Method of fabricating a capacitor of a memory device
US20090008743A1 (en) * 2007-07-02 2009-01-08 Hynix Semiconductor Inc. Capacitor with pillar type storage node and method for fabricating the same
TW201606994A (zh) * 2014-04-28 2016-02-16 美光科技公司 鐵電記憶體及其形成方法
US20170287920A1 (en) * 2014-02-03 2017-10-05 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method for same
TW201830585A (zh) * 2017-01-12 2018-08-16 美商美光科技公司 記憶胞、雙電晶體單電容器記憶胞之陣列、形成雙電晶體單電容器記憶胞之方法及用於製造積體電路之方法
TW201830664A (zh) * 2016-12-14 2018-08-16 台灣積體電路製造股份有限公司 半導體元件
TW201946052A (zh) * 2018-03-22 2019-12-01 美商美光科技公司 各自包括一電容器及一電晶體之記憶單元之陣列及形成此陣列之方法

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5479317A (en) 1994-10-05 1995-12-26 Bell Communications Research, Inc. Ferroelectric capacitor heterostructure and method of making same
US5541807A (en) 1995-03-17 1996-07-30 Evans, Jr.; Joseph T. Ferroelectric based capacitor for use in memory systems and method for fabricating the same
US5519235A (en) 1994-11-18 1996-05-21 Bell Communications Research, Inc. Polycrystalline ferroelectric capacitor heterostructure employing hybrid electrodes
US5651857A (en) 1995-09-08 1997-07-29 International Business Machines Corporation Sidewall spacer using an overhang
US5777356A (en) 1996-01-03 1998-07-07 Bell Communications Research, Inc. Platinum-free ferroelectric memory cell with intermetallic barrier layer and method of making same
US5716875A (en) 1996-03-01 1998-02-10 Motorola, Inc. Method for making a ferroelectric device
US6115281A (en) 1997-06-09 2000-09-05 Telcordia Technologies, Inc. Methods and structures to cure the effects of hydrogen annealing on ferroelectric capacitors
WO1998057380A1 (en) 1997-06-09 1998-12-17 Bell Communications Research, Inc. Annealing of a crystalline perovskite ferroelectric cell and cells exhibiting improved barrier properties
US6346741B1 (en) 1997-11-20 2002-02-12 Advanced Technology Materials, Inc. Compositions and structures for chemical mechanical polishing of FeRAM capacitors and method of fabricating FeRAM capacitors using same
US6344413B1 (en) * 1997-12-22 2002-02-05 Motorola Inc. Method for forming a semiconductor device
ATE533178T1 (de) * 1998-09-09 2011-11-15 Texas Instruments Inc Integrierter schaltkreis mit kondensator und diesbezügliches herstellungsverfahren
US6194754B1 (en) 1999-03-05 2001-02-27 Telcordia Technologies, Inc. Amorphous barrier layer in a ferroelectric memory cell
US6066868A (en) 1999-03-31 2000-05-23 Radiant Technologies, Inc. Ferroelectric based memory devices utilizing hydrogen barriers and getters
JP2002353414A (ja) 2001-05-22 2002-12-06 Oki Electric Ind Co Ltd 誘電体キャパシタおよびその製造方法
US6635498B2 (en) 2001-12-20 2003-10-21 Texas Instruments Incorporated Method of patterning a FeRAM capacitor with a sidewall during bottom electrode etch
US6713342B2 (en) 2001-12-31 2004-03-30 Texas Instruments Incorporated FeRAM sidewall diffusion barrier etch
US20030143853A1 (en) 2002-01-31 2003-07-31 Celii Francis G. FeRAM capacitor stack etch
US6656748B2 (en) 2002-01-31 2003-12-02 Texas Instruments Incorporated FeRAM capacitor post stack etch clean/repair
JP2003243621A (ja) 2002-02-15 2003-08-29 Fujitsu Ltd 半導体装置及びその製造方法
US6587367B1 (en) 2002-03-19 2003-07-01 Texas Instruments Incorporated Dummy cell structure for 1T1C FeRAM cell array
US6828160B2 (en) 2002-06-11 2004-12-07 Winbond Electronics Corporation Method of forming ferroelectric random access memory cell
US20050145908A1 (en) * 2003-12-30 2005-07-07 Moise Theodore S.Iv High polarization ferroelectric capacitors for integrated circuits
WO2007060735A1 (ja) 2005-11-25 2007-05-31 Fujitsu Limited 半導体装置およびその製造方法
JP4887802B2 (ja) * 2006-01-26 2012-02-29 富士通セミコンダクター株式会社 半導体装置とその製造方法
US7678636B2 (en) 2006-06-29 2010-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Selective formation of stress memorization layer
US7435683B2 (en) 2006-09-15 2008-10-14 Intel Corporation Apparatus and method for selectively recessing spacers on multi-gate devices
JP5040993B2 (ja) 2007-03-20 2012-10-03 富士通セミコンダクター株式会社 半導体装置の製造方法
US7812384B2 (en) 2007-04-27 2010-10-12 Kabushiki Kaisha Toshiba Semiconductor device including a transistor and a ferroelectric capacitor
JP5568845B2 (ja) * 2008-07-01 2014-08-13 富士通セミコンダクター株式会社 半導体装置の製造方法
WO2012078162A1 (en) 2010-12-09 2012-06-14 Texas Instruments Incorporated Ferroelectric capacitor encapsulated with hydrogen barrier
US20130264620A1 (en) * 2012-04-06 2013-10-10 Texas Instruments Incorporated Integrated circuit having ferroelectric memory with dense via barrier
US9111944B2 (en) 2013-09-09 2015-08-18 Cypress Semiconductor Corporation Method of fabricating a ferroelectric capacitor
US9466660B2 (en) 2013-10-16 2016-10-11 Micron Technology, Inc. Semiconductor structures including molybdenum nitride, molybdenum oxynitride or molybdenum-based alloy material, and method of making such structures
US9542987B2 (en) 2015-02-02 2017-01-10 Globalfoundries Singapore Pte. Ltd. Magnetic memory cells with low switching current density
US9847481B2 (en) 2015-10-27 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing on top electrode of RRAM
US10446606B2 (en) 2017-07-19 2019-10-15 International Business Machines Corporation Back-side memory element with local memory select transistor
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10438645B2 (en) 2017-10-27 2019-10-08 Ferroelectric Memory Gmbh Memory cell and methods thereof
US10763270B2 (en) 2018-04-27 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming an integrated circuit and an integrated circuit
US11195840B2 (en) 2018-09-28 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structures pertaining to improved ferroelectric random-access memory (FeRAM)
US11482528B2 (en) 2019-12-27 2022-10-25 Kepler Computing Inc. Pillar capacitor and method of fabricating such
US11289497B2 (en) 2019-12-27 2022-03-29 Kepler Computing Inc. Integration method of ferroelectric memory array
US11430861B2 (en) 2019-12-27 2022-08-30 Kepler Computing Inc. Ferroelectric capacitor and method of patterning such

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242426A (ja) * 1996-12-26 1998-09-11 Sony Corp 半導体メモリセルのキャパシタ構造及びその作製方法
US20040135182A1 (en) * 2002-11-11 2004-07-15 Hyeong-Geun An Ferroelectric capacitors including a seed conductive film and methods for manufacturing the same
US20080038846A1 (en) * 2004-05-03 2008-02-14 Samsung Electronics Co., Ltd. Method of fabricating a capacitor of a memory device
US20090008743A1 (en) * 2007-07-02 2009-01-08 Hynix Semiconductor Inc. Capacitor with pillar type storage node and method for fabricating the same
US20170287920A1 (en) * 2014-02-03 2017-10-05 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method for same
TW201606994A (zh) * 2014-04-28 2016-02-16 美光科技公司 鐵電記憶體及其形成方法
TW201714286A (zh) * 2014-04-28 2017-04-16 美光科技公司 鐵電記憶體及其形成方法
TW201830664A (zh) * 2016-12-14 2018-08-16 台灣積體電路製造股份有限公司 半導體元件
TW201830585A (zh) * 2017-01-12 2018-08-16 美商美光科技公司 記憶胞、雙電晶體單電容器記憶胞之陣列、形成雙電晶體單電容器記憶胞之方法及用於製造積體電路之方法
TW201946052A (zh) * 2018-03-22 2019-12-01 美商美光科技公司 各自包括一電容器及一電晶體之記憶單元之陣列及形成此陣列之方法

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