TWI769031B - 鐵電記憶體結構 - Google Patents

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Abstract

一種鐵電記憶體結構，包括第一導線、第二導線與記憶胞。第二導線設置在第一導線上。記憶胞設置在第一導線與第二導線之間。記憶胞包括開關元件與鐵電電容器結構。開關元件設置在第一導線與第二導線之間。鐵電電容器結構設置在第一導線與開關元件之間。鐵電電容器結構包括電性連接的多個鐵電電容器。每個鐵電電容器包括第一導體層、第二導體層與鐵電材料層。第二導體層設置在第一導體層上。鐵電材料層設置在第一導體層與第二導體層之間。多個鐵電電容器中的多個鐵電材料層具有不同上視面積。

Description

鐵電記憶體結構
本發明實施例是有關於一種記憶體結構，且特別是有關於一種鐵電記憶體(ferroelectric memory)結構。
鐵電記憶體為一種非揮發性記憶體，且具有存入的資料在斷電後也不會消失的優點。此外，相較於其他非揮發性記憶體，鐵電記憶體具有可靠度高與操作速度快等特點。然而，如何提升鐵電記憶體的位元密度為目前持續努力的目標。
本發明提供一種鐵電記憶體結構，其可具有較高的位元密度。
本發明提出一種鐵電記憶體結構，包括第一導線、第二導線與記憶胞(memory cell)。第二導線設置在第一導線上。記憶胞設置在第一導線與第二導線之間。記憶胞包括開關元件與鐵電電容器結構。開關元件設置在第一導線與第二導線之間。鐵電電容器結構設置在第一導線與開關元件之間。鐵電電容器結構包括電 性連接的多個鐵電電容器。每個鐵電電容器包括第一導體層、第二導體層與鐵電材料層。第二導體層設置在第一導體層上。鐵電材料層設置在第一導體層與第二導體層之間。多個鐵電電容器中的多個鐵電材料層具有不同上視面積。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，多個鐵電電容器可串聯連接。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，多個鐵電電容器可並聯連接。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，多個鐵電電容器可位在同一個第一導線與同一個開關元件之間。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，鐵電材料層的材料可包括氧化鉿鋯(HfZrOx，HZO)、鋯鈦酸鉛(Pb[ZrxTi1-x]O3，PZT)、鈦酸鍶(SrTiO3，STO)、鈦酸鋇(BaTiO3，BTO)或鐵酸鉍(BiFeO3，BFO)。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，開關元件可為雙極接面電晶體(bipolar junction transistor，BJT)、二極體或金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，開關元件可為雙極接面電晶體，且開關元件可包括第一半導體層、第二半導體層與第三半導體層。第二半導體層設置在第一 半導體層上。第三半導體層設置在第一半導體層與第二半導體層之間。第一半導體層與第二半導體層可具有第一導電型。第三半導體層可具有第二導電型。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，在第一半導體層的材料與第二半導體層的材料為P型氧化物半導體的情況下，第三半導體層的材料為N型氧化物半導體。在第一半導體層的材料與第二半導體層的材料為N型氧化物半導體的情況下，第三半導體層的材料為P型氧化物半導體。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，P型氧化物半導體可包括氧化鈷(CoOx)、氧化鎳(NiOx)、鍶銅氧化物(SrCu2Ox)、銅鋁氧化物(CuAlO2)、銅銦氧化物(CuInO2)或銅鎵氧化物(CuGaO2)。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，N型氧化物半導體可包括氧化銦鎵鋅(IGZO)、氧化鋅(ZnO)或銦鋅氧化物(IZO)。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，可包括多個第一導線、多個第二導線與多個記憶胞，而形成記憶體陣列。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，可包括堆疊排列的多個記憶體陣列。
本發明提出另一種鐵電記憶體結構，包括第一導線、第二導線與記憶胞。第二導線設置在第一導線上。記憶胞設置在第 一導線與第二導線之間。記憶胞包括開關元件與鐵電電容器結構。開關元件設置在第一導線與第二導線之間。鐵電電容器結構設置在第一導線與開關元件之間。鐵電電容器結構包括電性連接的多個鐵電電容器。每個鐵電電容器包括第一導體層、第二導體層與鐵電材料層。第二導體層設置在第一導體層上。鐵電材料層設置在第一導體層與第二導體層之間。多個鐵電電容器中的多個鐵電材料層具有不同厚度。
依照本發明的另一實施例所述，在上述鐵電記憶體結構中，多個鐵電電容器可串聯連接。
依照本發明的另一實施例所述，在上述鐵電記憶體結構中，多個鐵電電容器可並聯連接。
依照本發明的另一實施例所述，在上述鐵電記憶體結構中，多個鐵電電容器可位在同一個第一導線與同一個開關元件之間。
依照本發明的另一實施例所述，在上述鐵電記憶體結構中，鐵電材料層的材料可包括氧化鉿鋯(HZO)、鋯鈦酸鉛(PZT)、鈦酸鍶(STO)、鈦酸鋇(BTO)或鐵酸鉍(BFO)。
依照本發明的另一實施例所述，在上述鐵電記憶體結構中，開關元件可為雙極接面電晶體、二極體或金屬氧化物半導體場效電晶體。
依照本發明的另一實施例所述，在上述鐵電記憶體結構中，開關元件可為雙極接面電晶體，且開關元件可包括第一半導 體層、第二半導體層與第三半導體層。第二半導體層設置在第一半導體層上。第三半導體層設置在第一半導體層與第二半導體層之間。第一半導體層與第二半導體層可具有第一導電型。第三半導體層可具有第二導電型。
依照本發明的另一實施例所述，在上述鐵電記憶體結構中，在第一半導體層的材料與第二半導體層的材料為P型氧化物半導體的情況下，第三半導體層的材料為N型氧化物半導體。在第一半導體層的材料與第二半導體層的材料為N型氧化物半導體的情況下，第三半導體層的材料為P型氧化物半導體。
依照本發明的另一實施例所述，在上述鐵電記憶體結構中，P型氧化物半導體可包括氧化鈷(CoOx)、氧化鎳(NiOx)、鍶銅氧化物(SrCu2Ox)、銅鋁氧化物(CuAlO2)、銅銦氧化物(CuInO2)或銅鎵氧化物(CuGaO2)。
依照本發明的另一實施例所述，在上述鐵電記憶體結構中，N型氧化物半導體可包括氧化銦鎵鋅(IGZO)、氧化鋅(ZnO)或銦鋅氧化物(IZO)。
依照本發明的另一實施例所述，在上述鐵電記憶體結構中，可包括多個第一導線、多個第二導線與多個記憶胞，而形成記憶體陣列。
依照本發明的另一實施例所述，在上述鐵電記憶體結構中，可包括堆疊排列的多個記憶體陣列。
基於上述，在本發明所提出的鐵電記憶體結構中，單一 個記憶胞包括電性連接的多個鐵電電容器，且多個鐵電電容器中的多個鐵電材料層具有不同上視面積或不同厚度。因此，單一個記憶胞可儲存多個位元的資料，藉此可提升記憶體元件的位元密度(bit density)。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10,20:基底鐵電記憶體結構
100,102:導線
104,204:記憶胞
106:開關元件
108,208:鐵電電容器結構
110,112,114:半導體層
116,116a,116b,116c:鐵電電容器
118,118a,118b,118c,120,120a,120b,120c:導體層
122,122a,122b,122c:鐵電材料層
124:接觸窗
D1,D2:方向
MA:記憶體陣列
圖1為根據本發明一些實施例的鐵電記憶體結構的立體示意圖。
圖2A至圖2D為根據本發明一些實施例的圖1中的鐵電電容器結構與導線的立體示意圖。
圖3A為沿著圖2A中的I-I’剖面線的剖面圖。
圖3B為沿著圖2B中的II-II’剖面線、III-III’剖面線與IV-IV’剖面線的剖面圖。
圖3C為沿著圖2C中的V-V’剖面線的剖面圖。
圖3D為沿著圖2D中的VI-VI’剖面線、VII-VII’剖面線與VIII-VIII’剖面線的剖面圖。
圖4為根據本發明另一些實施例的鐵電記憶體結構的立體示意圖。
圖5A至圖5D為根據本發明另一些實施例的圖4中的鐵電電 容器結構與導線的立體示意圖。
圖6A為沿著圖5A中的IX-IX’剖面線的剖面圖。
圖6B為沿著圖5B中的X-X’剖面線與XI-XI’剖面線的剖面圖。
圖6C為沿著圖5C中的XII-XII’剖面線的剖面圖。
圖6D為沿著圖5D中的XIII-XIII’剖面線與XIV-XIV’剖面線的剖面圖。
圖1為根據本發明一些實施例的鐵電記憶體結構的立體示意圖。圖2A至圖2D為根據本發明一些實施例的圖1中的鐵電電容器結構與導線的立體示意圖。圖3A為沿著圖2A中的I-I’剖面線的剖面圖。圖3B為沿著圖2B中的II-II’剖面線、III-III’剖面線與IV-IV’剖面線的剖面圖。圖3C為沿著圖2C中的V-V’剖面線的剖面圖。圖3D為沿著圖2D中的VI-VI’剖面線、VII-VII’剖面線與VIII-VIII’剖面線的剖面圖。此外，在圖2A至圖2D中，省略圖3A至圖3D中的部分構件，以清楚說明圖2A至圖2D中的各個構件之間的位置關係。
請參照圖1、圖2A至圖2D與圖3A至圖3D，鐵電記憶體結構10包括導線100、導線102與記憶胞104。在一些實施例中，鐵電記憶體結構10可為鐵電隨機存取記憶體(ferroelectric random access memory，FRAM)結構。鐵電記憶體結構10可位在 基底上。在以下實施例中，為了簡化圖式，因此未繪示出基底。此外，導線102設置在導線100上。導線100的材料與導線102的材料分別可包括金屬(如，鎢、鋁或銅)等導體材料。
在一些實施例中，鐵電記憶體結構10可包括多個導線100、多個導線102與多個記憶胞104，而形成記憶體陣列MA。在記憶體陣列MA中，多個導線100可在方向D1上延伸且可在方向D2上排列，多個導線102可在方向D2上延伸且可在方向D1上排列。此外，方向D1與方向D2相交。在一些實施例中，鐵電記憶體結構10可包括堆疊排列的多個記憶體陣列MA，藉此鐵電記憶體結構10可為三維(three dimensional，3D)記憶體結構。
記憶胞104設置在導線100與導線102之間。記憶胞104包括開關元件106與鐵電電容器結構108。開關元件106設置在導線100與導線102之間。在一些實施例中，開關元件106可為雙極接面電晶體、二極體、金屬氧化物半導體場效電晶體或其他合適的開關元件。
在本實施例中，開關元件106可為雙極接面電晶體，且開關元件106可包括半導體層110、半導體層112與半導體層114，但本發明並不以此為限。半導體層112設置在半導體層110上。半導體層114設置在半導體層110與半導體層112之間。
半導體層110與半導體層112可具有第一導電型。半導體層114可具有第二導電型。第一導電型與第二導電型為不同導電型。以下，第一導電型與第二導電型可分別為P型導電型與N 型導電型中的一者與另一者。舉例來說，當第一導電型為P型且第二導電型為N型時，開關元件106可為PNP型雙極接面電晶體。此外，當第一導電型為N型且第二導電型為P型時，開關元件106可為NPN型雙極接面電晶體。
在一些實施例中，半導體層110的材料與半導體層112的材料可為P型氧化物半導體，且半導體層114的材料可為N型氧化物半導體。在一些實施例中，半導體層110的材料與半導體層112的材料可為N型氧化物半導體，且半導體層114的材料可為P型氧化物半導體。舉例來說，當開關元件106為PNP型雙極接面電晶體時，半導體層110的材料與半導體層112的材料可為P型氧化物半導體，且半導體層114的材料可為N型氧化物半導體。此外，當開關元件106為NPN型雙極接面電晶體時，半導體層110的材料與半導體層112的材料可為N型氧化物半導體，且半導體層114的材料可為P型氧化物半導體。
在一些實施例中，P型氧化物半導體可為透明導電金屬氧化物(transparent conducting metal oxide)。舉例來說，P型氧化物半導體可包括氧化鈷(CoOx)、氧化鎳(NiOx)、鍶銅氧化物(SrCu2Ox)、銅鋁氧化物(CuAlO2)、銅銦氧化物(CuInO2)或銅鎵氧化物(CuGaO2)。在一些實施例中，N型氧化物半導體可包括非晶型透明氧化物半導體(transparent amorphous oxide semiconductor)或非晶型離子氧化物半導體(ionic amorphous oxide semiconductor)。舉例來說，N型氧化物半導體可包括氧化銦鎵鋅(IGZO)、氧化鋅 (ZnO)或銦鋅氧化物(IZO)。
鐵電電容器結構108設置在導線100與開關元件106之間。在一些實施例中，多個鐵電電容器116可位在同一個導線100與同一個開關元件106之間。在本實施例中，雖然鐵電電容器結構108設置在導線100與開關元件106之間，但本發明並不以此為限。在另一些實施例中，鐵電電容器結構108可設置在導線102與開關元件106之間。
鐵電電容器結構108包括電性連接的多個鐵電電容器116。在本實施例中，鐵電電容器結構108中的電性連接的多個鐵電電容器116的數量是以三個為例，但本發明並不以此為限。只要鐵電電容器結構108包括電性連接的至少兩個鐵電電容器116即屬於本發明所涵蓋的範圍。每個鐵電電容器116包括導體層118、導體層120與鐵電材料層122。導體層120設置在導體層118上。導體層118的材料與導體層120的材料分別可包括金屬等導體材料。鐵電材料層122設置在導體層118與導體層120之間。此外，多個鐵電電容器116中的多個鐵電材料層122彼此分離。鐵電材料層122可用以作為鐵電絕緣層。鐵電材料層122的材料可包括氧化鉿鋯(HZO)、鋯鈦酸鉛(PZT)、鈦酸鍶(STO)、鈦酸鋇(BTO)或鐵酸鉍(BFO)。
在一些實施例中，如圖2A、圖2C、圖3A與圖3C所示，多個鐵電電容器116可堆疊排列在導線100上。在鐵電電容器結構108中，多個鐵電電容器116的堆疊順序可依據產品需求進行 調整，並不限於圖中的堆疊順序。舉例來說，在圖2A與圖3A中，將鐵電電容器116a、鐵電電容器116b與鐵電電容器116c依序堆疊在導線100上，但本發明並不以此為限。在另一些實施例中，可將鐵電電容器116a與鐵電電容器116c的位置互換，亦即可將鐵電電容器116c、鐵電電容器116b與鐵電電容器116a依序堆疊在導線100上。在一些實施例中，如圖2B、圖2D、圖3B與圖3D所示，多個鐵電電容器116可水平排列在導線100上。
在一些實施例中，如圖2A、圖2B、圖3A與圖3B所示，多個鐵電電容器116中的多個鐵電材料層122具有不同上視面積，藉此多個鐵電電容器116可具有不同的阻抗(如，電容)。舉例來說，如圖2A、圖2B、圖3A與圖3B所示，鐵電材料層122a的上視面積可大於鐵電材料層122b的上視面積，且鐵電材料層122b的上視面積可大於鐵電材料層122c的上視面積。在一些實施例中，如圖2A、圖2B、圖3A與圖3B所示，多個鐵電電容器116中的多個鐵電材料層122可具有相同厚度，但本發明並不以此為限。
在一些實施例中，如圖2C、圖2D、圖3C與圖3D所示，多個鐵電電容器116中的多個鐵電材料層122具有不同厚度，藉此多個鐵電電容器116可具有不同的阻抗(如，電容)。舉例來說，如圖2C、圖2D、圖3C與圖3D所示，鐵電材料層122a的厚度可大於鐵電材料層122b的厚度，且鐵電材料層122b的厚度可大於鐵電材料層122c的厚度。在一些實施例中，如圖2C、圖2D、圖 3C與圖3D所示，多個鐵電電容器116中的多個鐵電材料層122可具有相同上視面積，但本發明並不以此為限。
亦即，可藉由調整多個鐵電電容器116中的多個鐵電材料層122的上視面積及/或厚度來使得多個鐵電電容器116具有不同的阻抗(如，電容)。
在一些實施例中，如圖3A與圖3C所示，多個鐵電電容器116可串聯連接。舉例來說，在圖3A與圖3C中，鐵電電容器116a的導體層120a可電性連接至鐵電電容器116b的導體層118b，且鐵電電容器116b的導體層120b可電性連接至鐵電電容器116c的導體層118c，藉此可將多個鐵電電容器116(如，鐵電電容器116a、鐵電電容器116b與鐵電電容器116c)串聯連接，但本發明並不以此為限。在另一些實施例中，相鄰的兩個鐵電電容器116可共用導體層，藉此可將多個鐵電電容器116(如，鐵電電容器116a、鐵電電容器116b與鐵電電容器116c)串聯連接。舉例來說，在省略導體層118b與導體層118c的情況下，鐵電電容器116a與鐵電電容器116b可共用導體層120a，且鐵電電容器116b與鐵電電容器116c可共用導體層120b，藉此可將多個鐵電電容器116(如，鐵電電容器116a、鐵電電容器116b與鐵電電容器116c)串聯連接。
此外，在圖3A與圖3C中，鐵電電容器116a的導體層118a可電連接至導線100，且鐵電電容器116c的導體層120c可電性連接至開關元件106的半導體層110。在一些實施例中，如圖 3A與圖3C所示，鐵電電容器116a的導體層118a可直接連接至導線100，且鐵電電容器116c的導體層120c可直接連接至開關元件106的半導體層110，但本發明並不以此為限。在另一些實施例中，鐵電電容器116a的導體層118a可藉由導電件(如，接觸窗)(未示出)來電性連接至導線100。在另一些實施例中，鐵電電容器116c的導體層120c可藉由導電件(如，接觸窗)(未示出)來電性連接至開關元件106的半導體層110。
在一些實施例中，如圖3B所示，多個鐵電電容器116可並聯連接。舉例來說，如圖3B所示，在多個鐵電電容器116彼此分離的情況下，多個鐵電電容器116的導體層118可分別電性連接至同一個導線100，且多個鐵電電容器116的導體層120可分別電性連接至同一個開關元件106的半導體層110，藉此可將多個鐵電電容器116(如，鐵電電容器116a、鐵電電容器116b與鐵電電容器116c)並聯連接，但本發明並不以此為限。在另一些實施例中，鐵電電容器116a的導體層118a、鐵電電容器116b的導體層118b與鐵電電容器116c的導體層118c可彼此相連成單一個導體層，且鐵電電容器116a的導體層120a、鐵電電容器116b的導體層120b與鐵電電容器116c的導體層120c可彼此相連成單一個導體層，藉此可將多個鐵電電容器116(如，鐵電電容器116a、鐵電電容器116b與鐵電電容器116c)並聯連接。
在圖3B中，多個鐵電電容器116的多個導體層118可直接連接至同一個導線100，但本發明並不以此為限。此外，在圖 3B中，多個鐵電電容器116的多個導體層120可直接連接至同一個開關元件106的半導體層110，但本發明並不以此為限。在另一些實施例中，多個鐵電電容器116的多個導體層118可分別藉由導電件(如，接觸窗)(未示出)來電性連接至同一個導線100。在另一些實施例中，多個鐵電電容器116的多個導體層120可分別藉由導電件(如，接觸窗)(未示出)來電性連接至同一個開關元件106的半導體層110。
在一些實施例中，如圖3D所示，多個鐵電電容器116可並聯連接。舉例來說，如圖3D所示，在多個鐵電電容器116彼此分離的情況下，多個鐵電電容器116的導體層118可分別電性連接至同一個導線100，且多個鐵電電容器116的導體層120可分別電性連接至同一個開關元件106的半導體層110，藉此可將多個鐵電電容器116(如，鐵電電容器116a、鐵電電容器116b與鐵電電容器116c)並聯連接，但本發明並不以此為限。在另一些實施例中，鐵電電容器116a的導體層118a、鐵電電容器116b的導體層118b與鐵電電容器116c的導體層118c可彼此相連成單一個導體層。
在圖3D中，多個鐵電電容器116的多個導體層118可直接連接至同一個導線100，但本發明並不以此為限。在另一些實施例中，多個導體層118可分別藉由導電件(如，接觸窗)(未示出)來電性連接至同一個導線100。此外，在圖3D中，多個鐵電電容器116的多個導體層120可直接連接至開關元件106的半導體層110或藉由導電件(如，接觸窗124)來電性連接至開關元件106的半導 體層110。如圖3D所示，鐵電電容器116a的導體層120a可直接連接至開關元件106的半導體層110，但本發明並不以此為限。在另一些實施例中，鐵電電容器116a的導體層120a可藉由導電件(如，接觸窗)(未示出)來電性連接至開關元件106的半導體層110。另外，如圖3D所示，鐵電電容器116b的導體層120b與鐵電電容器116c的導體層120c可分別藉由接觸窗124來電性連接至開關元件106的半導體層110。
另外，鐵電記憶體結構10更可包括其他所需的介電層(用以進行隔離)及/或其他所需的內連線結構(用於進行電性連接)，於此省略其說明。
以下，藉由表1來說明鐵電記憶體結構10的記憶胞104的各種儲存狀態。藉由控制施加在導線100與導線102的電壓，可使得鐵電電容器116具有“正(+)方向”的極化狀態或“負(-)方向”的極化狀態。當鐵電電容器116具有“正(+)方向”的極化狀態時，鐵電電容器116可具有低阻抗ZL，且視為儲存第一資料(如，資料“0”)。當鐵電電容器116具有“負(-)方向”的極化狀態時，鐵電電容器116可具有高阻抗ZH，且視為儲存第二資料(如，資料“1”)。在本實施例中，阻抗是以電容為例，但本發明並不以此為限。因此，在對記憶胞104進行操作時，藉由控制施加在導線100與導線102的電壓，鐵電電容器116a可具有低阻抗ZL1或高阻抗ZH1，鐵電電容器116b可具有低阻抗ZL2或高阻抗ZH2，且鐵電電容器116c可具有低阻抗ZL3或高阻抗ZH3。如此一來，單一個記憶胞104可 具有8種不同的儲存狀態(即，“000”、“001”、“010”、“011”、“100”、“101”、“110”與“111”)，亦即單一個記憶胞104可儲存3個位元的資料。
Figure 110127876-A0305-02-0019-1
基於上述實施例可知，在鐵電記憶體結構10中，單一個記憶胞104包括電性連接的多個鐵電電容器116，且多個鐵電電容器116中的多個鐵電材料層122具有不同上視面積或不同厚度。因此，單一個記憶胞104可儲存多個位元的資料，藉此可提升記憶體元件的位元密度。
圖4為根據本發明另一些實施例的鐵電記憶體結構的立體示意圖。圖5A至圖5D為根據本發明另一些實施例的圖4中的鐵電電容器結構與導線的立體示意圖。圖6A為沿著圖5A中的IX-IX’剖面線的剖面圖。圖6B為沿著圖5B中的X-X’剖面線與XI-XI’剖面線的剖面圖。圖6C為沿著圖5C中的XII-XII’剖面線的剖面圖。圖6D為沿著圖5D中的XIII-XIII’剖面線與XIV-XIV’ 剖面線的剖面圖。此外，在圖5A至圖5D中，省略圖6A至圖6D中的部分構件，以清楚說明圖5A至圖5D中的各個構件之間的位置關係。
請參照圖1至圖6D，圖4至圖6D的鐵電記憶體結構20與圖1至圖3D的鐵電記憶體結構10的差異如下。在鐵電記憶體結構20中，鐵電電容器結構208的鐵電電容器116的數量為兩個。舉例來說，鐵電電容器結構208可包括鐵電電容器116a與鐵電電容器116b。此外，在圖6A與圖6C中，由於鐵電電容器結構208不包括圖3A與圖3C鐵電電容器116c，因此鐵電電容器116b的導體層120b可電性連接至開關元件106的半導體層110。
此外，鐵電記憶體結構20與鐵電記憶體結構10中的相同或相似的構件使用相同或相似的符號表示，且鐵電記憶體結構20與鐵電記憶體結構10中相同或相似的內容，可參考上述實施例對鐵電記憶體結構10的說明，於此不再說明。另外，鐵電記憶體結構20更可包括其他所需的介電層(用以進行隔離)及/或其他所需的內連線結構(用於進行電性連接)，於此省略其說明。
以下，藉由表2來說明鐵電記憶體結構20的記憶胞204的各種儲存狀態。藉由控制施加在導線100與導線102的電壓，可使得鐵電電容器116具有“正(+)方向”的極化狀態或“負(-)方向”的極化狀態。當鐵電電容器116具有“正(+)方向”的極化狀態時，鐵電電容器116可具有低阻抗ZL，且視為儲存第一資料(如，資料“0”)。當鐵電電容器116具有“負(-)方向”的極化狀態時，鐵電電容 器116可具有高阻抗ZH，且視為儲存第二資料(如，資料“1”)。在本實施例中，阻抗是以電容為例，但本發明並不以此為限。因此，在對記憶胞204進行操作時，藉由控制施加在導線100與導線102的電壓，鐵電電容器116a可具有低阻抗ZL1或高阻抗ZH1，且鐵電電容器116b可具有低阻抗ZL2或高阻抗ZH2。如此一來，單一個記憶胞204可具有4種不同的儲存狀態(即，“00”、“01”、“10”與“11”)，亦即單一個記憶胞204可儲存2個位元的資料。
Figure 110127876-A0305-02-0021-2
基於上述實施例可知，在鐵電記憶體結構20中，單一個記憶胞204包括電性連接的多個鐵電電容器116，且多個鐵電電容器116中的多個鐵電材料層122具有不同上視面積或不同厚度。因此，單一個記憶胞204可儲存多個位元的資料，藉此可提升記憶體元件的位元密度。
綜上所述，在上述實施例的鐵電記憶體結構中，單一個記憶胞包括電性連接且具有不同阻抗(如，電容)的多個鐵電電容器。因此，單一個記憶胞可儲存多個位元的資料，藉此可提升記憶體元件的位元密度。
雖然本發明已以實施例揭露如上，然其並非用以限定本 發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:鐵電記憶體結構
100,102:導線
104:記憶胞
106:開關元件
108:鐵電電容器結構
110,112,114:半導體層
116,116a,116b,116c:鐵電電容器
118,118a,118b,118c,120,120a,120b,120c:導體層
122,122a,122b,122c:鐵電材料層

Claims (24)

  1. 一種鐵電記憶體結構，包括：第一導線；第二導線，設置在所述第一導線上；以及記憶胞，設置在所述第一導線與所述第二導線之間，且包括：開關元件，設置在所述第一導線與所述第二導線之間；以及鐵電電容器結構，設置在所述第一導線與所述開關元件之間，且包括電性連接的多個鐵電電容器，其中每個所述鐵電電容器包括：第一導體層；第二導體層，設置在所述第一導體層上；以及鐵電材料層，設置在所述第一導體層與所述第二導體層之間，其中多個所述鐵電電容器中的多個所述鐵電材料層具有不同上視面積。
  2. 如請求項1所述的鐵電記憶體結構，其中多個所述鐵電電容器串聯連接。
  3. 如請求項1所述的鐵電記憶體結構，其中多個所述鐵電電容器並聯連接。
  4. 如請求項1所述的鐵電記憶體結構，其中多個所述鐵電電容器位在同一個所述第一導線與同一個所述開關元件之間。
  5. 如請求項1所述的鐵電記憶體結構，其中所述鐵電材料層的材料包括氧化鉿鋯、鋯鈦酸鉛、鈦酸鍶、鈦酸鋇或鐵酸鉍。
  6. 如請求項1所述的鐵電記憶體結構，其中所述開關元件包括雙極接面電晶體、二極體或金屬氧化物半導體場效電晶體。
  7. 如請求項6所述的鐵電記憶體結構，其中所述開關元件為所述雙極接面電晶體，且所述開關元件包括：第一半導體層；第二半導體層，設置在所述第一半導體層上；以及第三半導體層，設置在所述第一半導體層與所述第二半導體層之間，其中所述第一半導體層與所述第二半導體層具有第一導電型，且所述第三半導體層具有第二導電型。
  8. 如請求項7所述的鐵電記憶體結構，其中在所述第一半導體層的材料與所述第二半導體層的材料為P型氧化物半導體的情況下，所述第三半導體層的材料為N型氧化物半導體，且在所述第一半導體層的材料與所述第二半導體層的材料為所述N型氧化物半導體的情況下，所述第三半導體層的材料為所述P型氧化物半導體。
  9. 如請求項8所述的鐵電記憶體結構，其中所述P型氧化物半導體包括氧化鈷、氧化鎳、鍶銅氧化物、銅鋁氧化物、銅銦氧化物或銅鎵氧化物。
  10. 如請求項8所述的鐵電記憶體結構，其中所述N型氧化物半導體包括氧化銦鎵鋅、氧化鋅或銦鋅氧化物。
  11. 如請求項1所述的鐵電記憶體結構，包括多個所述第一導線、多個所述第二導線與多個所述記憶胞，而形成記憶體陣列。
  12. 如請求項11所述的鐵電記憶體結構，包括堆疊排列的多個所述記憶體陣列。
  13. 一種鐵電記憶體結構，包括：第一導線；第二導線，設置在所述第一導線上；以及記憶胞，設置在所述第一導線與所述第二導線之間，且包括：開關元件，設置在所述第一導線與所述第二導線之間；以及鐵電電容器結構，設置在所述第一導線與所述開關元件之間，且包括電性連接的多個鐵電電容器，其中每個所述鐵電電容器包括：第一導體層；第二導體層，設置在所述第一導體層上；以及鐵電材料層，設置在所述第一導體層與所述第二導體層之間，其中多個所述鐵電電容器中的多個所述鐵電材料層具有不同厚度。
  14. 如請求項13所述的鐵電記憶體結構，其中多個所述鐵電電容器串聯連接。
  15. 如請求項13所述的鐵電記憶體結構，其中多個所述鐵電電容器並聯連接。
  16. 如請求項13所述的鐵電記憶體結構，其中多個所述鐵電電容器位在同一個所述第一導線與同一個所述開關元件之間。
  17. 如請求項13所述的鐵電記憶體結構，其中所述鐵電材料層的材料包括氧化鉿鋯、鋯鈦酸鉛、鈦酸鍶、鈦酸鋇或鐵酸鉍。
  18. 如請求項13所述的鐵電記憶體結構，其中所述開關元件包括雙極接面電晶體、二極體或金屬氧化物半導體場效電晶體。
  19. 如請求項18所述的鐵電記憶體結構，其中所述開關元件為所述雙極接面電晶體，且所述開關元件包括：第一半導體層；第二半導體層，設置在所述第一半導體層上；以及第三半導體層，設置在所述第一半導體層與所述第二半導體層之間，其中所述第一半導體層與所述第二半導體層具有第一導電型，且所述第三半導體層具有第二導電型。
  20. 如請求項19所述的鐵電記憶體結構，其中在所述第一半導體層的材料與所述第二半導體層的材料為P 型氧化物半導體的情況下，所述第三半導體層的材料為N型氧化物半導體，且在所述第一半導體層的材料與所述第二半導體層的材料為所述N型氧化物半導體的情況下，所述第三半導體層的材料為所述P型氧化物半導體。
  21. 如請求項20所述的鐵電記憶體結構，其中所述P型氧化物半導體包括氧化鈷、氧化鎳、鍶銅氧化物、銅鋁氧化物、銅銦氧化物或銅鎵氧化物。
  22. 如請求項20所述的鐵電記憶體結構，其中所述N型氧化物半導體包括氧化銦鎵鋅、氧化鋅或銦鋅氧化物。
  23. 如請求項13所述的鐵電記憶體結構，包括多個所述第一導線、多個所述第二導線與多個所述記憶胞，而形成記憶體陣列。
  24. 如請求項23所述的鐵電記憶體結構，包括堆疊排列的多個所述記憶體陣列。
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