KR20230014540A - 반도체 메모리 소자 - Google Patents

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KR20230014540A
KR20230014540A KR1020210096001A KR20210096001A KR20230014540A KR 20230014540 A KR20230014540 A KR 20230014540A KR 1020210096001 A KR1020210096001 A KR 1020210096001A KR 20210096001 A KR20210096001 A KR 20210096001A KR 20230014540 A KR20230014540 A KR 20230014540A
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capacitor
transistor
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disposed
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이경환
김용석
김현철
박종만
우동수
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삼성전자주식회사
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Abstract

반도체 메모리 소자는 기판 상에 배치되고 내부 공간을 한정하는 채널 영역을 가지는 트랜지스터와, 상기 내부 공간을 통해 상기 트랜지스터를 수직 방향으로 관통하는 커패시터를 포함한다.

Description

반도체 메모리 소자 {Semiconductor memory device}
본 발명의 기술적 사상은 반도체 메모리 소자에 관한 것으로, 특히 트랜지스터 및 커패시터를 포함하는 메모리 셀을 포함하는 반도체 메모리 소자에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 메모리 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 이에 따라, 트랜지스터 및 커패시터를 포함하는 메모리 셀의 사이즈를 줄여서 동일 면적에 더 많은 수의 메모리 셀을 집적하기 위한 기술이 필요하다. 그러나, 지금까지 알려진 기술에 따르면 메모리 셀을 구성하는 트랜지스터 및 커패시터 각각의 점유 면적을 줄이는 데 한계가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다운-스케일링에 따라 메모리 셀 영역이 축소된 면적을 가지는 경우에도 트랜지스터 및 커패시터를 포함하는 메모리 셀에서 필요한 정전용량을 확보하고 신뢰성을 유지하면서 메모리 셀 사이즈를 미세화할 수 있는 구조를 가지는 반도체 메모리 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 메모리 소자는 기판 상에 배치되고 내부 공간을 한정하는 채널 영역을 가지는 트랜지스터와, 상기 내부 공간을 통해 상기 트랜지스터를 수직 방향으로 관통하는 커패시터를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 메모리 소자는 기판 상의 제1 수직 레벨에 배치된 제1 채널 영역과 상기 제1 채널 영역에 대면하는 제1 게이트를 포함하는 제1 트랜지스터와, 상기 기판 상의 상기 제1 수직 레벨과 다른 제2 수직 레벨에 배치되고, 내부 공간을 한정하는 제2 채널 영역과, 상기 제2 수직 레벨과 다른 제3 수직 레벨에 배치된 제2 게이트를 포함하는 제2 트랜지스터와, 상기 내부 공간을 통해 상기 제2 트랜지스터를 수직 방향으로 관통하는 커패시터를 포함하고, 상기 커패시터는 상기 제1 트랜지스터에 연결되도록 구성된 제1 전극과, 상기 제2 트랜지스터의 게이트에 연결되도록 구성된 제2 전극과, 상기 제1 전극과 상기 제2 전극과의 사이에 개재된 유전막을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 반도체 메모리 소자는 기판 상의 제1 수직 레벨에서 서로 직교하는 제1 수평 방향 및 제2 수평 방향을 따라 반복 배치되고 각각 수직 방향의 채널을 제공하는 복수의 제1 채널 영역을 포함하는 복수의 제1 트랜지스터와, 상기 기판 상의 상기 제1 수직 레벨보다 높은 제2 수직 레벨에서 상기 제1 수평 방향 및 상기 제2 수평 방향을 따라 반복 배치되고, 각각 내부 공간을 한정하는 복수의 제2 채널 영역을 포함하는 복수의 제2 트랜지스터와, 상기 복수의 제2 채널 영역 각각의 상기 내부 공간을 통해 상기 복수의 제2 트랜지스터를 수직 방향으로 관통하는 복수의 커패시터와, 상기 복수의 커패시터 중 상기 제1 수평 방향을 따라 일렬로 배치된 제1 그룹의 커패시터에 연결되고 상기 제1 그룹의 커패시터와 상기 수직 방향으로 오버랩되도록 상기 제1 그룹의 커패시터의 상부에서 상기 제1 수평 방향으로 길게 연장된 상부 도전 라인을 포함하고, 상기 상부 도전 라인은 상기 복수의 제2 트랜지스터 중 상기 제1 수평 방향을 따라 일렬로 배치된 제1 그룹의 제2 트랜지스터의 공통 게이트로 동작하도록 구성된다.
본 발명의 기술적 사상에 의한 반도체 메모리 소자는 트랜지스터와, 상기 트랜지스터를 수직 방향으로 관통하는 커패시터를 포함한다. 따라서, 반도체 메모리 소자가 다운-스케일링에 따라 축소된 면적을 가지는 경우에도 커패시터의 정전용량을 확보하고 트랜지스터의 신뢰성을 유지하면서 트랜지스터 및 커패시터를 포함하는 메모리 셀의 미세화가 가능하다. 따라서, 복수의 메모리 셀을 포함하는 메모리 셀 영역에서 복수의 트랜지스터 및 복수의 커패시터를 고밀도로 배열함으로써 반도체 메모리 소자의 집적도를 향상시킬 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자의 일부 구성들의 평면 레이아웃 다이어그램이다. 도 1b는 도 1a의 X1 - X1' 선 단면도이다.
도 2a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자의 일부 구성들의 평면 레이아웃 다이어그램이다. 도 2b는 도 2a의 X1 - X1' 선 단면의 일부 구성들을 도시한 단면도이다. 도 2c는 도 2b의 제1 수직 레벨을 따르는 평면에서의 일부 구성들을 도시한 평면 레이아웃 다이어그램이다. 도 2d는 도 2b에 도시한 메모리 셀의 회로도이다.
도 3a는 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 소자의 일부 구성들의 평면 레이아웃 다이어그램이다. 도 3b는 도 3a의 X1 - X1' 선 단면의 일부 구성들을 도시한 단면도이다.
도 4a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 소자의 일부 구성들을 도시한 단면도이다. 도 4b는 도 4a에 도시한 메모리 셀의 회로도이다.
도 5a 내지 도 5d는 각각 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 6 내지 도 10은 각각 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 11a 내지 도 27은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 11a, 도 12a, 도 13a, 도 14a, 도 21a, 도 23a, 도 24a, 및 도 25a는 반도체 메모리 소자의 제조 공정들 중 일부 공정을 설명하기 위한 평면도이고, 도 11b, 도 12b, 도 13b, 도 14b, 도 15 내지 도 20, 도 21b, 도 22, 도 23b, 도 24b, 도 25b, 도 26, 및 도 27은 반도체 메모리 소자의 예시적인 제조 공정을 공정 순서에 따라 도시한 단면도들로서, 이들 중 도 11b, 도 12b, 도 13b, 도 14b, 도 21b, 도 23b, 도 24b, 및 도 25b는 각각 도 11a, 도 12a, 도 13a, 도 14a, 도 21a, 도 23a, 도 24a, 및 도 25a의 X1 - X1' 선 단면도이다.
도 28 내지 도 31은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자(10)의 일부 구성들의 평면 레이아웃 다이어그램이다. 도 1b는 도 1a의 X1 - X1' 선 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 메모리 소자(10)는 기판(12) 상에 배치된 트랜지스터(TR)와, 트랜지스터(TR)를 수직 방향(Z 방향)으로 관통하는 커패시터(CP)를 포함한다.
트랜지스터(TR)는 내부 공간을 한정하는 실린더 형상의 채널 영역(42)과, 채널 영역(42)의 내측 표면을 덮는 게이트 유전막(44)을 포함할 수 있다. 커패시터(CP)는 트랜지스터(TR)의 채널 영역(42)에 의해 한정되는 내부 공간을 통해 트랜지스터(TR)를 수직 방향(Z 방향)으로 관통할 수 있다.
커패시터(CP)는 채널 영역(42)으로부터 채널 영역(42)에 의해 한정되는 내부 공간의 중심을 향해 순차적으로 배치된 제1 전극(52), 유전막(54), 및 제2 전극(56)을 포함할 수 있다. 제1 전극(52)은 트랜지스터(TR)의 채널 영역(42)에 의해 한정되는 내부 공간을 통해 수직 방향(Z 방향)으로 연장되고 저면이 막혀 있는 실린더 형상을 가질 수 있다. 제1 전극(52)의 저면은 기판(12) 상에 배치된 도전 영역(22)에 연결되도록 구성될 수 있다.
기판(12)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, InGaAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(12) 상에 하부 구조물(20)이 배치되고, 하부 구조물(20)은 도전 영역(22)을 포함할 수 있다. 도전 영역(22)은 불순물이 도핑된 웰(well), 불순물이 도핑된 구조물, 또는 도전층을 포함할 수 있다. 예시적인 실시예들에서, 도전 영역(22)은 트랜지스터의 소스/드레인 영역, 또는 상기 소스/드레인 영역에 연결된 콘택 플러그를 포함할 수 있다.
커패시터(CP)의 제1 전극(52)은 트랜지스터(TR)의 채널 영역(42)에 대면하는 외측 표면과, 유전막(54)에 접하는 내측 표면을 가질 수 있다. 커패시터(CP)의 유전막(54)은, 제1 전극(52)과 유사하게, 저면이 막혀 있는 실린더 형상을 가질 수 있다. 유전막(54)은 제1 전극(52)에 접하는 외측 표면과, 제2 전극(56)에 접하는 내측 표면을 가질 수 있다. 커패시터(CP)의 제2 전극(56)은 채널 영역(42)에 의해 한정되는 내부 공간에서 유전막(54) 위에 배치될 수 있다.
커패시터(CP)의 제2 전극(56)은 유전막(54)을 사이에 두고 제1 전극(52)으로부터 이격될 수 있다. 제2 전극(56)의 측벽 및 저면은 제1 전극(52)에 의해 포위될 수 있다. 제2 전극(56)의 최상면은 제1 전극(52)의 최상면보다 기판(12)으로부터 더 먼 위치에 배치되고, 제1 전극(52)의 최상면은 유전막(54)으로 덮일 수 있다.
트랜지스터(TR)의 게이트 유전막(44)은 채널 영역(42)의 내측 표면과 커패시터(CP)의 제1 전극(52)와의 사이에 개재될 수 있다. 유전막(44)은 평면(예를 들면 X-Y 평면)에서 볼 때 링(ring) 형상을 가질 수 있다. 커패시터(CP)는 유전막(44)의 내부 공간을 수직 방향(Z 방향)으로 관통할 수 있다. 유전막(44)의 외측 표면은 채널 영역(42)의 내측 표면과 접하고, 유전막(44)의 내측 표면은 커패시터(CP)의 제1 전극(52)과 접할 수 있다.
반도체 메모리 소자(10)는 트랜지스터(TR)의 채널 영역(42)에 각각 연결되도록 구성된 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)을 포함할 수 있다. 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)은 각각 제1 수평 방향(X 방향)에 교차하는 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다.
제1 도전 라인(CL1) 및 제2 도전 라인(CL2)은 채널 영역(42)에서 선택되고 서로 이격된 부분에 연결될 수 있다. 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)은 채널 영역(42), 게이트 유전막(44), 및 커패시터(CP)를 사이에 두고 수평 방향(예를 들면 X 방향)이격된 위치에서 상호 평행하게 배치될 수 있다. 제1 도전 라인(CL1) 및 제2 도전 라인(CL2) 중 하나는 트랜지스터(TR)에 연결되는 비트 라인으로 기능하고, 제1 도전 라인(CL1) 및 제2 도전 라인(CL2) 중 다른 하나는 트랜지스터(TR)에 연결되는 소스 라인으로 기능할 수 있다.
트랜지스터(TR) 및 커패시터(CP)는 이들의 주변에 배치된 절연 구조물(30)로 덮일 수 있다. 절연 구조물(30)은 산화막으로 이루어질 수 있다. 제3 도전 라인(CL3)이 절연 구조물(30) 상에서 제1 수평 방향(X 방향)을 따라 길게 연장될 수 있다. 제3 도전 라인(CL3)은 커패시터(CP)보다 더 높은 레벨에 배치될 수 있다. 제3 도전 라인(CL3)은 콘택부(70C)를 통해 커패시터(CP)의 제2 전극(56)에 연결될 수 있다. 제3 도전 라인(CL3)은 커패시터(CP)를 통해 트랜지스터(TR)의 게이트 유전막(44)에 연결되도록 구성될 수 있다. 제3 도전 라인(CL3)은 커패시터(CP)에서는 플레이트 전극으로 사용되고, 트랜지스터(TR)에서는 게이트 전극으로 사용될 수 있다.
예시적인 실시예들에서, 제1 도전 라인(CL1), 제2 도전 라인(CL2), 및 제3 도전 라인(CL3)은 각각 금속, 도전성 금속 질화물, 도전성 반도체 물질, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 도전 라인(CL1), 제2 도전 라인(CL2), 및 제3 도전 라인(CL3)은 각각 W, Al, Cu, Co, Mo, Ti, Ta, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
예시적인 실시예들에서, 채널 영역(42)은 도핑되지 않은 폴리실리콘, 도핑된 폴리실리콘, 화합물 반도체 물질, 산화물 반도체 물질, 이차원 반도체 물질, 또는 이들의 조합으로 이루어질 수 있다.
상기 화합물 반도체 물질은 IV-IV 족 화합물 반도체, III-V 족 화합물 반도체, II-VI 족 화합물 반도체, 및 IV-VI 족 화합물 반도체 중에서 선택될 수 있다. 상기 IV-IV 족 화합물 반도체는 SiGe, SiC, SiGeC, GeSn, SiSn, 및 SiGeSn 중에서 선택될 수 있다. 상기 III-V 족 화합물 반도체는 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물 반도체로 이루어질 수 있다. 상기 III-V 족 화합물 반도체는 III 족 및 V 족 중에서 선택되는 2 개, 3 개, 또는 4 개의 원소들을 포함하는 이원(binary), 삼원(ternary), 또는 사원(quaternary) 계 화합물로 이루어질 수 있다. 상기 2 원계 화합물은 InP, GaAs, GaP, InAs, InSb 및 GaSb 중에서 선택되고, 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중에서 선택될 수 있으나, 이들에 한정되는 것은 아니다. 상기 II-VI 족 화합물 반도체는 II 족 및 VI 족 중에서 선택되는 2 개, 3 개, 또는 4 개의 원소들을 포함하는 이원(binary), 삼원(ternary), 또는 사원(quaternary) 계 화합물로 이루어질 수 있다. 상기 II-VI 족 화합물 반도체는 CdSe, ZnTe, CdS, ZnS, ZnSe, 및 HgCdTe 중에서 선택될 수 있으나, 이들에 한정되는 것은 아니다. 상기 IV-VI 족 화합물 반도체는 PbS로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 산화물 반도체 물질은 IGZO(InGaZnO), Sn-IGZO, IWO(InWO), IZO(InZnO), ZTO(ZnSnO), ZnO, YZO(yttrium-doped zinc oxide), IGZO(InGaSiO), InO, SnO, TiO, ZnON, MgZnO, ZrInZnO, HfInZnO), SnInZnO), AlSnInZnO), SiInZnO, AlZnSnO), GaZnSnO), 및 ZrZnSnO 중에서 선택될 수 있으나, 이들에 한정되는 것은 아니다.
예시적인 실시예들에서, 상기 이차원 반도체 물질은 전이금속 디칼코게나이드(dichalcogenide), 또는 전자와 정공을 모두 구동 전하로 활용하는 양극성 반도체 물질로 이루어질 수 있다. 예를 들면, 상기 이차원 반도체 물질은 MoS2, MoSe2, WS2, NbS2, TaS2, ZrS2, HfS2, TcS2, ReS2, CuS2, GaS2, InS2, SnS2, GeS2, PbS2, MoSe2, WSe2, NbSe2, TaSe2, ZrSe2, HfSe2, TcSe2, ReSe2, CuSe2, GaSe2, InSe2, SnSe2, GeSe2, PbSe2, MoTe2, WTe2, NbTe2, TaTe2, ZrTe2, HfTe2, TcTe2, ReTe2, CuTe2, GaTe2, InTe2, SnTe2, GeTe2, 및 PbTe2 중에서 선택될 수 있으나, 이들에 한정되는 것은 아니다.
예를 들면, 트랜지스터(TR)의 채널 영역(42)은 도핑된 폴리실리콘으로 이루어질 수 있다. 이 경우, 채널 영역(42)은 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)에 접하고 채널 영역(42)의 다른 부분보다. 도판트 농도가 더 큰 한 쌍의 오믹 콘택부를 포함할 수 있다.
예시적인 실시예들에서, 게이트 유전막(44)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 유전막(44)은 실리콘 산화막, 하프늄 산화막, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
커패시터(CP)의 제1 전극(52) 및 제2 전극(56)은 각각 금속막, 도전성 금속 산화막, 도전성 금속 질화막, 도전성 금속 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 제1 전극(52) 및 제2 전극(56)은 각각 Ti, Ti 산화물, Ti 질화물, Ti 산질화물, Nb, Nb 산화물, Nb 질화물, Nb 산질화물, Co, Co 산화물, Co 질화물, Co 산질화물, Sn, Sn 산화물, Sn 질화물, Sn 산질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 제1 전극(52) 및 제2 전극(56)은 각각 TiN, NbN, CoN, SnO2, TaN, TiAlN, TaAlN, V, VN, Mo, MoN, W, WN, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCO((La,Sr)CoO3), 또는 이들의 조합을 포함할 수 있다. 그러나, 제1 전극(52) 및 제2 전극(56) 각각의 구성 물질이 상기 예시된 바에 한정되는 것은 아니다.
커패시터(CP)의 유전막(54)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전막으로 이루어질 수 있다. 예시적인 실시예들에서, 유전막(54)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 니오븀(Nb), 세륨(Ce), 란타넘(La), 탄탈럼(Ta), 및 티타늄(Ti) 중에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물로 이루어질 수 있다. 예시적인 실시예들에서, 유전막(54)은 하나의 고유전막으로 이루어지는 단일막 구조를 가질 수 있다. 다른 예시적인 실시예들에서, 유전막(54)은 복수의 고유전막을 포함하는 다중막 구조를 가질 수 있다. 상기 고유전막은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3, Nb2O5, CeO2, TiO2, GeO2, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 1a 및 도 1b를 참조하여 설명한 반도체 메모리 소자(10)는 트랜지스터(TR)와, 트랜지스터(TR)를 수직 방향(Z 방향)으로 관통하는 커패시터(CP)를 포함한다. 따라서, 반도체 메모리 소자(10)가 다운-스케일링에 따라 축소된 면적을 가지는 경우에도 커패시터(CP)의 정전용량을 확보하고 트랜지스터(TR)의 신뢰성을 유지할 수 있다. 또한, 트랜지스터(TR) 및 커패시터(CP)를 포함하는 메모리 셀의 미세화가 가능하다. 따라서, 반도체 메모리 소자(10)의 집적도를 향상시킬 수 있다.
도 2a 내지 도 2d는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자(100)를 설명하기 위한 도면들이다. 보다 구체적으로 설명하면, 도 2a는 반도체 메모리 소자(100)의 일부 구성들의 평면 레이아웃 다이어그램이다. 도 2b는 도 2a의 X1 - X1' 선 단면의 일부 구성들을 도시한 단면도이다. 도 2c는 도 2b의 제1 수직 레벨(LV1)을 따르는 평면에서의 일부 구성들을 도시한 평면 레이아웃 다이어그램이다. 도 2d는 도 2b에서 "EX1"으로 표시한 점선 영역에 대응하는 메모리 셀(MC)의 회로도이다.
도 2a 내지 도 2d를 참조하면, 반도체 메모리 소자(100)는 기판(110) 상에 배치된 복수의 메모리 셀(MC)을 포함할 수 있다. 기판(110) 상에서 복수의 메모리 셀(MC)을 구성하는 복수의 제1 트랜지스터(TR1), 복수의 제2 트랜지스터(TR2), 복수의 하부 커패시터(CPA), 및 복수의 상부 커패시터(CPB)가 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라 반복 배치되는 매트릭스 배열로 배치될 수 있다.
복수의 메모리 셀(MC)은 각각 2 개의 트랜지스터와 2 개의 커패시터, 즉 1 개의 제1 트랜지스터(TR1), 1 개의 제2 트랜지스터(TR2), 1 개의 하부 커패시터(CPA), 및 1 개의 상부 커패시터(CPB)를 포함하는 2T-2C 메모리 셀로 이루어질 수 있다. 본 명세서에서, 복수의 제1 트랜지스터(TR1)는 각각 "하부 트랜지스터"로 칭해지고, 복수의 상부 커패시터(CPB)는 "제1 커패시터"또는 "커패시터"로 칭해지고, 복수의 하부 커패시터(CPA)는 각각 "제2 커패시터" 또는 "강유전체 커패시터"로 칭해질 수 있다.
복수의 제1 트랜지스터(TR1)는 각각 기판(110)과 복수의 하부 커패시터(CPA)와의 사이의 제1 수직 레벨(LV1)에 배치된 제1 채널 영역(124) 및 도전 라인(128)를 포함할 수 있다. 기판(110)은 도 1a 및 도 1b를 참조하여 기판(12)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 도전 라인(128)은 제1 채널 영역(124)에 대면하는 표면을 가질 수 있다. 도 2c에 예시한 바와 같이, 도전 라인(128)은 X-Y 평면에서 볼 때 제1 채널 영역(124)을 포위하는 GAA(gate-all-around) 구조를 제공할 수 있다. 도전 라인(128)은 제1 수평 방향(X 방향)을 따라 일렬로 배치된 복수의 제1 트랜지스터(TR1)의 공통 게이트 또는 공통 워드 라인으로 동작하도록 구성될 수 있다. 도 2c에는 이해를 돕기 위하여 복수의 도전 라인(114)의 평면 위치가 점선으로 도시되어 있다.
도 2b에 예시한 바와 같이, 복수의 제1 트랜지스터(TR1)는 각각 제1 채널 영역(124)의 하단부에 연결된 하측 불순물 영역(116)과, 제1 채널 영역(124)의 상단부에 연결된 상측 불순물 영역(126)을 포함할 수 있다. 제1 채널 영역(124)은 하측 불순물 영역(116)과 상측 불순물 영역(126)과의 사이에서 수직 방향(Z 방향)을 따르는 채널을 제공하도록 구성될 수 있다.
제1 채널 영역(124)의 구성 물질은 도 1a 및 도 1b를 참조하여 채널 영역(42)에 대하여 설명한 바와 대체로 동일하다. 예를 들면, 제1 채널 영역(124)은 도핑되지 않은 폴리실리콘 또는 도핑된 폴리실리콘으로 이루어지고, 하측 불순물 영역(116) 및 상측 불순물 영역(126)은 각각 도핑된 폴리실리콘으로 이루어질 수 있다. 하측 불순물 영역(116) 및 상측 불순물 영역(126)에서의 도핑 농도는 제1 채널 영역(124)에서의 도핑 농도보다 더 클 수 있다.
도 2b에 예시한 바와 같이, 제1 트랜지스터(TR1)는 제1 채널 영역(124)과 도전 라인(128)와의 사이에 개재된 제1 게이트 유전막(122)을 포함할 수 있다. 제1 게이트 유전막(122)은 제1 채널 영역(124)의 외부 측벽을 포위하는 실린더 형상을 가질 수 있다. 제1 게이트 유전막(122)은 제1 채널 영역(124)에 접하는 내측 표면과 도전 라인(128)에 접하는 외측 표면을 가질 수 있다. 제1 게이트 유전막(122) 및 도전 라인(128) 각각의 구성 물질은 도 1a 및 도 1b를 참조하여 제3 도전 라인(CL3) 및 게이트 유전막(44)의 구성 물질에 대하여 설명한 바와 대체로 동일하다. 제1 트랜지스터(TR1)는 절연 구조물(IL2)로 덮일 수 있다. 절연 구조물(IL2)은 산화막으로 이루어질 수 있다.
도 2b에 예시한 바와 같이, 기판(110)과 복수의 제1 트랜지스터(TR1)와의 사이에 복수의 도전 라인(114)이 배치될 수 있다. 복수의 도전 라인(114)은 각각 기판(110)을 덮는 절연 구조물(IL1) 내에 매몰되어 있을 수 있다. 절연 구조물(IL1)은 산화막으로 이루어질 수 있다. 복수의 도전 라인(114)은 각각 제1 트랜지스터(TR1)의 하측 불순물 영역(116) 연결되도록 구성될 수 있다. 예시적인 실시예들에서, 도 2b에 예시한 바와 같이, 복수의 도전 라인(114) 각각의 상면은 제1 트랜지스터(TR1)의 하측 불순물 영역(116)에 접할 수 있다. 복수의 도전 라인(114)은 각각 제1 트랜지스터(TR1)에 연결되는 비트 라인으로 기능할 수 있다.
예시적인 실시예들에서, 복수의 하측 불순물 영역(116) 및 복수의 제1 채널 영역(124)은 각각 아일랜드 형상의 평면 구조를 가질 수 있다. 복수의 도전 라인(114) 중에서 선택되는 하나의 도전 라인(114) 위에는 아일랜드 형상의 복수의 하측 불순물 영역(116) 및 복수의 제1 채널 영역(124)이 제2 수평 방향(Y 방향)을 따라 일렬로 배열될 수 있다.
다른 예시적인 실시예들에서, 복수의 하측 불순물 영역(116)은 각각 복수의 도전 라인(114)과 유사하게 제2 수평 방향(Y 방향)을 따라 길게 연장되는 라인 형상의 평면 구조를 가지고, 복수의 제1 채널 영역(124)은 각각 하측 불순물 영역(116) 상에 배치되고 아일랜드 형 평면 형상을 가질 수 있다. 라인 형상의 복수의 하측 불순물 영역(116) 중에서 선택되는 하나의 하측 불순물 영역(116) 위에는 아일랜드 형상의 복수의 제1 채널 영역(124)이 제2 수평 방향(Y 방향)을 따라 일렬로 배열될 수 있다.
도 2a 및 도 2b에 예시한 바와 같이, 복수의 제2 트랜지스터(TR2)는 제1 수직 레벨(LV1)과 다른 제2 수직 레벨(LV2)에 배치될 수 있다. 기판(110)으로부터 제2 수직 레벨(LV2)까지의 수직 방향(Z 방향) 거리는 기판(110)으로부터 제1 수직 레벨(LV1)까지의 수직 방향(Z 방향) 거리보다 더 클 수 있다. 복수의 제2 트랜지스터(TR2)는 각각 제2 수직 레벨(LV2)에 배치되는 제2 채널 영역(142) 및 제2 게이트 유전막(144)과, 제2 수직 레벨(LV2)과 다른 제3 수직 레벨(LV3)에 배치된 상부 도전 라인(170)을 포함할 수 있다. 기판(110)으로부터 제3 수직 레벨(LV3)까지의 수직 방향(Z 방향) 거리는 기판(110)으로부터 제2 수직 레벨(LV2)까지의 수직 방향(Z 방향) 거리보다 더 클 수 있다. 상부 도전 라인(170)은 제1 수평 방향(X 방향)을 따라 일렬로 배치된 복수의 제2 트랜지스터(TR2)의 공통 게이트로 동작하도록 구성될 수 있다.
도 2a 및 도 2b에 예시한 바와 같이, 복수의 상부 커패시터(CPB)는 각각 제2 트랜지스터(TR2)의 제2 채널 영역(142)에 의해 한정되는 내부 공간을 통해 제2 트랜지스터(TR2)를 수직 방향(Z 방향)으로 관통할 수 있다. 복수의 상부 커패시터(CPB)는 각각 제2 채널 영역(142)으로부터 상기 내부 공간의 중심을 향해 순차적으로 배치된 하부 전극(152), 유전막(154), 및 상부 전극(156)을 포함할 수 있다. 본 명세서에서, 하부 전극(152)은 "제1 전극"으로 칭해지고, 상부 전극(156)은 "제2 전극"으로 칭해질 수 있다. 상부 도전 라인(170)은 제1 수평 방향(X 방향)을 따라 일렬로 배치된 복수의 상부 커패시터(CPB) 각각의 플레이트 전극으로 기능할 수 있다.
복수의 상부 커패시터(CPB) 각각의 하부 전극(152)은 하부 커패시터(CPA)를 통해 제1 트랜지스터(TR1)에 연결되도록 구성되고, 복수의 상부 커패시터(CPB) 각각의 상부 전극(156)은 상부 도전 라인(170)에 연결되도록 구성될 수 있다. 상부 커패시터(CPB)의 하부 전극(152)은 하부 커패시터(CPA)를 통해 제1 채널 영역(124)의 상측 불순물 영역(126)에 연결되도록 구성될 수 있다.
복수의 상부 커패시터(CPB) 각각의 유전막(154)은 하부 전극(152)과 상부 전극(156)과의 사이에 개재될 수 있다. 상부 커패시터(CPB)의 하부 전극(152), 유전막(154), 및 상부 전극(156)은 각각 제2 트랜지스터(TR2)의 제2 채널 영역(142)에 의해 한정되는 내부 공간을 수직 방향(Z 방향)으로 관통하는 부분과, 상기 내부 공간과 하부 커패시터(CPA)와의 사이에 배치되는 부분을 포함할 수 있다. 복수의 상부 커패시터(CPB) 각각의 하부 전극(152), 유전막(154), 및 상부 전극(156)에 대한 보다 상세한 구성은 도 1a 및 도 1b를 참조하여 커패시터(CP)의 제1 전극(52), 유전막(54), 및 제2 전극(56)에 대하여 설명한 바와 대체로 동일하다.
복수의 하부 커패시터(CPA)는 복수의 제1 트랜지스터(TR1)가 배치된 제1 수직 레벨(LV1)과 복수의 제2 트랜지스터(TR2)가 배치된 제2 수직 레벨(LV2)과의 사이의 수직 레벨에 배치될 수 있다. 예시적인 실시예들에서, 복수의 하부 커패시터(CPA)는 각각 강유전체 커패시터일 수 있다.
복수의 하부 커패시터(CPA)는 각각 하부 전극(132), 강유전막(134), 및 상부 전극(136)을 포함할 수 있다. 본 명세서에서 하부 전극(132)은 "제3 전극"으로 칭해지고, 상부 전극(136)은 "제4 전극"으로 칭해질 수 있다. 하부 전극(132)은 제1 트랜지스터(TR1)의 상부에 배치되고 필라(pillar)형 공간을 한정하는 실린더 형상을 가질 수 있다. 강유전막(134)은 상기 필라형 공간에 배치되고, 하부 전극(132)의 내측 표면에 접할 수 있다. 상부 전극(136)은 상기 필라형 공간에서 강유전막(134) 위에 배치될 수 있다. 상부 전극(136)은 강유전막(134)을 사이에 두고 하부 전극(132)으로부터 이격될 수 있다. 상부 전극(136)의 측벽 및 저면은 하부 전극(132)에 의해 포위될 수 있다. 복수의 하부 커패시터(CPA) 각각의 하부 전극(132)은 제1 트랜지스터(TR1)의 상측 불순물 영역(126)에 연결되도록 구성될 수 있다. 복수의 하부 커패시터(CPA) 각각의 상부 전극(136)은 상부 커패시터(CPB)의 하부 전극(152)에 연결되도록 구성될 수 있다. 상부 커패시터(CPB)의 하부 전극(152)은 상기 필라형 공간보다 높은 수직 레벨에 배치될 수 있다. 상부 커패시터(CPB)의 하부 전극(152)의 최저면은 하부 커패시터(CPA)의 하부 전극(132)에 의해 한정되는 상기 필라형 공간의 외부에 있을 수 있다.
복수의 하부 커패시터(CPA) 각각의 하부 전극(132) 및 상부 전극(136)에 대한 보다 상세한 구성은 도 1a 및 도 1b를 참조하여 커패시터(CP)의 제1 전극(52) 및 제2 전극(56)에 대하여 설명한 바와 대체로 동일하다.
예시적인 실시예들에서, 복수의 하부 커패시터(CPA) 각각의 강유전막(134)은 Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함할 수 있다. 강유전막(134)은 필요에 따라 도판트를 더 포함할 수 있다. 상기 도판트는 Si, Al, Zr, Y, La, Gd, Sc, Sr, Mg, 및 Ba 중에서 선택된 적어도 하나의 원소로 이루어질 수 있다.
다른 예시적인 실시예들에서, 강유전막(134)은 하프늄계 산화물을 포함할 수 있다. 예를 들면, 강유전막(134)은 하프늄 산화물(HfO), 하프늄 지르코늄 산화물(HZO), 하프늄 티타늄 산화물, 또는 하프늄 실리콘 산화물을 포함할 수 있다. 강유전막(134)이 하프늄계 산화물로 이루어지는 경우, 강유전막(134)은 Si, Al, Zr, Y, La, Gd, Sc, Sr, Mg, 및 Ba 중에서 선택된 적어도 하나의 원소로 이루어지는 도판트를 더 포함할 수 있다.
또 다른 예시적인 실시예들에서, 강유전막(134)은 서로 다른 물질로 이루어지는 복수의 강유전체 서브층을 포함하는 적층 구조물로 이루어질 수 있다. 또 다른 예시적인 실시예들에서, 강유전막(134)은 적어도 하나의 강유전체 서브층과 유전층과의 적층 구조로 이루어질 수 있다. 상기 강유전체 서브층 각각의 구성 물질은 강유전막(134)의 구성 물질로서 상기 예시된 물질들 중에서 선택될 수 있다. 상기 유전층은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다.
복수의 하부 커패시터(CPA)는 각각 절연 구조물(IL3)로 포위될 수 있다. 절연 구조물(IL3)은 산화막으로 이루어질 수 있다.
도 2a 및 도 2b에 예시한 바와 같이, 제2 트랜지스터(TR)의 제2 채널 영역(142)은 내부 공간을 한정하는 실린더 형상을 가지고, 제2 게이트 유전막(144)은 제2 채널 영역(142)의 내측 표면을 덮을 수 있다. 제2 채널 영역(142) 및 제2 게이트 유전막(144)에 대한 보다 상세한 구성은 도 1a 및 도 1b를 참조하여 채널 영역(42) 및 게이트 유전막(44)에 대하여 설명한 바와 대체로 동일하다.
반도체 메모리 소자(100)은 복수의 도전 라인(158)을 포함할 수 있다. 제2 트랜지스터(TR2)의 제2 채널 영역(142)에는 복수의 도전 라인(158) 중에서 선택되는 2 개의 도전 라인(158)이 연결될 수 있다. 1 개의 제2 채널 영역(142)에 연결되는 2 개의 도전 라인(158) 중 하나는 제2 트랜지스터(TR2)에 연결되는 비트 라인으로 기능하고, 상기 2 개의 도전 라인(158) 중 다른 하나는 제2 트랜지스터(TR2)에 연결되는 소스 라인으로 기능할 수 있다. 복수의 도전 라인(158)에 대한 보다 상세한 구성은 도 1a 및 도 1b를 참조하여 제1 도전 라인(CL1) 및 제2 도전 라인(CL2) 에 대하여 설명한 바와 대체로 동일하다.
제2 트랜지스터(TR2) 및 상부 커패시터(CPB)는 이들의 주변에 배치된 절연 구조물(IL4)로 덮일 수 있다. 절연 구조물(IL4)은 산화막으로 이루어질 수 있다.
복수의 상부 도전 라인(170)이 절연 구조물(IL4) 상에서 제1 수평 방향(X 방향)을 따라 길게 연장될 수 있다. 복수의 상부 도전 라인(170)은 각각 상부 커패시터(CPB)보다 더 높은 레벨에 배치될 수 있다. 복수의 상부 도전 라인(170)은 각각 콘택부(170C)를 통해 상부 커패시터(CPB)의 상부 전극(156)에 연결될 수 있다. 복수의 상부 도전 라인(170)은 각각 상부 커패시터(CPB)를 통해 제2 트랜지스터(TR2)의 제2 게이트 유전막(144)에 연결되도록 구성될 수 있다. 복수의 상부 도전 라인(170)은 각각 제1 수평 방향(X 방향)을 따라 일렬로 배치된 복수의 상부 커패시터(CPB)에서는 플레이트 전극으로서 기능하고, 제1 수평 방향(X 방향)을 따라 일렬로 배치된 복수의 제2 트랜지스터(TR2)에서는 게이트 전극으로서 기능할 수 있다. 복수의 상부 도전 라인(170)에 대한 보다 상세한 구성은 도 1a 및 도 1b를 참조하여 제3 도전 라인(CL3)에 대하여 설명한 바와 대체로 동일하다.
도 2a 내지 도 2d를 참조하여 설명한 반도체 메모리 소자(100)에서, 복수의 메모리 셀(MC)은 각각 2 개의 트랜지스터와 2 개의 커패시터, 즉 1 개의 제1 트랜지스터(TR1), 1 개의 제2 트랜지스터(TR2), 1 개의 하부 커패시터(CPA), 및 1 개의 상부 커패시터(CPB)를 포함하는 2T-2C 메모리 셀로 이루어진다. 따라서, 통상의 강유전체 메모리 소자에서 메모리 셀의 판독이 파괴적으로 이루어지는 것에 따른 문제와 조기 파손으로 인한 내구성에 따른 문제를 해결할 수 있다. 또한, 복수의 상부 커패시터(CPB)는 각각 제2 트랜지스터(TR2)의 제2 채널 영역(142)에 의해 한정되는 내부 공간을 통해 제2 트랜지스터(TR2)를 수직 방향(Z 방향)으로 관통하는 구조를 가진다. 따라서, 반도체 메모리 소자(100)가 다운-스케일링에 따라 축소된 면적을 가지는 경우에도 복수의 메모리 셀(MC)의 미세화가 가능하고, 이에 따라 반도체 메모리 소자(10)의 집적도를 향상시킬 수 있다.
도 3a는 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 소자(100A)의 일부 구성들의 평면 레이아웃 다이어그램이다. 도 3b는 도 3a의 X1 - X1' 선 단면의 일부 구성들을 도시한 단면도이다. 도 3a 및 도 3b에 있어서, 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a 및 도 3b를 참조하면, 반도체 메모리 소자(100A)는 도 2a 내지 도 2d를 참조하여 설명한 반도체 메모리 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 반도체 메모리 소자(100A)는 복수의 제2 트랜지스터(TR2) 대신 복수의 제2 트랜지스터(TR2A)를 포함한다. 복수의 제2 트랜지스터(TR2A)는 복수의 제2 트랜지스터(TR2)와 대체로 동일한 구성을 가질 수 있으나, 복수의 제2 트랜지스터(TR2A) 각각의 제2 채널 영역(142)은 도전 라인(158)에 접하는 오믹 콘택부(142C)를 포함할 수 있다. 도 3a 및 도 3b에 예시한 바와 같이, 1 개의 제2 채널 영역(142)이 2 개의 도전 라인(158)에 접하는 경우, 1 개의 제2 채널 영역(142)은 2 개의 오믹 콘택부(142C)를 포함할 수 있다. 오믹 콘택부(142C)는 제2 채널 영역(142)의 다른 부분보다 더 높은 도핑 농도를 가질 수 있다.
도 4a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 소자(200)의 일부 구성들을 도시한 단면도이다. 도 4a에는 도 2a의 X1 - X1' 선 단면에 대응하는 부분의 일부 구성들이 예시되어 있다. 도 4b는 도 4a에서 "EX2"으로 표시한 점선 영역에 대응하는 메모리 셀(MC2)의 회로도이다. 도 4a 및 도 4b에 있어서, 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4a 및 도 4b를 참조하면, 반도체 메모리 소자(200)는 도 2a 내지 도 2d를 참조하여 설명한 반도체 메모리 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 반도체 메모리 소자(200)는 복수의 하부 커패시터(CPA)와, 이들을 포위하는 절연 구조물(IL3)을 포함하지 않는다. 반도체 메모리 소자(200)에서, 복수의 상부 커패시터(CPB) 각각의 하부 전극(152)은 상측 불순물 영역(126)에 직접 연결되도록 구성될 수 있다.
도 5a 내지 도 5d는 각각 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 소자(300A, 300B, 300C, 300D)를 설명하기 위한 평면 레이아웃 다이어그램이다. 도 5a 내지 도 5d에는 각각 도 2b의 제1 수직 레벨(LV1)을 따르는 평면에서의 일부 구성들이 예시되어 있으며, 이해를 돕기 위하여 복수의 도전 라인(114)의 평면 위치가 점선으로 도시되어 있다. 도 5a 내지 도 5d에 있어서, 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a를 참조하면, 반도체 메모리 소자(300A)는 도 2a 내지 도 2d를 참조하여 설명한 반도체 메모리 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 반도체 메모리 소자(300A)는 복수의 제1 트랜지스터(TR1) 대신 복수의 제1 트랜지스터(TR3A)를 포함한다. 복수의 제1 트랜지스터(TR3A)는 제1 수직 레벨(LV1)에 배치된 제1 채널 영역(124)과, 제1 수직 레벨(LV1)에서 제1 채널 영역(124)에 인접하게 배치된 복수의 도전 라인 쌍(328A1, 328A2)을 포함할 수 있다.
복수의 도전 라인 쌍(328A1, 328A2)은 각각 제1 채널 영역(124)에 대면하는 표면을 가질 수 있다. 복수의 도전 라인 쌍(328A1, 328A2)과 제1 채널 영역(124)과의 사이에 제1 게이트 유전막(122)이 개재될 수 있다. 복수의 도전 라인 쌍(328A1, 328A2)은 각각 제1 게이트 유전막(122)을 사이에 두고 제1 채널 영역(124)으로부터 이격될 수 있다.
복수의 도전 라인 쌍(328A1, 328A2)은 각각 1 개의 제1 채널 영역(124)에 인접하게 배치되고 상기 1 개의 제1 채널 영역(124)을 사이에 두고 서로 대면하는 제1 도전 라인(328A1) 및 제2 도전 라인(328A2)을 포함할 수 있다. 제1 도전 라인(328A1) 및 제2 도전 라인(328A2)은 각각 제1 트랜지스터(TR3A)의 게이트 또는 워드 라인을 구성할 수 있다. 복수의 제1 트랜지스터(TR3A)는 각각 2 개의 게이트를 포함하는 더블 게이트(double gate) 구조를 제공할 수 있다.
복수의 도전 라인 쌍(328A1, 328A2)은 각각 제1 수평 방향(X 방향)을 따라 길게 연장된 구조를 가질 수 있다. 복수의 도전 라인 쌍(328A1, 328A2)은 각각 제1 수평 방향(X 방향)을 따라 일렬로 배치된 복수의 제1 트랜지스터(TR3A)의 공통 게이트 또는 공통 워드 라인으로 동작하도록 구성될 수 있다. 복수의 도전 라인 쌍(328A1, 328A2) 각각에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 도전 라인(128)에 대하여 설명한 바와 대체로 동일하다.
도 5b를 참조하면, 반도체 메모리 소자(300B)는 도 2a 내지 도 2d를 참조하여 설명한 반도체 메모리 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 반도체 메모리 소자(300B)는 복수의 제1 트랜지스터(TR1) 대신 복수의 제1 트랜지스터(TR3B)를 포함한다. 복수의 제1 트랜지스터(TR3B)는 제1 수직 레벨(LV1)에 배치된 제1 채널 영역(124)과, 제1 수직 레벨(LV1)에서 제1 채널 영역(124)에 인접하게 배치된 복수의 도전 라인(328B)을 포함할 수 있다.
복수의 도전 라인(328B)은 각각 제1 채널 영역(124)에 대면하는 표면을 가질 수 있다. 복수의 도전 라인(328B)과 제1 채널 영역(124)과의 사이에 제1 게이트 유전막(122)이 개재될 수 있다. 복수의 도전 라인(328B)은 제1 게이트 유전막(122)을 사이에 두고 제1 채널 영역(124)으로부터 이격될 수 있다.
1 개의 제1 채널 영역(124)은 복수의 도전 라인(328B) 중에서 선택되는 1 개의 도전 라인(328B)에 인접하게 배치될 수 있다. 복수의 도전 라인(328B)은 각각 제1 트랜지스터(TR3B)의 게이트 또는 워드 라인을 구성할 수 있다. 복수의 제1 트랜지스터(TR3B)는 각각 1 개의 게이트를 포함하는 싱글 게이트(single gate) 구조를 제공할 수 있다.
복수의 도전 라인(328B)은 각각 제1 수평 방향(X 방향)을 따라 길게 연장된 구조를 가질 수 있다. 복수의 제1 트랜지스터(TR3B)는 제1 수평 방향(X 방향)을 따라 일렬로 배치된 복수 그룹의 제1 트랜지스터(TR3B)를 포함하고, 복수의 도전 라인(328B) 중에서 선택되는 1 개의 도전 라인(328B)은 제1 수평 방향(X 방향)을 따라 일렬로 배치된 하나의 그룹의 제1 트랜지스터(TR3B)의 공통 게이트 또는 공통 워드 라인으로 동작하도록 구성될 수 있다. 상기 복수 그룹의 제1 트랜지스터(TR3B) 각각에 포함된 도전 라인(328B)은 상기 복수 그룹의 제1 트랜지스터(TR3B)에 포함된 복수의 제1 채널 영역(124)의 동일한 방향의 측면에 대면하도록 배치될 수 있다. 보다 상세히 설명하면, 복수의 도전 라인(328B)은 각각 제1 채널 영역(124) 중 제2 수평 방향(Y 방향)의 일단부 측면에 대면하도록 배치될 수 있다. 이에 따라, 상기 복수 그룹의 제1 트랜지스터(TR3B) 중에서 선택되고 제2 수평 방향(Y 방향)에서 서로 인접한 제1 그룹의 제1 트랜지스터(TR3B) 및 제2 그룹의 제1 트랜지스터(TR3B)에서, 제1 도전 라인(328B)은 동일한 위치에 배치되고, 상기 제1 그룹의 제1 트랜지스터(TR3B)와 상기 제2 그룹의 제1 트랜지스터(TR3B)는 X-Y 평면에서 볼 때 동일한 구조를 가질 수 있다. 복수의 도전 라인(328B) 각각에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 도전 라인(128)에 대하여 설명한 바와 대체로 동일하다.
도 5c를 참조하면, 반도체 메모리 소자(300C)는 도 2a 내지 도 2d를 참조하여 설명한 반도체 메모리 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 반도체 메모리 소자(300C)는 복수의 제1 트랜지스터(TR1) 대신 복수의 제1 트랜지스터(TR3C)를 포함한다. 복수의 제1 트랜지스터(TR3C)는 제1 수직 레벨(LV1)에 배치된 제1 채널 영역(124)과, 제1 수직 레벨(LV1)에서 제1 채널 영역(124)에 인접하게 배치된 복수의 도전 라인(328C)을 포함할 수 있다.
복수의 도전 라인(328C)은 각각 제1 채널 영역(124)에 대면하는 표면을 가질 수 있다. 복수의 도전 라인(328C)과 제1 채널 영역(124)과의 사이에 제1 게이트 유전막(122)이 개재될 수 있다. 복수의 도전 라인(328C)은 제1 게이트 유전막(122)을 사이에 두고 제1 채널 영역(124)으로부터 이격될 수 있다.
1 개의 제1 채널 영역(124)은 복수의 도전 라인(328B) 중 1 개의 도전 라인(328C)에 인접하게 배치될 수 있다. 복수의 도전 라인(328C)은 각각 제1 트랜지스터(TR3C)의 게이트 또는 워드 라인을 구성할 수 있다. 복수의 제1 트랜지스터(TR3C)는 각각 1 개의 게이트를 포함하는 싱글 게이트(single gate) 구조를 제공할 수 있다.
복수의 도전 라인(328C)은 각각 제1 수평 방향(X 방향)을 따라 길게 연장된 구조를 가질 수 있다. 복수의 제1 트랜지스터(TR3C)는 제1 수평 방향(X 방향)을 따라 일렬로 배치된 복수 그룹의 제1 트랜지스터(TR3C)를 포함하고, 복수의 도전 라인(328C) 중에서 선택되는 1 개의 도전 라인(328C)은 제1 수평 방향(X 방향)을 따라 일렬로 배치된 하나의 그룹의 제1 트랜지스터(TR3C)의 공통 게이트 또는 공통 워드 라인으로 동작하도록 구성될 수 있다.
복수의 도전 라인(328C)은 각각 제1 채널 영역(124) 중 제2 수평 방향(Y 방향)의 일단부 측면 또는 타단부 측면에 대면하도록 배치될 수 있다. 보다 상세히 설명하면, 제1 수평 방향(X 방향)을 따라 일렬로 배치된 복수 그룹의 제1 트랜지스터(TR3C) 중에서 선택되고 제2 수평 방향(Y 방향)에서 서로 인접한 제1 그룹의 제1 트랜지스터(TR3C) 및 제2 그룹의 제1 트랜지스터(TR3C)에서, 제1 도전 라인(328C)은 서로 다른 위치에 배치되고, 상기 제1 그룹의 제1 트랜지스터(TR3C)와 제2 그룹의 제1 트랜지스터(TR3C)는 X-Y 평면에서 볼 때 제1 수평 방향(X 방향)을 따르는 직선을 중심으로 상호 거울상 형상을 가질 수 있다. 복수의 도전 라인(328C) 각각에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 도전 라인(128)에 대하여 설명한 바와 대체로 동일하다.
도 5d를 참조하면, 반도체 메모리 소자(300C)는 도 2a 내지 도 2d를 참조하여 설명한 반도체 메모리 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 반도체 메모리 소자(300C)는 복수의 제1 트랜지스터(TR1) 대신 복수의 제1 트랜지스터(TR3D)를 포함한다.
복수의 제1 트랜지스터(TR3D)는 각각 제1 수직 레벨(LV1)에 배치된 이너 게이트(inner gate)(G3)와, 제1 수직 레벨(LV1)에서 이너 게이트(G3)를 포위하는 제1 채널 영역(324)과, 이너 게이트(G3)와 제1 채널 영역(324)과의 사이에 개재된 제1 게이트 유전막(322)을 포함할 수 있다. 이너 게이트(G3), 제1 채널 영역(324), 및 제1 게이트 유전막(322) 각각의 기능 및 구성 물질은 도 2b를 참조하여 도전 라인(128), 제1 채널 영역(124), 및 제1 게이트 유전막(122)에 대하여 설명한 바와 대체로 동일하다.
이상, 도 5a 내지 도 5d를 참조하여 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 소자(300A, 300B, 300C, 300D)에서 제1 수직 레벨(LV1)에 배치되는 제1 트랜지스터(TR3A, TR3B, TR3C, TR3D)의 예시적인 구성들을 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자에서 제1 수직 레벨(LV1)에 배치되는 복수의 제1 트랜지스터 중 적어도 일부는 기판(110)(도 2b 참조)의 상면을 따라 채널이 형성되는 플래나(plannar) 채널 구조를 가지는 트랜지스터; 기판(110)에 형성된 리세스 트렌치의 표면을 따라 채널이 형성되는 리세스 채널 구조를 가지는 트랜지스터; 기판(110) 상에 배치되는 핀형 활성 영역과 상기 핀형 활성 영역의 상면 양 측벽을 덮는 게이트와, 상기 핀형 활성 영역과 상기 게이트와의 사이에 개재되는 게이트 유전막을 포함하는 FinFET(fin field effect transistor); 기판(110) 상에 배치되는 적어도 하나의 나노시트 채널 영역과, 상기 나노시트 채널 영역을 포위하는 게이트와, 상기 나노시트 채널 영역과 상기 게이트와의 사이에 개재되는 게이트 유전막을 포함하는 MBCFET (multi-bridge channel FET); 또는 이들로부터 다양하게 변형 및 변경된 구조를 가지는 트랜지스터로 이루어질 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 소자(400)를 설명하기 위한 단면도이다. 도 6에는 도 2a의 X1 - X1' 선 단면에 대응하는 부분의 일부 구성들이 예시되어 있다. 도 6에서 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6을 참조하면, 반도체 메모리 소자(400)는 도 2a 내지 도 2d를 참조하여 설명한 반도체 메모리 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 반도체 메모리 소자(400)는 복수의 하부 커패시터(CPA) 및 복수의 상부 커패시터(CPB) 대신 복수의 하부 커패시터(CPA4) 및 복수의 상부 커패시터(CPB4)를 포함한다.
복수의 하부 커패시터(CPA4)는 각각 강유전체 커패시터일 수 있다. 복수의 하부 커패시터(CPA4)는 각각 하부 전극(132), 강유전막(134), 및 상부 전극(436)을 포함할 수 있다.
복수의 상부 커패시터(CPB4)는 각각 제2 채널 영역(142)으로부터 제2 채널 영역(142)에 의해 한정되는 내부 공간의 중심을 향해 순차적으로 배치된 하부 전극(452), 유전막(454), 및 상부 전극(456)을 포함할 수 있다. 복수의 상부 커패시터(CPB4)는 각각 제2 채널 영역(142)에 의해 한정되는 내부 공간을 관통하는 제1 국부와, 복수의 하부 커패시터(CPA4)의 하부 전극(132)에 의해 한정되는 필라형 공간에 삽입되는 제2 국부를 포함할 수 있다. 복수의 상부 커패시터(CPB4) 각각의 하부 전극(452), 유전막(454), 및 상부 전극(456)은 각각 상기 제1 국부에 포함되는 부분과 상기 제2 국부에 포함되는 부분을 가질 수 있다. 복수의 상부 커패시터(CPB4) 각각의 하부 전극(452)은 복수의 하부 커패시터(CPA4) 각각의 상부 전극(436)과 일체형 구조를 가질 수 있다.
복수의 하부 커패시터(CPA4) 각각의 강유전막(134)은 상기 필라형 공간에 배치되고, 하부 전극(132)의 내측 표면에 접하는 부분과, 상부 커패시터(CPB4)의 하부 전극(452)의 외측 표면에 접하는 부분을 가질 수 있다. 상부 커패시터(CPB4)의 하부 전극(452)의 하부 측벽 및 저면은 하부 커패시터(CPA4)의 강유전막(134)에 의해 포위될 수 있다. 상부 커패시터(CPB4)의 하부 전극(452)의 최저면은 하부 커패시터(CPA4)의 하부 전극(132)에 의해 한정되는 상기 필라형 공간에 있을 수 있다.
복수의 상부 커패시터(CPB4) 각각의 하부 전극(452), 유전막(454), 및 상부 전극(456)에 대한 보다 상세한 구성은 도 1a 및 도 1b를 참조하여 커패시터(CP)의 제1 전극(52), 유전막(54), 및 제2 전극(56)에 대하여 설명한 바와 대체로 동일하다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 소자(500)를 설명하기 위한 단면도이다. 도 7에는 도 2a의 X1 - X1' 선 단면에 대응하는 부분의 일부 구성들이 예시되어 있다. 도 7에서 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7을 참조하면, 반도체 메모리 소자(500)는 도 2a 내지 도 2d를 참조하여 설명한 반도체 메모리 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 반도체 메모리 소자(500)는 복수의 하부 커패시터(CPA)와 복수의 상부 커패시터(CPB)와의 사이에 배치된 복수의 콘택 플러그(550)를 더 포함한다.
복수의 콘택 플러그(550)는 각각 하부 커패시터(CPA)의 상부 전극(136)에 접하는 저면과, 상부 커패시터(CPB)의 하부 전극(152)에 접하는 표면을 가질 수 있다. 복수의 콘택 플러그(550) 각각의 측벽은 절연 구조물(IL5)로 포위될 수 있다. 절연 구조물(IL5)은 산화막으로 이루어질 수 있다.
복수의 콘택 플러그(550)는 각각 W, Al, Cu, Mo, Ti, Co, Ta, Ni, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 콘택 플러그(550)는 각각 W, Al, 또는 Cu로 이루어지는 금속 패턴과, 상기 금속 패턴을 포위하는 도전성 배리어막을 포함할 수 있다. 상기 도전성 배리어막은 Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에서, 복수의 콘택 플러그(550)를 포함하는 반도체 메모리 소자(500)를 제조하기 위하여, 기판(110) 상에 복수의 제1 트랜지스터(TR1) 및 복수의 하부 커패시터(CPA)를 포함하는 하부 구조물을 형성한 후, 상기 하부 구조물 상에 복수의 콘택 플러그(550)와 이들을 포위하는 절연 구조물(IL5)을 형성할 수 있다. 그 후, 복수의 콘택 플러그(550) 및 절연 구조물(IL5) 상에 복수의 제2 트랜지스터(TR2) 및 복수의 상부 커패시터(CPB)와 이들을 포위하는 절연 구조물(IL4)을 형성하고, 절연 구조물(IL4) 위에 복수의 상부 도전 라인(170)을 형성할 수 있다.
다른 예시적인 실시예들에서, 복수의 콘택 플러그(550)를 포함하는 반도체 메모리 소자(500)를 제조하기 위하여 본딩 공정을 이용할 수 있다. 예를 들면, 복수의 콘택 플러그(550)를 포함하는 반도체 메모리 소자(500)를 제조하기 위하여, 기판(110) 상에 복수의 제1 트랜지스터(TR1) 및 복수의 하부 커패시터(CPA)를 포함하는 하부 구조물을 형성할 수 있다. 또한, 복수의 제2 트랜지스터(TR2), 복수의 상부 커패시터(CPB), 및 복수의 상부 도전 라인(170)을 포함하는 상부 구조물을 형성할 수 있다. 그 후, 상기 하부 구조물 및 상기 상부 구조물 중 적어도 하나에 복수의 본딩 금속 패턴을 형성할 수 있다. 그 후, 상기 복수의 본딩 금속 패턴을 이용하여 상기 하부 구조물 및 상기 상부 구조물을 본딩하여 도 7에 예시한 구조를 가지는 반도체 메모리 소자(500)를 제조할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 소자(600)를 설명하기 위한 단면도이다. 도 8에는 도 2a의 X1 - X1' 선 단면에 대응하는 부분의 일부 구성들이 예시되어 있다. 도 8에서 도 2a 내지 도 2d 및 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8을 참조하면, 반도체 메모리 소자(600)는 도 7을 참조하여 설명한 반도체 메모리 소자(500)와 대체로 동일한 구성을 가질 수 있다. 단, 반도체 메모리 소자(600)는 복수의 하부 커패시터(CPA)와, 이들을 포위하는 절연 구조물(IL3)을 포함하지 않는다. 반도체 메모리 소자(600)에서, 복수의 상부 커패시터(CPB) 각각의 하부 전극(152)은 콘택 플러그(550)를 통해 제1 트랜지스터(TR1)의 상측 불순물 영역(126)에 연결되도록 구성될 수 있다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 소자(700)를 설명하기 위한 단면도이다. 도 9에는 도 2a의 X1 - X1' 선 단면에 대응하는 부분의 일부 구성들이 예시되어 있다. 도 9에서 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9를 참조하면, 반도체 메모리 소자(700)는 도 2a 내지 도 2d를 참조하여 설명한 반도체 메모리 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 반도체 메모리 소자(700)는 기판(110)과 절연 구조물(IL1)과의 사이에 개재된 구동 회로 영역(760)을 더 포함한다. 반도체 메모리 소자(700)는 구동 회로 영역(760) 상에 복수의 메모리 셀(MC)이 배치되는 COP (Cell On Peri) 구조를 가질 수 있다.
보다 상세히 설명하면, 반도체 메모리 소자(700)는 기판(110) 상에 배치된 구동 회로 영역(760)과, 기판(110) 상에서 구동 회로 영역(760)이 배치된 수직 레벨보다 더 높은 레벨에 배치된 복수의 메모리 셀(MC)을 포함할 수 있다. 복수의 메모리 셀(MC)은 각각 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 하부 커패시터(CPA), 및 상부 커패시터(CPB)를 포함할 수 있다.
구동 회로 영역(760)은 복수의 메모리 셀(MC)을 구동하기 위한 주변 회로들 또는 구동 회로들이 배치되는 영역들일 수 있다. 구동 회로 영역(760)에 배치되는 주변 회로들은 복수의 메모리 셀(MC)의 구동을 위해 입력/출력되는 데이터를 고속으로 처리할 수 있는 회로들일 수 있다. 예시적인 실시예들에서, 상기 주변 회로들은 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier), 데이터 인/아웃 회로(data in/out circuit) 또는 로우 디코더(row decoder) 등을 포함할 수 있다. 구동 회로 영역(760)은 복수의 트랜지스터(TR)와 복수의 트랜지스터(TR)에 전기적으로 연결되는 다층 배선 구조를 포함할 수 있다.
반도체 메모리 소자(700)에서, 구동 회로 영역(760) 및 복수의 메모리 셀(MC)이 수직 방향(Z 방향)으로 오버랩되도록 배치됨에 따라 반도체 메모리 소자(700)의 집적도가 더욱 높아질 수 있다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 소자(800)를 설명하기 위한 단면도이다. 도 10에는 도 2a의 X1 - X1' 선 단면에 대응하는 부분의 일부 구성들이 예시되어 있다. 도 10에서 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 10을 참조하면, 반도체 메모리 소자(800)는 도 2a 내지 도 2d를 참조하여 설명한 반도체 메모리 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 반도체 메모리 소자(800)는 복수의 상부 도전 라인(170) 상에 배치된 구동 회로 영역(860)을 더 포함한다. 반도체 메모리 소자(800)에서 복수의 메모리 셀(MC)과 구동 회로 영역(760)은 수직 방향(Z 방향)으로 오버랩되도록 배치될 수 있다. 구동 회로 영역(860)에 대한 보다 상세한 구성은 도 9를 참조하여 구동 회로 영역(760)에 대하여 설명한 바와 대체로 동일하다.
구동 회로 영역(860) 상에 주변회로 기판(810)이 배치되고, 복수의 상부 도전 라인(170)과 구동 회로 영역(860)과의 사이에 절연막(870)이 배치될 수 있다. 주변회로 기판(810)은 도 1b를 참조하여 기판(12)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 절연막(870)은 산화막으로 이루어질 수 있다.
예시적인 실시예들에서, 도 10에 예시한 반도체 메모리 소자(800)를 제조하기 위하여, 기판(110) 상에 복수의 메모리 셀(MC)이 형성된 하부 구조물을 형성하고, 주변회로 기판(810) 상에 구동 회로 영역(860)이 형성된 상부 구조물을 형성하고, 상기 하부 구조물 및 상기 상부 구조물을 본딩하는 공정을 수행할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 방법을 이용하여 도 10에 예시한 반도체 메모리 소자(800)를 제조할 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자의 제조 방법에 대하여 상세히 설명한다.
도 11a 내지 도 27은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 11a, 도 12a, 도 13a, 도 14a, 도 21a, 도 23a, 도 24a, 및 도 25a는 반도체 메모리 소자의 제조 공정들 중 일부 공정을 설명하기 위한 평면도이고, 도 11b, 도 12b, 도 13b, 도 14b, 도 15 내지 도 20, 도 21b, 도 22, 도 23b, 도 24b, 도 25b, 도 26, 및 도 27은 반도체 메모리 소자의 예시적인 제조 공정을 공정 순서에 따라 도시한 단면도들로서, 이들 중 도 11b, 도 12b, 도 13b, 도 14b, 도 21b, 도 23b, 도 24b, 및 도 25b는 각각 도 11a, 도 12a, 도 13a, 도 14a, 도 21a, 도 23a, 도 24a, 및 도 25a의 X1 - X1' 선 단면도이다. 도 11a 내지 도 27을 참조하여 도 2a 내지 도 2d를 참조하여 설명한 반도체 메모리 소자(100)과 도 3a 및 도 3b를 참조하여 설명한 반도체 메모리 소자(100A)의 예시적인 제조 방법을 설명한다. 도 11a 내지 도 27에 있어서, 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 11a 및 도 11b를 참조하면, 기판(110)상에 층간절연막(112)을 형성하고, 층간절연막(112)의 일부를 식각하여 복수의 라인형 트렌치(T1)를 형성할 수 있다. 복수의 라인형 트렌치(T1)는 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장되도록 형성될 수 있다. 층간절연막(112)은 도 2b 및 도 3b에 예시한 절연 구조물(IL1)을 구성할 수 있다.
그 후, 복수의 라인형 트렌치(T1)의 하측 일부를 채우는 복수의 도전 라인(114)을 형성할 수 있다. 예시적인 실시예들에서, 복수의 도전 라인(114)을 형성하기 위하여, 복수의 라인형 트렌치(T1)가 형성된 층간절연막(112) 위에 금속 함유 도전층을 형성한 후, 상기 금속 함유 도전층의 일부를 에치백에 의해 제거하여 복수의 라인형 트렌치(T1) 내에 복수의 도전 라인(114)이 남도록 할 수 있다. 복수의 도전 라인(114)이 형성된 후, 복수의 라인형 트렌치(T1) 각각의 상측 공간은 빈 상태로 남아 있을 수 있다.
도 12a 및 도 12b를 참조하면, 도 11a 및 도 11b의 결과물에서 복수의 라인형 트렌치(T1)의 상측 공간을 채우는 하측 불순물 영역(116)을 형성할 수 있다.
도 13a 및 도 13b를 참조하면, 도 12a 및 도 12b의 결과물 전면을 덮는 절연막(118)(도 13a 참조)을 형성한 후, 절연막(118) 중 일부 영역을 식각하여 제1 수평 방향(X 방향)을 따라 길게 연장되는 복수의 라인형 공간을 형성하고, 상기 복수의 라인형 공간을 희생막(120)으로 채울 수 있다. 예시적인 실시예들에서, 절연막(118)은 실리콘 산화막으로 이루어지고, 희생막(120)은 실리콘 질화막으로 이루어질 수 있다. 도 13a에는 이해를 돕기 위하여 복수의 도전 라인(114)의 평면 형상이 점선으로 도시되어 있다. 도 13a의 결과물 상에 남아 있는 절연막(118)은 도 2b 및 도 3b에 예시한 절연 구조물(IL2)의 일부를 구성할 수 있다.
도 14a 및 도 14b를 참조하면, 도 13a 및 도 13b의 결과물에서 희생막(120)의 일부 영역들을 제거하여 희생막(120)에 하측 불순물 영역(116)을 노출시키는 복수의 홀 공간(CH1)을 형성하고, 복수의 홀 공간(CH1) 각각의 내부에서 희생막(120)의 측벽을 덮는 제1 게이트 유전막(122)을 형성하고, 제1 게이트 유전막(122)에 의해 한정되는 공간에 제1 채널 영역(124) 및 상측 불순물 영역(126)을 차례로 형성할 수 있다.
예시적인 실시예들에서, 제1 채널 영역(124) 및 상측 불순물 영역(126)을 형성하기 위하여, 복수의 홀 공간(CH1)에서 제1 게이트 유전막(122)에 의해 한정되는 공간들을 채우는 폴리실리콘 패턴을 형성한 후, 상기 폴리실리콘 패턴의 상측 일부 영역에 불순물 이온을 주입하여 상측 불순물 영역(126)을 형성할 수 있다. 상기 폴리실리콘 패턴 중 상측 불순물 영역(126)을 제외한 부분은 제1 채널 영역(124)을 구성할 수 있다.
도 15를 참조하면, 도 14a 및 도 14b의 결과물에서 희생막(120)을 제거할 수 있다. 그 결과, 도 13a 및 도 13b를 참조하여 설명한 복수의 라인형 공간에서 복수의 제1 게이트 유전막(122) 각각의 주위에 층간절연막(112)의 상면이 노출될 수 있다.
그 후, 상기 복수의 라인형 공간 중 빈 공간에 하부 절연막(127), 도전 라인(128), 및 상부 절연막(129)을 차례로 형성할 수 있다. 예시적인 실시예들에서, 하부 절연막(127) 및 상부 절연막(129)은 각각 산화막으로 이루어질 수 있다. 하부 절연막(127) 및 상부 절연막(129)은 도 2b 및 도 3b에 예시한 절연 구조물(IL2)의 일부를 구성할 수 있다. 예시적인 실시예들에서, 하부 절연막(127)은 생략 가능하다. 이 경우, 도전 라인(128)의 저면은 층간절연막(112)의 상면에 접할 수 있다.
도 16을 참조하면, 도 15의 결과물에서 상부 절연막(129) 및 절연막(118)(도 13a 참조) 각각의 상면을 차례로 덮는 제1 식각 정지막(ST1), 층간절연막(130), 및 제2 식각 정지막(ST2)을 포함하는 절연 적층 구조물을 형성하고, 상기 절연 적층 구조물의 일부 영역들을 제거하여 상기 절연 적층 구조물에 복수의 홀 공간(CH2)을 형성할 수 있다. 예시적인 실시예들에서, 제1 식각 정지막(ST1) 및 제2 식각 정지막(ST2)은 실리콘 질화막 또는 알루미늄 산화막으로 이루어지고, 층간절연막(130)은 실리콘 산화막으로 이루어질 수 있다.
복수의 홀 공간(CH2)이 형성된 후 기판(110) 상에 남아 있는 제1 식각 정지막(ST1), 층간절연막(130), 및 제2 식각 정지막(ST2)은 도 2b 및 도 3b에 예시한 절연 구조물(IL3)을 구성할 수 있다. 예시적인 실시예들에서, 제1 식각 정지막(ST1) 및 제2 식각 정지막(ST2)은 생략 가능하다.
도 17을 참조하면, 도 16의 결과물에서 복수의 홀 공간(CH2)의 내부 표면들과 제2 식각 정지막(ST2)의 상면을 컨포멀(conformal)하게 덮는 하부 전극 형성용 도전층을 형성하고, 상기 하부 전극 형성용 도전층 상에서 복수의 홀 공간(CH2) 각각의 내부를 채우는 희생막(SA)을 형성하고, 상기 하부 전극 형성용 도전층 및 희생막(SA) 각각의 상면이 제2 식각 정지막(ST2)의 상면보다 낮아지도록 상기 하부 전극 형성용 도전층 및 희생막(SA) 각각을 에치백할 수 있다. 그 결과, 상기 하부 전극 형성용 도전층이 챔퍼링(chamfering)되어 상기 하부 전극 형성용 도전층으로부터 복수의 하부 전극(132)이 형성될 수 있다. 복수의 하부 전극(132)은 희생막(SA)으로 덮인 상태로 남아 있을 수 있다.
도 18을 참조하면, 도 17의 결과물 상에 강유전막(134)을 형성하고, 강유전막(134) 상에 상부 전극 형성용 도전층(136L)을 형성할 수 있다. 상부 전극 형성용 도전층(136L)의 구성 물질은 도 2b를 참조하여 상부 전극(136)의 구성 물질에 대하여 설명한 바와 같다.
도 19를 참조하면, 도 18의 결과물에서 상부 전극 형성용 도전층(136L) 및 강유전막(134)을 이들 각각의 상면으로부터 일부 제거하여 평탄화된 상면을 가지는 복수의 상부 전극(136)을 형성하고, 제2 식각 정지막(ST2)의 상면을 노출시킬 수 있다. 그 결과, 복수의 홀 공간(CH2)을 채우는 복수의 하부 커패시터(CPA)가 형성될 수 있다.
도 20을 참조하면, 도 19의 결과물에서 복수의 하부 커패시터(CPA) 및 제2 식각 정지막(ST2) 위에 제1 절연막(138A), 제2 절연막(138B), 및 제3 절연막(138C)을 차례로 형성할 수 있다. 예시적인 실시예들에서, 제1 절연막(138A) 및 제3 절연막(138C)은 실리콘 산화막으로 이루어지고, 제2 절연막(138B)은 실리콘 질화막으로 이루어질 수 있다.
도 21a 및 도 21b를 참조하면, 도 20의 결과물에서 제1 절연막(138A), 제2 절연막(138B), 및 제3 절연막(138C) 각각의 일부 영역들을 제거하여, 제2 식각 정지막(ST2)의 상면을 노출시키는 복수의 라인 공간(LH)과, 하부 커패시터(CPA)의 상부 전극(136)을 노출시키는 복수의 홀 공간(CH3)을 형성할 수 있다. 복수의 라인 공간(LH)은 각각 제2 수평 방향(Y 방향)을 따라 길게 연장될 수 있다. 복수의 라인 공간(LH) 중 서로 이웃하는 2 개의 라인 공간(LH) 사이에는 복수의 홀 공간(CH3)이 제2 수평 방향(Y 방향)을 따라 일렬로 배열될 수 있다.
도 22를 참조하면, 도 21a 및 도 21b의 결과물에서 복수의 라인 공간(LH)을 희생막(SB)으로 채우고, 복수의 홀 공간(CH3)을 통해 노출된 제2 절연막(138B)의 일부를 선택적으로 식각하여, 제1 절연막(138A) 및 제3 절연막(138C)에 의해 수직 방향(Z 방향) 높이가 한정되는 복수의 환형 인덴트 공간(AID)을 형성할 수 있다. 복수의 환형 인덴트 공간(AID)은 각각 홀 공간(CH3)과 연결될 수 있다.
도 23a 및 도 23b를 참조하면, 도 22의 결과물에서 복수의 홀 공간(CH3)을 통해 복수의 환형 인덴트 공간(AID) 각각에 제2 채널 영역(142) 및 제2 게이트 유전막(144)을 형성할 수 있다. 도 23a에는 도 23b에서 "LV23"으로 표시한 수직 레벨을 따르는 평면 구성이 예시되어 있다.
보다 구체적으로 설명하면, 복수의 제2 채널 영역(142)을 형성하기 위하여 도 22의 결과물에서 복수의 환형 인덴트 공간(AID)을 채우는 제2 채널 영역(142) 형성용 물질층을 형성한 후, 상기 물질층이 복수의 환형 인덴트 공간(AID) 각각에서 노출되는 제2 절연막(138B)의 표면을 덮는 일부분만 남도록 상기 물질층의 불필요한 부분들을 식각에 의해 제거할 수 있다. 그 후, 복수의 제2 채널 영역(142)의 형성 공정과 유사한 공정으로 복수의 환형 인덴트 공간(AID) 각각에서 제2 채널 영역(142) 상에 남아 있는 공간을 채우는 제2 게이트 유전막(144)을 형성할 수 있다.
복수의 환형 인덴트 공간(AID) 각각에 제2 채널 영역(142) 및 제2 게이트 유전막(144)이 형성된 후, 복수의 홀 공간(CH3) 각각의 바닥에서 하부 커패시터(CPA)의 상부 전극(136)이 노출될 수 있다.
도 24a 및 도 24b를 참조하면, 도 23a 및 도 23b의 결과물에서 복수의 홀 공간(CH3)에 복수의 상부 커패시터(CPB)를 형성할 수 있다. 도 24a에는 도 24b에서 "LV24"로 표시한 수직 레벨을 따르는 평면 구성이 예시되어 있다.
예시적인 실시예들에서, 복수의 상부 커패시터(CPB)를 형성하기 위하여, 도 17 내지 도 19를 참조하여 복수의 하부 커패시터(CPA)의 형성 공정에 대하여 설명한 바와 유사한 공정을 수행할 수 있다.
도 25a 및 도 25b를 참조하면, 도 24a 및 도 24b의 결과물에서 복수의 라인 공간(LH)을 채우는 희생막(SB)을 제거한 후, 복수의 라인 공간(LH)을 통해 노출되는 제2 절연막(138B)의 일부를 제거할 수 있다. 그 결과, 복수의 라인 공간(LH)과 연결되는 복수의 인덴트 라인 공간이 얻어질 수 있다. 상기 복수의 인덴트 라인 공간을 통해 복수의 제2 채널 영역(142)과 제2 절연막(138B)의 남은 부분들이 노출될 수 있다.
그 후, 상기 복수의 인덴트 라인 공간을 통해 노출되는 제2 채널 영역(142)의 일부 영역들에 오믹 콘택부(142C)를 형성할 수 있다. 이와 같이 제2 채널 영역(142)의 일부 영역들에 오믹 콘택부(142C)를 형성하고 후술하는 공정들을 수행함으로써 도 3a 및 도 3b를 참조하여 설명한 반도체 메모리 소자(100A)를 제조할 수 있다.
다른 예시적인 실시예들에서, 제2 채널 영역(142)에 오믹 콘택부(142C)를 형성하는 공정을 생략하고 후술하는 공정들을 수행하는 경우, 도 2a 내지 도 2d를 참조하여 설명한 반도체 메모리 소자(100)를 제조할 수 있다.
그 후, 상술한 바와 같이 제2 절연막(138B)의 일부를 제거한 결과 얻어진 복수의 인덴트 라인 공간을 채우는 복수의 도전 라인(158)을 형성할 수 있다. 예시적인 실시예들에서, 복수의 도전 라인(158)을 형성하기 위하여 제2 절연막(138B)의 일부가 제거된 결과물 상에 상기 복수의 인덴트 라인 공간을 채우기에 충분한 두께의 도전막을 형성한 후, 상기 도전막 중 상기 복수의 인덴트 라인 공간을 채우는 부분들만 남도록 상기 도전막의 불필요한 부분들을 제거하는 공정을 수행할 수 있다. 복수의 도전 라인(158)이 형성된 후, 복수의 라인 공간(LH) 각각의 바닥에서 제2 식각 정지막(ST2)이 노출되고, 복수의 라인 공간(LH) 각각의 측벽에서 복수의 도전 라인(158)이 노출될 수 있다. 도 25a에는 도 25b에서 "LV25"로 표시한 수직 레벨을 따르는 평면 구성이 예시되어 있다.
도 26을 참조하면, 도 25a 및 도 25b의 결과물에서 복수의 라인 공간(LH)을 채우는 절연 패턴(160)을 형성할 수 있다.
도 26의 결과물에 남아 있는 제1 절연막(138A), 제2 절연막(138B)(도 25a 참조), 제3 절연막(138C), 및 절연 패턴(160)은 도 2b 및 도 3b에 예시한 절연 구조물(IL4)을 구성할 수 있다.
도 27을 참조하면, 도 26의 결과물 상에 상부 절연막(162)을 형성한 후, 상부 절연막(162)의 일부 영역들을 제거하여 복수의 상부 커패시터(CPB) 각각의 상부 전극(156)을 노출시킬 수 있다.
그 후, 상부 절연막(162) 위에 복수의 상부 도전 라인(170)을 형성할 수 있다. 도 2a에 예시한 바와 같이, 복수의 상부 도전 라인(170)은 각각 복수의 상부 커패시터(CPB) 중 제1 수평 방향(X 방향)을 따라 일렬로 배치된 복수의 상부 커패시터(CPB) 각각의 상부 전극(156)에 연결되도록 형성될 수 있다.
도 28 내지 도 31은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 28 내지 도 31에는 도 2a의 X1 - X1' 선 단면에 대응하는 부분들의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 28 내지 도 31을 참조하여 도 6에 예시한 반도체 메모리 소자(400)의 예시적인 제조 방법을 설명한다.
도 28을 참조하면, 도 11a 내지 도 19를 참조하여 설명한 바와 유사한 공정들을 수행할 수 있다. 단, 본 예에서는 도 19에 예시한 복수의 상부 전극(136) 대신 복수의 희생 패턴(630)을 형성할 수 있다. 복수의 희생 패턴(630)은 폴리실리콘 또는 실리콘 질화막으로 이루어질 수 있다.
도 29를 참조하면, 도 28의 결과물에 대하여 도 20 내지 도 23b를 참조하여 설명한 공정들을 수행할 수 있다. 이 때, 제2 절연막(138B) 및 복수의 희생 패턴(630)이 동일 또는 유사한 물질로 이루어진 경우, 도 22를 참조하여 설명한 바와 같이 복수의 홀 공간(CH3)을 통해 노출된 제2 절연막(138B)의 일부를 선택적으로 식각하는 동안, 복수의 희생 패턴(630)도 상측 일부가 소모되어 복수의 희생 패턴(630) 각각의 상면의 높이가 낮아질 수 있다.
도 30을 참조하면, 복수의 홀 공간(CH3)을 통해 노출된 복수의 희생 패턴(630)을 제거할 수 있다. 그 결과, 복수의 홀 공간(CH3)의 수직 방향(Z 방향) 길이가 증가하고, 복수의 홀 공간(CH3)을 통해 복수의 하부 커패시터(CPA) 각각의 강유전막(134)이 노출될 수 있다.
도 31을 참조하면, 도 30의 결과물에서, 복수의 홀 공간(CH3) 각각에 하부 전극(452), 유전막(454), 및 상부 전극(456)을 차례로 형성하여 복수의 상부 커패시터(CPB4)를 형성할 수 있다. 예시적인 실시예들에서, 복수의 상부 커패시터(CPB4)을 형성하기 위하여, 도 17 내지 도 19를 참조하여 복수의 하부 커패시터(CPA)의 형성 공정에 대하여 설명한 바와 유사한 공정을 수행할 수 있다.
그 후, 도 25a 내지 도 27을 참조하여 설명한 공정들을 수행하여, 도 6에 예시한 반도체 메모리 소자(400)를 제조할 수 있다.
이상, 도 11a 내지 도 27을 참조하여 도 2a 내지 도 2d에 예시한 반도체 메모리 소자(100)과 도 3a 및 도 3b에 예시한 반도체 메모리 소자(100A)의 예시적인 제조 방법을 설명하였으나, 도 11a 내지 도 27을 참조하여 설명한 바로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 도 1a 및 도 1b에 예시한 반도체 메모리 소자(10)와, 도 4a 내지 도 10에 예시한 반도체 메모리 소자(200, 300A, 300B, 300C, 300D, 500, 600, 700, 800), 및 이들로부터 다양하게 변형 및 변경된 구조를 가지는 반도체 메모리 소자들을 제조할 수 있음을 당 업자들은 잘 알 수 있을 것이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 114, 128, 158: 도전 라인, 122: 제1 게이트 유전막, 132: 하부전극, 134: 강유전막, 136: 상부 전극, 152: 하부 전극, 154: 유전막, 156: 상부 전극, 170: 상부 도전 라인, CPA: 하부 커패시터, CPB: 상부 커패시터, TR1: 제1 트랜지스터, TR2: 제2 트랜지스터.

Claims (10)

  1. 기판 상에 배치되고 내부 공간을 한정하는 채널 영역을 가지는 트랜지스터와,
    상기 내부 공간을 통해 상기 트랜지스터를 수직 방향으로 관통하는 커패시터를 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 커패시터는
    상기 내부 공간을 통해 상기 수직 방향으로 연장되는 실린더 형상을 가지는 제1 전극과,
    상기 제1 전극의 내측 표면에 접하는 유전막과,
    상기 내부 공간에서 상기 유전막 위에 배치되고 상기 제1 전극에 의해 포위되는 제2 전극을 포함하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 트랜지스터는
    상기 채널 영역의 내측 표면과 상기 커패시터와의 사이에 개재된 게이트 유전막과,
    상기 채널 영역 및 상기 커패시터를 사이에 두고 상기 기판의 반대측에서 제1 수평 방향으로 연장되고, 상기 커패시터를 통해 상기 게이트 유전막에 연결되도록 구성된 도전 라인을 더 포함하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 채널 영역의 제1 부분에 연결되도록 구성된 제1 도전 라인과,
    상기 채널 영역의 제2 부분에 연결되도록 구성된 제2 도전 라인을 더 포함하고,
    상기 제1 도전 라인 및 상기 제2 도전 라인은 상기 커패시터를 사이에 두고 제1 수평 방향으로 이격되어 있는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 기판과 상기 커패시터와의 사이에 개재된 강유전체 커패시터를 더 포함하고,
    상기 커패시터는
    상기 내부 공간을 통해 상기 수직 방향으로 연장되는 실린더 형상을 가지고 상기 강유전체 커패시터에 연결되도록 구성된 제1 저면을 가지는 제1 전극과,
    상기 제1 전극의 내측 표면에 접하는 유전막과,
    상기 내부 공간에서 상기 유전막 위에 배치되고 상기 제1 전극에 의해 포위되는 제2 전극을 포함하고,
    상기 강유전체 커패시터는
    상기 기판과 상기 트랜지스터와의 사이에 배치되고 필라형 공간을 한정하는 실린더 형상을 가지는 제3 전극과,
    상기 필라형 공간에서 상기 제3 전극의 내측 표면에 접하는 강유전막과,
    상기 필라형 공간에서 상기 강유전막 위에 배치되고 상기 제3 전극에 의해 포위되는 제4 전극을 포함하는 반도체 메모리 소자.
  6. 기판 상의 제1 수직 레벨에 배치된 제1 채널 영역과 상기 제1 채널 영역에 대면하는 제1 게이트를 포함하는 제1 트랜지스터와,
    상기 기판 상의 상기 제1 수직 레벨과 다른 제2 수직 레벨에 배치되고, 내부 공간을 한정하는 제2 채널 영역과, 상기 제2 수직 레벨과 다른 제3 수직 레벨에 배치된 제2 게이트를 포함하는 제2 트랜지스터와,
    상기 내부 공간을 통해 상기 제2 트랜지스터를 수직 방향으로 관통하는 커패시터를 포함하고,
    상기 커패시터는
    상기 제1 트랜지스터에 연결되도록 구성된 제1 전극과, 상기 제2 트랜지스터의 게이트에 연결되도록 구성된 제2 전극과, 상기 제1 전극과 상기 제2 전극과의 사이에 개재된 유전막을 포함하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 커패시터의 상기 제1 전극, 상기 제2 전극, 및 상기 유전막은 각각 상기 내부 공간을 통해 상기 제2 트랜지스터를 수직 방향으로 관통하는 부분을 포함하는 반도체 메모리 소자.
  8. 제6항에 있어서,
    상기 제1 트랜지스터는 상기 제1 채널 영역과 상기 제1 게이트와의 사이에 개재된 제1 게이트 유전막과, 상기 제1 채널 영역의 하단부에 연결된 하측 불순물 영역과, 상기 제1 채널 영역의 상단부에 연결된 상측 불순물 영역을 더 포함하고,
    상기 커패시터의 상기 제1 전극은 상기 제1 트랜지스터의 상기 상측 불순물 영역에 연결되도록 구성된 반도체 메모리 소자.
  9. 기판 상의 제1 수직 레벨에서 서로 직교하는 제1 수평 방향 및 제2 수평 방향을 따라 반복 배치되고 각각 수직 방향의 채널을 제공하는 복수의 제1 채널 영역을 포함하는 복수의 제1 트랜지스터와,
    상기 기판 상의 상기 제1 수직 레벨보다 높은 제2 수직 레벨에서 상기 제1 수평 방향 및 상기 제2 수평 방향을 따라 반복 배치되고, 각각 내부 공간을 한정하는 복수의 제2 채널 영역을 포함하는 복수의 제2 트랜지스터와,
    상기 복수의 제2 채널 영역 각각의 상기 내부 공간을 통해 상기 복수의 제2 트랜지스터를 수직 방향으로 관통하는 복수의 커패시터와,
    상기 복수의 커패시터 중 상기 제1 수평 방향을 따라 일렬로 배치된 제1 그룹의 커패시터에 연결되고 상기 제1 그룹의 커패시터와 상기 수직 방향으로 오버랩되도록 상기 제1 그룹의 커패시터의 상부에서 상기 제1 수평 방향으로 길게 연장된 상부 도전 라인을 포함하고,
    상기 상부 도전 라인은 상기 복수의 제2 트랜지스터 중 상기 제1 수평 방향을 따라 일렬로 배치된 제1 그룹의 제2 트랜지스터의 공통 게이트로 동작하도록 구성된 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 복수의 제1 트랜지스터는 상기 복수의 제1 채널 영역 중 상기 제1 수평 방향을 따라 일렬로 배치된 제1 그룹의 제1 채널 영역 각각의 측벽에 대면하도록 상기 제1 수평 방향으로 길게 연장된 하부 도전 라인을 포함하고,
    상기 하부 도전 라인은 상기 복수의 제1 트랜지스터 중 상기 제1 수평 방향을 따라 일렬로 배치된 제1 그룹의 제1 트랜지스터의 공통 게이트로 동작하도록 구성된 반도체 메모리 소자.
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