CN113889482A - 包括存储器单元串的存储器阵列和形成包括存储器单元串的存储器阵列的方法 - Google Patents

包括存储器单元串的存储器阵列和形成包括存储器单元串的存储器阵列的方法 Download PDF

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D·A·克朗皮特
M·J·皮特
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Abstract

本申请涉及包括存储器单元串的存储器阵列以及用于形成包括存储器单元串的存储器阵列的方法。一种用于形成包括存储器单元串的存储器阵列的方法包括形成堆叠，所述堆叠包括竖直交替的第一层和第二层。沟道材料串在所述竖直交替的第一层和第二层中的个别沟道开口中。导体材料接触件处于所述个别沟道开口中，直接抵靠所述沟道材料串中的个别沟道材料串的所述沟道材料。所述导体材料接触件竖直凹入所述个别沟道开口中。导电通孔直接抵靠所述个别沟道开口中的竖直凹入的所述导体材料接触件形成于所述个别沟道开口中。公开其它方面，包含与方法无关的结构。

Description

包括存储器单元串的存储器阵列和形成包括存储器单元串的 存储器阵列的方法
技术领域
本文公开的实施例涉及存储器阵列且涉及用于形成存储器阵列的方法。
背景技术
存储器是一种集成电路且在计算机系统中用于存储数据。存储器可制造成个别存储器单元的一或多个阵列。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，且存取线可沿着阵列的行使存储器单元以导电方式互连。每个存储器单元可通过感测线和存取线的组合唯一地寻址。
存储器单元可以是易失性的、半易失性的或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长的时间段。非易失性存储器在常规上被指定为具有至少约10年保留时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更少的保留时间。无论如何，存储器单元经配置以在至少两个不同的可选择状态保持或存储存储内容。在二进制系统中，所述状态被视作“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两个层级或状态的信息。
场效应晶体管是一种可用于存储器单元中的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分开。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一者流动到另一者。当从栅极移除电压时，电流在很大程度上被阻止流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。
快闪存储器是一种存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用固态驱动器中的快闪存储器来替代常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
NAND可以是集成快闪存储器的基本架构。NAND单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(且所述串联组合通常称为NAND串)。NAND架构可按三维布置配置，其包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元分别包括可逆可编程竖直晶体管。控制或其它电路系统可形成于竖直堆叠的存储器单元之下。其它易失性或非易失性存储器阵列架构也可包括个别地包括晶体管的竖直堆叠的存储器单元。
存储器阵列可布置于存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如第2015/0228651号、第2016/0267984号和第2017/0140833号美国专利申请公开案中的任一者中所展示和描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处所谓的“阶梯结构”中发生。阶梯结构包含个别“台阶”(替代地称为“阶”或“阶梯”)，其限定个别字线的接触区，竖向延伸的导电通孔在其上接触以提供对字线的电存取。
发明内容
在一方面，本公开提供一种用于形成包括存储器单元串的存储器阵列的方法，其包括：形成包括竖直交替的第一层和第二层的堆叠，沟道材料串处于所述竖直交替的第一层和第二层中的个别沟道开口中，导体材料接触件处于所述个别沟道开口中，直接抵靠所述沟道材料串中的个别沟道材料串的所述沟道材料；使所述导体材料接触件竖直凹入所述个别沟道开口中；以及使导电通孔直接抵靠所述个别沟道开口中的竖直凹入的所述导体材料接触件形成于所述个别沟道开口中。
在另一方面，本公开提供一种用于形成包括存储器单元串的存储器阵列的方法，其包括：形成包括竖直交替的第一层和第二层的堆叠，沟道材料串处于所述竖直交替的第一层和第二层中的个别沟道开口中，所述沟道材料串个别地包括圆筒形壳体，绝缘体材料处于所述圆筒形壳体径向内部，存储材料处于所述圆筒形壳体径向外部；使所述个别沟道开口中的所述绝缘体材料相对于所述存储材料且相对于所述沟道材料竖直凹入；使导体材料接触件在所述沟道材料串中的个别沟道材料串的所述沟道材料的所述圆筒形壳体的径向内部且直接抵靠所述圆筒形壳体的径向内侧形成于所述个别沟道开口中，且在竖直凹入的所述绝缘体材料顶上；使所述导体材料接触件以及所述个别沟道材料串的所述圆筒形壳体相对于所述个别沟道开口中的所述存储材料竖直凹入；以及使导电通孔直接抵靠所述沟道材料串的竖直凹入的所述圆筒形壳体的顶部且直接抵靠处于所述个别沟道开口中的竖直凹入的所述导体材料接触件的顶部形成于所述个别沟道开口中。
在另一方面，本公开提供一种包括存储器单元串的存储器阵列，其包括：横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层，最上面的所述绝缘层包括绝缘材料，包括绝缘体材料的绝缘体层在最上面的所述绝缘层的所述绝缘材料正上方且直接抵靠所述绝缘材料，绝缘界面在所述绝缘材料与绝缘体材料之间；存储器单元的沟道材料串，其在所述绝缘层和所述导电层中；导体材料接触件，其直接抵靠所述沟道材料串中的个别沟道材料串的所述沟道材料，所述导体材料接触件具有低于所述绝缘界面的顶部；以及导电通孔，其在所述导体材料接触件中的个别导体材料接触件的正上方且直接抵靠所述个别导体材料接触件，导电界面在所述导体材料接触件与所述导电通孔之间，所述导电通孔具有处于或低于所述绝缘界面的顶部。
在另一方面，本公开提供一种包括存储器单元串的存储器阵列，其包括：横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层，最上面的所述绝缘层包括绝缘材料，包括绝缘体材料的绝缘体层在所述绝缘层的所述绝缘材料正上方且直接抵靠所述绝缘材料，绝缘界面在所述绝缘材料与绝缘体材料之间；存储器单元的沟道材料串，其在所述绝缘层和所述导电层中，存储材料在所述沟道材料串中的个别沟道材料串的径向外部，所述个别沟道材料串具有低于所述绝缘界面的顶部，所述存储材料具有处于或低于所述绝缘界面的顶部；导体材料接触件，其直接抵靠所述个别沟道材料串的所述沟道材料；以及导电通孔，其在所述导体材料接触件中的个别导体材料接触件正上方且直接抵靠所述个别导体材料接触件，导电界面处于所述导体材料接触件与所述导电通孔之间。
附图说明
图1是根据本发明的实施例的处于处理中的衬底的一部分的概略横截面图，且穿过图2中的线1-1截取。
图2是穿过图1中的线2-2截取的概略横截面图。
图3到5是图1和2的部分的放大视图。
图6到14是根据本发明的一些实施例的处于处理中的图1到5的构造或其部分的概略依序截面、展开、放大和/或部分视图。
图15展示本发明的替代实例方法和/或结构实施例。
具体实施方式
本发明的实施例涵盖用于形成存储器阵列的方法，所述存储器阵列例如NAND或其它存储器单元的阵列，其在阵列下可具有至少一些外围控制电路系统(例如阵列下CMOS)。本发明的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理，以及不论是现有的还是未来开发的与晶体管栅极的形成时间无关的其它处理。本发明的实施例还涵盖一种与制造方法无关的存储器阵列(例如NAND架构)。参考图1到14描述第一实例方法实施例。
图1到5示出具有阵列12的实例构造10，在所述阵列中已形成晶体管和/或存储器单元56的竖向延伸串49。这包含具有导电的/导体/导电、半导电的/半导体/半导电或绝缘的/绝缘体/绝缘(即，此处为电学方式)材料中的任何一或多者的基底衬底11。各种材料竖向形成于基底衬底11上。材料可在图1到5描绘的材料的旁边、竖向内侧或竖向外侧。举例来说，其它部分制造或整体制造的集成电路组件可提供于基底衬底11上方、周围或内部某处。还可制造用于操作存储器单元的竖向延伸串阵列(例如，阵列12)内的组件的控制电路系统和/或其它外围电路系统，且所述电路系统可以或可以不完全或部分地在阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”也可视为阵列。
包括导体材料17的导体层16形成于衬底11上方。导体层16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如外围阵列下电路系统和/或公共源极线或板)的部分。包括竖直交替的绝缘层20和导电层22的堆叠18形成于导体层16上方。在一些实施例中，导电层22被称作第一层22，且绝缘层20被称作第二层20。实例方法被描述为先栅，但替代地，其可为后栅(或其它方法)。因此，在此处理点处，第一/导电层22可能不包括导电材料，且第二/绝缘层20可能不包括绝缘材料或可能不绝缘。
每一层20和22的实例厚度是22到60纳米。与一或多个其它层20和/或22相比，实例最上层20可较厚/最厚。仅展示少量的层20和22，其中堆叠18更可能包括几十、一百或更多等个层20和22。可以是或可以不是外围和/或控制电路系统的部分的其它电路系统可处于导体层16与堆叠18之间。举例来说，此类电路系统的导电材料和绝缘材料的多个竖直交替层可在最低的导电层22之下和/或在最上面的导电层22之上。举例来说，一或多个选择栅极层(未展示)可在导体层16与最低导电层22之间，且一或多个选择栅极层可在最上面的导电层22上方(未展示)。替代地或另外，所描绘的最上面的和最低导电层22中的至少一者可以是选择栅极层。实例绝缘层20包括绝缘材料24(例如，二氧化硅和/或可具有一或多种成分的其它材料)。
已穿过绝缘层20和导电层22到导体层16(例如通过蚀刻)形成沟道开口25。沟道开口25可随着在堆叠18中移动更深而径向向内渐缩(未展示)。在一些实施例中，沟道开口25可如所展示进入导体层16的导体材料17，或可止于顶部(未展示)。替代地，作为实例，沟道开口25可止于最低绝缘层20顶部或内部。使沟道开口25至少延伸到导体层16的导体材料17的原因是，在期望此类连接时，确保沟道材料与导体层16直接电耦合而不使用替代处理和结构来实现这一点。蚀刻停止材料(未展示)可在导体层16的导体材料17内或顶上，以在有此类期望时有助于相对于导体层16停止对沟道开口25的蚀刻。此类蚀刻停止材料可以是牺牲性或非牺牲性的。作为实例且仅为了简洁起见，沟道开口25展示为布置在每行四个和五个开口25的交错行的群组或列中且布置在横向间隔开的存储器块58中。在此文件中，“块”一般包含“子块”。存储器块58可例如沿着方向55在纵向伸长且取向。可使用任何替代性现有或将来开发的布置和构造。
实例存储器块58展示为至少部分地由形成(例如，通过各向异性蚀刻)到堆叠18中的水平伸长的沟槽40限定。沟槽40可具有直接抵靠导体层16的导体材料17(例如，顶部或内部)的相应底部(如所展示)，或可具有处于导体层16的导体材料17上方的相应底部(未展示)。居间材料57在堆叠18中的沟槽40中，且可在横向紧邻的存储器块58之间提供横向电隔离(绝缘)。这可包含绝缘、半导电以及导电材料中的一或多者，且无论如何，可促进成品电路系统构造中导电层22相对于彼此的短接。实例绝缘材料是SiO2、Si3N4、Al2O3和未经掺杂多晶硅中的一或多者。居间材料57可包含穿阵列通孔(TAV)且未展示。
晶体管沟道材料可竖向地沿着绝缘层和导电层形成于个别沟道开口中，因此包括与导体层中的导电材料直接电耦合的个别沟道材料串。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如控制栅极区)和横向处于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构经形成以包括电荷阻挡区、存储材料(例如电荷存储材料)和绝缘电荷传递材料。个别存储器单元的存储材料(例如浮动栅极材料，例如经掺杂或未经掺杂的硅，或电荷捕集材料，例如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘电荷传递材料(例如具有包夹在两个绝缘体氧化物[例如二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)横向处于沟道材料与存储材料之间。
图1到5展示一个实施例，其中电荷阻挡材料30、存储材料32和电荷传递材料34已竖向地沿着绝缘层20和导电层22形成于个别沟道开口25中。晶体管材料30、32和34(例如存储器单元材料)可通过例如在堆叠18上方和个别沟道开口25内沉积所述晶体管材料的相应薄层、随后将此类背部至少平坦化到堆叠18的顶部表面来形成，如所展示。
沟道材料36也竖向地沿着绝缘层20和导电层22形成于沟道开口25中，且在一个实施例中包括个别操作性沟道材料串53，所述沟道材料串沿其具有存储器单元材料(例如，30、32和34)且绝缘层20中的材料24水平地处于紧邻的沟道材料串53之间。归因于比例，材料30、32、34和36在图1和2中共同展示为且仅指定为材料37。实例沟道材料36包含经适当掺杂的晶体半导体材料，例如一或多种硅、锗和所谓III/V族半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一者的实例厚度是25到100埃。如所展示，可进行冲压蚀刻以从沟道开口25的基底移除材料30、32和34以露出导体层16，使得沟道材料36直接抵靠导体层16的导体材料17。此类冲压蚀刻可相对于材料30、32和34中的每一者单独地发生(如所展示)，或可在材料34的沉积之后相对于所有材料共同发生(未展示)。替代地且仅作为举例，可不进行冲压蚀刻，且沟道材料36可通过单独的导电互连件(未展示)直接电耦合到导体层16的导体材料17。
实例导电层22包括导电材料48，所述导电材料是个别导电线29(例如，字线)的部分，所述个别导电线也是个别晶体管和/或存储器单元56的竖向延伸串49的部分。可在形成导电材料48之前形成薄的绝缘衬里(例如Al2O3且未展示)。晶体管和/或存储器单元56的大致位置在图5中用括号指示，且一些在图1到4中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每个沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层中可能是每沟道开口多个字线，且未展示)。导电材料48可被视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的末端50(图5)。在描绘的实施例中，控制栅极区52包括个别导电线29的个别部分。材料30、32和34可视为横向处于控制栅极区52与沟道材料36之间的存储器结构65。
电荷阻挡区(例如，电荷阻挡材料30)处于存储材料32与个别控制栅极区52之间。电荷阻挡件在存储器单元中可具有以下功能：在程序模式中，电荷阻挡件可阻止电荷载流子从存储材料(例如浮动栅极材料、电荷捕集材料等)传向控制栅极，且在擦除模式中，电荷阻挡件可阻止电荷载流子从控制栅极流入存储材料。因此，电荷阻挡件可用以阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。作为另外的实例，电荷阻挡区可包括存储材料(例如材料32)的横向(例如径向)外部部分，其中此类存储材料是绝缘的(例如在绝缘存储材料32与导电材料48之间不存在任何不同成分材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的交接处可足以在不存在任何单独成分绝缘体材料30的情况下充当电荷阻挡区。此外，导电材料48与材料30(如果存在)的交接处结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外可充当绝缘存储材料(例如氮化硅材料32)的横向外部区。实例材料30是氧化硅铪和二氧化硅中的一或多者。
在一个实施例中且如所展示，沟道材料串53个别地包括圆筒形壳体，其中存储材料(例如32)在此类圆筒形壳体的径向外部。替代地，且仅作为举例，沟道材料串可以是具有径向完全横跨的沟道材料的实心柱(未展示)。在实例实施例中，绝缘体材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)已沉积在最上面的第二层20的顶部，且在径向上沉积在沟道材料串53的圆筒形壳体的内部。取决于所说明的材料的制造的定时，材料37可在此处理点(未展示)处在最上层20顶上，其中绝缘体材料38在其顶上(未展示)。沟道材料串53的圆筒形壳体可被视为包括径向内部侧79(图4)。
参考图6，个别沟道开口25中的绝缘体材料38已相对于存储材料32且相对于沟道材料36(即，至少相对于此类材料)竖直地凹入(例如，通过湿式或干式蚀刻)。在一个实施例中，此类竖直凹入使绝缘体材料38的顶部51低于最上面的第一层22。
参考图7和8，导体材料31已形成为构造10的部分，由此在个别沟道材料串53的沟道材料36的圆筒形壳体的径向内部的个别沟道开口25中且直接抵靠其径向内侧79以及在竖直凹入的绝缘体材料38顶上形成导体材料接触件41。在一个实施例中，导体材料31包括经导电掺杂的半导电材料，例如经导电掺杂的多晶硅，且在一个实施例中，沟道材料36包括未经掺杂或经沟道掺杂的多晶硅，所述多晶硅在导体材料31接触之处因从中向外的扩散而可能在其中具有增大的掺杂浓度。
参考图9和10，导体材料接触件41和个别沟道材料串53的圆筒形壳体相对于个别沟道开口25中的存储材料32(至少相对所述存储材料)已竖直凹入(例如通过湿式或干式蚀刻)。在一个实施例中且如所展示，在竖直凹入动作之后，个别沟道开口25中的导体材料接触件41个别地具有在最上面的第一层22上方的顶部44。在一个实施例中，导体材料接触件41的竖直凹入和圆筒形壳体的竖直凹入同时发生。个别沟道材料串的圆筒形壳体包括顶部39。
参考图11和12，导电材料42(例如，在TiN薄层顶上的元素钨)已在图9和10的构造10顶上形成，由此在个别沟道开口25中直接抵靠着沟道材料串53的竖直凹入的圆筒形壳体的顶部39且直接抵靠着在个别沟道开口25中的竖直凹入的导体材料接触件41的顶部44形成导电通孔43。导电材料42和导体材料31可具有相对于彼此相同的成分，或可包括相对于彼此不同的成分。无论如何，导电界面44(当材料42和材料31导电时“导电”，且基本上与线标出的顶部44相同)在导电材料42与导体材料31之间。举例来说，导电材料42可经沉积以过度填充图9和10中的沟道开口25的剩余容积，随后将此类背部平坦化至少回到最上面的第二层20的顶部。
参考图13和14，包括绝缘体材料35的绝缘体层67已直接形成于最上面的绝缘层20的绝缘材料24上方，且直接抵靠着所述绝缘材料。绝缘体材料35和绝缘材料24可具有相对于彼此相同的成分，或可包括相对于彼此不同的成分。无论如何，绝缘界面68(当材料35和24绝缘时“绝缘”)在绝缘材料24与绝缘体材料35之间。可在直接电耦合到一或多个导电通孔43的绝缘体层67的绝缘体材料35内形成数字线(未展示)。替代地，仅作为举例，额外导电通孔(未展示)可形成于绝缘体层67的绝缘体材料35中，所述绝缘体层个别地与导电通孔43直接电耦合，且可在其上形成直接电耦合到一或多个此类另外的通孔(未展示)的数字线(未展示)。这概略地且示意性地通过与节点81(例如数字线或到数字线的导电连接)连接的导电示意线80(例如数字线或另一导电通孔)展示。
本文相对于其它实施例展示和/或描述的任何其它属性或方面可用于参考上文实施例展示和描述的实施例。
在一个实施例中，一种用于形成包括存储器单元(例如56)串(例如49)的存储器阵列(例如12)的方法包括：形成包括竖直交替的第一层(例如22)和第二层(例如20)的堆叠(例如18)。沟道材料串(例如53)在竖直交替的第一层和第二层中的个别沟道开口(例如25)中。导体材料接触件(例如41)直接抵靠个别的沟道材料串的沟道材料处于个别沟道开口中。所述导体材料接触件竖直凹入所述个别沟道开口中。导电通孔(例如43)直接抵靠所述个别沟道开口中的竖直凹入的导体材料接触件形成于个别沟道开口中。可使用本文相对于其它实施例所展示和/或描述的任何其它属性或方面。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖与制造方法无关的存储器阵列。尽管如此，此类存储器阵列可具有如本文在方法实施例中所描述的任一属性。同样，上文所描述的方法实施例可并入有、形成和/或具有相对于装置实施例描述的任一属性。
在一个实施例中，包括存储器单元(例如56)串(例如49)的存储器阵列(例如12)包括横向间隔开的存储器块(例如58)，所述存储器块个别地包括竖直堆叠(例如18)，所述竖直堆叠包括交替的绝缘层(例如20)和导电层(例如22)。最上面的绝缘层包括绝缘材料(例如24)。包括绝缘体材料(例如35)的绝缘体层(例如67)在最上面的绝缘层的绝缘材料正上方且直接抵靠所述绝缘材料。绝缘界面(例如68)在绝缘材料与绝缘体材料之间。存储器单元(例如56)的沟道材料串(例如53)在所述绝缘层和所述导电层中。导体材料接触件(例如41)直接抵靠个别的沟道材料串的沟道材料(例如36)(例如，不论沟道材料串是完全实心的还是包括圆筒形壳体)。导体材料接触件具有低于绝缘界面的顶部(例如44)。导电通孔(例如43)在个别的导电材料接触件正上方且直接抵靠所述导电材料接触件。导电界面(例如44)在导体材料接触件与导电通孔之间。导电通孔具有处于或低于绝缘界面的顶部(例如73)(“处于”在图13和14中展示)。在一个实施例中，导体材料接触件具有低于最上面的导电层22的底部(例如75)。在一个实施例中，导电通孔具有高于最上面的导电层22的底部(例如77)。可使用本文相对于其它实施例所展示和/或描述的任何其它属性或方面。
图15展示实例替代构造10a，其中导电通孔顶部73低于绝缘界面68。已在适当时使用来自上文所描述实施例的相同编号，其中用后缀“a”指示一些构造差异。可使用本文相对于其它实施例所展示和/或描述的任何其它属性或方面。
在一个实施例中，包括存储器单元(例如56)串(例如49)的存储器阵列(例如12)包括横向间隔开的存储器块(例如58)，所述存储器块个别地包括竖直堆叠(例如18)，所述竖直堆叠包括交替的绝缘层(例如20)和导电层(例如22)。最上面的绝缘层包括绝缘材料(例如24)。包括绝缘体材料(例如35)的绝缘体层(例如67)在最上面的绝缘层的绝缘材料正上方且直接抵靠所述绝缘材料。绝缘界面(例如68)在绝缘材料与绝缘体材料之间。存储器单元(例如56)的沟道材料串(例如53)在所述绝缘层和所述导电层中。存储材料(例如32)在个别的沟道材料串的径向外部。个别沟道材料串具有低于绝缘界面的顶部(例如39)。存储材料具有处于或低于绝缘界面的顶部。导体材料接触件(例如41)直接抵靠个别沟道材料串的沟道材料。导电通孔(例如43)在个别的导体材料接触件正上方且直接抵靠所述导体材料接触件。导电界面(例如44)在所述导体材料接触件与导电通孔之间。可使用本文相对于其它实施例所展示和/或描述的任何其它属性或方面。
上述处理或构造可视为与组件阵列相关，所述组件阵列形成为底层的基底衬底上方或作为底层的基底衬底的部分的此类组件的单个堆叠或单个叠组或在所述单个堆叠或单个叠组内(但所述单个堆叠/叠组可具有多个层)。用于操作或存取阵列内的此类组件的控制和/或其它外围电路系统还可作为成品构造的部分形成于任何位置，且在一些实施例中可在阵列下方(例如，阵列下CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于图中展示或上文描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，且不同堆叠/叠组可相对于彼此具有相同的厚度或不同厚度。居间结构可提供于竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或电介质层)。另外，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可基本上同时制造。
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块和专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、载具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、航空器等。
在此文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在...下”、“底下”、“向上”和“向下”大体上参考竖直方向。“水平”是指沿着主衬底表面的大体方向(即，在10度内)且可相对于此在制造期间处理衬底，且竖直是大体与其正交的方向。提及“恰好水平”是指沿着主衬底表面的方向(即，与所述表面不形成度数)且可相对于此在制造期间处理衬底。此外，如本文中所使用的“竖直”和“水平”是相对于彼此大体上垂直的方向，且与衬底在三维空间中的取向无关。另外，“竖向延伸”和“竖向地延伸”是指从恰好水平偏离至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”以及其类似者参考晶体管的沟道长度的取向，在操作中电流在源极/漏极区之间沿着所述取向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”以及其类似者参考基底长度的取向，在操作中电流在发射极与集电极之间沿着所述取向流动。在一些实施例中，竖向延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区/材料/组件相对于彼此的至少一些橫向重叠(即，水平地)。另外，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向外侧(即，与两个所陈述区/材料/组件是否存在任何橫向重叠无关)。类似地，使用前面没有“正”的“底下”和“下方”仅要求在另一所陈述区/材料/组件下方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向内侧(即，与两个所陈述区/材料/组件是否存在任何橫向重叠无关)。
本文中所描述的材料、区和结构中的任一者可为均匀的或非均匀的，且无论如何在其所覆的任何材料上方可为连续的或不连续的。在针对任何材料提供一或多种实例成分的情况下，所述材料可包括此类一或多种成分、主要由此类一或多种成分组成或由此类一或多种成分组成。此外，除非另行说明，否则可使用任何合适的现有或未来开发的技术形成每种材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同成分的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有基本恒定的厚度或具有可变的厚度。如果具有可变厚度，则除非另有指示，否则厚度是指平均厚度，且此类材料或区域将因厚度可变而具有某一最小厚度和某一最大厚度。如本文中所使用，“不同成分”仅要求两个所陈述材料或区的可彼此直接抵靠的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均质的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并非均质的情况下，“不同成分”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，当所陈述材料、区或结构相对于彼此存在至少至少一些物理接触时，材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“上方”、“上”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中居间材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，则所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区-材料-组件之间且电耦合到所述区-材料-组件。相比之下，当区-材料-组件被称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有居间电子组件(例如，没有二极管、晶体管、电阻器、换能器、开关、熔断器等)。
在此文件中使用“行”和“列”是为了方便区分一个系列或取向的特征与另一系列或取向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”和“列”相对于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对于彼此是直的和/或弯曲的和/或平行和/或不平行，列可同样如此。此外，行和列可相对于彼此以90°或以一或多个其它角度相交(即，除平角外)。
本文中的导电/导体/导电材料中的任一者的成分可以是金属材料和/或导电掺杂的半导电/半导体/半导电材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金和任何一或多种导电金属化合物中的任一种或组合。
在本文中，关于蚀刻(etch，etching)、移除(removing，removal)、沉积、形成(forming)和/或形成(formation)而对“选择性”的任何使用是一种所陈述材料相对于所作用的另一种所陈述材料以至少2：1的体积比率进行的此类动作。此外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以至少2:1的体积比率使一种材料相对于另一种或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一者和两者。
总结
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成堆叠，所述堆叠包括竖直交替的第一层和第二层。沟道材料串在所述竖直交替的第一层和第二层中的个别沟道开口中。导体材料接触件处于所述个别沟道开口中，直接抵靠所述沟道材料串中的个别沟道材料串的所述沟道材料。所述导体材料接触件竖直凹入所述个别沟道开口中。导电通孔直接抵靠所述个别沟道开口中的竖直凹入的所述导体材料接触件形成于所述个别沟道开口中。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成堆叠，所述堆叠包括竖直交替的第一层和第二层。沟道材料串在所述竖直交替的第一层和第二层中的个别沟道开口中。所述沟道材料串个别地包括圆筒形壳体。绝缘体材料在圆筒形壳体的径向内部，且存储材料在圆筒形壳体的径向外部。绝缘体材料相对于存储材料且相对于沟道材料竖直凹入个别沟道开口中。导体材料接触件在个别的沟道材料串的沟道材料的圆筒形壳体的径向内部且直接抵靠所述圆筒形壳体的径向内侧形成于个别沟道开口中，且在竖直凹入的绝缘体材料顶上。所述导体材料接触件以及个别沟道材料串的圆筒形壳体相对于个别沟道开口中的存储材料竖直凹入。导电通孔直接抵靠沟道材料串的竖直凹入的圆筒形壳体的顶部且直接抵靠处于所述个别沟道开口中的竖直凹入的导体材料接触件的顶部形成于个别沟道开口中。
在一些实施例中，一种包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述存储器块个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层。最上面的绝缘层包括绝缘材料。包括绝缘体材料的绝缘体层在最上面的绝缘层的绝缘材料正上方且直接抵靠所述绝缘材料。绝缘界面在绝缘材料与绝缘体材料之间。存储器单元的沟道材料串在所述绝缘层和所述导电层中。导体材料接触件直接抵靠个别的沟道材料串的沟道材料。导体材料接触件具有低于绝缘界面的顶部。导电通孔在个别的导体材料接触件正上方且直接抵靠所述导体材料接触件。导电界面在导体材料接触件与导电通孔之间。导电通孔具有处于或低于绝缘界面的顶部。
在一些实施例中，一种包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述存储器块个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层。最上面的绝缘层包括绝缘材料。包括绝缘体材料的绝缘体层在所述绝缘层的绝缘材料正上方且直接抵靠所述绝缘材料。绝缘界面在绝缘材料与绝缘体材料之间。存储器单元的沟道材料串在所述绝缘层和所述导电层中。存储材料在个别的沟道材料串的径向外部。个别沟道材料串具有低于绝缘界面的顶部。存储材料具有处于或低于绝缘界面的顶部。导体材料接触件直接抵靠个别沟道材料串的沟道材料。导电通孔在个别的导体材料接触件正上方且直接抵靠所述导体材料接触件。导电界面在导体材料接触件与导电通孔之间。
根据规定，已关于结构和方法特征而以或多或少特定的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的特定特征，因为本文中所公开的构件包括实例实施例。因此，权利要求书具有如字面所说明的整个范围，且应根据等同原则恰当地进行解释。

Claims (25)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
形成包括竖直交替的第一层和第二层的堆叠，沟道材料串处于所述竖直交替的第一层和第二层中的个别沟道开口中，导体材料接触件处于所述个别沟道开口中，直接抵靠所述沟道材料串中的个别沟道材料串的所述沟道材料；
使所述导体材料接触件竖直凹入所述个别沟道开口中；以及
使导电通孔直接抵靠所述个别沟道开口中的竖直凹入的所述导体材料接触件形成于所述个别沟道开口中。
2.根据权利要求1所述的方法，其中所述堆叠的所述竖直交替的第一层和第二层中最上面的层是所述竖直凹入开始处的第二层，在所述竖直凹入之后，所述个别沟道开口中的所述导体材料接触件个别地具有高于最上面的所述第一层的顶部。
3.根据权利要求2所述的方法，其中最上面的所述第二层厚于紧随其下的所述第二层。
4.根据权利要求1所述的方法，其包括在形成所述导电通孔之前使所述个别沟道材料串竖直凹入。
5.根据权利要求4所述的方法，其中所述导体材料接触件的所述竖直凹入和所述沟道材料串的所述竖直凹入同时发生。
6.根据权利要求5所述的方法，其中所述导体材料接触件和所述沟道材料串各自包括多晶硅。
7.根据权利要求1所述的方法，其中所述导体材料接触件包括经导电掺杂半导电材料，且所述导电通孔包括金属材料。
8.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
形成包括竖直交替的第一层和第二层的堆叠，沟道材料串处于所述竖直交替的第一层和第二层中的个别沟道开口中，所述沟道材料串个别地包括圆筒形壳体，绝缘体材料处于所述圆筒形壳体径向内部，存储材料处于所述圆筒形壳体径向外部；
使所述个别沟道开口中的所述绝缘体材料相对于所述存储材料且相对于所述沟道材料竖直凹入；
使导体材料接触件在所述沟道材料串中的个别沟道材料串的所述沟道材料的所述圆筒形壳体的径向内部且直接抵靠所述圆筒形壳体的径向内侧形成于所述个别沟道开口中，且在竖直凹入的所述绝缘体材料顶上；
使所述导体材料接触件以及所述个别沟道材料串的所述圆筒形壳体相对于所述个别沟道开口中的所述存储材料竖直凹入；以及
使导电通孔直接抵靠所述沟道材料串的竖直凹入的所述圆筒形壳体的顶部且直接抵靠处于所述个别沟道开口中的竖直凹入的所述导体材料接触件的顶部形成于所述个别沟道开口中。
9.根据权利要求8所述的方法，其中最上面的所述第二层厚于紧随其下的所述第二层。
10.根据权利要求8所述的方法，其中所述堆叠的所述竖直交替的第一层和第二层中的最上面的层是在所述竖直凹入的开始处的第二层，所述竖直凹入使所述绝缘体材料的顶部定位成低于最上面的所述第一层。
11.根据权利要求8所述的方法，其中所述导体材料接触件的所述竖直凹入和所述圆筒形壳体的所述竖直凹入同时发生。
12.一种包括存储器单元串的存储器阵列，其包括：
横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层，最上面的所述绝缘层包括绝缘材料，包括绝缘体材料的绝缘体层在最上面的所述绝缘层的所述绝缘材料正上方且直接抵靠所述绝缘材料，绝缘界面在所述绝缘材料与绝缘体材料之间；
存储器单元的沟道材料串，其在所述绝缘层和所述导电层中；
导体材料接触件，其直接抵靠所述沟道材料串中的个别沟道材料串的所述沟道材料，所述导体材料接触件具有低于所述绝缘界面的顶部；以及
导电通孔，其在所述导体材料接触件中的个别导体材料接触件的正上方且直接抵靠所述个别导体材料接触件，导电界面在所述导体材料接触件与所述导电通孔之间，所述导电通孔具有处于或低于所述绝缘界面的顶部。
13.根据权利要求12所述的存储器阵列，其中所述沟道材料串个别地包括圆筒形壳体，所述导体材料接触件在所述圆筒形壳体的径向内部。
14.根据权利要求12所述的存储器阵列，其中所述导电通孔顶部在所述绝缘界面处。
15.根据权利要求12所述的存储器阵列，其中所述导电通孔顶部低于所述绝缘界面。
16.根据权利要求12所述的存储器阵列，其中所述导体材料接触件具有低于最上面的所述导电层的底部。
17.根据权利要求12所述的存储器阵列，其中所述导电通孔具有高于最上面的所述导电层的底部。
18.根据权利要求12所述的存储器阵列，其中最上面的所述绝缘层厚于紧随其下的所述绝缘层。
19.根据权利要求12所述的存储器阵列，其中所述导体材料接触件包括经导电掺杂半导电材料，且所述导电通孔包括金属材料。
20.一种包括存储器单元串的存储器阵列，其包括：
横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层，最上面的所述绝缘层包括绝缘材料，包括绝缘体材料的绝缘体层在所述绝缘层的所述绝缘材料正上方且直接抵靠所述绝缘材料，绝缘界面在所述绝缘材料与绝缘体材料之间；
存储器单元的沟道材料串，其在所述绝缘层和所述导电层中，存储材料在所述沟道材料串中的个别沟道材料串的径向外部，所述个别沟道材料串具有低于所述绝缘界面的顶部，所述存储材料具有处于或低于所述绝缘界面的顶部；
导体材料接触件，其直接抵靠所述个别沟道材料串的所述沟道材料；以及
导电通孔，其在所述导体材料接触件中的个别导体材料接触件正上方且直接抵靠所述个别导体材料接触件，导电界面处于所述导体材料接触件与所述导电通孔之间。
21.根据权利要求20所述的存储器阵列，其中所述沟道材料串个别地包括圆筒形壳体，所述导体材料接触件在所述个别沟道材料串的所述沟道材料的所述圆筒形壳体的径向内部直接抵靠所述圆筒形壳体的径向内侧。
22.根据权利要求21所述的存储器阵列，其包括所述圆筒形壳体内部的绝缘体材料。
23.根据权利要求20所述的存储器阵列，其中所述导体材料接触件具有低于所述绝缘界面的顶部。
24.根据权利要求20所述的存储器阵列，其中所述导电通孔具有处于或低于所述绝缘界面的顶部。
25.根据权利要求20所述的存储器阵列，其中所述导体材料接触件具有低于所述绝缘界面的顶部，且所述导电通孔具有处于或低于所述绝缘界面的顶部。
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