CN116391453A - 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法 - Google Patents

Abstract

一种用于形成包括存储器单元串的存储器阵列的方法包括形成堆叠，所述堆叠包括竖直交替的第一层和第二层。所述堆叠包括横向间隔开的存储器块区，其间具有水平伸长的沟槽。沟道开口在所述存储器块区中延伸穿过所述第一层和所述第二层。沟道材料串的沟道材料形成于所述沟道开口中，且所述沟道材料形成于所述水平伸长的沟槽中。所述沟道材料从所述水平伸长的沟槽移除，且所述沟道材料串的所述沟道材料留在所述沟道开口中。在从所述水平伸长的沟槽移除所述沟道材料之后，中间材料形成于所述水平伸长的沟槽中，横向地位于横向紧邻的所述存储器块区之间且纵向地沿着横向紧邻的所述存储器块区。公开了其它实施例，包含独立于方法的结构。

Description

包括存储器单元串的存储器阵列和用于形成包括存储器单元 串的存储器阵列的方法

技术领域

本文中所公开的实施例涉及包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。

背景技术

存储器是一种类型的集成电路系统，并且在计算机系统中用于存储数据。存储器可被制造在个别存储器单元的一或多个阵列中。可使用数字线(也可被称作位线、数据线或感测线)和存取线(也可被称作字线)对存储器单元进行写入或读取。感测线可沿着阵列的列使存储器单元以导电方式互连，并且存取线可沿着阵列的行使存储器单元以导电方式互连。可通过感测线和存取线的组合对每一存储器单元进行唯一地寻址。

存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长一段时间。通常将非易失性存储器指定为具有至少约10年保持时间的存储器。易失性存储器会耗散，且因此刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保持时间。无论如何，存储器单元被配置成以至少两个不同可选状态保持或存储存储器。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个别存储器单元可被配置成存储两个以上层级或状态的信息。

场效应晶体管是一种可用于存储器单元中的电子组件。这些晶体管包括一对导电源极/漏极区，所述对导电源极/漏极区之间具有半导电沟道区。导电栅极邻近于沟道区且通过薄栅极绝缘体与所述沟道区分开。向栅极施加合适的电压允许电流穿过沟道区从源极/漏极区中的一个区流动到另一个区。当从栅极移除电压时，基本上防止了电流流经沟道区。场效应晶体管还可包含额外结构，例如，可逆向编程电荷存储区，作为栅极绝缘体与导电栅极之间的栅极构造的部分。

快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。举例来说，现代个人计算机可将BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用固态硬盘中的快闪存储器来替代常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使得制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且提供针对增强特征远程升级装置的能力。

NAND可以是集成式快闪存储器的基本架构。NAND单元部件包括串联耦合到存储器单元的串联组合的至少一个选择装置(其中所述串联组合通常称为NAND串)。NAND架构可被配置成三维布置，其包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元个别地包括可逆向编程竖直晶体管。控制电路系统或其它电路系统可形成于竖直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构还可包括个别地包括晶体管的竖直堆叠的存储器单元。

存储器阵列可以存储器页、存储器块和部分块(例如子块)及存储器平面而布置，例如如美国专利申请公开案第2015/0228651号、第2016/0267984号和第2017/0140833号中的任一个中所展示和描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线层中的个别字线的纵向轮廓。到这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处的所谓的“阶梯梯级结构”中发生。阶梯梯级结构包含个别“阶梯”(或者称为“梯级”或“阶梯梯级”)，其限定个别字线的接触区，竖向延伸的导电通孔接触所述接触区以提供对字线的电存取。

附图说明

图1是根据本发明的实施例的处理中衬底的一部分的图解横截面图且是穿过图2中的线1-1截取的。

图2是穿过图1中的线2-2截取的图解横截面图。

图3-42是根据本发明的一些实施例的处理中的图1和2的构造或其各部分的图解循序截面、展开、放大和/或部分视图。

具体实施方式

本发明的实施例涵盖用于形成存储器阵列的方法，所述存储器阵列例如NAND或其它存储器单元的阵列，其在阵列下可具有至少一些外围控制电路系统(例如阵列下CMOS)。本发明的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理，以及不论是现有的还是未来开发的都与晶体管栅极的形成时间无关的其它处理。本发明的实施例还涵盖与制造方法无关的存储器阵列(例如，NAND架构)。参考图1-42描述第一实例方法实施例，其可被视为“后栅”或“替换栅”过程，并且从图1和2开始。

图1和2展示构造10，其具有其中将形成晶体管和/或存储器单元的竖向延伸串的阵列或阵列区域12。构造10包括具有导电/导体/传导、半导电/半导体/半传导，或绝缘/绝缘体/绝缘性(即，本文中以电学方式)材料中的任何一或多种的基底衬底11。各种材料已竖向形成于基底衬底11上方。材料可在图1和2所描绘的材料的旁边、竖向向内或竖向向外。举例来说，集成电路系统的其它部分制造或完全制造的组件可设置于基底衬底11上方、周围或内部某处。还可制造用于操作存储器单元的竖向延伸串阵列(例如，阵列12)内的组件的控制电路系统和/或其它外围电路系统，且所述电路系统可以或可以不完全或部分地在阵列或子阵列内。此外，也可独立地、先后地或以其它方式相对于彼此制造和操作多个子阵列。本文中，“子阵列”也可被视为阵列。

在一些实施例中，并且如所展示，包括导体材料17的导体层16已形成于衬底11上方。作为实例，导体材料17包括上部导体材料43(例如，n型或p型导电掺杂多晶硅)，其处于与上部导体材料43的组成不同的下部导体材料44(例如，WSi_x)正上方(例如，直接抵靠所述下部导体材料)。导体层16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如，外围阵列下电路系统和/或共同源极线或板)的部分。

在一些实施例中，导体层16是包括竖直交替的下部绝缘层20L和下部导电层22L的下部堆叠18L的一部分。下部层20L和22L中的每一个的实例厚度是22到60纳米。仅展示少量的下部层20L和22L，其中下部堆叠18L更可能包括几十、一百或更多(等)个下部层20L和22L。可以是或可以不是外围和/或控制电路系统的部分的其它电路系统可处于导体层16与下部堆叠18L之间。举例来说，此类电路系统的导电材料和绝缘材料的多个竖直交替层可在下部导电层22L中的最低导电层下方和/或在下部导电层22L中的最上导电层上方。举例来说，一或多个选择栅极层(未示出)或虚设层(未示出)可处于导体层16与最下导电层22L之间，且一或多个选择栅极层(未示出)或虚设层(未示出)可处于下部导电层22L中的最上导电层上方。替代地或另外，所描绘的最下导电层22L中的至少一个可以是选择栅极层。无论如何，下部导电层22L(或者称为下部第一层)可不包括传导材料，且下部绝缘层20L(或者称为下部第二层)可不包括绝缘材料或在结合在此初始地描述的“后栅”或“替换栅”实例方法实施例处理时是绝缘的。实例下部导电层22L包括可为完全或部分牺牲性的第一材料26(例如，氮化硅)。实例下部绝缘层20L包括具有与第一材料26的组成不同的组成且可完全或部分地为牺牲性的第二材料24(例如，二氧化硅)。

在一个实施例中且如所展示，下部堆叠18L的最下的下部第二层20Lz位于导体材料17正上方(例如，直接抵靠导体材料)。层20Lz可为牺牲性的。下部堆叠18L的最下的下部第一层22Lz位于层20Lz正上方(例如，直接抵靠层20Lz)且包括牺牲材料77。实例牺牲材料77包含氮化硅以及经掺杂或未掺杂多晶硅。本文中，“未掺杂多晶硅”是具有导电性增加的杂质中的从0个原子/立方厘米到1x 10¹²个原子/立方厘米的原子的多晶硅。“经掺杂多晶硅”是具有导电性增加的杂质中超过1x 10¹²个原子/立方厘米的原子的多晶硅，且“导电掺杂多晶硅”是具有导电性增加的杂质中至少1x 10¹⁸个原子/立方厘米的原子的多晶硅。在一个实施例中，次最下的下部第二层20Lx位于层20Lz正上方，且包括传导材料47(例如，导电掺杂多晶硅)的传导材料层21位于层20Lx正上方。

下部沟道开口25已经穿过下部绝缘层20L、20Lx、20Lz和下部导电层22L、22Lz形成(例如，通过蚀刻)到导体层16。下部沟道开口25可随着移动到下部堆叠18L中的更深处而径向向内逐渐变窄(未展示)。在一些实施例中，下部沟道开口25可如所展示进入导体层16的导体材料17中，或可止于顶部(未展示)。替代地，作为实例，下部沟道开口25可止于最下的下部绝缘层20Lz的顶部或内部。使下部沟道开口25至少延伸到导体层16的导体材料17的原因是为了向下部沟道开口25内的材料提供锚定效应。蚀刻终止材料(未示出)可处于导体层16的导体材料17内或顶上以便于当需要时停止下部沟道开口25相对于导体层16的蚀刻。此类蚀刻终止材料可以是牺牲性或非牺牲性的。无论如何，下部沟道开口25可被视为具有平均纵向轴线75(例如，在轴线75并未完全笔直的情况下取平均值)，所述平均纵向轴线在一个实施例中是竖直的。

水平伸长的下部沟槽40L已经形成(例如，通过各向异性蚀刻)到下部堆叠18L中，以形成横向间隔开的存储器块区58。仅借助于实例且为简洁起见，下部沟道开口25展示为以每行四个和五个下部沟道开口25的交错行的群组或列布置，并且排列在将在最终的电路系统构造中包括横向间隔开的存储器块58的横向间隔开的存储器块区58中。本文中，“块”一般包含“子块”。下部沟槽40L通常将宽于下部沟道开口25(例如，10倍到20倍宽，但为简洁起见未展示此类较宽程度)。存储器块区58和所得存储器块58(尚未展示)可视为是纵向伸长的且例如沿着方向55定向。可使用任何替代性现有或将来开发的布置和构造。

如所展示的沟槽40L已经形成为延伸到最下第一层22Lz中的牺牲材料77。作为一个实例，可初始地通过蚀刻材料22、24和47(很可能使用不同的各向异性蚀刻化学材料)形成沟槽40L，且其止于次最下的下部第二层20Lx(当存在时)的材料24上或内，然后对其进行冲压蚀刻。或者，且仅借助于实例，具有与沟槽40L相同的大体水平轮廓的牺牲蚀刻终止线(未图示)可个别地形成于传导材料层21(当存在时)中在次最下的下部第二层20Lx的材料24正上方并与之接触，然后在上方形成层20L和22L。可接着通过蚀刻材料24和26以止于个别牺牲性线的材料上或内，随后挖出此些线的剩余材料来形成沟槽40L。类似地，牺牲蚀刻终止插塞(未图示)可在下部沟道开口25将处于的水平位置中形成于层20Lz、22Lz和20Lx中的一或多个中，然后在上方形成层21、20L和22L，且所述牺牲蚀刻终止插塞与上文在形成沟槽40L时描述的牺牲蚀刻终止线类似地使用。

无论如何，且在一个实施例中，根据本发明的一种方法包括同时形成(c)和(d)，其中，

(c)：将水平伸长的下部沟槽40L形成到下部堆叠18L中，横向地位于横向紧邻的存储器块区58之间；以及

(d)：将下部沟道开口25形成到下部堆叠18L中，横向地位于水平伸长的下部沟槽40L之间。

参看图3和4，牺牲材料59(例如，元素钨)已形成于下部沟道开口25中和下部沟槽40L中。

参看图5-7，包括竖直交替的上部绝缘层20U(或者称为上部第二层)和上部导电层22U(或者称为上部第一层)的上部堆叠18U已形成在下部堆叠18L正上方，其中上部和下部堆叠18U和18L共同地包括存储器块区58。上部绝缘层20U和上部导电层22U可具有上文关于下部绝缘层20L和下部导电层22L所描述的属性中的任一个。实例上部绝缘层20U展示为包括第二材料24，且上部导电层22U展示为包括第一材料26，但当然可使用其它组成且不必是与下部堆叠18L中相同的组成。

仍参看图5-7，并且在一个实施例中，已经同时形成(例如，通过蚀刻)(a)和(b)，其中，

(a)：将水平伸长的上部沟槽40U形成到上部堆叠18U中，横向地位于横向紧邻的存储器块区58之间；以及

(b)：将上部沟道开口39形成到上部堆叠18U中，横向地位于水平伸长的上部沟槽40U之间。

在一个实施例中且如所展示，且如参考图7可得到最好的理解，个别上部沟道开口39形成为具有平均纵向轴线85，其在其中上部沟道开口39和下部沟道开口25汇合的竖直横截面(例如，图6的竖直横截面)中相对于下部部分平均纵向轴线75横向偏移。在一个实施例中且如所展示，平均纵向轴线75和平均纵向轴线85相对于彼此平行。

参看图8，牺牲材料59(未图示)已从下部沟道开口25和下部沟槽40L移除。

本发明的一些实施例包括在沟道开口(例如，上部和/或下部沟道开口)中形成沟道材料串的沟道材料，以及在水平伸长的沟槽(例如，上部和/或下部沟槽)中形成沟道材料。从水平伸长的沟槽移除沟道材料，且沟道材料串的沟道材料留在(保持在)沟道开口中。在一些此类实施例中，沟道材料串结构的额外材料形成于沟槽和沟道开口两者中，且从沟槽移除并保持在沟道开口中(例如，电荷传递材料、电荷存储材料和/或电荷阻挡材料)。

举例来说，图9-12展示一个实施例，其中电荷阻挡材料30、存储材料32、电荷传递材料34和沟道材料36已经竖向地沿着绝缘层20U/20L和导电层22U/22L形成于个别上部沟道开口39和下部沟道开口25中，因此在开口39和25中形成沟道材料串结构53。材料30、32、34和36也已形成于沟槽40U/40L中，且当如此形成时理想地与形成于开口39/25中同时进行。晶体管材料30、32和34(例如，存储器单元材料)和沟道材料36可通过例如将其相应薄层沉积在上部堆叠18U上方和个别开口39和25内继之以使此些薄层至少平坦化到上部堆叠18U的顶部表面来形成。归因于比例，材料30、32、34和36在图9和10中共同展示为且仅指定为材料37。

材料30、32、34和36中的每一个的实例厚度为25到100埃。可进行冲压蚀刻以从下部沟道开口25和沟槽40L(未图示)的基底移除材料30、32和34以暴露导体层16，使得沟道材料36直接抵靠导体层16的导体材料17。此冲压蚀刻可相对于材料30、32及34(如所展示)中的每一个单独地发生，或可仅相对于一些(未展示)发生。替代地且仅作为实例，可不进行冲压蚀刻，且沟道材料36可仅通过单独的导电互连件(尚未展示)直接电耦合到导体层16的导体材料17。沟道开口39/25和沟槽40U/40L展示为包括径向/纵向中心固体电介质材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)。或者且仅作为举例，沟道开口39/25和沟槽40U/40L内的径向/纵向中心部分可包含空隙空间(未图示)和/或不含固体材料(未图示)。导电插塞84(例如，导电掺杂多晶硅和/或金属材料)可径向位于沟道材料36的最上部分内和电介质材料38的顶上。

参看图13和14，且在一个实施例中，绝缘体材料80(例如，二氧化硅或氮化硅)已形成在沟道开口39/25中和沟槽40U/40L中的沟道材料36的顶上(以及其中的其它材料(当存在时)的顶上)。掩模开口81已经穿过绝缘体材料80形成到个别水平伸长的沟槽40U/40L，其中沟道开口39/25被绝缘体材料80掩蔽。在一个实施例中且如所展示，掩模开口81个别地具有与个别沟槽40U/40L的水平轮廓形状相同的水平轮廓形状(图13)。可使用掩蔽材料82，且其在处理的此刻保持在绝缘体材料80上方，如所展示。掩蔽材料82可以是或可以不是牺牲性的，光致抗蚀剂仅为一个牺牲实例。

参看图15-17，导电插塞84(未图示)和沟道材料36的最上部分已经例如通过蚀刻从沟槽40U移除。图18-20展示从沟槽40U/40L移除电介质材料38以及从沟槽40U移除沟道材料36上方的电荷传递材料34的实例。图21-23展示使用图18-20的构造作为掩模，同时蚀刻穿过沟道材料36的最下部分、电荷传递材料34、电荷存储材料32和电荷阻挡材料30以经由沟槽40U/40L暴露最下第一层22z的牺牲材料77。蚀刻可发生到材料77中，如所展示。在实例图15-23处理步骤(未图示)中的一或多个中，绝缘体材料80中(和/或材料82(如果存在)中)的掩模开口81可加宽。

参看图24-26，暴露的牺牲材料77(未图示)已从最下第一层22z各向同性蚀刻(例如，使用H₃PO₄(其中此包括氮化硅)，以及使用四甲基铵氢氧化物(其中此包括多晶硅))穿过沟槽40U/40L。在一个实例中且如所展示，在沟槽40U/40L(未图示)中的沟道材料36也已经蚀刻，例如当材料36和77具有相同可蚀刻组成(例如，适当掺杂的多晶硅)时。

参看图27和28，沟槽40U/40L(未图示)中的电荷传递材料34已例如通过各向同性蚀刻移除。此还展示为已经减小层20Lx和20Lz的材料24的厚度。此还展示为移除沟道材料串结构53的层22Lz中的电荷阻挡材料30(例如当材料30包括二氧化硅时)。图29和30展示后续从沟槽40U/40L(未图示)以及从层22Lz中的沟道材料串结构53移除电荷存储材料32。图31-33展示后续从沟槽40U/40L(未图示)移除电荷阻挡材料30，从层22Lz中的沟道材料串结构53移除电荷传递材料34，以及从层20Lx和20Lz移除剩余材料24(未图示)。已借此暴露层22Lz中的沟道材料串结构53的沟道材料36的侧壁41。

仅借助于实例，被移除的材料36、34、32和30中的一或多个可包括二氧化硅、氮化硅，或个别地包括二氧化硅或氮化硅中的一个的多个层。经修改或不同的化学材料可用于选择性地相对于其它化学材料循序地蚀刻二氧化硅和氮化硅。作为实例，100∶1(按体积计)的水与HF的溶液将相对于氮化硅选择性地蚀刻二氧化硅，而1000∶1(按体积计)的水与HF的溶液将相对于二氧化硅选择性地蚀刻氮化硅。技术人员能够选择用于蚀刻其它不同材料的其它化学材料。

参看图34-36，导电材料42已形成于最下第一层22Lz中且将个别沟道材料串结构53的沟道材料36和导体层16的导体材料17直接电耦合在一起，然后从沟槽40U/40L移除导电材料42。

参考图37-42，导电层22U/22L的材料26(未展示)已例如通过理想地相对于其它暴露材料选择性地(例如，使用液体或蒸汽H₃PO₄作为主蚀刻剂，其中材料26是氮化硅且其它材料包括一或多种氧化物或多晶硅)穿过沟槽40U/40L各向同性地蚀刻掉而移除。在实例实施例中，导电层22U/22L中的材料26(未展示)是牺牲性的且已被传导材料48代替，并且随后已从沟槽40U/40L移除，因此形成个别导电线29(例如，字线)及个别晶体管和/或存储器单元56的竖向延伸串49。

可在形成传导材料48之前形成薄的绝缘衬垫(例如，Al₂O₃且未展示)。晶体管和/或存储器单元56的大致位置在图40中用括号指示，且一些在图37-39中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口39/25不完全环绕，使得每一沟道开口39/25可具有两个或两个以上竖向延伸串49(例如，在个别导电层中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层中可能每沟道开口对应有多个字线，且未展示)。传导材料48可视为具有与个别晶体管和/或存储器单元56的控制栅极区52对应的末端50(图40)。在所描绘的实施例中，控制栅极区52包括个别导电线29的个别部分。材料30、32和34可被视为在横向上位于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如关于实例“后栅”处理所展示，导电层22U/22L的传导材料48在形成沟道开口39/25和/或沟槽40U/40L之后形成。替代地，例如相对于“先栅”处理，导电层的传导材料可在形成沟道开口39/25和/或沟槽40U/40L(未示出)之前形成。

电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷阻挡件在存储器单元中可具有以下功能：在编程模式下，电荷阻挡件可阻止电荷载子流出存储材料(例如，浮动栅极材料、电荷捕集材料等)流向控制栅极，且在擦除模式下，电荷阻挡件可阻止电荷载子从控制栅极流入存储材料中。因此，电荷阻挡件可用以阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。作为另外的实例，电荷阻挡区可包括存储材料(例如材料32)的横向(例如径向)外部部分，其中此类存储材料是绝缘的(例如在绝缘存储材料32与传导材料48之间不存在任何不同组成材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的交接处可足以在不存在任何单独组成绝缘体材料30的情况下充当电荷阻挡区。此外，传导材料48与材料30(当存在时)的交接处结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外可充当绝缘存储材料(例如氮化硅材料32)的横向外部区。实例材料30是氧化硅铪和二氧化硅中的一或多种。实例沟道材料36包含恰当掺杂的晶体半导体材料，例如硅、锗和所谓的III/V半导体材料(例如，GaAs、InP、GaP和GaN)中的一或多个。

中间材料57已经形成于沟槽40U/40L中，且由此横向处于横向紧邻的存储器块区58之间，且在纵向上沿着所述存储器块区。中间材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。此类材料可包含绝缘、半导电和传导材料中的一或多种，并且无论如何，可促进最终电路系统构造中导电层22U/22L相对于彼此的短接。实例绝缘材料是SiO₂、Si₃N₄、Al₂O₃和未掺杂多晶硅中的一或多个。中间材料57可包含穿阵列通孔(未展示)。

如本文中相对于其它实施例展示及/或描述的任何其它属性或方面可用于参考上文实施例展示及描述的实施例中。

替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖与制造方法无关的存储器阵列。然而，此些存储器阵列可具有如本文中在方法实施例中所描述的属性中的任一个。同样，上文所描述的方法实施例可并入有、形成和/或具有相对于装置实施例描述的属性中的任一个。

在一个实施例中，包括存储器单元(例如56)的串(例如49)的存储器阵列(例如12)包括横向间隔开的存储器块(例如58)，所述存储器块个别地包括竖直堆叠(例如18U/18L)，所述竖直堆叠包括交替的绝缘层(例如20U/20L)和导电层(例如22U/22L)。存储器单元(例如，56)的沟道材料串结构(例如53)延伸穿过绝缘层及导电层。沟道材料串结构个别地包括上部部分(例如，95，图42)，其在下部部分(例如，96，图42)上方且与下部部分接合。上部部分包括平均纵向轴线(例如，85)，且下部部分包括平均纵向轴线(例如，75)。上部部分平均纵向轴线在其中上部和下部部分接合的竖直横截面(例如，图38和42的竖直横截面)中相对于下部部分平均纵向轴线横向偏移。可使用如本文相对于其它实施例展示和/或描述的任何其它属性或方面。

在一个实施例中，包括存储器单元(例如56)的串(例如49)的存储器阵列(例如12)包括横向间隔开的存储器块(例如58)，所述存储器块个别地包括竖直堆叠(例如18U/18L)，所述竖直堆叠包括交替的绝缘层(例如20U/20L)和导电层(例如22U/22L)。存储器单元(例如，56)的沟道材料串结构(例如53)延伸穿过绝缘层及导电层。壁(例如，由中间材料57制成)横向位于横向紧邻的存储器块之间且纵向地沿着所述存储器块。壁包括在竖直横截面(例如，图38和41的竖直横截面)中位于导电层中的最上导电层(例如，当包括上部堆叠18U时最上22U)上方的两个外部点动表面(例如，图41中的90和92)。本文中，“点动表面”由相比于紧接着位于点动表面上方和下方的沟道材料串结构的外表面的突然方向改变[至少15°]表征或限定。壁紧接地位于两个外部点动表面正上方比紧接地位于两个外部点动表面正下方时横向地更窄。可使用如本文相对于其它实施例展示和/或描述的任何其它属性或方面。

以上处理或构造可视为相对于组件的阵列，所述组件形成为这类组件的两个堆叠或两个叠组或形成在两个堆叠或两个叠组内，所述堆叠或叠组在下伏基底衬底上方或作为下伏基底衬底的部分(但两个堆叠/叠组可各自具有多个层)。用于操作或存取阵列内的此类组件的控制电路系统和/或其它外围电路系统也可作为最终构造的部分而形成于任何位置处，并且在一些实施例中可位于阵列下方(例如，阵列下CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于在图中展示或上文描述的堆叠/叠组的上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，且不同堆叠/叠组可相对于彼此具有相同的厚度或不同厚度。中间结构可设置于竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或电介质层)。并且，不同堆叠/叠组可相对于彼此电耦合。多个堆叠/叠组可单独地且循序地(例如，一个在另一个顶上)制造，或者两个或两个以上堆叠/叠组可基本上同时制造。或者，处理或构造的方面可相对于下伏基底衬底上方的或作为下伏基底衬底的一部分的单个堆叠或单个叠组。

上文所论述的组合件及结构可用于集成电路/电路系统中且可并入到电子系统中。此些电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视机、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。

在本文中，除非另外指明，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在...下方”、“在...之下”、“向上”和“向下”大体上参照竖直方向。“水平”指代沿着主衬底表面的在制造期间处理衬底可相对的大体方向(即，10度内)，且竖直为与其大体正交的方向。提及“恰好水平”是沿着主衬底表面的方向(即，相对于主衬底表面无角度)，且可在制造期间相对于其处理衬底。此外，如本文中所使用的“竖直”和“水平”是相对于彼此的大体上垂直方向，且独立于三维空间中衬底的定向。另外，“竖向延伸的”和“竖向地延伸”是指从恰好水平偏离至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸的”、“水平地延伸”和“水平延伸的”是参考电流在操作中在源极/漏极区之间流动所沿的晶体管沟道长度的定向。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”和“水平延伸的”等是参考电流在操作中在射极和集极之间流动所沿的基极长度的定向。在一些实施例中，竖向延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。

此外，“正上方”和“正下方”要求两个所陈述区/材料/组件相对于彼此存在至少一些横向重叠(即，水平地)。而且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分从另一所陈述区/材料/组件竖向向外(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面没有“正”的“下方”仅要求在另一所陈述区/材料/组件下方的所陈述区/材料/组件的某一部分从另一所陈述区/材料/组件竖向向内(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。

本文中所描述的材料、区和结构中的任一个可为均质的或非均质的，且无论如何在其所覆的任何材料上方可为连续的或不连续的。在针对任何材料提供一或多个实例组成时，所述材料可包括此类一或多个组成、基本上由此类一或多个组成构成，或由此类一或多个组成构成。此外，除非另行说明，否则可使用任何合适的现有或未来开发的技术形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子植入是实例。

另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有大体上恒定的厚度或具有可变的厚度。如果具有可变厚度，则除非另有指示，否则厚度是指平均厚度，且此类材料或区域将因厚度可变而具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组成”仅要求两个所陈述材料或区的可直接抵靠彼此的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均质的情况下。如果两个所陈述材料或区彼此并未直接抵靠，则在此类材料或区并非均质的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在本文中，当所陈述材料、区或结构相对于彼此存在至少一些物理接触时，一材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“直接”的“在...上方(over)”、“在...上(on)”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中中间材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。

本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，并且在充足地生成亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，则所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区-材料-组件之间且电耦合到所述区-材料-组件。相比而言，当区-材料-组件被称作“直接电耦合”时，没有中间电子组件(例如，没有二极管、晶体管、电阻器、变换器、开关、熔丝等)在所述直接电耦合的区-材料-组件之间。

本文中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”及“列”相对于任何系列的区、组件及/或特征同义地使用，与功能无关。无论如何，行可相对于彼此笔直和/或弯曲和/或平行和/或不平行，列可同样如此。此外，行和列可相对于彼此以90°或以一或多个其它角度(即，除平角之外)相交。

本文中的导电/导体/传导材料中的任一个的组成可为金属材料和/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金，以及任何一或多种导电金属化合物中的任一种或组合。

在本文中，关于蚀刻(etch/etching)、移除(removing/removal)、沉积和/或形成(forming/formation)的“选择性”的任何使用为一种所陈述材料以按体积计至少2∶1的比率相对于所作用的另一所陈述材料进行的此类动作。此外，选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2∶1的比率使一种材料相对于另一或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。

除非另有指示，否则本文中“或”的使用涵盖任一个及两者。

结论

在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成堆叠，所述堆叠包括竖直交替的第一层和第二层。所述堆叠包括横向间隔开的存储器块区，其间具有水平伸长的沟槽。沟道开口在存储器块区中延伸穿过第一层和第二层。沟道材料串的沟道材料形成于沟道开口中，且沟道材料形成于水平伸长的沟槽中。沟道材料从水平伸长的沟槽移除，且沟道材料串的沟道材料留在沟道开口中。在从水平伸长的沟槽移除沟道材料之后，中间材料形成于水平伸长的沟槽中，横向地位于横向紧邻的存储器块区之间且纵向地沿着横向紧邻的存储器块区。

在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在下部堆叠正上方形成上部堆叠。下部堆叠包括竖直交替的下部第一层和下部第二层。上部堆叠包括竖直交替的上部第一层和上部第二层。上部和下部堆叠共同地包括横向间隔开的存储器块区。所述方法包含同时形成(a)和(b)，其中(a)：将水平伸长的上部沟槽形成到上部堆叠中，横向地位于横向紧邻的存储器块区之间；以及(b)：将上部沟道开口形成到上部堆叠中，横向地位于水平伸长的上部沟槽之间。沟道材料串形成于上部沟道开口中。中间材料形成于水平伸长的上部沟槽中，横向地位于横向紧邻的存储器块区之间且纵向沿着横向紧邻的存储器块区。

在一些实施例中，一种包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述存储器块个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层。存储器单元的沟道材料串结构延伸穿过绝缘层及导电层。所述沟道材料串结构个别地包括在下部部分上方且与下部部分接合的上部部分。上部部分包括平均纵向轴线，且下部部分包括平均纵向轴线。上部部分平均纵向轴线在其中上部和下部部分接合的竖直横截面中相对于下部部分平均纵向轴线横向偏移。

在一些实施例中，一种包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述存储器块个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层。存储器单元的沟道材料串结构延伸穿过绝缘层及导电层。壁横向地位于横向紧邻的存储器块之间且纵向沿着横向紧邻的存储器块。壁包括竖直横截面中的导电层中的最上导电层上方的两个外部点动表面。壁紧接地位于两个外部点动表面正上方比紧接地位于两个外部点动表面正下方时横向地更窄。

Claims (26)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：

形成包括竖直交替的第一层和第二层的堆叠，所述堆叠包括其间具有水平伸长的沟槽的横向间隔开的存储器块区，沟道开口在所述存储器块区中延伸穿过所述第一层和所述第二层；

在所述沟道开口中形成沟道材料串的沟道材料，且在所述水平伸长的沟槽中形成所述沟道材料；

从所述水平伸长的沟槽移除所述沟道材料，且在所述沟道开口中留下所述沟道材料串的所述沟道材料；以及

在从所述水平伸长的沟槽移除所述沟道材料之后，将中间材料形成于所述水平伸长的沟槽中，横向地位于横向紧邻的所述存储器块区之间且纵向沿着横向紧邻的所述存储器块区。

2.根据权利要求1所述的方法，其包括：

在所述沟道开口中和所述水平伸长的沟槽中形成所述沟道材料之前，在所述沟道开口中和所述水平伸长的沟槽中形成电荷传递材料；以及

在从所述水平伸长的沟槽移除所述沟道材料之后，从所述水平伸长的沟槽移除所述电荷传递材料且在所述沟道开口中留下所述电荷传递材料。

3.根据权利要求1所述的方法，其包括：

在所述沟道开口中和所述水平伸长的沟槽中形成所述沟道材料之前，在所述沟道开口中和所述水平伸长的沟槽中形成电荷存储材料；以及

在从所述水平伸长的沟槽移除所述沟道材料之后，从所述水平伸长的沟槽移除所述电荷存储材料且在所述沟道开口中留下所述电荷存储材料。

4.根据权利要求1所述的方法，其包括：

在所述沟道开口中和所述水平伸长的沟槽中形成所述沟道材料之前，在所述沟道开口中和所述水平伸长的沟槽中形成电荷阻挡材料；以及

在从所述水平伸长的沟槽移除所述沟道材料之后，从所述水平伸长的沟槽移除所述电荷阻挡材料且在所述沟道开口中留下所述电荷存储材料。

5.根据权利要求1所述的方法，其包括：

在所述沟道开口中和所述水平伸长的沟槽中形成所述沟道材料之前，在所述沟道开口中和所述水平伸长的沟槽中形成电荷阻挡材料；

在所述沟道开口中和所述水平伸长的沟槽中形成所述电荷阻挡材料之后，在所述沟道开口中和所述水平伸长的沟槽中形成电荷存储材料；以及

在所述沟道开口中和所述水平伸长的沟槽中形成所述电荷存储材料之后，在所述沟道开口中和所述水平伸长的沟槽中形成电荷传递材料。

6.根据权利要求5所述的方法，其包括在从所述水平伸长的沟槽移除所述沟道材料之后，从所述水平伸长的沟槽移除所述电荷传递材料、所述电荷存储材料和所述电荷阻挡材料，且在所述沟道开口中留下所述电荷传递材料、所述电荷存储材料和所述电荷阻挡材料。

7.根据权利要求1所述的方法，其中所述在所述沟道开口中形成所述沟道材料以及所述在所述水平伸长的沟槽中形成所述沟道材料同时发生。

8.根据权利要求1所述的方法，其中所述从所述水平伸长的沟槽移除所述沟道材料包括在其中蚀刻所述沟道材料。

9.根据权利要求1所述的方法，其包括同时形成所述水平伸长的沟槽和所述沟道开口。

10.根据权利要求1所述的方法，其包括：

在所述沟道开口中和所述水平伸长的沟槽中的所述沟道材料顶上形成绝缘体材料；

穿过所述绝缘体材料向所述水平伸长的沟槽形成掩模开口，且保持所述沟道开口被所述绝缘体材料掩蔽；以及

所述移除包括在所述沟道开口中的所述沟道材料被所述绝缘体材料掩蔽的同时穿过所述掩模开口在所述水平伸长的沟槽中蚀刻所述沟道材料。

11.根据权利要求10所述的方法，其中所述掩模开口个别地具有与所述水平伸长的沟槽中的个别水平伸长的沟槽的水平轮廓形状相同的水平轮廓形状。

12.根据权利要求1所述的方法，其中所述堆叠包括包含导体材料的导体层；

所述堆叠的最下第一层包括牺牲材料；且

所述方法进一步包括：

穿过所述水平伸长的沟槽暴露所述最下第一层的所述牺牲材料；

穿过所述水平伸长的沟槽从所述最下第一层各向同性地蚀刻所述暴露的牺牲材料；

在所述各向同性蚀刻之后，在所述最下第一层中形成导电材料，所述导电材料将所述沟道材料串中的个别沟道材料串的所述沟道材料与所述导体层的所述导体材料直接电耦合在一起；以及

在形成所述导电材料之后，在所述水平伸长的沟槽中形成所述中间材料。

13.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：

在下部堆叠正上方形成上部堆叠，所述下部堆叠包括竖直交替的下部第一层和下部第二层，所述上部堆叠包括竖直交替的上部第一层和上部第二层，所述上部和下部堆叠共同地包括横向间隔开的存储器块区；

同时形成(a)和(b)，其中，

(a)：将水平伸长的上部沟槽形成到所述上部堆叠中，横向地位于横向紧邻的所述存储器块区之间；以及

(b)：将上部沟道开口形成到所述上部堆叠中，横向地位于所述水平伸长的上部沟槽之间；

在所述上部沟道开口中形成沟道材料串；以及

将中间材料形成于所述水平伸长的上部沟槽中，横向地位于所述横向紧邻的存储器块区之间且纵向沿着所述横向紧邻的存储器块区。

14.根据权利要求13所述的方法，其中所述下部堆叠包括包含导体材料的导体层；

所述下部堆叠的最下下部第一层包括牺牲材料；且

所述方法进一步包括：

穿过所述水平伸长的上部沟槽暴露所述最下下部第一层的所述牺牲材料；

穿过所述水平伸长的上部沟槽从所述最下下部第一层各向同性地蚀刻所述暴露的牺牲材料；

在所述各向同性蚀刻之后，在所述最下下部第一层中形成导电材料，所述导电材料将所述沟道材料串中的个别沟道材料串的所述沟道材料与所述导体层的所述导体材料直接电耦合在一起；以及

在形成所述导电材料之后，在所述水平伸长的上部沟槽中形成所述中间材料。

15.根据权利要求13所述的方法，其包括同时形成(c)和(d)，其中，

(c)：将水平伸长的下部沟槽形成到所述下部堆叠中，横向地位于所述横向紧邻的存储器块区之间；以及

(d)：将下部沟道开口形成到所述下部堆叠中，横向地位于所述水平伸长的下部沟槽之间；且

所述水平伸长的上部沟槽形成在所述水平伸长的下部沟槽正上方，所述上部沟道开口形成在所述下部沟道开口正上方。

16.根据权利要求15所述的方法，其中所述下部堆叠包括包含导体材料的导体层；

所述下部堆叠的最下下部第一层包括牺牲材料；且

所述方法进一步包括：

穿过所述水平伸长的上部沟槽暴露所述最下下部第一层的所述牺牲材料；

穿过所述水平伸长的上部沟槽从所述最下下部第一层各向同性地蚀刻所述暴露的牺牲材料；

在所述各向同性蚀刻之后，在所述最下下部第一层中形成导电材料，所述导电材料将所述沟道材料串中的个别沟道材料串的所述沟道材料与所述导体层的所述导体材料直接电耦合在一起；以及

在形成所述导电材料之后，在所述水平伸长的上部沟槽中形成所述中间材料。

17.根据权利要求13所述的方法，其包括：

在所述上部沟道开口中形成沟道材料串的沟道材料，且在所述水平伸长的上部沟槽中形成所述沟道材料；以及

从所述水平伸长的上部沟槽移除所述沟道材料，且在所述上部沟道开口中留下所述沟道材料串的所述沟道材料。

18.一种包括存储器单元串的存储器阵列，其包括：

横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层及导电层，存储器单元的沟道材料串结构延伸穿过所述绝缘层及所述导电层；且

所述沟道材料串结构个别地包括在下部部分上方且与下部部分接合的上部部分，所述上部部分包括平均纵向轴线且所述下部部分包括平均纵向轴线，所述上部部分平均纵向轴线在其中所述上部和下部部分接合的竖直横截面中相对于所述下部部分平均纵向轴线横向偏移。

19.根据权利要求18所述的存储器阵列，其中所述上部部分平均纵向轴线和所述下部部分平均纵向轴线相对于彼此平行。

20.根据权利要求18所述的存储器阵列，其包括处于所述竖直堆叠正下方且横向地位于所述横向间隔开的存储器块之间的包括导体材料的导体层，所述导电层中的最下导电层中的传导材料直接抵靠所述沟道材料串结构中的个别沟道材料串结构的所述沟道材料的侧壁且直接抵靠所述导体层的所述导体材料。

21.根据权利要求20所述的存储器阵列，其中所述沟道材料串构造的所述沟道材料的最下表面不直接抵靠所述导体层的所述导体材料。

22.根据权利要求18所述的存储器阵列，其包括NAND。

23.一种包括存储器单元串的存储器阵列，其包括：

横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层及导电层，存储器单元的沟道材料串结构延伸穿过所述绝缘层及所述导电层；以及

壁，其横向地位于横向紧邻的所述存储器块之间且纵向沿着横向紧邻的所述存储器块，所述壁包括竖直横截面中的所述导电层中的最上导电层上方的两个外部点动表面，所述壁紧接地位于所述两个外部点动表面正上方比紧接地位于所述两个外部点动表面正下方时横向地更窄。

24.根据权利要求23所述的存储器阵列，其包括处于所述竖直堆叠正下方且横向地位于所述横向间隔开的存储器块之间的包括导体材料的导体层，所述导电层中的最下导电层中的传导材料直接抵靠所述沟道材料串结构中的个别沟道材料串结构的所述沟道材料的侧壁且直接抵靠所述导体层的所述导体材料。

25.根据权利要求24所述的存储器阵列，其中所述沟道材料串构造的所述沟道材料的最下表面不直接抵靠所述导体层的所述导体材料。

26.根据权利要求23所述的存储器阵列，其包括NAND。

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